KR101548541B1 - Delay-based clock generating circuit - Google Patents
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Abstract
본 발명은 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로에 관한 것으로서, 보다 구체적으로는 루프로 연결되는 적어도 3 이상의 단위 지연 스테이지들을 포함하고, 각각의 상기 단위 지연 스테이지들은, 제어 전극이 제1 입력 단말에 연결되고 소스 전극이 접지되며, 드레인 전극이 출력 인버터에 연결되는 제1 트랜지스터; 제어 전극이 제2 입력 단말에 연결되고 소스 전극이 접지되며, 드레인 전극이 상기 출력 인버터에 연결되는 제2 트랜지스터; 및 제어 전극이 리셋 단말에 연결되고, 소스 전극이 전원 공급 단말에 연결되며, 드레인 전극이 상기 출력 인버터에 연결되는 제3 트랜지스터를 포함하며, 상기 루프는, 이전 단위 지연 스테이지의 상기 출력 인버터가 다음 단위 지연 스테이지의 상기 제1 입력 단말에 연결되고, 다음 단위 지연 스테이지의 상기 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터에 연결되는 출력 인버터의 입력 단말이 이전 단위 지연 스테이지의 상기 리셋 단말에 연결되며, 어느 하나의 상기 단위 지연 스테이지의 제2 입력 단말에는 트리거 펄스가 인가되는 것을 그 구성상의 특징으로 한다.
본 발명에서 제안하고 있는 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로에 따르면, 오실레이션 기반이 아니라 온전히 지연시간에 기반한 클록 발생 회로를 구성함으로써, 잡음 잔류현상 없이 지터(jitter) 특성을 향상시킬 수 있다.
또한, 각각의 스테이지에서의 출력 에지의 결합을 이용하여 클록 신호를 발생함으로써, 빠른 타이밍으로 출력되는 클록 신호를 생성할 수 있고, 그에 따라 클록 주기 특성을 향상시킬 수 있다.The present invention relates to a delay-based clock generation circuit that improves output timing and noise characteristics, and more particularly, to at least three or more unit delay stages connected in a loop, A first transistor connected to the first input terminal, the source electrode grounded, and the drain electrode connected to the output inverter; A second transistor having a control electrode connected to a second input terminal, a source electrode grounded, and a drain electrode connected to the output inverter; And a third transistor having a control electrode connected to the reset terminal, a source electrode connected to the power supply terminal, and a drain electrode connected to the output inverter, the loop comprising: An input terminal of the output inverter connected to the first input terminal of the unit delay stage and connected to the first transistor, the second transistor and the third transistor of the next unit delay stage is connected to the reset terminal of the previous unit delay stage , And a trigger pulse is applied to the second input terminal of any one of the unit delay stages.
According to the delay-based clock generation circuit which improves the output timing and noise characteristics proposed in the present invention, the clock generation circuit based on the delay time rather than the oscillation basis is constituted, thereby improving the jitter characteristic without the noise residual phenomenon .
Further, by generating the clock signal using the combination of the output edges at each stage, it is possible to generate a clock signal output at a fast timing, thereby improving the clock period characteristic.
Description
본 발명은 지연 기반 클록 생성 회로에 관한 것으로서, 보다 구체적으로는 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로에 관한 것이다.The present invention relates to a delay-based clock generation circuit, and more particularly to a delay-based clock generation circuit that improves output timing and noise characteristics.
일반적으로 집적 회로에서는 회로 구성들 간의 동기화된 동작이나 시간차에 따른 동작을 보장하기 위하여, 클록 신호를 이용할 수 있다. 예를 들어, 디지털 회로의 내부 시스템에는 오실레이터, 지연동기회로(delay-locked loop; DLL), 위상동기회로(phase-locked loop; PLL) 등의 클록 생성 회로가 포함될 수 있다.
In general, in an integrated circuit, a clock signal can be used to ensure synchronized operation of circuit configurations or operation according to a time difference. For example, the internal system of the digital circuit may include a clock generation circuit such as an oscillator, a delay-locked loop (DLL), and a phase-locked loop (PLL).
도 1은 종래의 3단 전압제어 링 오실레이터(voltage controlled ring oscillator)의 회로 구성을 도시한 도면이다. 도 1에 도시된 바와 같이, 3단으로 구성된 전압제어 링 오실레이터의 경우, 하나의 주기를 형성하기 위하여 각각의 단의 지연시간이 더해질 수 있다. 이 경우, 어느 하나의 단의 입력에 잡음(noise)이 포함되는 경우, 이러한 잡음에 의해 전체 주기가 영향을 받을 수 있다. 또한, 랜덤 잡음(random noise)의 경우, 각각의 노드가 잡음을 저장하고 있으므로, 이러한 랜덤 잡음이 바로 소멸되지 않고 소정의 시간 동안 남아있는 잡음 잔류 현상이 발생하는 문제가 있다.
FIG. 1 is a diagram showing a circuit configuration of a conventional three-stage voltage-controlled ring oscillator. As shown in FIG. 1, in the case of a three-stage voltage-controlled ring oscillator, the delay time of each stage can be added to form one period. In this case, when noise is included in the input of any one stage, the entire cycle may be affected by such noise. In the case of random noise, since each node stores noise, there is a problem that such a random noise does not disappear immediately but remains in noise for a predetermined time.
나아가, 도 1에 도시된 바와 같은 3단 전압제어 링 오실레이터를 이용하여 하나의 주기를 형성할 경우, 가장 빠른 주기를 생성하기 위해서 각각의 단에서의 지연시간 τ에 대해 적어도 6배의 시간, 즉, 6τ 만큼의 시간이 필요한 단점이 있다.Further, when one period is formed by using the three-stage voltage-controlled ring oscillator as shown in FIG. 1, at least six times the delay time? At each stage to generate the fastest period, that is, , 6τ is required.
본 발명은 기존에 제안된 방법들의 상기와 같은 문제점들을 해결하기 위해 제안된 것으로서, 오실레이션 기반이 아니라 온전히 지연시간에 기반한 클록 발생 회로를 구성함으로써, 잡음 잔류현상이 없이 지터(jitter) 특성이 향상된, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로를 제공하는 것을 그 목적으로 한다.
SUMMARY OF THE INVENTION The present invention has been proposed in order to solve the above-mentioned problems of the conventional methods. It is an object of the present invention to provide a clock generation circuit based on a delay time rather than an oscillation basis, And a delay-based clock generation circuit that improves output timing and noise characteristics.
또한, 각각의 스테이지에서의 출력 에지의 결합을 이용하여 클록 신호를 발생함으로써, 빠른 타이밍으로 출력되는 클록 신호를 생성할 수 있고, 그에 따라 클록 주기 특성을 향상시킬 수 있는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로를 제공하는 것을 그 목적으로 한다.In addition, by generating a clock signal using the combination of the output edges at each stage, it is possible to generate a clock signal output at a fast timing, thereby improving output timing and noise characteristics It is an object of the present invention to provide an improved delay-based clock generation circuit.
상기한 목적을 달성하기 위한 본 발명의 특징에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로는,According to an aspect of the present invention, there is provided a delay-based clock generation circuit for improving output timing and noise characteristics,
루프로 연결되는 적어도 3 이상의 단위 지연 스테이지들을 포함하고,At least three unit delay stages connected in a loop,
각각의 상기 단위 지연 스테이지들은,Each of the unit delay stages comprising:
제어 전극이 제1 입력 단말에 연결되고 소스 전극이 접지되며, 드레인 전극이 출력 인버터에 연결되는 제1 트랜지스터;A first transistor having a control electrode connected to the first input terminal, a source electrode grounded, and a drain electrode connected to the output inverter;
제어 전극이 제2 입력 단말에 연결되고 소스 전극이 접지되며, 드레인 전극이 상기 출력 인버터에 연결되는 제2 트랜지스터; 및A second transistor having a control electrode connected to a second input terminal, a source electrode grounded, and a drain electrode connected to the output inverter; And
제어 전극이 리셋 단말에 연결되고, 소스 전극이 전원 공급 단말에 연결되며, 드레인 전극이 상기 출력 인버터에 연결되는 제3 트랜지스터를 포함하며,A third transistor having a control electrode connected to the reset terminal, a source electrode connected to the power supply terminal, and a drain electrode connected to the output inverter,
상기 루프는, 이전 단위 지연 스테이지의 상기 출력 인버터가 다음 단위 지연 스테이지의 상기 제1 입력 단말에 연결되고, 다음 단위 지연 스테이지의 상기 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터에 연결되는 출력 인버터의 입력 단말이 이전 단위 지연 스테이지의 상기 리셋 단말에 연결되며,The loop is connected to the first input terminal of the next unit delay stage and the output inverter of the previous unit delay stage is connected to the first input terminal of the next unit delay stage and the output inverter connected to the first transistor, The input terminal is connected to the reset terminal of the previous unit delay stage,
어느 하나의 상기 단위 지연 스테이지의 제2 입력 단말에는 트리거 펄스가 인가되는 것을 그 구성상의 특징으로 한다.
And a trigger pulse is applied to the second input terminal of any one of the unit delay stages.
바람직하게는,Preferably,
상기 단위 지연 스테이지들의 출력들을 입력받아 합성된 클록 펄스를 생성하는 에지 결합기를 더 포함하도록 구성될 수 있다.
And an edge combiner for receiving the outputs of the unit delay stages and generating a synthesized clock pulse.
바람직하게는,Preferably,
상기 트리거 펄스가 인가되는 단위 지연 스테이지를 제외한 나머지 상기 단위 지연 스테이지들의 제2 입력 단말들은 비활성화되도록 구성될 수 있다.
And the second input terminals of the unit delay stages other than the unit delay stage to which the trigger pulse is applied may be configured to be inactivated.
상기한 목적을 달성하기 위한 본 발명의 특징에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로는,According to an aspect of the present invention, there is provided a delay-based clock generation circuit for improving output timing and noise characteristics,
루프로 연결되는 적어도 3 이상의 단위 지연 스테이지들을 포함하고,At least three unit delay stages connected in a loop,
각각의 상기 단위 지연 스테이지들은,Each of the unit delay stages comprising:
제어 전극이 제1 입력 단말에 연결되고, 소스 전극이 전원 공급 단말에 연결되며, 드레인 전극이 출력 인버터에 연결되는 제1 트랜지스터;A first transistor having a control electrode connected to the first input terminal, a source electrode connected to the power supply terminal, and a drain electrode connected to the output inverter;
제어 전극이 제2 입력 단말에 연결되고, 소스 전극이 전원 공급 단말에 연결되며, 드레인 전극이 상기 출력 인버터에 연결되는 제2 트랜지스터; 및A second transistor having a control electrode connected to the second input terminal, a source electrode connected to the power supply terminal, and a drain electrode connected to the output inverter; And
제어 전극이 리셋 인버터에 연결되고, 소스 전극이 접지되며, 드레인 전극이 상기 출력 인버터에 연결되는 제3 트랜지스터를 포함하며,A third transistor having a control electrode connected to the reset inverter, a source electrode grounded and a drain electrode connected to the output inverter,
상기 루프는, 이전 단위 지연 스테이지의 상기 출력 인버터의 출력 단말이 다음 단위 지연 스테이지의 상기 제1 입력 단말에 연결되고, 다음 단위 지연 스테이지의 상기 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터에 연결되는 출력 인버터의 입력 단말이 이전 단위 지연 스테이지의 상기 리셋 인버터의 입력 단말에 연결되며,Wherein the loop is configured such that the output terminal of the output inverter of the previous unit delay stage is connected to the first input terminal of the next unit delay stage and is connected to the first transistor, The input terminal of the output inverter is connected to the input terminal of the reset inverter of the previous unit delay stage,
어느 하나의 상기 단위 지연 스테이지의 제2 입력 단말에는 트리거 펄스가 인가되는 것을 그 구성상의 특징으로 한다.
And a trigger pulse is applied to the second input terminal of any one of the unit delay stages.
바람직하게는,Preferably,
상기 단위 지연 스테이지들의 출력들을 입력받아 합성된 클록 펄스를 생성하는 에지 결합기를 더 포함하도록 구성될 수 있다.
And an edge combiner for receiving the outputs of the unit delay stages and generating a synthesized clock pulse.
바람직하게는,Preferably,
상기 트리거 펄스가 인가되는 단위 지연 스테이지를 제외한 나머지 상기 단위 지연 스테이지들의 제2 입력 단말들은 비활성화되도록 구성될 수 있다.
And the second input terminals of the unit delay stages other than the unit delay stage to which the trigger pulse is applied may be configured to be inactivated.
상기한 목적을 달성하기 위한 본 발명의 특징에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로는,According to an aspect of the present invention, there is provided a delay-based clock generation circuit for improving output timing and noise characteristics,
루프로 연결되는 적어도 3 이상의 단위 지연 스테이지들을 포함하고,At least three unit delay stages connected in a loop,
각각의 상기 단위 지연 스테이지들은,Each of the unit delay stages comprising:
제어 전극이 제1 입력 단말에 연결되고, 드레인 전극이 출력 인버터에 연결되는 제1 트랜지스터;A first transistor having a control electrode connected to the first input terminal and a drain electrode connected to the output inverter;
제어 전극이 제2 입력 단말에 연결되고, 드레인 전극이 상기 출력 인버터에 연결되는 제2 트랜지스터;A second transistor having a control electrode connected to a second input terminal and a drain electrode connected to the output inverter;
제어 전극이 리셋 인버터에 연결되고, 소스 전극이 전원 공급 단말에 연결되며, 드레인 전극이 상기 출력 인버터에 연결되는 제3 트랜지스터; 및A third transistor having a control electrode connected to the reset inverter, a source electrode connected to the power supply terminal, and a drain electrode connected to the output inverter; And
제어 전극이 제3 입력 단말에 연결되고, 소스 전극이 접지되며, 드레인 전극이 상기 제1 트랜지스터 및 제2 트랜지스터의 소스 전극들에 연결되는 제4 트랜지스터를 포함하며,And a fourth transistor having a control electrode connected to the third input terminal, a source electrode grounded, and a drain electrode connected to the source electrodes of the first transistor and the second transistor,
상기 루프는, 이전 단위 지연 스테이지의 상기 출력 인버터의 출력 단말이 다음 단위 지연 스테이지의 상기 제1 입력 단말에 연결되고, 다음 단위 지연 스테이지의 상기 출력 인버터의 출력 단말이 이전 단위 지연 스테이지의 상기 리셋 인버터의 입력 단말에 연결되며,Wherein the output terminal of the output inverter of the previous unit delay stage is connected to the first input terminal of the next unit delay stage and the output terminal of the output inverter of the next unit delay stage is connected to the output terminal of the reset inverter Which is connected to the input terminal,
어느 하나의 상기 단위 지연 스테이지의 제2 입력 단말에는 트리거 펄스가 인가되는 것을 그 구성상의 특징으로 한다.
And a trigger pulse is applied to the second input terminal of any one of the unit delay stages.
바람직하게는,Preferably,
상기 단위 지연 스테이지들의 출력들을 입력받아 합성된 클록 펄스를 생성하는 에지 결합기를 더 포함하도록 구성될 수 있다.
And an edge combiner for receiving the outputs of the unit delay stages and generating a synthesized clock pulse.
바람직하게는,Preferably,
각각의 상기 단위 지연 스테이지들의 제3 입력 단말들에는 아날로그 제어 입력 신호가 인가되도록 구성될 수 있다.
The third input terminals of each of the unit delay stages may be configured to receive an analog control input signal.
바람직하게는,Preferably,
상기 트리거 펄스가 인가되는 단위 지연 스테이지를 제외한 나머지 상기 단위 지연 스테이지들의 제2 입력 단말들은 비활성화되도록 구성될 수 있다.
And the second input terminals of the unit delay stages other than the unit delay stage to which the trigger pulse is applied may be configured to be inactivated.
상기한 목적을 달성하기 위한 본 발명의 특징에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로는,According to an aspect of the present invention, there is provided a delay-based clock generation circuit for improving output timing and noise characteristics,
루프로 연결되는 적어도 3 이상의 단위 지연 스테이지들을 포함하고,At least three unit delay stages connected in a loop,
각각의 상기 단위 지연 스테이지들은,Each of the unit delay stages comprising:
제어 전극이 제1 입력 단말에 연결되고, 드레인 전극이 출력 인버터에 연결되는 제1 트랜지스터;A first transistor having a control electrode connected to the first input terminal and a drain electrode connected to the output inverter;
제어 전극이 제2 입력 단말에 연결되고, 드레인 전극이 상기 출력 인버터에 연결되는 제2 트랜지스터;A second transistor having a control electrode connected to a second input terminal and a drain electrode connected to the output inverter;
제어 전극이 리셋 인버터에 연결되고, 소스 전극이 접지되며, 드레인 전극이 상기 출력 인버터에 연결되는 제3 트랜지스터; 및A third transistor having a control electrode connected to the reset inverter, a source electrode grounded, and a drain electrode connected to the output inverter; And
제어 전극이 제3 입력 단말에 연결되고, 소스 전극이 전원 공급 단말에 연결되며, 드레인 전극이 상기 제1 트랜지스터 및 제2 트랜지스터의 소스 전극들에 연결되는 제4 트랜지스터를 포함하며,A fourth transistor having a control electrode connected to the third input terminal, a source electrode connected to the power supply terminal, and a drain electrode connected to the source electrodes of the first transistor and the second transistor,
상기 루프는, 이전 단위 지연 스테이지의 상기 출력 인버터의 출력 단말이 다음 단위 지연 스테이지의 상기 제1 입력 단말에 연결되고, 다음 단위 지연 스테이지의 상기 출력 인버터의 출력 단말이 이전 단위 지연 스테이지의 상기 리셋 인버터의 입력 단말에 연결되며,Wherein the output terminal of the output inverter of the previous unit delay stage is connected to the first input terminal of the next unit delay stage and the output terminal of the output inverter of the next unit delay stage is connected to the output terminal of the reset inverter Which is connected to the input terminal,
어느 하나의 상기 단위 지연 스테이지의 제2 입력 단말에는 트리거 펄스가 인가되는 것을 그 구성상의 특징으로 한다.
And a trigger pulse is applied to the second input terminal of any one of the unit delay stages.
바람직하게는,Preferably,
상기 단위 지연 스테이지들의 출력들을 입력받아 합성된 클록 펄스를 생성하는 에지 결합기를 더 포함하도록 구성될 수 있다.
And an edge combiner for receiving the outputs of the unit delay stages and generating a synthesized clock pulse.
바람직하게는,Preferably,
각각의 상기 단위 지연 스테이지들의 제3 입력 단말들에는 아날로그 제어 입력 신호가 인가되도록 구성될 수 있다.
The third input terminals of each of the unit delay stages may be configured to receive an analog control input signal.
바람직하게는,Preferably,
상기 트리거 펄스가 인가되는 단위 지연 스테이지를 제외한 나머지 상기 단위 지연 스테이지들의 제2 입력 단말들은 비활성화되도록 구성될 수 있다.
And the second input terminals of the unit delay stages other than the unit delay stage to which the trigger pulse is applied may be configured to be inactivated.
상기한 목적을 달성하기 위한 본 발명의 특징에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로는,According to an aspect of the present invention, there is provided a delay-based clock generation circuit for improving output timing and noise characteristics,
루프로 연결되는 적어도 3 이상의 단위 지연 스테이지들을 포함하고,At least three unit delay stages connected in a loop,
각각의 상기 단위 지연 스테이지들은,Each of the unit delay stages comprising:
제어 전극이 제1 입력 단말에 연결되고, 드레인 전극이 출력 인버터에 연결되는 제1 트랜지스터;A first transistor having a control electrode connected to the first input terminal and a drain electrode connected to the output inverter;
제어 전극이 제2 입력 단말에 연결되고, 드레인 전극이 상기 출력 인버터에 연결되는 제2 트랜지스터;A second transistor having a control electrode connected to a second input terminal and a drain electrode connected to the output inverter;
제어 전극이 리셋 인버터에 연결되고, 소스 전극이 접지되며, 드레인 전극이 상기 출력 인버터에 연결되는 제3 트랜지스터;A third transistor having a control electrode connected to the reset inverter, a source electrode grounded, and a drain electrode connected to the output inverter;
제어 전극이 제3 입력 단말에 연결되고, 드레인 전극이 접지되며, 소스 전극이 상기 제1 트랜지스터 및 제2 트랜지스터의 소스 전극에 연결되는 제4 트랜지스터; 및A fourth transistor having a control electrode connected to a third input terminal, a drain electrode grounded, and a source electrode connected to source electrodes of the first transistor and the second transistor; And
제어 전극이 제4 입력 단말에 연결되고, 소스 전극이 전원 공급 단말에 연결되며, 드레인 전극이 상기 제1 트랜지스터, 제2 트랜지스터 및 제4 트랜지스터의 소스 전극에 연결되는 제5 트랜지스터를 포함하며,A fifth transistor having a control electrode connected to the fourth input terminal, a source electrode connected to the power supply terminal, and a drain electrode connected to the source electrode of the first transistor, the second transistor and the fourth transistor,
상기 루프는, 이전 단위 지연 스테이지의 상기 출력 인버터의 출력 단말이 다음 단위 지연 스테이지의 상기 제1 입력 단말에 연결되고, 다음 단위 지연 스테이지의 상기 출력 인버터의 출력 단말이 이전 단위 지연 스테이지의 상기 리셋 인버터의 입력 단말에 연결되며,Wherein the output terminal of the output inverter of the previous unit delay stage is connected to the first input terminal of the next unit delay stage and the output terminal of the output inverter of the next unit delay stage is connected to the output terminal of the reset inverter Which is connected to the input terminal,
어느 하나의 상기 단위 지연 스테이지의 제2 입력 단말에는 트리거 펄스가 인가되는 것을 그 구성상의 특징으로 한다.
And a trigger pulse is applied to the second input terminal of any one of the unit delay stages.
바람직하게는,Preferably,
상기 단위 지연 스테이지들의 출력들을 입력받아 합성된 클록 펄스를 생성하는 에지 결합기를 더 포함하도록 구성될 수 있다.
And an edge combiner for receiving the outputs of the unit delay stages and generating a synthesized clock pulse.
바람직하게는,Preferably,
상기 트리거 펄스가 인가되는 단위 지연 스테이지를 제외한 나머지 상기 단위 지연 스테이지들의 제2 입력 단말들은 비활성화되도록 구성될 수 있다.
And the second input terminals of the unit delay stages other than the unit delay stage to which the trigger pulse is applied may be configured to be inactivated.
바람직하게는,Preferably,
각각의 상기 단위 지연 스테이지들의 제3 입력 단말들에는 제1 입력과 제2 입력의 낸드(NAND) 출력 신호가 인가되도록 구성될 수 있다.
And NAND output signals of the first input and the second input may be applied to the third input terminals of each of the unit delay stages.
바람직하게는,Preferably,
각각의 상기 단위 지연 스테이지들의 제4 입력 단말들에는 아날로그 제어 신호가 인가되도록 구성될 수 있다.
And an analog control signal may be applied to the fourth input terminals of each of the unit delay stages.
상기한 목적을 달성하기 위한 본 발명의 특징에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로는,According to an aspect of the present invention, there is provided a delay-based clock generation circuit for improving output timing and noise characteristics,
루프로 연결되는 적어도 3 이상의 단위 지연 스테이지들을 포함하고,At least three unit delay stages connected in a loop,
각각의 상기 단위 지연 스테이지들은,Each of the unit delay stages comprising:
제어 전극이 제1 입력 단말에 연결되고, 드레인 전극이 출력 인버터에 연결되는 제1 트랜지스터;A first transistor having a control electrode connected to the first input terminal and a drain electrode connected to the output inverter;
제어 전극이 제2 입력 단말에 연결되고, 드레인 전극이 상기 출력 인버터에 연결되는 제2 트랜지스터;A second transistor having a control electrode connected to a second input terminal and a drain electrode connected to the output inverter;
제어 전극이 리셋 인버터에 연결되고, 소스 전극이 전원 공급 단말에 연결되며, 드레인 전극이 상기 출력 인버터에 연결되는 제3 트랜지스터;A third transistor having a control electrode connected to the reset inverter, a source electrode connected to the power supply terminal, and a drain electrode connected to the output inverter;
제어 전극이 제3 입력 단말에 연결되고, 드레인 전극이 전원 공급 단말에 연결되며, 소스 전극이 상기 제1 트랜지스터 및 제2 트랜지스터의 소스 전극에 연결되는 제4 트랜지스터; 및A fourth transistor having a control electrode connected to a third input terminal, a drain electrode connected to a power supply terminal, and a source electrode connected to source electrodes of the first transistor and the second transistor; And
제어 전극이 제4 입력 단말에 연결되고, 소스 전극에 접지되며, 드레인 전극이 상기 제1 트랜지스터, 제2 트랜지스터 및 제4 트랜지스터의 소스 전극에 연결되는 제5 트랜지스터를 포함하며,A fifth transistor having a control electrode connected to the fourth input terminal, a fifth electrode connected to the source electrode of the fourth transistor, and a drain electrode connected to source electrodes of the first transistor, the second transistor and the fourth transistor,
상기 루프는, 이전 단위 지연 스테이지의 상기 출력 인버터의 출력 단말이 다음 단위 지연 스테이지의 상기 제1 입력 단말에 연결되고, 다음 단위 지연 스테이지의 상기 출력 인버터의 출력 단말이 이전 단위 지연 스테이지의 상기 리셋 인버터의 입력 단말에 연결되며,Wherein the output terminal of the output inverter of the previous unit delay stage is connected to the first input terminal of the next unit delay stage and the output terminal of the output inverter of the next unit delay stage is connected to the output terminal of the reset inverter Which is connected to the input terminal,
어느 하나의 상기 단위 지연 스테이지의 제2 입력 단말에는 트리거 펄스가 인가되는 것을 그 구성상의 특징으로 한다.
And a trigger pulse is applied to the second input terminal of any one of the unit delay stages.
바람직하게는,Preferably,
상기 단위 지연 스테이지들의 출력들을 입력받아 합성된 클록 펄스를 생성하는 에지 결합기를 더 포함하도록 구성될 수 있다.
And an edge combiner for receiving the outputs of the unit delay stages and generating a synthesized clock pulse.
바람직하게는,Preferably,
상기 트리거 펄스가 인가되는 단위 지연 스테이지를 제외한 나머지 상기 단위 지연 스테이지들의 제2 입력 단말들은 비활성화되도록 구성될 수 있다.
And the second input terminals of the unit delay stages other than the unit delay stage to which the trigger pulse is applied may be configured to be inactivated.
바람직하게는,Preferably,
각각의 상기 단위 지연 스테이지들의 제3 입력 단말들에는 제1 입력과 제2 입력의 노어(NOR) 출력 신호가 인가되도록 구성될 수 있다.
The third input terminals of each of the unit delay stages may be configured to receive a NOR output signal of a first input and a second input.
바람직하게는,Preferably,
각각의 상기 단위 지연 스테이지들의 제4 입력 단말들에는 아날로그 제어 신호가 인가되도록 구성될 수 있다.And an analog control signal may be applied to the fourth input terminals of each of the unit delay stages.
본 발명에서 제안하고 있는 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로에 따르면, 오실레이션 기반이 아니라 온전히 지연시간에 기반한 클록 발생 회로를 구성함으로써, 잡음 잔류현상 없이 지터(jitter) 특성을 향상시킬 수 있다.
According to the delay-based clock generation circuit which improves the output timing and noise characteristics proposed in the present invention, the clock generation circuit based on the delay time rather than the oscillation basis is constituted, thereby improving the jitter characteristic without the noise residual phenomenon .
또한, 각각의 스테이지에서의 출력 에지의 결합을 이용하여 클록 신호를 발생함으로써, 빠른 타이밍으로 출력되는 클록 신호를 생성할 수 있고, 그에 따라 클록 주기 특성을 향상시킬 수 있다.Further, by generating the clock signal using the combination of the output edges at each stage, it is possible to generate a clock signal output at a fast timing, thereby improving the clock period characteristic.
도 1은 종래의 3단 전압제어 링 오실레이터(ring oscillator)의 회로 구성을 도시한 도면.
도 2는 본 발명의 일실시예에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 블록 구성을 도시한 도면.
도 3은 도 2의 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 단위 셀의 회로 구성을 도시한 도면.
도 4는 본 발명의 다른 실시예에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 블록 구성을 도시한 도면.
도 5는 도 4의 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 가변 단위 셀의 제1 회로 구성을 도시한 도면.
도 6은 도 4의 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 가변 단위 셀의 제2 회로 구성을 도시한 도면.
도 7은 본 발명의 일실시예에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 펄스 에지의 전송을 도시한 도면.
도 8은 도 7의 펄스 에지의 전송 타이밍을 리셋 타이밍과 함께 시간에 따라 도시한 도면.
도 9는 본 발명의 또 다른 실시예에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 블록 구성을 도시한 도면.
도 10은 도 9의 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 펄스 에지의 전송 타이밍과 함께 에지 결합으로 생성되는 클록 펄스를 시간에 따라 도시한 도면.
도 11은 본 발명의 더욱 다른 실시예에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 구성을 도시한 도면.
도 12는 본 발명의 더욱더 다른 실시예에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 블록 구성을 도시한 도면.
도 13은 도 12의 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 펄스 에지의 전송 타이밍과 함께 에지 결합으로 생성되는 클록 펄스를 시간에 따라 도시한 도면.
도 14는 종래의 오실레이터와 본 발명의 실시예들에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 잡음 제거 효과를 도시한 도면.1 shows a circuit configuration of a conventional three-stage voltage-controlled ring oscillator.
2 is a block diagram of a delay-based clock generation circuit that improves output timing and noise characteristics according to an embodiment of the present invention;
3 illustrates a circuit configuration of a unit cell of a delay-based clock generation circuit that improves the output timing and noise characteristics of FIG. 2;
4 is a block diagram of a delay-based clock generation circuit that improves output timing and noise characteristics according to another embodiment of the present invention;
5 is a diagram showing a first circuit configuration of a variable unit cell of a delay-based clock generation circuit in which the output timing and noise characteristics of FIG. 4 are improved;
6 illustrates a second circuit configuration of a variable unit cell of a delay-based clock generation circuit that improves the output timing and noise characteristics of FIG. 4;
7 illustrates transmission of a pulse edge of a delay based clock generation circuit with improved output timing and noise characteristics in accordance with an embodiment of the present invention.
Fig. 8 is a diagram showing the transmission timings of the pulse edges in Fig. 7 along with the reset timings. Fig.
9 is a block diagram of a delay-based clock generation circuit that improves output timing and noise characteristics according to another embodiment of the present invention;
FIG. 10 is a timing diagram of clock pulses generated by edge coupling together with the transmission timing of a pulse edge of a delay-based clock generation circuit with improved output timing and noise characteristics of FIG. 9;
11 is a diagram showing a configuration of a delay-based clock generation circuit that improves output timing and noise characteristics according to still another embodiment of the present invention.
12 illustrates a block configuration of a delay-based clock generation circuit that improves output timing and noise characteristics according to still another embodiment of the present invention;
FIG. 13 is a time chart of clock pulses generated by edge coupling together with the transmission timing of the pulse edges of the delay-based clock generation circuit with improved output timing and noise characteristics of FIG. 12;
FIG. 14 is a diagram illustrating a noise elimination effect of a delay-based clock generation circuit that improves the output timing and noise characteristics according to the conventional oscillator and the embodiments of the present invention; FIG.
이하에서는 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일 또는 유사한 부호를 사용한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. In the following detailed description of the preferred embodiments of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. The same or similar reference numerals are used throughout the drawings for portions having similar functions and functions.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 ‘연결’되어 있다고 할 때, 이는 ‘직접적으로 연결’되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 ‘간접적으로 연결’되어 있는 경우도 포함한다. 또한, 어떤 구성요소를 ‘포함’한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
In addition, in the entire specification, when a part is referred to as being 'connected' to another part, it may be referred to as 'indirectly connected' not only with 'directly connected' . Also, to "include" an element means that it may include other elements, rather than excluding other elements, unless specifically stated otherwise.
도 2는 본 발명의 일실시예에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 블록 구성을 도시한 도면이고, 도 3은 도 2의 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 단위 셀의 회로 구성을 도시한 도면이다. 도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로는, N개의 단위 셀들(N은 3 이상의 자연수) 및 에지(edge) 결합기를 포함할 수 있다. 단위 셀(G&R셀)들은 각각, 하나의 스테이지를 구성하며, 출력 신호를 생성(generate)하고 리셋(reset)할 수 있다. 이러한 단위 셀(G&R셀)들은 각각, 제1 입력 단말(입력1), 제2 입력 단말(입력2), 리셋 단말(리셋) 및 출력 단말(출력)을 포함할 수 있다.
2 is a block diagram of a delay-based clock generation circuit that improves output timing and noise characteristics according to an embodiment of the present invention. FIG. 3 is a block diagram of a delay- Fig. 8 is a diagram showing a circuit configuration of a unit cell of a generation circuit. 2, the delay-based clock generation circuit having improved output timing and noise characteristics according to an embodiment of the present invention includes N unit cells (N is a natural number of 3 or more) and an edge combiner can do. Each unit cell (G & R cell) constitutes one stage, and can generate and reset the output signal. These unit cells (G & R cells) may include a first input terminal (input 1), a second input terminal (input 2), a reset terminal (reset) and an output terminal (output).
도 2에 도시된 바와 같이, 본 실시예에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로는, 제1 단위 셀(G&R셀)의 제2 입력 단말(입력2)에 대하여 트리거 펄스(trigger pulse)가 입력되고, 제1 단위 셀(G&R셀)의 제1 입력 단말(입력1)에 대하여 제N 단위 셀(G&R셀)의 출력 단말(N)이 연결되며, 제1 단위 셀(G&R셀)의 리셋 단말(리셋)에 대하여 제2 단위 셀(G&R셀)의 출력 단말(2)이 연결될 수 있다.
2, the delay-based clock generation circuit that improves the output timing and noise characteristics according to the present embodiment is configured to generate a trigger pulse (first clock signal) for the second input terminal (input 2) of the first unit cell the output terminal N of the Nth unit cell (G & R cell) is connected to the first input terminal (input 1) of the first unit cell (G & R cell) Cell) can be connected to the reset terminal (reset) of the first unit cell (G & R cell).
또한, 제2 단위 셀(G&R셀)의 제1 입력 단말(입력1)에 대하여 제1 단위 셀(G&R셀)의 출력 단말(1)이 연결되고, 제2 단위 셀(G&R셀)의 제2 입력 단말(입력2)은 접지되며, 제2 단위 셀(G&R셀)의 리셋 단말(리셋)에 대하여 제3 단위 셀(G&R셀)의 출력 단말(3)이 연결될 수 있다.
The
비슷한 방식으로, 제3 단위 셀(G&R셀)의 제1 입력 단말(입력1)에 대하여 제2 단위 셀(G&R셀)의 출력 단말(2)이 연결되고, 제3 단위 셀(G&R셀)의 제2 입력 단말(입력2)은 접지되며, 제3 단위 셀(G&R셀)의 리셋 단말(리셋)에 대하여 후속하는 단위 셀의 출력 단말이 연결될 수 있다.
Similarly, the
한편, 각각의 단위 셀(G&R셀)들의 출력 단말들(1, 2, 3, …, N)은 에지 결합기(Σ)에 더 연결될 수 있다. 에지 결합기(Σ)로부터 클록 신호가 출력될 수 있다.
On the other hand, the
이와 같이, 본 실시예에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로는, 각각의 단위 셀(G&R셀)의 출력 단말이 후속하는 단위 셀(G&R셀)의 제1 입력 단말(입력1)에 연결되고, 후속하는 단위 셀(G&R셀)의 출력 단말이 이전 단위 셀(G&R셀)의 리셋 단말에 연결되며, 각각의 단위 셀(G&R셀)의 제2 입력 단말(입력2)은 접지될 수 있다. 이 경우, 제1 단위 셀(G&R셀)의 제1 입력 단말(입력1)은 마지막 단위 셀인 제N 단위 셀(G&R셀)의 출력 단말(N)에 연결되고, 제1 단위 셀(G&R셀)의 제2 입력 단말(입력2)에는 트리거 펄스가 입력되며, 제N 단위 셀(G&R셀)의 리셋 단말(리셋)에는 제1 단위 셀(G&R셀)의 출력 단말(1)이 연결될 수 있다. 즉, 본 실시예에서, 각각의 단위 셀(G&R셀)들은 루프(loop) 형태로 연결되고, 다음 단위 셀(G&R셀)의 출력이 이전 단위 셀(G&R셀)의 리셋에 가해지며, 맨 처음 단위 셀(G&R셀)에는 트리거 펄스가 입력됨으로써, 각각의 지연 단위 셀(G&R셀)을 통과하면서 펄스의 에지가 계속적으로 생성 및 리셋 되도록 하여 무한 루프를 통해 무한한 펄스를 발생할 수 있다.
Thus, the delay-based clock generation circuit with improved output timing and noise characteristics according to the present embodiment is configured such that the output terminal of each unit cell (G & R cell) is connected to the first input terminal 1), the output terminal of the subsequent unit cell (G & R cell) is connected to the reset terminal of the previous unit cell (G & R cell), and the second input terminal (input 2) of each unit cell Can be grounded. In this case, the first input terminal (input 1) of the first unit cell (G & R cell) is connected to the output terminal N of the Nth unit cell (G & R cell) And the
도 3에 도시된 바와 같이, 각각의 단위 셀(G&R셀)은, 병렬로 연결되는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)와, 이들 트랜지스터들(M1, M2)에 직렬 연결되는 제3 트랜지스터(M3)를 포함할 수 있다. 여기서, 제1 트랜지스터(M1)의 제어 단말은 제1 입력 단말(입력1)일 수 있고, 제1 트랜지스터(M1)의 소스 단말은 접지되며, 제1 트랜지스터(M1)의 드레인 단말은 출력 단말(출력)에 연결될 수 있다. 또한, 제2 트랜지스터(M2)의 제어 단말은 제2 입력 단말(입력2)일 수 있고, 제2 트랜지스터(M2)의 소스 단말은 접지되며, 제2 트랜지스터(M2)의 드레인 단말은 출력 단말(출력)에 연결될 수 있다. 제3 트랜지스터(M3)의 제어 단말은 리셋 단말(리셋)일 수 있고, 제3 트랜지스터(M3)의 소스 단말은 전원 공급 단말일 수 있으며, 제3 트랜지스터(M3)의 드레인 단말은 출력 단말(출력)에 연결될 수 있다.
As shown in FIG. 3, each unit cell (G & R cell) includes a first transistor M1 and a second transistor M2 connected in parallel and a second transistor M2 connected in series to the transistors M1 and M2. 3 transistor M3. Here, the control terminal of the first transistor M1 may be the first input terminal (input 1), the source terminal of the first transistor M1 is grounded, the drain terminal of the first transistor M1 is connected to the output terminal Output). The control terminal of the second transistor M2 may be a second input terminal (input 2), the source terminal of the second transistor M2 may be grounded, and the drain terminal of the second transistor M2 may be connected to the output terminal Output). The source terminal of the third transistor M3 may be a power supply terminal and the drain terminal of the third transistor M3 may be a terminal of the output terminal .
이와 같이, 각각의 단위 셀(G&R셀)은, 제1 입력 단말(입력 1) 또는 제2 입력 단말(입력 2)로 제공되는 신호를 병렬로 인가받을 수 있다. 예를 들어, 이러한 제1 입력 단말(입력1) 또는 제2 입력 단말(입력2)에 대하여 하이(H) 에지 신호가 입력되는 경우, 출력 단말의 인버터의 입력은 풀다운(pull-down)되면서, 하이(H) 에지 신호가 발생할 수 있다. 이후, 리셋 단말에 하이(H) 에지 신호가 입력되는 경우, 출력 단말의 하이(H) 신호는 리셋될 수 있다.
In this way, each unit cell (G & R cell) can receive signals provided to the first input terminal (input 1) or the second input terminal (input 2) in parallel. For example, when a high (H) edge signal is input to the first input terminal (input 1) or the second input terminal (input 2), the input of the inverter of the output terminal is pulled down, A high (H) edge signal may be generated. Thereafter, when a high (H) edge signal is input to the reset terminal, the high (H) signal of the output terminal can be reset.
도 4는 본 발명의 다른 실시예에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 블록 구성을 도시한 도면이고, 도 5a는 도 4의 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 가변 단위 셀의 제1 회로 구성을 도시한 도면이며, 도 5b는 도 4의 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 가변 단위 셀의 제2 회로 구성을 도시한 도면이다. 도 4에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로는, N개의 가변 단위 셀들(N은 3 이상의 자연수) 및 에지(edge) 결합기를 포함할 수 있다. 가변 단위 셀(G&R 가변셀)들은 각각, 하나의 스테이지를 구성하며, 출력 신호를 생성(generate)하고 리셋(reset)할 수 있다. 이러한 가변 단위 셀(G&R 가변셀)들은 각각, 제1 입력 단말(입력1), 제2 입력 단말(입력2), 제3 입력 단말(입력3), 리셋 단말(리셋) 및 출력 단말(출력)을 포함할 수 있다.
4 is a block diagram of a delay-based clock generation circuit that improves the output timing and noise characteristics according to another embodiment of the present invention. FIG. 5A is a block diagram of a delay- 5B is a diagram showing a second circuit configuration of the variable unit cell of the delay-based clock generation circuit in which the output timing and the noise characteristic of Fig. 4 are improved . 4, the delay-based clock generation circuit with improved output timing and noise characteristics according to another embodiment of the present invention includes N variable unit cells (N is a natural number of 3 or more) and an edge combiner . The variable unit cells (G & R variable cells) each constitute one stage and can generate and reset the output signal. Each of the variable unit cells (G & R variable cells) includes a first input terminal (input 1), a second input terminal (input 2), a third input terminal (input 3), a reset terminal (reset) . ≪ / RTI >
도 4에 도시된 바와 같이, 본 실시예에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로는, 제1 가변 단위 셀(G&R 가변셀)의 제2 입력 단말(입력2)에 대하여 트리거 펄스(trigger pulse)가 입력되고, 제1 단위 셀(G&R 가변셀)의 제1 입력 단말(입력1)에 대하여 제N 가변 단위 셀(G&R 가변셀)의 출력 단말(N)이 연결되며, 제1 가변 단위 셀(G&R 가변셀)의 리셋 단말(리셋)에 대하여 제2 가변 단위 셀(G&R 가변셀)의 출력 단말(2)이 연결될 수 있다. 또한, 제1 가변 단위 셀(G&R 가변셀)의 제3 입력 단말(입력3)에 대하여 제어입력(VC)이 인가될 수 있다.
As shown in FIG. 4, the delay-based clock generation circuit improved the output timing and noise characteristics according to the present embodiment includes a delay circuit for generating a trigger signal for the second input terminal (input 2) of the first variable unit cell A trigger pulse is inputted and the output terminal N of the Nth variable unit cell (G & R variable cell) is connected to the first input terminal (input 1) of the first unit cell (G & R variable cell) The
또한, 제2 가변 단위 셀(G&R 가변셀)의 제1 입력 단말(입력1)에 대하여 제1 가변 단위 셀(G&R 가변셀)의 출력 단말(1)이 연결되고, 제2 가변 단위 셀(G&R 가변셀)의 제2 입력 단말(입력2)은 접지되며, 제2 가변 단위 셀(G&R 가변셀)의 리셋 단말(리셋)에 대하여 제3 가변 단위 셀(G&R 가변셀)의 출력 단말(3)이 연결될 수 있다. 또한, 제2 가변 단위 셀(G&R 가변셀)의 제3 입력 단말(입력3)에 대하여 제어입력(VC)이 인가될 수 있다.
The
비슷한 방식으로, 제3 가변 단위 셀(G&R 가변셀)의 제1 입력 단말(입력1)에 대하여 제2 가변 단위 셀(G&R 가변셀)의 출력 단말(2)이 연결되고, 제3 가변 단위 셀(G&R 가변셀)의 제2 입력 단말(입력2)은 접지되며, 제3 가변 단위 셀(G&R 가변셀)의 리셋 단말(리셋)에 대하여 후속하는 가변 단위 셀의 출력 단말이 연결될 수 있다.
Similarly, the
한편, 각각의 가변 단위 셀(G&R 가변셀)들의 출력 단말들(1, 2, 3, …, N)은 에지 결합기(Σ)에 더 연결될 수 있다. 에지 결합기(Σ)로부터 클록 신호가 출력될 수 있다.
On the other hand, the
이와 같이, 본 실시예에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로는, 각각의 가변 단위 셀(G&R 가변셀)의 출력 단말이 후속하는 가변 단위 셀(G&R 가변셀)의 제1 입력 단말(입력1)에 연결되고, 후속하는 가변 단위 셀(G&R 가변셀)의 출력 단말이 이전 가변 단위 셀(G&R 가변셀)의 리셋 단말에 연결되며, 각각의 가변 단위 셀(G&R 가변셀)의 제2 입력 단말(입력2)은 접지될 수 있다. 이 경우, 제1 가변 단위 셀(G&R 가변셀)의 제1 입력 단말(입력1)은 마지막 가변 단위 셀인 제N 가변 단위 셀(G&R 가변셀)의 출력 단말(N)에 연결되고, 제1 가변 단위 셀(G&R 가변셀)의 제2 입력 단말(입력2)에는 트리거 펄스가 입력되며, 제N 가변 단위 셀(G&R 가변셀)의 리셋 단말(리셋)에는 제1 가변 단위 셀(G&R 가변셀)의 출력 단말(1)이 연결될 수 있다. 또한, 각각의 가변 단위 셀(G&R 가변셀)들의 제3 입력 단말(입력3)에는 제어입력(VC)이 인가될 수 있다. 즉, 본 실시예에서, 각각의 가변 단위 셀(G&R 가변셀)들은 루프(loop) 형태로 연결되고, 다음 가변 단위 셀(G&R 가변셀)의 출력이 이전 가변 단위 셀(G&R 가변셀)의 리셋에 가해지며, 맨 처음 가변 단위 셀(G&R 가변셀)에는 트리거 펄스가 입력됨으로써, 각각의 지연 가변 단위 셀(G&R 가변셀)을 통과하면서 펄스의 에지가 계속적으로 생성 및 리셋 되도록 하여 무한 루프를 통해 무한한 펄스를 발생할 수 있다. 이 경우, 각각의 가변 단위 셀(G&R 가변셀)들의 제3 입력 단말(입력3)에 인가되는 제어입력(VC)은 아날로그 입력으로서, 각각의 가변 단위 셀(G&R 가변셀)들의 지연 시간을 조절할 수 있다.
As described above, the delay-based clock generation circuit with improved output timing and noise characteristics according to the present embodiment is characterized in that the output terminal of each variable unit cell (G & R variable cell) is connected to the first The output terminal of the subsequent variable unit cell (G & R variable cell) is connected to the input terminal (input 1) and connected to the reset terminal of the previous variable unit cell (G & R variable cell) The second input terminal of the second input terminal (input 2) may be grounded. In this case, the first input terminal (input 1) of the first variable unit cell (G & R variable cell) is connected to the output terminal N of the Nth variable unit cell (G & R variable cell) which is the last variable unit cell, A trigger pulse is input to the second input terminal (input 2) of the unit cell (G & R variable cell), and the reset terminal of the Nth variable unit cell (G & R variable cell) Can be connected to the
도 5에 도시된 회로구성은 도 4의 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 가변 단위 셀(G&R 가변셀)에 적용될 수 있는, 전류 싱크(current sink) 형태의 회로를 도시한다. 도 5에 도시된 바와 같이, 각각의 가변 단위 셀(G&R 가변셀)은, 병렬로 연결되는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)와, 이들 트랜지스터들(M1, M2)의 드레인 단말에 직렬 연결되는 제3 트랜지스터(M3)와, 이들 트랜지스터들(M1, M2)의 소스 단말에 직렬 연결되는 제4 트랜지스터(M4)를 포함할 수 있다. 여기서, 제1 트랜지스터(M1)의 제어 단말은 제1 입력 단말(입력1)일 수 있고, 제1 트랜지스터(M1)의 소스 단말은 제4 트랜지스터(M4)의 드레인 단말에 연결될 수 있으며, 제1 트랜지스터(M1)의 드레인 단말은 출력 단말(출력)에 연결될 수 있다. 또한, 제2 트랜지스터(M2)의 제어 단말은 제2 입력 단말(입력2)일 수 있고, 제2 트랜지스터(M2)의 소스 단말은 제4 트랜지스터(M4)의 드레인 단말에 연결될 수 있으며, 제2 트랜지스터(M2)의 드레인 단말은 출력 단말(출력)에 연결될 수 있다. 제3 트랜지스터(M3)의 제어 단말은 리셋 단말(리셋)일 수 있고, 제3 트랜지스터(M3)의 소스 단말은 전원 공급 단말일 수 있으며, 제3 트랜지스터(M3)의 드레인 단말은 출력 단말(출력)에 연결될 수 있다. 제4 트랜지스터(M4)의 제어 단말은 제3 입력 단말(입력3)일 수 있고, 제4 트랜지스터(M4)의 소스 단말은 접지될 수 있으며, 제4 트랜지스터(M4)의 드레인 단말은 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 소스 단말들에 연결될 수 있다.
The circuit configuration shown in Fig. 5 shows a circuit in the form of a current sink, which can be applied to a variable unit cell (G & R variable cell) of a delay-based clock generation circuit that improves the output timing and noise characteristics of Fig. . As shown in FIG. 5, each variable unit cell (G & R variable cell) includes a first transistor M1 and a second transistor M2 connected in parallel, and a drain terminal < And a fourth transistor M4 connected in series to a source terminal of the first and second transistors M1 and M2. Here, the control terminal of the first transistor M1 may be the first input terminal (input 1), the source terminal of the first transistor M1 may be coupled to the drain terminal of the fourth transistor M4, The drain terminal of the transistor M1 may be connected to the output terminal (output). The source terminal of the second transistor M2 may be connected to the drain terminal of the fourth transistor M4, and the second terminal of the second transistor M2 may be connected to the drain terminal of the second transistor M2. The drain terminal of transistor M2 may be connected to the output terminal (output). The source terminal of the third transistor M3 may be a power supply terminal and the drain terminal of the third transistor M3 may be a terminal of the output terminal . The source terminal of the fourth transistor M4 may be grounded and the drain terminal of the fourth transistor M4 may be connected to the first terminal of the first transistor M4, To the source terminals of the first transistor M1 and the second transistor M2.
이와 같이, 각각의 가변 단위 셀(G&R 가변셀)은, 제1 입력 단말(입력 1) 또는 제2 입력 단말(입력 2)로 제공되는 신호를 병렬로 인가받을 수 있다. 예를 들어, 이러한 제1 입력 단말(입력1) 또는 제2 입력 단말(입력2)에 대하여 하이(H) 에지 신호가 입력되는 경우, 출력 단말의 인버터의 입력은 풀다운(pull-down)되면서, 하이(H) 에지 신호가 발생할 수 있다. 이후, 리셋 단말에 하이(H) 에지 신호가 입력되는 경우, 출력 단말의 하이(H) 신호는 리셋 될 수 있다.
Thus, each variable unit cell (G & R variable cell) can receive signals provided to the first input terminal (input 1) or the second input terminal (input 2) in parallel. For example, when a high (H) edge signal is input to the first input terminal (input 1) or the second input terminal (input 2), the input of the inverter of the output terminal is pulled down, A high (H) edge signal may be generated. Thereafter, when a high (H) edge signal is input to the reset terminal, the high (H) signal of the output terminal can be reset.
도 6에 도시된 회로구성은 도 4의 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 가변 단위 셀(G&R 가변셀)에 적용될 수 있는, 전류원(current source) 형태의 회로를 도시한다. 도 6에 도시된 바와 같이, 각각의 가변 단위 셀(G&R 가변셀)은, 병렬로 연결되는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)와, 이들 트랜지스터들(M1, M2)의 소스 단말에 직렬 연결되는 제3 트랜지스터(M3)와, 이들 트랜지스터들(M1, M2)의 드레인 단말에 직렬 연결되는 제4 트랜지스터(M4)를 포함할 수 있다. 여기서, 제1 트랜지스터(M1)의 제어 단말은 제1 입력 단말(입력1)일 수 있고, 제1 트랜지스터(M1)의 소스 단말은 제4 트랜지스터(M4)의 드레인 단말에 연결될 수 있으며, 제1 트랜지스터(M1)의 드레인 단말은 출력 단말(출력)에 연결될 수 있다. 또한, 제2 트랜지스터(M2)의 제어 단말은 제2 입력 단말(입력2)일 수 있고, 제2 트랜지스터(M2)의 소스 단말은 제4 트랜지스터(M4)의 드레인 단말에 연결될 수 있으며, 제2 트랜지스터(M2)의 드레인 단말은 출력 단말(출력)에 연결될 수 있다. 제3 트랜지스터(M3)의 제어 단말은 리셋 단말(리셋)에 연결될 수 있고, 제3 트랜지스터(M3)의 소스 단말은 접지될 수 있으며, 제3 트랜지스터(M3)의 드레인 단말은 출력 단말(출력)에 연결될 수 있다. 제4 트랜지스터(M4)의 제어 단말은 제3 입력 단말(입력3)일 수 있고, 제4 트랜지스터(M4)의 소스 단말은 전원 공급 단말일 수 있으며, 제4 트랜지스터(M4)의 드레인 단말은 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 소스 단말들에 연결될 수 있다.
The circuit configuration shown in Fig. 6 shows a current source type circuit that can be applied to a variable unit cell (G & R variable cell) of a delay-based clock generation circuit that improves the output timing and noise characteristics of Fig. 6, each variable unit cell (G & R variable cell) includes a first transistor M1 and a second transistor M2 connected in parallel, and a source terminal < RTI ID = And a fourth transistor M4 serially connected to a drain terminal of the first and second transistors M1 and M2. Here, the control terminal of the first transistor M1 may be the first input terminal (input 1), the source terminal of the first transistor M1 may be coupled to the drain terminal of the fourth transistor M4, The drain terminal of the transistor M1 may be connected to the output terminal (output). The source terminal of the second transistor M2 may be connected to the drain terminal of the fourth transistor M4, and the second terminal of the second transistor M2 may be connected to the drain terminal of the second transistor M2. The drain terminal of transistor M2 may be connected to the output terminal (output). The source terminal of the third transistor M3 may be grounded and the drain terminal of the third transistor M3 may be connected to the output terminal (output) Lt; / RTI > The source terminal of the fourth transistor M4 may be a power supply terminal and the drain terminal of the fourth transistor M4 may be a
이와 같이, 각각의 가변 단위 셀(G&R 가변셀)은, 제1 입력 단말(입력 1) 또는 제2 입력 단말(입력 2)로 제공되는 신호를 병렬로 인가받을 수 있다. 예를 들어, 이러한 제1 입력 단말(입력1) 또는 제2 입력 단말(입력2)에 대하여 로우(L) 에지 신호가 입력되는 경우, 출력 단말의 인버터의 입력은 풀업(pull-up)되면서, 로우(L) 에지 신호가 발생할 수 있다. 이후, 리셋 단말에 로우(L) 에지 신호가 입력되는 경우, 출력 단말의 로우(L) 신호는 리셋 될 수 있다.
Thus, each variable unit cell (G & R variable cell) can receive signals provided to the first input terminal (input 1) or the second input terminal (input 2) in parallel. For example, when a low (L) edge signal is input to the first input terminal (input 1) or the second input terminal (input 2), the input of the inverter of the output terminal is pulled up, A low (L) edge signal may be generated. Thereafter, when a low (L) edge signal is input to the reset terminal, the low (L) signal of the output terminal can be reset.
도 7은 본 발명의 일실시예에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 펄스 에지의 전송을 도시한 도면이고, 도 8은 도 7의 펄스 에지의 전송 타이밍을 리셋 타이밍과 함께 시간에 따라 도시한 도면이다. 도 7에 도시된 바와 같이, 제2 노드(2)에 연결된 단위 셀(G&R셀)의 입력단인 제1 트랜지스터(M1)의 제어 단말에 대하여 이전 단위 셀(G&R셀)로부터 상승 에지가 인가되는 경우, 제1 트랜지스터(M1)의 드레인 단말의 전압이 로우(L)로 떨어지면 출력 인버터를 거쳐 제3 노드(3)에 상승 에지가 발생할 수 있다. 이어서, 다음 단위 셀(G&R셀)의 입력단인 제3 트랜지스터(M3)의 제어 단말에 대하여 상기 상승 에지가 인가되는 경우, 제3 트랜지스터(M3)의 드레인 단말의 전압이 로우(L)로 떨어지면 이러한 로우(L) 신호가 이전 단위 셀(G&R셀)의 제2 트랜지스터(M2)의 제어 단말에 대하여 피드백(feedback)됨에 따라, 다시 제1 트랜지스터(M1)의 드레인 단말의 전압을 상승시켜 제3 노드(3)의 전압이 리셋 될 수 있다. 이와 같은 동작이 각각의 단위 셀(G&R셀)들에 대하여 반복되는 경우, 각각의 단위 셀(G&R셀)들은 2번의 반전(invert) 동작을 수행하므로, 단위 지연시간 dunit은 대략 2τ의 지연시간을 가질 수 있다. 이때, τ는 저항과 커패시터의 곱으로 표현되는 시정수를 나타낸다. 이러한 동작은 도 8에 도시된 타이밍도에 도시되어 있다. 제1 노드(1) 내지 제5 노드(5)를 가정한 출력 타이밍도에서, 에지의 발생 및 리셋의 반복이 무한히 전송될 수 있음을 확인할 수 있다.
FIG. 7 is a diagram illustrating transmission of a pulse edge of a delay-based clock generation circuit with improved output timing and noise characteristics according to an embodiment of the present invention. FIG. 8 is a timing chart showing transmission timings of pulse edges in FIG. Along with time. 7, when a rising edge is applied from the previous unit cell (G & R cell) to the control terminal of the first transistor M1, which is the input terminal of the unit cell (G & R cell) connected to the
도 9는 본 발명의 또 다른 실시예에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 블록 구성을 도시한 도면이고, 도 10은 도 9의 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 펄스 에지의 전송 타이밍과 함께 에지 결합으로 생성되는 클록 펄스를 시간에 따라 도시한 도면이다. 도 9에 도시된 바와 같이, 루프 형태로 연결되는 제1 단위 셀(d1), 제2 단위 셀(d2) 및 제3 단위 셀(d3)과, 에지 결합기(Σ)를 포함하는 3단 클록 생성 회로의 경우, 제1 단위 셀(d1)에 대하여 트리거 펄스가 인가되면 무한 루프를 거치면서 에지의 생성 및 리셋 동작에 의해 도 10과 같은 파형을 얻을 수 있다. 도 9의 블록 구성 및 도 10의 타이밍도에 도시된 바와 같이, 제1 노드(1) 내지 제3 노드(3)에 대해 출력되는 상승 에지를 에지 결합기(Σ)에 의해 결합하면 제4 노드(4)에서 dunit의 주기를 갖는 결합된 출력을 얻을 수 있다. 이와 같이, 본 발명의 실시예들에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로는 루프 형태로 연결되는 3 이상의 단위 셀들 또는 가변 단위 셀들을 포함하여 구성될 수 있다.
FIG. 9 is a block diagram of a delay-based clock generation circuit that improves output timing and noise characteristics according to another embodiment of the present invention, and FIG. 10 is a diagram illustrating a delay- And a clock pulse generated by edge coupling together with the transmission timing of the pulse edge of the clock generation circuit in accordance with time. As shown in FIG. 9, a three-stage clock generation circuit including a first unit cell d1, a second unit cell d2 and a third unit cell d3 connected in a loop form, and an edge combiner? In the case of a circuit, if a trigger pulse is applied to the first unit cell d1, a waveform as shown in Fig. 10 can be obtained by an edge generation and a reset operation while passing through an infinite loop. As shown in the block diagram of Fig. 9 and the timing diagram of Fig. 10, when the rising edge outputted for the first node (1) to the third node (3) is combined by the edge combiner 4) to obtain a combined output having a period of d units . As described above, the delay-based clock generation circuit that improves the output timing and the noise characteristic according to the embodiments of the present invention may include three or more unit cells or variable unit cells connected in a loop form.
도 11은 본 발명의 더욱 다른 실시예에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 구성을 도시한 도면이다. 도 11에서는 전류원(current source) 형태의 가변 단위 셀(G&R 가변셀)을 구현한 단위 회로가 예시적으로 도시되었다. 도 11에 도시된 예시 회로는, 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제4 트랜지스터(M4) 및 그 외 회로 요소들을 포함할 수 있다. 이러한 예시 회로에서, 제1 트랜지스터(M1)은 제어입력(Vc)에 의해 조절되는 가변 전류원으로 기능할 수 있다. 제2 내지 제4 트랜지스터들(M2, M3, M4)은 바이어스(bias) 단으로서, 각각의 가변 단위 셀(G&R 가변셀)들에 공통적으로 존재할 수 있다. 도 11에 도시된 바와 같이, 예를 들어, 각각의 가변 단위 셀(G&R 가변셀)의 제3 입력 단말에는 제1 입력 및 제2 입력의 낸드(NAND) 출력 신호가 인가될 수 있다. 다른 실시예들에서, 각각의 가변 단위 셀(G&R 가변셀)의 제3 입력 단말에 제1 입력 및 제2 입력의 노어(NOR) 출력 신호가 인가될 수 있다.
11 is a diagram showing the configuration of a delay-based clock generation circuit that improves output timing and noise characteristics according to still another embodiment of the present invention. In Fig. 11, a unit circuit realizing a current source type variable unit cell (G & R variable cell) is exemplarily shown. The exemplary circuit shown in FIG. 11 may include a first transistor M1, a second transistor M2, a third transistor M3, a fourth transistor M4, and other circuit elements. In this example circuit, the first transistor M1 can function as a variable current source controlled by the control input Vc. The second to fourth transistors M2, M3, and M4 may be a bias terminal and may be common to each variable unit cell (G & R variable cell). As shown in FIG. 11, for example, a NAND output signal of the first input and the second input may be applied to the third input terminal of each variable unit cell (G & R variable cell). In other embodiments, the NOR output signal of the first input and the second input may be applied to a third input terminal of each variable unit cell (G & R variable cell).
도 12는 본 발명의 더욱더 다른 실시예에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 블록 구성을 도시한 도면이고, 도 13은 도 12의 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 펄스 에지의 전송 타이밍과 함께 에지 결합으로 생성되는 클록 펄스를 시간에 따라 도시한 도면이다. 도 12에 도시된 예시 회로는 루프 형태로 연결된 제1 단위 셀(d1), 제2 단위 셀(d2), 제3 단위 셀(d3) 및 제4 단위 셀(d4)과, 홀수 노드(1 및 3)에 연결되는 제1 에지 결합기(Σ) 및 짝수 노드(2 및 4)에 연결되는 제2 에지 결합기(Σ)를 포함하며, 에지 결합기들에 연결되는 가산기(+)를 더 포함할 수 있다. 도 12에 도시된 바와 같이, 이러한 예시 회로에서, 제1 단위 셀(d1)에 대해 트리거 펄스가 입력되는 경우, 홀수 번째 노드들(1 및 3)의 출력을 제1 에지 결합기(Σ)에 의해 에지 결합하고, 짝수 번째 노드들(2 및 4)의 출력을 제2 에지 결합기(Σ)에 의해 에지 결합하며, 이들 제1 및 제2 에지 결합기들의 출력을 합하여 최종 출력(5)으로 생성할 수 있다.
12 is a block diagram of a delay-based clock generation circuit that improves output timing and noise characteristics according to still another embodiment of the present invention, and FIG. 13 is a diagram showing a delay- And a clock pulse generated by edge coupling together with the transmission timing of the pulse edge of the clock generation circuit in accordance with time. The exemplary circuit shown in FIG. 12 includes a first unit cell d1, a second unit cell d2, a third unit cell d3, and a fourth unit cell d4 connected in a loop form, And an adder (+) connected to the edge combiners, including a first edge combiner? Connected to the
도 13에 도시된 바와 같이, 도 12에 도시된 예시 회로의 제1 노드(1) 내지 제4 노드(4)에는 에지 발생 및 리셋이 반복되어 나타날 수 있다. 이때, 만일 제2 단위 셀(d2)에 잡음이 입력되는 경우, 최종 출력 노드(5)에서는 상기 제2 단위 셀(d2)의 출력 타이밍 동안 잡음이 섞인 클록 펄스를 발생할 수 있다. 그러나 제2 단위 셀(d2)의 잡음은 다른 단위 셀들(d1, d3, d4)에 대해 영향을 미치지 않고 리셋 되므로, 최종 출력 노드(5)에서의 출력 펄스에 잡음이 누적되거나 잔류하지 않을 수 있다. 즉, 각각의 단위 셀들이 리셋 기능을 갖고 있으며, 각 단위 셀의 출력이 리셋 될 때에 해당 잡음도 함께 리셋 되므로 최종 출력 펄스에서는 잡음이 누적되거나 잔류하지 않을 수 있다.
As shown in Fig. 13, edge generation and reset may appear repeatedly in the first node (1) to the fourth node (4) of the example circuit shown in Fig. At this time, if noise is input to the second unit cell d2, the
도 14는 종래의 오실레이터와 본 발명의 실시예들에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 잡음 제거 효과를 도시한 도면이다. 도 14의 그래프들은, 종래의 오실레이터(VC0)에 대하여 특정 시점에 랜덤 잡음을 인가할 경우 주기 지터의 잔류 시간과, 본 발명의 실시예들에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로가 3개의 단위 셀을 포함하는 경우, 4개의 단위 셀을 포함하는 경우 및 8개의 단위 셀을 포함하는 경우에 대하여 각각 랜덤 잡음을 인가할 때 주기 지터의 잔류 시간을 도시한 그래프들이다. 도 14에 도시된 바와 같이, 종래의 오실레이터(VC0)의 경우, 특정한 단에 랜덤 잡음이 들어오는 경우, 펄스가 진행함에 따라 여러 노드에 저장되어 예컨대, 3 주기 내지 4 주기 이상까지 잡음 잔류 현상이 발생할 수 있다. 그러나 본 발명의 실시예들에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 경우, 각각의 단위 셀에 리셋 기능이 포함되고, 리셋을 수행할 때 펄스뿐 아니라 잡음도 함께 제거되므로, 잡음 잔류 현상이 감소하고 바로 정상 주기로 복귀할 수 있다.
14 is a diagram illustrating a noise elimination effect of a delay-based clock generation circuit which improves the output timing and noise characteristics according to the conventional oscillator and the embodiments of the present invention. The graphs of FIG. 14 show that, when a random noise is applied to a conventional oscillator VC0 at a certain point in time, the delay time of the period jitter and the output timing and noise characteristics according to the embodiments of the present invention are improved. Graphs showing the remaining time of the period jitter when a random noise is applied to a case where the circuit includes three unit cells, a case including four unit cells, and a case including eight unit cells, respectively. As shown in FIG. 14, in the case of the conventional oscillator VC0, when random noise enters a specific stage, it is stored in various nodes as the pulse progresses, for example, noise residues occur for three to four or more cycles . However, in the case of the delay-based clock generation circuit in which the output timing and noise characteristics are improved according to the embodiments of the present invention, the reset function is included in each unit cell and the noise as well as the pulse is removed at the time of performing the reset, The noise residual phenomenon is reduced and it is possible to return to the normal cycle immediately.
또한, 도 1에 도시된 바와 같은 종래의 전압제어 링 오실레이터의 경우, 가장 빠른 클록 펄스를 생성하기 위하여 3개의 지연단을 사용할 수 있으나, 하나의 주기는 한 단의 지연시간(τ)에 대해 최소 6배(6τ)의 시간이 필요할 수 있다. 그러나 본 발명의 실시예들에 따른 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로의 경우, 에지 결합기를 통해 각각의 지연단의 지연을 곧 하나의 주기로 만들 수 있으므로, 단위 셀의 피드백을 고려하더라도 가장 빠른 클록 펄스는 약 2τ의 주기를 갖도록 출력될 수 있다.
Further, in the case of a conventional voltage-controlled ring oscillator as shown in FIG. 1, three delay stages can be used to generate the fastest clock pulse, but one cycle can be minimized for one stage of delay time Six times (6τ) of time may be required. However, in the case of the delay-based clock generation circuit in which the output timing and noise characteristics are improved according to the embodiments of the present invention, the delay of each delay stage can be made to be one cycle immediately through the edge combiner, The fastest clock pulse can be output to have a period of about 2 ?.
이상 설명한 본 발명은 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에 의하여 다양한 변형이나 응용이 가능하며, 본 발명에 따른 기술적 사상의 범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.The present invention may be embodied in many other specific forms without departing from the spirit or essential characteristics of the invention.
1, 2, 3, 4, 5, N: 노드
C: 커패시터
M1, M2, M3, M4: 트랜지스터
Vc: 제어 입력
VDD: 전원 공급 전압1, 2, 3, 4, 5, N: node
C: Capacitor
M1, M2, M3, M4: transistors
Vc: Control input
V DD : Power supply voltage
Claims (24)
루프로 연결되는 적어도 3 이상의 단위 지연 스테이지들을 포함하고,
각각의 상기 단위 지연 스테이지들은,
제어 전극이 제1 입력 단말에 연결되고 소스 전극이 접지되며, 드레인 전극이 출력 인버터에 연결되는 제1 트랜지스터;
제어 전극이 제2 입력 단말에 연결되고 소스 전극이 접지되며, 드레인 전극이 상기 출력 인버터에 연결되는 제2 트랜지스터; 및
제어 전극이 리셋 단말에 연결되고, 소스 전극이 전원 공급 단말에 연결되며, 드레인 전극이 상기 출력 인버터에 연결되는 제3 트랜지스터를 포함하며,
상기 루프는, 이전 단위 지연 스테이지의 상기 출력 인버터가 다음 단위 지연 스테이지의 상기 제1 입력 단말에 연결되고, 다음 단위 지연 스테이지의 상기 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터에 연결되는 출력 인버터의 입력 단말이 이전 단위 지연 스테이지의 상기 리셋 단말에 연결되며,
어느 하나의 상기 단위 지연 스테이지의 제2 입력 단말에는 트리거 펄스가 인가되는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.
A delay-based clock generation circuit comprising:
At least three unit delay stages connected in a loop,
Each of the unit delay stages comprising:
A first transistor having a control electrode connected to the first input terminal, a source electrode grounded, and a drain electrode connected to the output inverter;
A second transistor having a control electrode connected to a second input terminal, a source electrode grounded, and a drain electrode connected to the output inverter; And
A third transistor having a control electrode connected to the reset terminal, a source electrode connected to the power supply terminal, and a drain electrode connected to the output inverter,
The loop is connected to the first input terminal of the next unit delay stage and the output inverter of the previous unit delay stage is connected to the first input terminal of the next unit delay stage and the output inverter connected to the first transistor, The input terminal is connected to the reset terminal of the previous unit delay stage,
And wherein a trigger pulse is applied to a second input terminal of any one of said unit delay stages.
상기 단위 지연 스테이지들의 출력들을 입력받아 합성된 클록 펄스를 생성하는 에지 결합기를 더 포함하는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.
The method according to claim 1,
Further comprising an edge combiner for receiving the outputs of the unit delay stages and producing a synthesized clock pulse.
상기 트리거 펄스가 인가되는 단위 지연 스테이지를 제외한 나머지 상기 단위 지연 스테이지들의 제2 입력 단말들은 비활성화되는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.
The method according to claim 1,
Wherein the second input terminals of the unit delay stages other than the unit delay stage to which the trigger pulse is applied are deactivated.
루프로 연결되는 적어도 3 이상의 단위 지연 스테이지들을 포함하고,
각각의 상기 단위 지연 스테이지들은,
제어 전극이 제1 입력 단말에 연결되고, 소스 전극이 전원 공급 단말에 연결되며, 드레인 전극이 출력 인버터에 연결되는 제1 트랜지스터;
제어 전극이 제2 입력 단말에 연결되고, 소스 전극이 전원 공급 단말에 연결되며, 드레인 전극이 상기 출력 인버터에 연결되는 제2 트랜지스터; 및
제어 전극이 리셋 인버터에 연결되고, 소스 전극이 접지되며, 드레인 전극이 상기 출력 인버터에 연결되는 제3 트랜지스터를 포함하고,
상기 루프는, 이전 단위 지연 스테이지의 상기 출력 인버터의 출력 단말이 다음 단위 지연 스테이지의 상기 제1 입력 단말에 연결되고, 다음 단위 지연 스테이지의 상기 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터에 연결되는 출력 인버터의 입력 단말이 이전 단위 지연 스테이지의 상기 리셋 인버터의 입력 단말에 연결되며,
어느 하나의 상기 단위 지연 스테이지의 제2 입력 단말에는 트리거 펄스가 인가되는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.
A delay-based clock generation circuit comprising:
At least three unit delay stages connected in a loop,
Each of the unit delay stages comprising:
A first transistor having a control electrode connected to the first input terminal, a source electrode connected to the power supply terminal, and a drain electrode connected to the output inverter;
A second transistor having a control electrode connected to the second input terminal, a source electrode connected to the power supply terminal, and a drain electrode connected to the output inverter; And
A third transistor having a control electrode connected to the reset inverter, a source electrode grounded and a drain electrode connected to the output inverter,
Wherein the loop is configured such that the output terminal of the output inverter of the previous unit delay stage is connected to the first input terminal of the next unit delay stage and is connected to the first transistor, The input terminal of the output inverter is connected to the input terminal of the reset inverter of the previous unit delay stage,
And wherein a trigger pulse is applied to a second input terminal of any one of said unit delay stages.
상기 단위 지연 스테이지들의 출력들을 입력받아 합성된 클록 펄스를 생성하는 에지 결합기를 더 포함하는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.
5. The method of claim 4,
Further comprising an edge combiner for receiving the outputs of the unit delay stages and producing a synthesized clock pulse.
상기 트리거 펄스가 인가되는 단위 지연 스테이지를 제외한 나머지 상기 단위 지연 스테이지들의 제2 입력 단말들은 비활성화되는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.
5. The method of claim 4,
Wherein the second input terminals of the unit delay stages other than the unit delay stage to which the trigger pulse is applied are deactivated.
루프로 연결되는 적어도 3 이상의 단위 지연 스테이지들을 포함하고,
각각의 상기 단위 지연 스테이지들은,
제어 전극이 제1 입력 단말에 연결되고, 드레인 전극이 출력 인버터에 연결되는 제1 트랜지스터;
제어 전극이 제2 입력 단말에 연결되고, 드레인 전극이 상기 출력 인버터에 연결되는 제2 트랜지스터;
제어 전극이 리셋 인버터에 연결되고, 소스 전극이 전원 공급 단말에 연결되며, 드레인 전극이 상기 출력 인버터에 연결되는 제3 트랜지스터; 및
제어 전극이 제3 입력 단말에 연결되고, 소스 전극이 접지되며, 드레인 전극이 상기 제1 트랜지스터 및 제2 트랜지스터의 소스 전극들에 연결되는 제4 트랜지스터를 포함하며,
상기 루프는, 이전 단위 지연 스테이지의 상기 출력 인버터의 출력 단말이 다음 단위 지연 스테이지의 상기 제1 입력 단말에 연결되고, 다음 단위 지연 스테이지의 상기 출력 인버터의 출력 단말이 이전 단위 지연 스테이지의 상기 리셋 인버터의 입력 단말에 연결되며,
어느 하나의 상기 단위 지연 스테이지의 제2 입력 단말에는 트리거 펄스가 인가되는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.
A delay-based clock generation circuit comprising:
At least three unit delay stages connected in a loop,
Each of the unit delay stages comprising:
A first transistor having a control electrode connected to the first input terminal and a drain electrode connected to the output inverter;
A second transistor having a control electrode connected to a second input terminal and a drain electrode connected to the output inverter;
A third transistor having a control electrode connected to the reset inverter, a source electrode connected to the power supply terminal, and a drain electrode connected to the output inverter; And
And a fourth transistor having a control electrode connected to the third input terminal, a source electrode grounded, and a drain electrode connected to the source electrodes of the first transistor and the second transistor,
Wherein the output terminal of the output inverter of the previous unit delay stage is connected to the first input terminal of the next unit delay stage and the output terminal of the output inverter of the next unit delay stage is connected to the output terminal of the reset inverter Which is connected to the input terminal,
And wherein a trigger pulse is applied to a second input terminal of any one of said unit delay stages.
상기 단위 지연 스테이지들의 출력들을 입력받아 합성된 클록 펄스를 생성하는 에지 결합기를 더 포함하는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.
8. The method of claim 7,
Further comprising an edge combiner for receiving the outputs of the unit delay stages and producing a synthesized clock pulse.
각각의 상기 단위 지연 스테이지들의 제3 입력 단말들에는 아날로그 제어 입력 신호가 인가되는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.
8. The method of claim 7,
And an analog control input signal is applied to third input terminals of each of said unit delay stages.
상기 트리거 펄스가 인가되는 단위 지연 스테이지를 제외한 나머지 상기 단위 지연 스테이지들의 제2 입력 단말들은 비활성화되는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.
8. The method of claim 7,
Wherein the second input terminals of the unit delay stages other than the unit delay stage to which the trigger pulse is applied are deactivated.
루프로 연결되는 적어도 3 이상의 단위 지연 스테이지들을 포함하고,
각각의 상기 단위 지연 스테이지들은,
제어 전극이 제1 입력 단말에 연결되고, 드레인 전극이 출력 인버터에 연결되는 제1 트랜지스터;
제어 전극이 제2 입력 단말에 연결되고, 드레인 전극이 상기 출력 인버터에 연결되는 제2 트랜지스터;
제어 전극이 리셋 인버터에 연결되고, 소스 전극이 접지되며, 드레인 전극이 상기 출력 인버터에 연결되는 제3 트랜지스터; 및
제어 전극이 제3 입력 단말에 연결되고, 소스 전극이 전원 공급 단말에 연결되며, 드레인 전극이 상기 제1 트랜지스터 및 제2 트랜지스터의 소스 전극들에 연결되는 제4 트랜지스터를 포함하며,
상기 루프는, 이전 단위 지연 스테이지의 상기 출력 인버터의 출력 단말이 다음 단위 지연 스테이지의 상기 제1 입력 단말에 연결되고, 다음 단위 지연 스테이지의 상기 출력 인버터의 출력 단말이 이전 단위 지연 스테이지의 상기 리셋 인버터의 입력 단말에 연결되며,
어느 하나의 상기 단위 지연 스테이지의 제2 입력 단말에는 트리거 펄스가 인가되는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.
A delay-based clock generation circuit comprising:
At least three unit delay stages connected in a loop,
Each of the unit delay stages comprising:
A first transistor having a control electrode connected to the first input terminal and a drain electrode connected to the output inverter;
A second transistor having a control electrode connected to a second input terminal and a drain electrode connected to the output inverter;
A third transistor having a control electrode connected to the reset inverter, a source electrode grounded, and a drain electrode connected to the output inverter; And
A fourth transistor having a control electrode connected to the third input terminal, a source electrode connected to the power supply terminal, and a drain electrode connected to the source electrodes of the first transistor and the second transistor,
Wherein the output terminal of the output inverter of the previous unit delay stage is connected to the first input terminal of the next unit delay stage and the output terminal of the output inverter of the next unit delay stage is connected to the output terminal of the reset inverter Which is connected to the input terminal,
And wherein a trigger pulse is applied to a second input terminal of any one of said unit delay stages.
상기 단위 지연 스테이지들의 출력들을 입력받아 합성된 클록 펄스를 생성하는 에지 결합기를 더 포함하는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.
12. The method of claim 11,
Further comprising an edge combiner for receiving the outputs of the unit delay stages and producing a synthesized clock pulse.
각각의 상기 단위 지연 스테이지들의 제3 입력 단말들에는 아날로그 제어 입력 신호가 인가되는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.
12. The method of claim 11,
And an analog control input signal is applied to third input terminals of each of said unit delay stages.
상기 트리거 펄스가 인가되는 단위 지연 스테이지를 제외한 나머지 상기 단위 지연 스테이지들의 제2 입력 단말들은 비활성화되는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.
12. The method of claim 11,
Wherein the second input terminals of the unit delay stages other than the unit delay stage to which the trigger pulse is applied are deactivated.
루프로 연결되는 적어도 3 이상의 단위 지연 스테이지들을 포함하고,
각각의 상기 단위 지연 스테이지들은,
제어 전극이 제1 입력 단말에 연결되고, 드레인 전극이 출력 인버터에 연결되는 제1 트랜지스터;
제어 전극이 제2 입력 단말에 연결되고, 드레인 전극이 상기 출력 인버터에 연결되는 제2 트랜지스터;
제어 전극이 리셋 인버터에 연결되고, 소스 전극이 접지되며, 드레인 전극이 상기 출력 인버터에 연결되는 제3 트랜지스터;
제어 전극이 제3 입력 단말에 연결되고, 드레인 전극이 접지되며, 소스 전극이 상기 제1 트랜지스터 및 제2 트랜지스터의 소스 전극에 연결되는 제4 트랜지스터; 및
제어 전극이 제4 입력 단말에 연결되고, 소스 전극이 전원 공급 단말에 연결되며, 드레인 전극이 상기 제1 트랜지스터, 제2 트랜지스터 및 제4 트랜지스터의 소스 전극에 연결되는 제5 트랜지스터를 포함하며,
상기 루프는, 이전 단위 지연 스테이지의 상기 출력 인버터의 출력 단말이 다음 단위 지연 스테이지의 상기 제1 입력 단말에 연결되고, 다음 단위 지연 스테이지의 상기 출력 인버터의 출력 단말이 이전 단위 지연 스테이지의 상기 리셋 인버터의 입력 단말에 연결되며,
어느 하나의 상기 단위 지연 스테이지의 제2 입력 단말에는 트리거 펄스가 인가되는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.
A delay-based clock generation circuit comprising:
At least three unit delay stages connected in a loop,
Each of the unit delay stages comprising:
A first transistor having a control electrode connected to the first input terminal and a drain electrode connected to the output inverter;
A second transistor having a control electrode connected to a second input terminal and a drain electrode connected to the output inverter;
A third transistor having a control electrode connected to the reset inverter, a source electrode grounded, and a drain electrode connected to the output inverter;
A fourth transistor having a control electrode connected to a third input terminal, a drain electrode grounded, and a source electrode connected to source electrodes of the first transistor and the second transistor; And
A fifth transistor having a control electrode connected to the fourth input terminal, a source electrode connected to the power supply terminal, and a drain electrode connected to the source electrode of the first transistor, the second transistor and the fourth transistor,
Wherein the output terminal of the output inverter of the previous unit delay stage is connected to the first input terminal of the next unit delay stage and the output terminal of the output inverter of the next unit delay stage is connected to the output terminal of the reset inverter Which is connected to the input terminal,
And wherein a trigger pulse is applied to a second input terminal of any one of said unit delay stages.
상기 단위 지연 스테이지들의 출력들을 입력받아 합성된 클록 펄스를 생성하는 에지 결합기를 더 포함하는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.
16. The method of claim 15,
Further comprising an edge combiner for receiving the outputs of the unit delay stages and producing a synthesized clock pulse.
상기 트리거 펄스가 인가되는 단위 지연 스테이지를 제외한 나머지 상기 단위 지연 스테이지들의 제2 입력 단말들은 비활성화되는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.
16. The method of claim 15,
Wherein the second input terminals of the unit delay stages other than the unit delay stage to which the trigger pulse is applied are deactivated.
각각의 상기 단위 지연 스테이지들의 제3 입력 단말들에는 제1 입력과 제2 입력의 낸드(NAND) 출력 신호가 인가되는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.
16. The method of claim 15,
Wherein the NAND output signals of the first input and the second input are applied to the third input terminals of each of the unit delay stages.
각각의 상기 단위 지연 스테이지들의 제4 입력 단말들에는 아날로그 제어 신호가 인가되는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.
16. The method of claim 15,
And an analog control signal is applied to the fourth input terminals of each of the unit delay stages.
루프로 연결되는 적어도 3 이상의 단위 지연 스테이지들을 포함하고,
각각의 상기 단위 지연 스테이지들은,
제어 전극이 제1 입력 단말에 연결되고, 드레인 전극이 출력 인버터에 연결되는 제1 트랜지스터;
제어 전극이 제2 입력 단말에 연결되고, 드레인 전극이 상기 출력 인버터에 연결되는 제2 트랜지스터;
제어 전극이 리셋 인버터에 연결되고, 소스 전극이 전원 공급 단말에 연결되며, 드레인 전극이 상기 출력 인버터에 연결되는 제3 트랜지스터;
제어 전극이 제3 입력 단말에 연결되고, 드레인 전극이 전원 공급 단말에 연결되며, 소스 전극이 상기 제1 트랜지스터 및 제2 트랜지스터의 소스 전극에 연결되는 제4 트랜지스터; 및
제어 전극이 제4 입력 단말에 연결되고, 소스 전극에 접지되며, 드레인 전극이 상기 제1 트랜지스터, 제2 트랜지스터 및 제4 트랜지스터의 소스 전극에 연결되는 제5 트랜지스터를 포함하며,
상기 루프는, 이전 단위 지연 스테이지의 상기 출력 인버터의 출력 단말이 다음 단위 지연 스테이지의 상기 제1 입력 단말에 연결되고, 다음 단위 지연 스테이지의 상기 출력 인버터의 출력 단말이 이전 단위 지연 스테이지의 상기 리셋 인버터의 입력 단말에 연결되며,
어느 하나의 상기 단위 지연 스테이지의 제2 입력 단말에는 트리거 펄스가 인가되는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.
A delay-based clock generation circuit comprising:
At least three unit delay stages connected in a loop,
Each of the unit delay stages comprising:
A first transistor having a control electrode connected to the first input terminal and a drain electrode connected to the output inverter;
A second transistor having a control electrode connected to a second input terminal and a drain electrode connected to the output inverter;
A third transistor having a control electrode connected to the reset inverter, a source electrode connected to the power supply terminal, and a drain electrode connected to the output inverter;
A fourth transistor having a control electrode connected to a third input terminal, a drain electrode connected to a power supply terminal, and a source electrode connected to source electrodes of the first transistor and the second transistor; And
A fifth transistor having a control electrode connected to the fourth input terminal, a fifth electrode connected to the source electrode of the fourth transistor, and a drain electrode connected to source electrodes of the first transistor, the second transistor and the fourth transistor,
Wherein the output terminal of the output inverter of the previous unit delay stage is connected to the first input terminal of the next unit delay stage and the output terminal of the output inverter of the next unit delay stage is connected to the output terminal of the reset inverter Which is connected to the input terminal,
And wherein a trigger pulse is applied to a second input terminal of any one of said unit delay stages.
상기 단위 지연 스테이지들의 출력들을 입력받아 합성된 클록 펄스를 생성하는 에지 결합기를 더 포함하는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.
21. The method of claim 20,
Further comprising an edge combiner for receiving the outputs of the unit delay stages and producing a synthesized clock pulse.
상기 트리거 펄스가 인가되는 단위 지연 스테이지를 제외한 나머지 상기 단위 지연 스테이지들의 제2 입력 단말들은 비활성화되는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.
21. The method of claim 20,
Wherein the second input terminals of the unit delay stages other than the unit delay stage to which the trigger pulse is applied are deactivated.
각각의 상기 단위 지연 스테이지들의 제3 입력 단말들에는 제1 입력과 제2 입력의 노어(NOR) 출력 신호가 인가되는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.
21. The method of claim 20,
Wherein the NOR output signals of the first input and the second input are applied to the third input terminals of each of the unit delay stages.
각각의 상기 단위 지연 스테이지들의 제4 입력 단말들에는 아날로그 제어 신호가 인가되는 것을 특징으로 하는, 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로.21. The method of claim 20,
And an analog control signal is applied to the fourth input terminals of each of the unit delay stages.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140098360A KR101548541B1 (en) | 2014-07-31 | 2014-07-31 | Delay-based clock generating circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140098360A KR101548541B1 (en) | 2014-07-31 | 2014-07-31 | Delay-based clock generating circuit |
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|---|---|
| KR101548541B1 true KR101548541B1 (en) | 2015-09-01 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140098360A Active KR101548541B1 (en) | 2014-07-31 | 2014-07-31 | Delay-based clock generating circuit |
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-
2014
- 2014-07-31 KR KR1020140098360A patent/KR101548541B1/en active Active
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