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KR101538537B1 - Charge pump and phase locked loop circuit - Google Patents

Charge pump and phase locked loop circuit Download PDF

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KR101538537B1
KR101538537B1 KR1020130042304A KR20130042304A KR101538537B1 KR 101538537 B1 KR101538537 B1 KR 101538537B1 KR 1020130042304 A KR1020130042304 A KR 1020130042304A KR 20130042304 A KR20130042304 A KR 20130042304A KR 101538537 B1 KR101538537 B1 KR 101538537B1
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voltage
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이재성
김동현
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고려대학교 산학협력단
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Abstract

본 발명은 차지 펌프 및 이를 이용한 위상 동기 루프 회로에 관한 것이다. 본 발명에 따른 차지 펌프는 제1 출력단과; 제2 출력단과; 업 신호를 입력받아 상기 제1 출력단으로 제1 충전 전압을 출력하는 제1 차징 회로부와; 다운 신호를 입력받아 상기 제2 출력단으로 제2 충전 전압을 출력하는 제2 차징 회로부와; 상기 제1 출력단 및 상기 제2 출력단에 각각 접속되어 상기 제1 출력단 및 상기 제2 출력단의 공통 전압을 결정하는 공통 모드 피드백 회로부를 포함한다. 이에 따라, 업 신호나 다운 신호의 반전에 의한 시간 지연(Timing delay)을 제거할 수 있다.The present invention relates to a charge pump and a phase locked loop circuit using the same. A charge pump according to the present invention comprises: a first output terminal; A second output terminal; Up signal to the first output terminal and outputting the first charge voltage to the first output terminal; A second charging circuit for receiving a down signal and outputting a second charging voltage to the second output terminal; And a common mode feedback circuit unit connected to the first output terminal and the second output terminal, respectively, for determining a common voltage between the first output terminal and the second output terminal. Accordingly, it is possible to eliminate the time delay due to the inversion of the up signal or the down signal.

Description

차지 펌프 및 이를 이용한 위상 동기 루프 회로{CHARGE PUMP AND PHASE LOCKED LOOP CIRCUIT}CHARGE PUMP AND PHASE LOCKED LOOP CIRCUIT BACKGROUND OF THE INVENTION 1. Field of the Invention [0001]

본 발명은 차지 펌프 및 이를 이용한 위상 동기 루프 회로에 관한 것으로서, 보다 상세하게는 업 신호나 다운 신호의 반전에 의한 시간 지연(Timing delay)을 제거할 수 있는 차지 펌프 및 이를 이용한 위상 동기 루프 회로에 관한 것이다.
The present invention relates to a charge pump and a phase-locked loop circuit using the charge pump. More particularly, the present invention relates to a charge pump capable of eliminating a time delay due to an inversion of an up signal or a down signal, .

위상 동기 루프(Phase locked loop : PLL) 회로는 입력되는 기준 주파수의 위상과 동일하거나 일정 비율 만큼 빠른 위상을 갖는 주파수의 클럭(Clock)을 발생시키는 회로로서, 클럭 발생기, RF 주파수 합성기(Frequency synthesizer), 클럭-데이터 복원(Clock-data recovery), 반송파 복원(Carrier recovery) 등 다양한 적용 분야에서 널리 사용되고 있다.A phase locked loop (PLL) circuit generates a clock having a phase that is the same as or slightly higher than a phase of an input reference frequency, , Clock-data recovery, carrier recovery, and the like.

차지 펌프는 위상 동기 루프 회로에 있어 핵심적인 요소로, 위상 주파수 검출기(Phase & Frequency Detector)로부터 업 신호 및 다운 신호를 받아 루프 필터의 커패시터를 충전 및 방전시켜 튜닝 전압(Tuning Voltage)을 생성한다.The charge pump is a key element in the phase-locked loop circuit. The charge pump receives the up signal and the down signal from the phase & frequency detector and charges and discharges the capacitor of the loop filter to generate a tuning voltage.

도 1은 한국공개특허 제2006-0092559호에 개시된 종래의 위상 동기 루프의 구성을 도시한 도면이고, 도 2는 상기 한국공개특허에 개시된 종래의 차지 펌프의 구성을 도시한 도면이다.FIG. 1 is a view showing the configuration of a conventional phase locked loop disclosed in Korean Patent Laid-Open No. 2006-0092559. FIG. 2 is a view showing the configuration of a conventional charge pump disclosed in Korean Patent Laid-Open Publication No. 2002-0092559.

종래의 위상 동기 루프 회로는, 도 1에 도시된 바와 같이, 입력 클럭 신호(ICLK)를 분주하는 분주기(100)와, 입력 분주기(100)에서 분주된 입력 클럭 신호와 피드백 클럭 신호(FCLK)의 위상 및 주파수를 비교하여 위상차 및 주파수 차에 따라 업 신호(IUP) 및 다운 신호(IDN)를 발생하는 위상 주파수 검출기(PFD)(110)와, 위상 주파수 검출기(110)에서 출력된 업 신호(IUP) 및 다운 신호(IDN)에 따라 전류를 충전 및 방전시키면서 튜닝 전압(Vcon)을 발생하는 차지 펌프(120)와, 차지 펌프(120)의 튜닝 전압의 레벨에 따른 주파수의 발진 신호를 발생하는 전압 제어 발진기(VCO)(130)와, 전압 제어 발진기(130)의 발진 신호를 분주하여 위상 주파수 검출기(110)에 피드백 클럭 신호(FCLK)로 입력시키는 궤환 분주기(140)와, 전압 제어 발진기(130)의 발진 신호를 분주하여 출력 클럭 신호(OCLK)로 출력하는 출력 분주기(150)로 구성하였다.1, a conventional phase-locked loop circuit includes a frequency divider 100 for dividing an input clock signal ICLK, an input clock signal divided in an input divider 100, and a feedback clock signal FCLK A phase frequency detector (PFD) 110 for generating an up signal IUP and a down signal IDN according to a phase difference and a frequency difference by comparing the phase and frequency of the up signal A charge pump 120 for generating a tuning voltage Vcon while charging and discharging a current in accordance with a down signal IUP and a down signal IDN and an oscillation signal having a frequency according to the level of the tuning voltage of the charge pump 120 A feedback divider 140 for dividing the oscillation signal of the voltage controlled oscillator 130 and inputting the divided oscillation signal to the phase frequency detector 110 as a feedback clock signal FCLK, And divides the oscillation signal of the oscillator 130 to generate an output clock signal OCLK. It was composed of the output frequency divider 150 for outputting.

상기와 같은 위상 동기 루프 회로는 입력 클럭 신호(ICLK)가 입력 분주기(100)에서 소정 배수 분주되어 위상 주파수 검출기(110)로 입력되고, 또한 피드백 클럭 신호(FCLK)가 위상 주파수 검출기(110)로 입력된다. 그러면, 위상 주파수 검출기(110)는 입력 클럭 신호(ICLK) 및 피드백 클럭 신호(FCLK)의 위상차와 주파수차를 검출하고, 검출한 위상차와 주파수차에 따라 업 신호(IUP) 및 다운 신호(IDN)를 발생하여 차지 펌프(120)로 입력된다.In the phase-locked loop circuit, the input clock signal ICLK is divided by a predetermined multiple in the input frequency divider 100 and input to the phase frequency detector 110. The feedback clock signal FCLK is input to the phase frequency detector 110, . The phase frequency detector 110 detects the phase difference and the frequency difference between the input clock signal ICLK and the feedback clock signal FCLK and outputs the up signal IUP and the down signal IDN according to the detected phase difference and frequency difference, And is input to the charge pump 120.

위상 주파수 검출기(110)가 업 신호(IUP)를 발생할 경우에 차지 펌프(120)는 전류를 충전하고, 위상 주파수 검출기(110)가 다운 신호(IDN)를 발생할 경우에 전류를 방전하면서 튜닝 전압(Vcon)을 발생하고, 발생한 튜닝 전압(Vcon)은 전압 제어 발진기(130)로 입력된다. 그리고, 전압 제어 발진기(130)는 튜닝 전압(Vcon)에 따라 발진하여 소정 주파수의 클럭 신호를 발생하게 된다.The charge pump 120 charges the current when the phase frequency detector 110 generates the up signal IUP and outputs the tuning voltage Vdd while discharging the current when the phase frequency detector 110 generates the down signal IDN And the generated tuning voltage Vcon is input to the voltage-controlled oscillator 130. The voltage- The voltage controlled oscillator 130 oscillates according to the tuning voltage Vcon to generate a clock signal having a predetermined frequency.

한편, 전압 제어 발진기(130)가 발생한 클럭 신호는 궤환 분주기(140)에서 분주되어 피드백 클럭 신호(FCLK)로 위상 주파수 검출기(110)로 피드백되고, 전압 제어 발진기(130)가 발생한 클럭 신호는 출력 분주기(150)에서 분주되어 출력 클럭 신호(OCLK)가 출력된다.The clock signal generated by the voltage-controlled oscillator 130 is divided in the feedback divider 140 and fed back to the phase-frequency detector 110 as a feedback clock signal FCLK. The clock signal generated by the voltage-controlled oscillator 130 is And is divided in the output divider 150 to output the output clock signal OCLK.

상기와 같은 위상 동기 루프 회로에 있어서, 종래의 차지 펌프(120)는, 도 2에 도시된 바와 같이, 바이어스 전압(BIASP)에 따라 전원단자(VDD)에서 피모스 트랜지스터(PM21)를 통해 정전류가 흐르는 제 1 정전류원(200)과, 바이어스 전압(BIASN)에 따라 엔모스 트랜지스터(NM21)를 통해 전원단자(VSS)로 정전류가 흐르는 제 2 정전류원(210)과, 제 1 정전류원(200) 및 제2 정전류원(210)의 사이에 엔모스 트랜지스터(NM22)(NM23)가 직렬 연결되고 업 신호(IUP) 및 다운(IDN)에 따라 엔모스 트랜지스터(NM22)(NM23)가 선택적으로 동작하면서 위상 조절용 전압을 발생하는 위상 조절용 전압 발생부(220)와, 제 1 정전류원(200) 및 제 2 정전류원(210)의 사이에 피모스 트랜지스터(PM22)(PM23)가 직렬 연결되고 업바 신호(/IUP) 및 다운바 신호(/IDN)에 따라 피모스 트랜지스터(PM22)(PM23)가 선택적으로 동작하면서 위상 조절용 전압의 발생에 따른 보상용 전압을 발생하는 보상용 전압 발생부(230)와, 위상 조절용 전압 발생부(220)가 발생하는 위상 조절용 전압과 보상용 전압 발생부(230)가 발생하는 보상용 전압을 연산증폭기(OP21)로 완충 증폭하는 버퍼(240)로 구성하였다.In the phase-locked loop circuit as described above, the conventional charge pump 120 has a structure in which a constant current flows from the power supply terminal VDD through the PMOS transistor PM21 in accordance with the bias voltage BIASP, A second constant current source 210 through which the constant current flows to the power supply terminal VSS through the NMOS transistor NM21 according to the bias voltage BIASN, The NMOS transistors NM22 and NM23 are connected in series between the first constant current source 210 and the second constant current source 210 and the NMOS transistors NM23 and NM23 selectively operate according to the up signals IUP and down A PMOS transistor PM22 is connected in series between the first constant current source 200 and the second constant current source 210 and the up signal The PMOS transistor PM22 (PM23) selectively operates according to the down signal / IUP and the down bar signal / A phase adjusting voltage generating unit 230 for generating a phase adjusting voltage and a compensating voltage generating unit 230 for generating a voltage for compensation according to the generation of the phase adjusting voltage, And a buffer 240 for buffering and amplifying the compensation voltage with the operational amplifier OP21.

이와 같이 구성된 종래의 차지 펌프(120)는 전원단자(VDD)(VSS)에 동작전원이 인가된 상태에서 소정 레벨의 바이어스 전압(BIASP)(BIASN)이 입력됨에 따라 제 1 및 제 2 정전류원(200)(210)의 피모스 트랜지스터(PM21) 및 엔모스 트랜지스터(NM21)가 각기 온 상태로 되어 소정 레벨의 정전류를 공급 및 방전시키게 된다.The conventional charge pump 120 configured as described above is turned on when the bias voltage BIASP (BIASN) of a predetermined level is inputted while the operation power is applied to the power supply terminal VDD (VSS), and the first and second constant current sources The PMOS transistor PM21 and the NMOS transistor NM21 of the NMOS transistor 200 are turned on to supply and discharge a constant current of a predetermined level.

이와 같은 상태에서 위상 주파수 검출기(110)가 출력하는 업 신호(IUP) 및 다운 신호(IDN)에 따라 위상 조절용 전압 발생부(220)의 엔모스 트랜지스터(NM22)(NM23)가 선택적으로 온 상태로 되어 버퍼(240)의 연산증폭기(OP21)의 비반전 입력단자(+)로 입력되는 위상 조절용 전압의 레벨이 가변된다. 즉, 업 신호(IUP)가 입력될 경우에 엔모스 트랜지스터(NM22)가 온 상태로 되고, 피모스 트랜지스터(PM21) 및 엔모스 트랜지스터(NM22)를 통해 전류가 흘러 연산증폭기(OP1)의 비반전 입력단자(+)로 입력되는 위상 조절용 전압의 레벨이 상승하게 된다.In this state, the NMOS transistors NM22 and NM23 of the voltage regulator 220 for phase adjustment are selectively turned on according to the up signal IUP and the down signal IDN output from the phase frequency detector 110 And the level of the phase adjusting voltage input to the non-inverting input terminal (+) of the operational amplifier OP21 of the buffer 240 is varied. That is, when the up signal IUP is input, the NMOS transistor NM22 is turned on, and the current flows through the PMOS transistor PM21 and the NMOS transistor NM22, The level of the voltage for phase adjustment input to the input terminal (+) rises.

그리고, 다운 신호(IDN)에 따라 엔모스 트랜지스터(NM23)가 온 상태로 되어 연산증폭기(OP1)의 비반전 입력단자(+)에서 엔모스 트랜지스터(NM23)(NM21)를 통해 전원단자(VSS)로 전류가 흘러 연산증폭기(OP21)의 비반전 입력단자(+)에 인가되는 위상 조절용 전압의 레벨이 감소하게 된다.The NMOS transistor NM23 is turned on in accordance with the down signal IDN and the power supply terminal VSS is connected from the non-inverting input terminal (+) of the operational amplifier OP1 through the NMOS transistor NM23 (NM21) The level of the voltage for phase adjustment applied to the non-inverting input terminal (+) of the operational amplifier OP21 is reduced.

그리고, 업 신호(IUP) 및 다운 신호(IDN)를 반전시킨 업바 신호(/IUP) 및 다운바 신호(/IDN)에 따라 보상용 전압 발생부(230)의 피모스 트랜지스터(PM22)(PM23)가 선택적으로 온 상태로 되어 버퍼(240)의 연산증폭기(OP21)의 반전 입력단자(-)로 입력되는 보상용 전압의 레벨이 가변된다. 즉, 보상용 전압 발생부(230)는 업 신호(IUP) 및 다운 신호(IDN)에 따라 위상 조절용 전압 발생부(220)에서 연산증폭기(OP21)의 비반전 입력단자(+)에 인가되는 전압의 레벨이 급격하게 변동되는 것을 보상하기 위한 것으로서 업바 신호(/IUP)가 입력될 경우에 피모스 트랜지스터(PM22)가 온 상태로 되고, 피모스 트랜지스터(PM21)(PM22)를 통해 전류가 흘러 연산증폭기(OP21)의 반전 입력단자(-)로 입력되는 보상용 전압의 레벨이 상승하게 된다.The PMOS transistors PM22 and PM23 of the voltage generator 230 for compensation are turned on in response to the up-converter signal / IUP and the down-bar signal / IDN inverted from the up signal IUP and the down signal IDN, The level of the compensation voltage input to the inverting input terminal (-) of the operational amplifier OP21 of the buffer 240 is varied. That is, the voltage generator 230 for compensation generates a voltage (voltage) to be applied to the non-inverting input terminal (+) of the operational amplifier OP21 in the phase adjusting voltage generator 220 according to the up signal IUP and the down signal IDN The PMOS transistor PM22 is turned on and the current flows through the PMOS transistor PM21 and PM22 so that the current flowing through the PMOS transistor PM21 The level of the compensation voltage input to the inverting input terminal (-) of the amplifier OP21 rises.

그리고, 다운바 신호(/IDN)에 따라 피모스 트랜지스터(PM23)가 온 상태로 되어 연산증폭기(OP21)의 반전 입력단자(-)에서 피모스 트랜지스터(PM23) 및 엔모스 트랜지스터(NM21)를 통해 전원단자(VSS)로 전류가 흘러 연산증폭기(OP21)의 반전 입력단자(-)에 인가되는 보상용 전압의 레벨이 감소하게 된다.Then, the PMOS transistor PM23 is turned on in accordance with the down bar signal / IDN and is supplied from the inverting input terminal (-) of the operational amplifier OP21 through the PMOS transistor PM23 and the NMOS transistor NM21 A current flows to the power supply terminal VSS and the level of the compensation voltage applied to the inverting input terminal (-) of the operational amplifier OP21 is reduced.

이와 같이 위상 조절용 전압 발생부(220)가 출력하는 위상 조절용 전압과 보상용 전압 발생부(230)가 발생하는 보상용 전압은 버퍼(240)의 연산 증폭기(OP21)에서 완충 증폭되어 튜닝 전압(VCON)으로 출력되고, 그 출력된 튜닝 전압(VCON)은 전압 제어 발진기(130)로 입력되어 전압 제어 발진기(130)의 발진 주파수를 조절하게 된다.The phase adjustment voltage output by the phase adjustment voltage generator 220 and the compensation voltage generated by the compensation voltage generator 230 are buffered and amplified in the operational amplifier OP21 of the buffer 240, And the output tuning voltage VCON is input to the voltage controlled oscillator 130 to adjust the oscillation frequency of the voltage controlled oscillator 130.

한편, 상기와 같은 종래의 위상 동기 루프 회로(110)에서 출력되는 업 신호 및 다운 신호에 따라 차지 펌프(120)에서 출력되는 튜닝 전압의 레벨이 가변되어 저전압 및 고주파수로 동작할 경우 차지 펌프(120)의 동작 특성이 지터(jitter)에 매우 민감하게 변화되어 고성능의 차지 펌프가 필요하고, 전압 제어 발진기로 저전압으로 동작할 경우에 지터 특성과, 공통 잡음(Common noise) 특성이 발생하여 높은 주파수의 발진 신호를 발생할 경우 좋은 특성의 발진 신호를 얻기 어려운 문제점을 해소하기 위해 상기 한국공개특허에서는 약 1.2V의 저전압으로 동작하는 위상 동기 루프 회로를 구성함에 있어, 업 신호 및 다운 신호가 급격하게 변동될 경우에 이를 보상하여 공통 잡음을 제거하고, 지터가 발생하는 것을 감소시키는 차지 펌프를 제시하고 있다.When the level of the tuning voltage output from the charge pump 120 varies according to the up signal and the down signal output from the conventional phase locked loop circuit 110 as described above and operates at a low voltage and a high frequency, ) Operation characteristics are highly sensitive to jitter, so a high-performance charge pump is required. When operating at a low voltage with a voltage-controlled oscillator, jitter characteristics and common noise characteristics are generated, In order to solve the problem that it is difficult to obtain an oscillation signal having a good characteristic when an oscillation signal is generated, the Korean Unexamined Patent Publication (Kokai) discloses a phase-locked loop circuit operating at a low voltage of about 1.2 V. When the up- To compensate for this, thereby eliminating common noise and reducing the occurrence of jitter.

그런데, 도 2에 도시된 종래의 차지 펌프나 상기 한국공개특허에서 제시하고 있는 차지 펌프 모두 차지 펌프의 동작을 위해 위상 주파수 검출기로부터 출력되는 업 신호 및 다운 신호 외에 이를 반전시킨 업바 신호 및 다운바 신호를 사용하고 있다.However, in order to operate the charge pump of the conventional charge pump shown in FIG. 2 or the charge pump proposed in Korean Patent Laid-open Publication No. 2000-1995, the up signal and the down signal output from the phase frequency detector, Is used.

이 경우, 업바 신호 및 다운바 신호를 차지 펌프의 구동에 사용하기 위해 위상 주파수 검출기로부터 출력되는 업 신호 및 다운 신호를 반전시키기 위한 반전기를 사용하게 되는데, 업바 신호 및 다운바 신호가 반전기를 거쳐 생성되는 과정에서 업 신호 및 다운 신호와의 시간 지연(Timing delay)가 발생하여 차지 펌프의 출력에 영향을 미치는 문제가 발생하게 된다.
In this case, a reverser for inverting the up signal and the down signal outputted from the phase frequency detector is used to use the up-bar signal and the down-bar signal for driving the charge pump. The up-down signal and the down- A timing delay occurs between the up signal and the down signal in the process of driving the charge pump, thereby causing a problem that affects the output of the charge pump.

이에, 본 발명은 상기와 같은 문제점을 해소하기 위해 안출된 것으로서, 업 신호나 다운 신호의 반전에 의한 시간 지연(Timing delay)을 제거할 수 있는 차지 펌프 및 이를 이용한 위상 동기 루프 회로를 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION Accordingly, the present invention has been made to solve the above problems, and it is an object of the present invention to provide a charge pump and a phase-locked loop circuit using the same that can eliminate a time delay due to an up- There is a purpose.

상기 목적은 본 발명에 따라, 제1 출력단과; 제2 출력단과; 업 신호를 입력받아 상기 제1 출력단으로 제1 충전 전압을 출력하는 제1 차징 회로부와; 다운 신호를 입력받아 상기 제2 출력단으로 제2 충전 전압을 출력하는 제2 차징 회로부와; 상기 제1 출력단 및 상기 제2 출력단에 각각 접속되어 상기 제1 출력단 및 상기 제2 출력단의 공통 전압을 결정하는 공통 모드 피드백 회로부와; 상기 제1 출력단 및 상기 제2 출력단에 각각 연결되어 상기 공통 모드 피드백 회로부의 출력에 따라 상기 제1 출력단 및 상기 제2 출력단을 방전시키는 방전 회로부를 포함하는 것을 특징으로 하는 차지 펌프에 의해서 달성된다.This object is achieved according to the present invention by a method comprising: a first output stage; A second output terminal; Up signal to the first output terminal and outputting the first charge voltage to the first output terminal; A second charging circuit for receiving a down signal and outputting a second charging voltage to the second output terminal; A common mode feedback circuit unit connected to the first output terminal and the second output terminal to determine a common voltage between the first output terminal and the second output terminal; And a discharge circuit unit connected to the first output terminal and the second output terminal and discharging the first output terminal and the second output terminal in accordance with the output of the common mode feedback circuit unit.

한편, 상기 목적인 본 발명의 다른 실시 형태에 따라, 제1 출력단 및 제2 출력단을 갖는 차지 펌프와, 상기 제1 출력단 및 상기 제2 출력단에 연결되어 고주파 노이즈를 제거하는 저역 통과 필터와, 상기 제1 출력단 및 상기 제2 출력단 간의 전압차에 기초하여 소정 주파수 및 위상을 갖는 출력 클럭 신호를 생성하는 전압 제어 발진기와, 입력 클럭 신호와 상기 출력 클럭 신호를 입력받고, 상기 입력 클럭 신호와 상기 출력 클럭 신호 간의 주파수 및 위상 차이에 따른 업 신호 및 다운 신호를 생성하여 상기 차지 펌프로 출력하는 위상 주파수 검출기를 포함하며; 상기 차지 펌프는 상기 업 신호를 입력받아 상기 제1 출력단으로 제1 충전 전압을 출력하는 제1 차징 회로부와, 상기 다운 신호를 입력받아 상기 제2 출력단으로 제2 충전 전압을 출력하는 제2 차징 회로부와, 상기 제1 출력단 및 상기 제2 출력단에 각각 접속되어 상기 제1 출력단 및 상기 제2 출력단의 공통 전압을 결정하는 공통 모드 피드백 회로부와, 상기 제1 출력단 및 상기 제2 출력단에 각각 연결되어 상기 공통 모드 피드백 회로부의 출력에 따라 상기 제1 출력단 및 상기 제2 출력단을 방전시키는 방전 회로부를 더 포함하는 것을 특징으로 하는 위상 동기 루프 회로에 의해서 달성될 수 있다.According to another aspect of the present invention, there is provided a charge pump comprising: a charge pump having a first output terminal and a second output terminal; a low-pass filter connected to the first output terminal and the second output terminal to remove high- A voltage controlled oscillator for generating an output clock signal having a predetermined frequency and phase based on a voltage difference between the first output terminal and the second output terminal, and a voltage controlled oscillator for receiving the input clock signal and the output clock signal, And a phase frequency detector for generating an up signal and a down signal according to frequency and phase difference between signals and outputting the up signal and the down signal to the charge pump; The charge pump includes a first charging circuit unit receiving the up signal and outputting a first charging voltage to the first output terminal, a second charging circuit unit receiving the down signal and outputting a second charging voltage to the second output terminal, A common mode feedback circuit unit connected to the first output terminal and the second output terminal, respectively, for determining a common voltage between the first output terminal and the second output terminal, and a common mode feedback circuit unit connected to the first output terminal and the second output terminal, And a discharging circuit for discharging the first output terminal and the second output terminal in accordance with the output of the common mode feedback circuit part.

여기서, 상기 공통 전압은 상기 제1 충전 전압과 상기 제2 충전 전압의 평균일 수 있다.Here, the common voltage may be an average of the first charging voltage and the second charging voltage.

그리고, 상기 제1 차징 회로부는 제1 정전류 소스와; 상기 제1 정전류 소스로부터 상기 제1 출력단으로 상기 제1 충전 전압이 출력되도록 상기 업 신호에 의해 온되는 제1 스위칭부를 포함할 수 있다.The first charging circuit unit includes: a first constant current source; And a first switching unit turned on by the up signal so that the first charge voltage is output from the first constant current source to the first output terminal.

또한, 상기 제2 차징 회로부는 제2 정전류 소스와; 상기 제2 정전류 소스로부터 상기 제2 출력단으로 상기 제2 충전 전압이 출력되도록 상기 다운 신호에 의해 온되는 제2 스위칭부를 포함할 수 있다.The second charging circuit portion may further include: a second constant current source; And a second switching unit turned on by the down signal to output the second charge voltage from the second constant current source to the second output terminal.

여기서, 상기 제1 스위칭부 및 상기 제2 스위칭부는 NMOS 트랜지스터로 마련될 수 있다.
Here, the first switching unit and the second switching unit may be NMOS transistors.

상기와 같은 구성에 따라 본 발명에 따르면, 업 신호나 다운 신호의 반전에 의한 시간 지연(Timing delay)을 제거할 수 있는 차지 펌프 및 이를 이용한 위상 동기 루프 회로가 제공된다.
According to the present invention, there is provided a charge pump and a phase-locked loop circuit using the same, which can eliminate a time delay due to an inversion of an up signal or a down signal.

도 1은 한국공개특허 제2006-0092559호에 개시된 종래의 위상 동기 루프의 구성을 도시한 도면이고,
도 2는 상기 한국공개특허에 개시된 종래의 차지 펌프의 구성을 도시한 도면이고,
도 3은 본 발명에 따른 위상 동기 루프 회로의 구성을 도시한 도면이고,
도 4는 본 발명에 따른 차지 펌프의 구성을 도시한 도면이고,
도 5는 본 발명에 따른 차지 펌프의 회로 구성의 예를 도시한 도면이고,
도 6 및 도 7은 본 발명에 따른 차지 펌프의 구현 예를 도시한 도면이다.1 is a block diagram of a conventional phase locked loop disclosed in Korean Patent Publication No. 2006-0092559,
2 is a view showing a configuration of a conventional charge pump disclosed in Korean Patent Laid-
3 is a diagram showing a configuration of a phase locked loop circuit according to the present invention,
4 is a diagram showing the configuration of a charge pump according to the present invention,
5 is a diagram showing an example of the circuit configuration of the charge pump according to the present invention,
6 and 7 are views showing an embodiment of a charge pump according to the present invention.

이하에서는 첨부된 도면을 참조하여 본 발명에 따른 실시예들을 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 위상 동기 루프 회로(500)의 구성을 도시한 도면이다. 도 3을 참조하여 설명하면, 본 발명에 따른 위상 동기 루프 회로(500)는 차지 펌프(300), 저역 통과 필터(530), 전압 제어 발진기(540) 및 위상 주파수 검출기(520)를 포함한다. 또한, 본 발명에 따른 위상 동기 루프는 입력 분주기(510)를 포함할 수 있다.3 is a diagram showing a configuration of a phase-locked loop circuit 500 according to the present invention. 3, the phase-locked loop circuit 500 includes a charge pump 300, a low-pass filter 530, a voltage-controlled oscillator 540, and a phase-frequency detector 520. In addition, the phase-locked loop according to the present invention may include an input divider 510.

입력 분주기(510)는 입력 클럭 신호를 분주하여 위상 주파수 검출기(520)로 출력한다. 위상 주파수 검출기(520)는 전압 제어 발진기(540)로부터 출력 클럭 신호와 입력 분주기(510)에 의해 분주된 입력 클럭 신호를 입력받고, 입력된 입력 클럭 신호와 출력 클럭 신호를 비교하여 두 신호 간의 위상 및 주파수 차이에 따른 업 신호(UP) 및 다운 신호(DOWN)를 생상하여 차지 펌프(300)로 출력한다.The input divider 510 divides the input clock signal and outputs it to the phase frequency detector 520. The phase frequency detector 520 receives the output clock signal from the voltage controlled oscillator 540 and the input clock signal divided by the input frequency divider 510 and compares the input clock signal with the input clock signal, (UP) and a down signal (DOWN) according to the difference in phase and frequency, and outputs the up signal UP and the down signal DOWN to the charge pump 300.

차지 펌프(300)는 위상 주파수 검출기(520)로부터 출력된 업 신호(UP) 및 다운 신호(DOWN)에 기초하여 제1 출력단(VTP) 및 제2 출력단(VTN)으로 제1 튜닝 전압 및 제2 튜닝 전압을 출력한다. 여기서, 전압 제어 발진기(540)는 제1 출력단(VTP) 및 제2 출력단(VTN) 간의 전압차, 즉 제1 튜닝 전압과 제2 튜닝 전압 간의 전압차에 기초하여 소정 주파수 및 위상을 갖는 출력 클럭 신호를 생성하게 된다. 이 때, 저역 통과 필터(530)는 제1 출력단(VTP) 및 제2 출력단(VTN)에 연결된 상태에서 고주파 노이즈를 제거하게 된다.The charge pump 300 generates a first tuning voltage Vout at the first output terminal V TP and a second output terminal V TN based on the up signal UP and the down signal DOWN output from the phase frequency detector 520, And outputs the second tuning voltage. Here, the voltage-controlled oscillator 540 has a predetermined frequency and phase based on the voltage difference between the first output terminal V TP and the second output terminal V TN , that is, the voltage difference between the first tuning voltage and the second tuning voltage Thereby generating an output clock signal. At this time, the low-pass filter 530 removes the high-frequency noise while being connected to the first output terminal V TP and the second output terminal V TN .

도 4는 본 발명에 따른 차지 펌프(300)의 구성을 도시한 도면이다. 도 4를 참조하여 설명하면, 본 발명에 따른 차지 펌프(300)는 제1 출력단(VTP), 제2 출력단(VTN), 제1 차징 회로부(310), 제2 차징 회로부(330) 및 공통 모드 피드백 회로부(350) 및 방전 회로부(370)를 포함한다.4 is a diagram showing the configuration of the charge pump 300 according to the present invention. 4, the charge pump 300 according to the present invention includes a first output terminal V TP , a second output terminal V TN , a first charging circuit unit 310, a second charging circuit unit 330, A common mode feedback circuit section 350 and a discharge circuit section 370. [

제1 차징 회로부(310)는 위상 주파수 검출기(520)로부터의 업 신호(UP)를 입력받아 제1 출력단(VTP)으로 제1 충전 전압을 출력한다. 그리고, 제2 차징 회로부(330)는 위상 주파수 검출기(520)로부터의 다운 신호(DOWN)를 입력받아 제2 출력단(VTN)으로 제2 충전 전압을 출력한다.The first charging circuit unit 310 receives the up signal UP from the phase frequency detector 520 and outputs the first charging voltage to the first output terminal V TP . The second charging circuit unit 330 receives the down signal DOWN from the phase frequency detector 520 and outputs the second charging voltage to the second output terminal V TN .

여기서, 공통 모드 피드백 회로부(350)는 제1 출력단(VTP) 및 제2 출력단(VTN)에 각각 접속되어 제1 출력단(VTP) 및 제2 출력단(VTN)의 공통 전압을 결정하게 된다. 이 때, 공통 모드 피드백 회로부(350)에 의해 결정되는 공통 전압은 제1 충전 전압과 제2 충전 전압의 평균이 된다.Here, the common-mode feedback circuit 350 is to determine the common voltage of the first output terminal (V TP) and the second output terminal are connected to the (V TN), the first output terminal (V TP) and a second output terminal (V TN) do. At this time, the common voltage determined by the common mode feedback circuit unit 350 becomes an average of the first charging voltage and the second charging voltage.

그리고, 방전 회로부(370)는 제1 차징 회로부(310)의 제1 출력단(VTP)과 제2 차징 회로부(330)의 제2 출력단(VTN)에 각각 연결된다. 여기서, 방전 회로부(370)은 공통 모드 피드백 회로부(350)의 출력을 입력받아 제1 출력단(VTP) 및 제2 출력단(VTN)을 방전시킨다.The discharge circuit unit 370 is connected to the first output terminal V TP of the first charging circuit unit 310 and the second output terminal V TN of the second charging circuit unit 330 respectively. The discharge circuit unit 370 receives the output of the common mode feedback circuit unit 350 and discharges the first output terminal V TP and the second output terminal V TN .

상기와 같은 구성에 따라, 본 발명에 따른 차지 펌프(300)는 제1 차징 회로부(310)가 업 신호(UP)를 이용하고, 제2 차징 회로부(330)가 다운 신호(DOWN)를 이용한 상태에서, 공통 모드 피드백 회로부(350)가 제1 충전 전압과 제2 충전 전압의 공통 전압을 일정하게 유지시킴으로서, 종래의 차지 펌프(300)가 업바 신호 및 다운바 신호의 생성을 위한 반전기를 사용하면서 발생하는 시간 지연(Timing delay)에 따른 출력 신호의 오류를 제거할 수 있게 된다.The charge pump 300 according to the present invention is configured such that the first charging circuit unit 310 uses the up signal UP and the second charging circuit unit 330 uses the down signal DOWN The common mode feedback circuit unit 350 maintains the common voltage of the first charge voltage and the second charge voltage constant so that the conventional charge pump 300 uses the inverters for generating the up signal and the down bar signal An error of an output signal due to a time delay occurring can be eliminated.

이하에서는 도 5를 참조하여, 본 발명에 따른 차지 펌프(300)의 회로 구성의 예를 상세히 설명한다.Hereinafter, an example of the circuit configuration of the charge pump 300 according to the present invention will be described in detail with reference to FIG.

본 발명에 따른 차지 펌프(300)의 제1 차징 회로부(310)는 제1 정전류 소스(311) 및 제1 스위칭부(312)를 포함할 수 있다. 마찬가지로 제2 차징 회로부(330)는 제2 정전류 소스(331) 및 제2 스위칭부(332)를 포함할 수 있다.The first charging circuit unit 310 of the charge pump 300 according to the present invention may include a first constant current source 311 and a first switching unit 312. Likewise, the second charging circuit portion 330 may include a second constant current source 331 and a second switching portion 332.

제1 스위칭부(312)는 제1 정전류 소스(311)로부터 제1 출력단(VTP)으로 제1 충전 전압이 출력되도록 위상 주파수 검출기(520)로부터의 업 신호(UP)에 의해 온된다. 그리고, 제2 스위칭부(332)는 제2 정전류 소스(331)로부터 제2 출력단(VTN)으로 제2 충전 전압이 출력되도록 위상 주파수 검출기(520)로부터의 다운 신호(DOWN)에 의해 온된다. 여기서, 본 발명에 따른 제1 스위칭부(312) 및 제2 스위칭부(332)는 NMOS 트랜지스터로 마련되는 것을 예로 한다.The first switching unit 312 is turned on by the up signal UP from the phase frequency detector 520 so that the first charge voltage is output from the first constant current source 311 to the first output terminal V TP . The second switching unit 332 is turned on by the down signal DOWN from the phase frequency detector 520 so that the second charging voltage is output from the second constant current source 331 to the second output terminal V TN . Here, the first switching unit 312 and the second switching unit 332 according to the present invention are provided as NMOS transistors.

상기와 같은 구성에 따라, 제1 정전류 소스(311) 및 제2 정전류 소스(331)에서 공급되는 전류를 NMOS 트랜지스터가 각각 스위칭함으로써, 종래의 차지 펌프(300)가 PMOS 트랜지스터와 NMOS 트랜지스터를 함께 사용함으로써 야기되는 미스매칭을 제거할 수 있게 된다.According to the above configuration, since the NMOS transistors switch the current supplied from the first constant current source 311 and the second constant current source 331, the conventional charge pump 300 uses the PMOS transistor and the NMOS transistor together It is possible to eliminate the mismatching that would otherwise be caused.

또한, 업 신호(UP) 및 다운 신호(DOWN) 모두에서 충전이 이루어지고, 공통 모드 피드백 회로부(350)가 과충전을 방지함과 동시에 차동(Differential) 성분만을 출력하고, 공통 모드 전류를 방전시키는 기능을 제공함으로써 차지 펌프(300)로서의 안정적인 동작이 가능하게 된다.The common mode feedback circuit unit 350 prevents overcharging and outputs only a differential component and discharges the common mode current. The common mode feedback circuit unit 350 is charged with both the up signal UP and the down signal DOWN, The stable operation of the charge pump 300 is enabled.

그리고, 본 발명에 따른 차지 펌프(300)는 기존의 위상 동기 루프 회로(500)와 연동이나, 기존의 차지 펌프(300)의 구성을 그대로 유지하면서 사용이 가능하게 된다. 도 6 및 도 7은 종래의차지 펌프(300)에 본 발명에 따른 차지 펌프(300)의 개념을 적용한 예를 도시한 도면이다.The charge pump 300 according to the present invention can be used in conjunction with the conventional phase-locked loop circuit 500 while maintaining the configuration of the conventional charge pump 300. 6 and 7 are views showing an example of applying the concept of the charge pump 300 according to the present invention to the charge pump 300 of the related art.

도 6을 참조하여 설명하면, 업바 신호 입력단(UPB), 다운 신호 입력단(DOWN) 및 바이어스 입력단(Bias)을 갖는 기존의 차지 펌프(310a,330a) 한 쌍을 각각 본 발명에 따른 제1 차징 회로부(310) 및 제2 차징 회로부(330)로 구성한 상태에서, 업 신호(UP) 및 다운 신호(DOWN)를 각각 차지 펌프(310a,330a) 의 업바 신호 입력단(UPB)에 입력하고, 다운 신호 입력단(DOWN)은 전압 VDD를 입력한다.Referring to FIG. 6, a pair of conventional charge pumps 310a and 330a having an up signal input terminal (UPB), a down signal input terminal (DOWN), and a bias input terminal (Bias) The up signal UP and the down signal DOWN are respectively inputted to the up signal input terminals UPB of the charge pumps 310a and 330a and the down signal input terminal UPB of the charge pumps 310a and 330a in the state of the second charging circuit part 310 and the second charging circuit part 330, (DOWN) inputs the voltage V DD .

그리고, 공통 모드 피드백 회로부(350a)의 출력을 바이어스 입력단(Bias)에 연결시킴으로써, 다운 신호 입력단(DOWN) 및 바이어스 입력단(Bias)을 온 상태로 유지시킨다. 즉, 바이어스 입력단(Bias)과 다운 신호 입력단(DOWN)에 각각 연결되어 있는 스위칭 소자 및 전류원이 방전 회로부(370a)를 구성하게 된다.The output of the common mode feedback circuit part 350a is connected to the bias input terminal Bias to maintain the down signal input terminal DOWN and the bias input terminal Bias in the ON state. That is, the switching element and the current source connected to the bias input terminal (Bias) and the down signal input terminal (DOWN) constitute the discharging circuit portion 370a.

이를 통해, 종래의 차지 펌프(310a,330a) 각각이 업 신호(UP) 및 다운 신호(DOWN)에 의해 충전 상태가 되어 본 발명에 따른 제1 차징 회로부(310) 및 제2 차징 회로부(330)의 기능을 수행할 수 있게 된다.Accordingly, each of the conventional charge pumps 310a and 330a is charged by the up signal UP and the down signal DOWN, and the first and second charging circuit units 310 and 330 according to the present invention, And the like.

도 7은 공통 모드 피드백 회로부(350a)의 출력을 종래의 차지 펌프(310a,330a) 각각의 다운 신호 입력단(DOWN)에 연결하고, 바이어스 입력단(Bias)에 전압 VDD를 입력하는 예를 도시한 도면이다. 이를 통해 종래의 차지 펌프(310a,330a) 각각이 업 신호(UP) 및 다운 신호(DOWN)에 의해 충전 상태가 되어 본 발명에 따른 제1 차징 회로부(310) 및 제2 차징 회로부(330)의 기능을 수행할 수 있게 된다. 여기서, 바이어스 입력단(Bias)과 다운 신호 입력단(DOWN)에 각각 연결되어 있는 스위칭 소자 및 전류원이 방전 회로부(370a)를 구성하게 된다.7 shows an example in which the output of the common mode feedback circuit section 350a is connected to the down signal input terminal DOWN of each of the charge pumps 310a and 330a and the voltage V DD is input to the bias input terminal Bias FIG. As a result, the conventional charge pumps 310a and 330a are charged by the up signal UP and the down signal DOWN, respectively, so that the voltages of the first and second charging circuit units 310 and 330 Function can be performed. Here, the switching element and the current source respectively connected to the bias input terminal Bias and the down signal input terminal DOWN constitute the discharging circuit portion 370a.

전술한 실시예에서는, 도 3에 도시된 바와 같이, 본 발명에 따른 위상 동기 루프 회로(500)가 위상 주파수 검출기(520), 차지 펌프(300), 저역 통과 필터(530) 및 전압 제어 발진기(540)로 구성되는 것을 예로 하고 있으나, 본 발명에 따른 차지 펌프(300)가 적용 가능한 다른 형태의 구성도 가능함은 물론이다.3, the phase-locked loop circuit 500 according to the present invention includes a phase-frequency detector 520, a charge pump 300, a low-pass filter 530, and a voltage-controlled oscillator (not shown) 540). However, it is needless to say that the charge pump 300 according to the present invention can be applied to other configurations.

비록 본 발명의 몇몇 실시예들이 도시되고 설명되었지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 당업자라면 본 발명의 원칙이나 정신에서 벗어나지 않으면서 본 실시예를 변형할 수 있음을 알 수 있을 것이다. 발명의 범위는 첨부된 청구항과 그 균등물에 의해 정해질 것이다.
Although several embodiments of the present invention have been shown and described, those skilled in the art will appreciate that various modifications may be made without departing from the principles and spirit of the invention . The scope of the invention will be determined by the appended claims and their equivalents.

300 : 차지 펌프 310 : 제1 차징 회로부
311 : 제1 정전류 소스 312 : 제1 스위칭부
330 : 제2 차징 회로부 331 : 제2 정전류 소스
332 : 제2 스위칭부 370 : 방전 회로부
500 : 위상 동기 루프 회로 510 : 입력 분주기
520 : 위상 주파수 검출기 530 : 저역 통과 필터
540 : 전압 제어 발진기300: charge pump 310: first charging circuit
311: first constant current source 312: first switching unit
330: second charging circuit portion 331: second constant current source
332: second switching unit 370: discharge circuit unit
500: phase locked loop circuit 510: input frequency divider
520: phase frequency detector 530: low pass filter
540: Voltage Controlled Oscillator

Claims (10)

제1 출력단과;
제2 출력단과;
위상 주파수 검출기로부터 업 신호를 입력받아 상기 제1 출력단으로 제1 충전 전압을 출력하는 제1 차징 회로부와;
상기 위상 주파수 검출기로부터 다운 신호를 입력받아 상기 제2 출력단으로 제2 충전 전압을 출력하는 제2 차징 회로부와;
상기 제1 출력단 및 상기 제2 출력단에 각각 접속되어 상기 제1 출력단 및 상기 제2 출력단의 공통 전압을 결정하는 공통 모드 피드백 회로부와;
상기 제1 출력단 및 상기 제2 출력단에 각각 연결되어 상기 공통 모드 피드백 회로부의 출력에 따라 상기 제1 출력단 및 상기 제2 출력단을 방전시키는 방전 회로부를 포함하는 것을 특징으로 하는 차지 펌프.A first output stage;
A second output terminal;
A first charging circuit for receiving an up signal from the phase frequency detector and outputting a first charging voltage to the first output terminal;
A second charging circuit portion receiving a down signal from the phase frequency detector and outputting a second charging voltage to the second output terminal;
A common mode feedback circuit unit connected to the first output terminal and the second output terminal to determine a common voltage between the first output terminal and the second output terminal;
And a discharge circuit unit connected to the first output terminal and the second output terminal, respectively, for discharging the first output terminal and the second output terminal in accordance with the output of the common mode feedback circuit unit. 제1항에 있어서,
상기 공통 전압은 상기 제1 충전 전압과 상기 제2 충전 전압의 평균인 것을 특징으로 하는 차지 펌프.The method according to claim 1,
Wherein the common voltage is an average of the first charge voltage and the second charge voltage. 제1항에 있어서,
상기 제1 차징 회로부는
제1 정전류 소스와;
상기 제1 정전류 소스로부터 상기 제1 출력단으로 상기 제1 충전 전압이 출력되도록 상기 업 신호에 의해 온되는 제1 스위칭부를 포함하는 것을 특징으로 하는 차지 펌프.The method according to claim 1,
The first charging circuit portion
A first constant current source;
And a first switching unit turned on by the up signal such that the first charge voltage is output from the first constant current source to the first output terminal. 제3항에 있어서,
상기 제2 차징 회로부는
제2 정전류 소스와;
상기 제2 정전류 소스로부터 상기 제2 출력단으로 상기 제2 충전 전압이 출력되도록 상기 다운 신호에 의해 온되는 제2 스위칭부를 포함하는 것을 특징으로 하는 차지 펌프.The method of claim 3,
The second charging circuit portion
A second constant current source;
And a second switching unit turned on by the down signal so that the second charge voltage is output from the second constant current source to the second output terminal. 제4항에 있어서,
상기 제1 스위칭부 및 상기 제2 스위칭부는 NMOS 트랜지스터로 마련되는 것을 특징으로 하는 차지 펌프.5. The method of claim 4,
Wherein the first switching unit and the second switching unit are NMOS transistors. 제1 출력단 및 제2 출력단을 갖는 차지 펌프와,
상기 제1 출력단 및 상기 제2 출력단에 연결되어 고주파 노이즈를 제거하는 저역 통과 필터와,
상기 제1 출력단 및 상기 제2 출력단 간의 전압차에 기초하여 소정 주파수 및 위상을 갖는 출력 클럭 신호를 생성하는 전압 제어 발진기와,
입력 클럭 신호와 상기 출력 클럭 신호를 입력받고, 상기 입력 클럭 신호와 상기 출력 클럭 신호 간의 주파수 및 위상 차이에 따른 업 신호 및 다운 신호를 생성하여 상기 차지 펌프로 출력하는 위상 주파수 검출기를 포함하며;
상기 차지 펌프는
상기 위상 주파수 검출기로부터 상기 업 신호를 입력받아 상기 제1 출력단으로 제1 충전 전압을 출력하는 제1 차징 회로부와,
상기 위상 주파수 검출기로부터 상기 다운 신호를 입력받아 상기 제2 출력단으로 제2 충전 전압을 출력하는 제2 차징 회로부와,
상기 제1 출력단 및 상기 제2 출력단에 각각 접속되어 상기 제1 출력단 및 상기 제2 출력단의 공통 전압을 결정하는 공통 모드 피드백 회로부와,
상기 제1 출력단 및 상기 제2 출력단에 각각 연결되어 상기 공통 모드 피드백 회로부의 출력에 따라 상기 제1 출력단 및 상기 제2 출력단을 방전시키는 방전 회로부를 더 포함하는 것을 특징으로 하는 위상 동기 루프 회로.A charge pump having a first output terminal and a second output terminal,
A low-pass filter connected to the first output terminal and the second output terminal to remove high-frequency noise,
A voltage controlled oscillator for generating an output clock signal having a predetermined frequency and phase based on a voltage difference between the first output terminal and the second output terminal;
And a phase frequency detector receiving the input clock signal and the output clock signal and generating an up signal and a down signal corresponding to the frequency and phase difference between the input clock signal and the output clock signal and outputting the up signal and the down signal to the charge pump;
The charge pump
A first charging circuit unit receiving the up signal from the phase frequency detector and outputting a first charging voltage to the first output terminal,
A second charging circuit unit receiving the down signal from the phase frequency detector and outputting a second charging voltage to the second output terminal;
A common mode feedback circuit unit connected to the first output terminal and the second output terminal to determine a common voltage between the first output terminal and the second output terminal,
Further comprising a discharge circuit unit connected to the first output terminal and the second output terminal, for discharging the first output terminal and the second output terminal in accordance with the output of the common mode feedback circuit unit. 제6항에 있어서,
상기 공통 전압은 상기 제1 충전 전압과 상기 제2 충전 전압의 평균인 것을 특징으로 하는 위상 동기 루프 회로.The method according to claim 6,
Wherein the common voltage is an average of the first charging voltage and the second charging voltage. 제6항에 있어서,
상기 제1 차징 회로부는
제1 정전류 소스와;
상기 제1 정전류 소스로부터 상기 제1 출력단으로 상기 제1 충전 전압이 출력되도록 상기 업 신호에 의해 온되는 제1 스위칭부를 포함하는 것을 특징으로 하는 위상 동기 루프 회로.The method according to claim 6,
The first charging circuit portion
A first constant current source;
And a first switching unit turned on by the up signal to output the first charge voltage from the first constant current source to the first output terminal. 제8항에 있어서,
상기 제2 차징 회로부는
제2 정전류 소스와;
상기 제2 정전류 소스로부터 상기 제2 출력단으로 상기 제2 충전 전압이 출력되도록 상기 다운 신호에 의해 온되는 제2 스위칭부를 포함하는 것을 특징으로 하는 위상 동기 루프 회로.9. The method of claim 8,
The second charging circuit portion
A second constant current source;
And a second switching unit turned on by the down signal to output the second charge voltage from the second constant current source to the second output terminal. 제9항에 있어서,
상기 제1 스위칭부 및 상기 제2 스위칭부는 NMOS 트랜지스터로 마련되는 것을 특징으로 하는 위상 동기 루프 회로.10. The method of claim 9,
Wherein the first switching unit and the second switching unit are NMOS transistors.
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CN108321773B (en) * 2018-02-07 2019-07-30 上海艾为电子技术股份有限公司 Detection circuit and the electronic device for applying it

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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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KR100510504B1 (en) * 2002-12-20 2005-08-26 삼성전자주식회사 Differential charge pump and phase locked loop having the same

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