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KR101536767B1 - 반도체 기판의 표면 상에 존재하는 결함의 선택적 커버링 방법 - Google Patents

반도체 기판의 표면 상에 존재하는 결함의 선택적 커버링 방법 Download PDF

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KR101536767B1
KR101536767B1 KR1020140064838A KR20140064838A KR101536767B1 KR 101536767 B1 KR101536767 B1 KR 101536767B1 KR 1020140064838 A KR1020140064838 A KR 1020140064838A KR 20140064838 A KR20140064838 A KR 20140064838A KR 101536767 B1 KR101536767 B1 KR 101536767B1
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Abstract

본 발명은 반도체 기판의 표면 상에 존재하는 결함의 선택적 커버링 방법으로서, 결함이 존재하는 반도체층이 형성된 반도체 기판을 준비하는 결함 기판 준비 단계; 상기 반도체층의 상면에 마스킹 물질로 커버층을 형성하는 커버층 형성 단계; 상기 커버층에서 상기 결함의 상부에 형성된 영역만을 선택적으로 레이저 조사하여, 상기 레이저 조사에 따른 상기 커버층 일부분의 화학적 특성을 변화시켜 결함 커버층으로 생성하는 결함 커버층 생성 단계; 및 상기 결함 커버층을 제외한 상기 커버층을 선택적 에칭하여 상기 결함 커버층을 제외한 나머지 상기 커버층을 제거하는 선택적 에칭 단계를 포함하며, 상기 반도체층의 결함이 마스킹 물질로 메워진 반도체 기판을 생성하는 것을 특징으로 하는 반도체 기판의 표면상에 존재하는 결함의 선택적 커버링 방법이며, 이와 같은 본 발명에 의하면 실리콘 카바이드, 질화알루미늄 및 질화갈륨 등의 반도체 기판 상에 형성되는 나노파이프(nanopipe) 및 묶음식 나사전위(Bundle type threading dislocation) 등의 결함을 용이하게 커버링하여 고품질의 반도체 기판을 제공할 수 있다.

Description

반도체 기판의 표면 상에 존재하는 결함의 선택적 커버링 방법 {Method of defect selective covering on the surface of semiconductor substrate}
본 발명은 반도체 기판의 표면 상에 존재하는 결함의 선택적 커버링 방법에 대한 것으로서, 보다 상세하게는 반도체 기판의 반도체층 표면에 존재하는 결함을 마스킹 물질로 메우고 그 상부에 반도체층을 추가적으로 성장시킴으로써 결함을 커버링한 반도체 기판을 제조하는 방법에 관한 것이다.
고전력 실리콘카바이드(SiC) 전기소자, 질화알루미늄(AlN)을 활용한 UV(Ultraviolet) LED 및 질화갈륨(GaN) 활용한 UHB(Ultra-high Brightness)-LED 등 반도체 물질을 이용하는 소자들의 시장규모는 급격히 증가하고 있으며, 품질 및 기능 향상을 위해 이와 같은 반도체 소자들을 적용하는 전자기기들에 대한 다양한 기술들이 등장하고 있다.
그러나 상기와 같은 반도체 소자를 구성하는 반도체 물질들은 공통적인 문제가 있는데, 잘 알려진 바와 같이 가장 큰 문제로는 유사한 물질적 결함 구조에 의한 누설전류(Leakage Current) 및 ESD(Electrostatic Discharge) 문제로 웨이퍼(Wafer) 상의 불균일한 결함의 분포를 발생시켜 제조 수율이 낮아지고 이로 인해 제조 단가가 상승하는 점이다.
이러한 문제를 발생시키는 가장 큰 원인의 결함으로는 나노파이프(Nanopipe) 또는 묶음식 나사전위(Bundle type threading dislocation)로 밝혀지고 있는데, 도 1은 반도체 소자의 결함을 예시하고 있다.
상기 도 1의 (a)는 나노파이프 결함(A)으로서, 반도체층의 표면 상 결함(A1)을 따라서 반도체층의 내부에까지 나노파이프(A2)가 반도체층을 관통하여 형성된다. 그리고 상기 도 1의 (b)는 묶음식 나사전위(B)로서 반도체층의 표면 상 결함(B1)을 따라서 반도체층의 내부에까지 미세한 결함들(B1)이 이어져서 형성된다.
이와 같은 형태의 결함은 반도체 표면상에 피트(Pit) 내부에 존재하며, 따라서 피트를 제거하는 것은 누설전류 및 ESD 문제를 해결하는 근본적인 방법일 수 있으나 이를 제어하는 것이 용이하지 않다.
최근에 다양한 방안으로 이러한 반도체 표면 피트를 제거하기 위한 방법이 제시되고 있는데, 하나의 방안으로서 표면에 SiO2막을 올리고 피트를 SiO2로 커버링한 후 피트를 제외한 영역을 표면가공 등의 방법으로 제거하여 선택적으로 피트를 커버링하는 방법이 제시된 바 있다. 그러나 이와 같은 방법의 경우 표면가공 중에 표면에 추가적인 손상영역(Damaged layer)이 생성될 가능성이 높으며, 이로 인한 새로운 결함이 유도됨으로써 실질적으로 사용 효과가 현저히 떨어지는 문제점이 있다.
다른 하나의 방안으로서, 나노입자를 액체와 혼합하고 이를 스핀코팅 공정 등을 통해 표면에 도포하여 피트 부분에 더 많은 양의 나노입자를 위치시킴으로써 피트를 커버링하는 방법이 있다. 그러나 이러한 나노입자의 도포 방식은 피트만을 선택적으로 커버링하기 어렵고, 추가적인 에피성장 등의 공정에서 표면 이탈 가능성이 높아 실제 제품의 양산화에 문제가 있다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하고자 하는 것으로서, 고출력 반도체 소자를 제조하는데 있어서 공통적으로 발생하는 누설전류(Leakage Current) 및 ESD(Electrostatic Discharge) 불량의 원인인 결함들 중 가장 큰 장해 요소인 피트(pit)를 커버링하는 방안을 제공하고자 한다.
특히, 실리콘 카바이드, 질화알루미늄 및 질화갈륨 등의 반도체 기판 상에 형성되는 나노파이프(nanopipe) 및 묶음식 나사전위(Bundle type threading dislocation) 등의 결함을 용이하게 커버링하여 고품질의 반도체 기판을 제공하는 것을 목적으로 한다.
상기 기술적 과제를 달성하고자 본 발명에 따른 반도체 기판의 표면상에 존재하는 결함의 선택적 커버링 방법은, 결함이 존재하는 반도체층이 형성된 반도체 기판을 준비하는 결함 기판 준비 단계; 상기 반도체층의 상면에 마스킹 물질로 커버(cover)층을 형성하는 커버층 형성 단계; 상기 커버층에서 상기 결함의 상부에 형성된 영역만을 선택적으로 레이저(laser) 조사하여, 상기 레이저 조사에 따른 상기 커버층 일부분의 화학적 특성을 변화시켜 결함 커버층으로 생성하는 결함 커버층 생성 단계; 및 상기 결함 커버층을 제외한 상기 커버층을 선택적 에칭하여 상기 결함 커버층을 제외한 나머지 상기 커버층을 제거하는 선택적 에칭 단계를 포함하며, 상기 반도체층의 결함이 마스킹 물질로 메워진 반도체 기판을 생성하는 것을 특징으로 한다.
바람직하게는 상기 결함 기판 준비 단계는, 베이스 기판 상에 실리콘 카바이드(SiC), 질화알루미늄(AIN), 질화알루미늄갈륨(AlGaN), 질화인듐갈륨(InGaN), 질화인듐알루미늄갈륨(InAlGaN) 또는 질화갈륨(GaN)의 반도체층 성장시 결함이 형성된 반도체 기판 또는 상기 베이스 기판이 제거되어 실리콘 카바이드(SiC), 질화알루미늄(AIN), 질화알루미늄갈륨(AlGaN), 질화인듐갈륨(InGaN), 질화인듐알루미늄갈륨(InAlGaN) 또는 질화갈륨(GaN)의 반도체층으로 이루어진 반도체 기판을 준비하는 단계; 및 상기 반도체 기판의 상면을 에칭하여 표면 상의 상기 결함을 포함하는 피트(Pit)를 드러나게 하는 단계를 포함할 수 있다.
나아가서 상기 커버층 형성 단계는, 스퍼터링(Sputtering) 또는 이빔증착(E-beam Evaporator) 공정으로 상기 반도체층의 상면에 상기 마스킹 물질을 증착하여 상기 커버층을 형성할 수 있다.
또는 상기 커버층 형성 단계는, 솔젤(Sol-gel) 공정으로 상기 반도체층의 상면에 상기 마스킹 물질을 도포하고 열처리하여 상기 커버층을 형성할 수도 있다.
여기서 상기 마스킹 물질은, 티타늄(Ti), 니켈(Ni), 텅스텐카바이드(WC), 실리콘(Si), 코발트(Co) 또는 크롬(Cr) 중 어느 하나 또는 둘 이상을 혼합한 물질을 적용할 수 있다.
바람직하게는 상기 결함 커버층 생성 단계는, 상기 반도체 기판의 상부에 결함 영역 판단을 위한 현미경을 제공하는 단계; 상기 현미경을 통해 결함 영역으로 판단된 상기 커버층의 영역을 선택적으로 레이저 조사하는 단계; 및 레이저 조사된 상기 커버층의 영역이 화학적으로 변형되어 결함 커버층으로 생성되는 단계를 포함할 수 있다.
또는 상기 결함 커버층 생성 단계는, 상기 반도체 기판의 상부의 상기 커버층으로 광을 조사하고, 상기 광의 반사율을 근거로 결함 영역을 판단하는 단계; 결함 영역으로 판단된 상기 커버층의 영역을 선택적으로 레이저 조사하는 단계; 및 레이저 조사된 상기 커버층의 영역이 화학적으로 변형되어 결함 커버층으로 생성되는 단계를 포함할 수도 있다.
나아가서 결함이 마스킹 물질로 메워진 상기 반도체층의 상부에 추가 반도체층을 성장시키는 추가 반도체층 성장 단계를 더 포함할 수 있다.
여기서 상기 추가 반도체층 성장 단계는, 상기 결함 커버층에 의해 결함이 차단되어 상기 추가 반도체층이 성장될 수 있다.
이와 같은 본 발명에 의하면, 실리콘 카바이드(SiC), 질화알루미늄(AIN), 질화알루미늄갈륨(AlGaN), 질화인듐갈륨(InGaN), 질화인듐알루미늄갈륨(InAlGaN) 또는 질화갈륨(GaN) 등의 반도체 기판 상에 형성되는 나노파이프(nanopipe) 및 묶음식 나사전위 등의 결함을 용이하게 커버링하여 고품질의 반도체 기판을 제공할 수 있다.
특히, 반도체층 표면에 존재하는 나노파이프(nanopipe) 및 묶음식 나사전위(Bundle type threading dislocation) 등의 결함을 간단한 공정을 통해 용이하게 마스킹 물질로 선택적으로 커버링할 수 있으며, 나아가서 마스킹 물질로 결함이 차단된 상태에서 추가적인 반도체 성장을 통해 고품질의 반도체 기판을 제조할 수 있다.
도 1은 반도체 소자의 결함을 예시하며,
도 2는 본 발명에 따른 반도체 기판의 표면 상에 존재하는 결함의 선택적 커버링 방법의 일실시예에 대한 흐름도를 도시하며,
도 3은 본 발명에 따른 반도체 기판의 표면 상에 존재하는 결함의 선택적 커버링 방법의 공정 흐름도를 도시하며,
도 4는 본 발명에 따른 반도체 기판의 표면 상에 존재하는 결함의 선택적 커버링 방법에서 결함 영역을 판단하는 일례를 도시하며,
도 5는 본 발명에 따른 반도체 기판의 표면 상에 존재하는 결함의 선택적 커버링 방법에 따라 추가 반도체층을 성장시키는 공정 흐름도를 도시한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 설명하기 위하여 이하에서는 본 발명의 바람직한 실시예를 예시하고 이를 참조하여 살펴본다.
먼저, 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니며, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 또한 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명을 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
본 발명은 실리콘 카바이드(SiC), 질화알루미늄(AIN), 질화알루미늄갈륨(AlGaN), 질화인듐갈륨(InGaN), 질화인듐알루미늄갈륨(InAlGaN) 또는 질화갈륨(GaN) 등의 반도체 기판의 반도체층 표면 상에 존재하는 피트(Pit)를 선택적으로 커버링함으로써 반도체 기판의 고품질화를 유도하여 반도체 소자의 양산 수율을 높이고 제조 단가를 절감시키기 위한 방안을 개시한다.
도 2는 본 발명에 따른 반도체 기판의 표면 상에 존재하는 결함의 선택적 커버링 방법의 일실시예에 대한 흐름도를 도시하며, 도 3은 본 발명에 따른 반도체 기판의 표면 상에 존재하는 결함의 선택적 커버링 방법의 공정도를 도시하는데, 상기 도 2와 도 3을 같이 참조하여 본 발명에 따른 반도체 기판의 표면 상에 존재하는 결함의 선택적 커버링 방법을 살펴보기로 한다.
반도체 기판으로서, 베이스 기판(10) 상에 실리콘 카바이드(SiC), 질화알루미늄(AIN), 질화알루미늄갈륨(AlGaN), 질화인듐갈륨(InGaN), 질화인듐알루미늄갈륨(InAlGaN) 또는 질화갈륨(GaN) 등의 반도체 물질을 성장시켜 반도체층(20)을 형성함에 있어 상기 도 3의 (a)와 같이 피트(Pit)(25)가 발생될 수 있는데, 이와 같은 결함이 존재하는 반도체 기판을 준비(S10)한다. 여기서 반도체 기판은 베이스 기판(10)을 제외하고 반도체 물질 자체로 형성될 수도 있다. 가령, 베이스 기판(10) 상에 반도체층(20)을 성장시킨 후 베이스 기판(10)을 제거한 실리콘 카바이드(SiC) 기판, 질화알루미늄(AIN) 기판, 질화알루미늄갈륨(AlGaN) 기판, 질화인듐갈륨(InGaN) 기판, 질화인듐알루미늄갈륨(InAlGaN) 기판 또는 질화갈륨(GaN) 기판 등이 적용될 수도 있다.
상기 도 3에 도시되지는 않았으나, 결함이 존재하는 반도체 기판을 준비하는 과정에서 추가적으로 반도체층 표면에 존재하는 결함이 더욱 잘 드러나도록 반도체층 상면을 에칭(Etching)하는 과정을 수행할 수도 있다. 즉, 수산화칼륨(KOH) 및 인산(H3PO4) 등을 이용하여 반도체층 표면을 에칭해줌으로써 결함 부분이 더 잘 드러날 수 있다.
반도체 기판이 준비되면, 상기 도 3의 (b)와 같이 표면 상에 결함이 존재하는 반도체 기판의 반도체층(20) 상면에 마스킹 물질로 커버층(30)을 수 내지 수백 나노미터(nm) 두께로 형성(S20)시키는데, 여기서 마스킹 물질로는 실리콘 카바이드(SiC), 질화알루미늄(AIN), 질화알루미늄갈륨(AlGaN), 질화인듐갈륨(InGaN), 질화인듐알루미늄갈륨(InAlGaN) 또는 질화갈륨(GaN) 등의 반도체 물질과 접착 특성을 갖는 물질을 이용할 수 있다. 가령, 티타늄(Ti), 니켈(Ni), 텅스텐카바이드(WC), 실리콘(Si), 코발트(Co), 크롬(Cr) 등의 물질을 적용할 수 있는데, 이들 물질들 중 어느 하나만을 선택하여 마스킹 물질로 사용할 수도 있고 또는 이들 물질들을 둘 이상 혼합하거나 서로 적층하여 마스킹 물질로 사용할 수도 있다.
이와 같은 마스킹 물질을 이용하여 커버층(30)을 형성시키는데 있어서, 스퍼터링(Sputtering) 또는 이빔증착(E-beam Evaporator) 공정으로 반도체층(20)의 상면에 상기 마스킹 물질을 증착하여 커버층(30)을 형성할 수도 있고 또는 솔젤(Sol-gel) 공정으로 반도체층(20)의 상면에 액상의 상기 마스킹 물질을 도포하고 열처리하여 커버층(30)을 형성할 수도 있다.
상기 마스킹 물질로 반도체층(20)의 결함(25)을 메우면서 커버층(30)을 형성 후 상기 도 3의 (c)와 같이 커버층(30) 상에서 결함(25)의 상부에 형성된 영역만을 선택적으로 고출력 레이저(100)로 조사(S30)하여 결함(25)의 상부에 형성된 커버층의 일부 영역만을 화학적으로 변화시킴으로써 결함 커버층(35)을 생성(S40)한다.
여기서, 레이저로 결함 영역을 조사하는 과정은, 현미경 또는 전자 현미경 등의 측정 장치를 통해 커버층의 결함 영역을 구분할 수도 있고, 또는 가시광, 자외선광 또는 적외선 광을 이용한 광 조사를 통해 정상 영역과 결함 영역 간의 광 반사율 차이로 결함 영역을 구분할 수도 있는데, 이와 관련하여 도 4는 본 발명에 따른 반도체 기판의 표면 상에 존재하는 결함의 선택적 커버링 방법에서 결함 영역을 판단하는 일례를 도시한다.
상기 도 4의 (a)와 같이 반도체층(20)의 상면에 형성된 커버층(30)을 전자 현미경(200) 등으로 관찰하면 커버층(30)에서 결함(25) 영역을 확인할 수 있으며, 또한 상기 도 4의 (b)와 같이 반도체층(20)의 상면에 형성된 커버층(30)에 광 발생기(310)로 광을 조사하고 반사된 광을 디텍터(350)로 수집하면 표면 반사율의 차이로 결함(25) 영역을 판단할 수 있다.
이와 같은 다양한 방식을 통해 결함(25) 영역을 판단하면서 바로 결함 영역에 레이저를 조사할 수도 있고 또는 먼저 결함(25) 영역을 판단하여 좌표화시킨 후 좌표에 따라 레이저를 조사할 수도 있다.
커버층(30)에서 결함(25)의 상부에 형성된 결함 영역만을 산소가 포함된 대기중 분위기에서 엔디야그(Nd:YAG) 레이저 등으로 수um 내지 수백um 범위의 레이저빔을 조사하면, 커버층(30)을 형성한 마스킹 물질은 레이저에 의해 산화되어 물리적, 화학적 특성이 변화되는데, 가령 마스킹 물질로서 티타늄(Ti)을 사용한 경우에 산화티타늄(TiO2)으로 결함 커버층이 생성되고, 크롬(Cr)을 사용한 경우에는 산화크롬(Cr2O3)으로 결함 커버층이 생성된다. 또한 마스킹 물질로서 실리콘(Si), 텅스텐카바이드(WC), 코발트(Co) 등을 사용하는 경우 각각 산화실리콘(SiO2), 산화텅스텐(WO3), 산화코발트(CoO) 등으로 결함 커버층이 생성된다.
커버층(30)의 선택적 레이저 조사에 따라 상기 도 3의 (d)와 같이 커버층(30)은 결함 커버층(35)과 그외 커버층(31)으로 생성된다.
그리고 상기 도 3의 (e)와 같이 결함 커버층(35)이 존재하는 커버층(30)을 에칭하면, 결합 커버층(35)은 남고 그외 커버층(31)은 선택적으로 에칭(S50)된다. 에칭공정은 일반적인 건식 에칭 방식이나 습식 에칭 방식을 상황에 따라 적절하게 적용할 수 있으며, 에칭 물질로는 불화수소(HF), 수산화칼류(KOH), 인산(H3PO4), 염산(HCl), 질산(HNO3), BOE(Buffered oxide etch), 과염소산(HClO4), 암모늄세륨질산염((NH4)2[Ce(NO3)6]) 등을 하나 또는 둘 이상을 선택하여 섞거나 순차적으로 이용할 수 있으며, 이외에도 마스킹 물질의 특성에 따라 다양한 에칭 물질이 사용될 수 있다.
바람직하게는 형성된 커버층(30)의 물질 종류에 따라서 에칭 물질과 에칭 방식이 선택될 수 있는데, 가령 마스킹 물질로서 티타늄(Ti)을 이용하여 커버층(30)을 형성시키고 레이저 조사하여 결함 커버층(35)으로 산화티타늄(TiO2)을 생성한 경우에, 이를 에칭물질로서 불화수소(HF)수를 초순수에 약 5 내지 20%로 희석시킨 에칭액에 담궈 습식 에칭하면 커버층(30)에서 티타늄(Ti)만 선택적으로 제거되고 산화티타늄(TiO2)은 남아 상기 도 3의 (f)와 같은 산화티타늄(TiO2)으로 결함이 메워진 반도체 기판이 생성된다.
이와 같이 마스킹 물질과 공정 상황에 따라 다양한 에칭 물질과 에칭 방식이 적절히 선택되는 것이 바람직하며, 마스킹 물질로 크롬(Cr)을 이용하는 경우에는 과염소산(HClO4)과 암모늄세륨질산염((NH4)2[Ce(NO3)6])를 순수와 희석하여 습식 에칭 방식을 적용할 수 있으며, 나아가서 마스킹 물질로서 실리콘(Si)을 이용하는 경우에는 ICP 장비를 이용한 건식 식각 방식으로 염소(Cl2) 가스를 적용할 수도 있다.
이와 같은 과정을 수행하여 상기 도 3의 (f)에 도시된 반도체층(20)의 결함(25)이 마스킹 물질인 결함 커버층(35)으로 메워진 반도체 기판을 생성할 수 있다.
상기 도 3의 (f)와 같은 마스킹 물질로 결함이 메워진 반도체 기판을 이용하여 바로 반도체 소자를 제작할 수도 있으나, 보다 반도체 기판의 품질을 향상시키기 위해서 추가적으로 반도체층을 추가 성장(S70)시킬 수도 있는데, 이와 관련하여 도 5는 본 발명에 따른 반도체 기판의 표면 상에 존재하는 결함의 선택적 커버링 방법에 따라 추가 반도체층을 성장시키는 공정 흐름도를 도시한다.
반도체층(20)의 결함(25)이 마스킹 물질인 결함 커버층(35)으로 메워진 반도체 기판의 상면에 반도체층을 추가적으로 성장시키면, 상기 도 5의 (a)와 같이 먼저 결함 커버층(35)이 형성되지 않은 반도체층(20)의 상면 영역에서부터 반도체층이 성장되고, 성장 조건을 조절하면서 계속적으로 성장시키면 수평 성장이 진행되면서 점차적 결함 커버층(35)으로 반도체 성장이 이어져 간다.
그 결과 상기 도 5의 (b)와 같이 결함 커버층(35)이 형성된 반도체층(20)의 상부에 추가 반도체층(50)이 형성되며, 추가 반도체층(50) 하부의 피트는 결함 커버층(35)으로 차단될 수 있다.
상기 도 5의 (b)에서는 설명의 편의를 위해 반도체층(20)과 추가 반도체층(50)을 명확하게 구분하여 도시하였으나, 실질적으로 성장 공정 조건에 따라 반도체층(20)으로부터 연이은 추가 반도체층(50)이 성장될 수도 있다.
이와 같은 본 발명에 의하면 실리콘 카바이드(SiC), 질화알루미늄(AIN), 질화알루미늄갈륨(AlGaN), 질화인듐갈륨(InGaN), 질화인듐알루미늄갈륨(InAlGaN) 또는 질화갈륨(GaN) 등의 반도체 기판 상에 형성되는 결함을 용이하게 커버링하여 고품질의 반도체 기판을 제공할 수 있다.
특히, 반도체층 표면에 존재하는 나노파이프(nanopipe) 및 묶음식 나사전위(Bundle type threading dislocation) 등의 결함을 간단한 공정을 통해 용이하게 마스킹 물질로 선택적으로 커버링할 수 있으며, 나아가서 마스킹 물질로 결함이 차단된 상태에서 추가적인 반도체 성장을 통해 고품질의 반도체 기판을 제조할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서 본 발명에 기재된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상이 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의해서 해석되어야하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10 : 베이스 기판, 20 : 반도체층,
25 : 결함, 30 : 커버층,
35 : 결함 커버층,
40 : 반도체 추가 성장 시드,
50 : 추가 성장된 반도체층,
100 : 레이저, 200 : 광학 현미경,
310 : 광원 발생기, 350 : 광원 디텍터.

Claims (9)

  1. 결함이 존재하는 반도체층이 형성된 반도체 기판을 준비하는 결함 기판 준비 단계;
    상기 반도체층의 상면에 마스킹 물질로 커버층을 형성하는 커버층 형성 단계;
    상기 커버층에서 상기 결함의 상부에 형성된 영역만을 선택적으로 레이저 조사하여, 상기 레이저 조사에 따른 상기 커버층 일부분의 화학적 특성을 변화시켜 결함 커버층으로 생성하는 결함 커버층 생성 단계; 및
    상기 결함 커버층을 제외한 상기 커버층을 선택적 에칭하여 상기 결함 커버층을 제외한 나머지 상기 커버층을 제거하는 선택적 에칭 단계를 포함하며,
    상기 반도체층의 결함이 마스킹 물질로 메워진 반도체 기판을 생성하는 것을 특징으로 하는 반도체 기판의 표면상에 존재하는 결함의 선택적 커버링 방법.
  2. 제 1 항에 있어서,
    상기 결함 기판 준비 단계는,
    베이스 기판 상에 실리콘 카바이드(SiC), 질화알루미늄(AIN), 질화알루미늄갈륨(AlGaN), 질화인듐갈륨(InGaN), 질화인듐알루미늄갈륨(InAlGaN) 또는 질화갈륨(GaN)의 반도체층 성장시 결함이 형성된 반도체 기판 또는 상기 베이스 기판이 제거되어 실리콘 카바이드(SiC), 질화알루미늄(AIN), 질화알루미늄갈륨(AlGaN), 질화인듐갈륨(InGaN), 질화인듐알루미늄갈륨(InAlGaN) 또는 질화갈륨(GaN)의 반도체층으로 이루어진 반도체 기판을 준비하는 단계; 및
    상기 반도체 기판의 상면을 에칭하여 표면 상의 상기 결함을 포함하는 피트(Pit)를 드러나게 하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 표면상에 존재하는 결함의 선택적 커버링 방법.
  3. 제 1 항에 있어서,
    상기 커버층 형성 단계는,
    스퍼터링(Sputtering) 또는 이빔증착(E-beam Evaporator) 공정으로 상기 반도체층의 상면에 상기 마스킹 물질을 증착하여 상기 커버층을 형성하는 것을 특징으로 하는 반도체 기판의 표면상에 존재하는 결함의 선택적 커버링 방법.
  4. 제 1 항에 있어서,
    상기 커버층 형성 단계는,
    솔젤(Sol-gel) 공정으로 상기 반도체층의 상면에 상기 마스킹 물질을 도포하고 열처리하여 상기 커버층을 형성하는 것을 특징으로 하는 반도체 기판의 표면상에 존재하는 결함의 선택적 커버링 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 마스킹 물질은,
    티타늄(Ti), 니켈(Ni), 텅스텐카바이드(WC), 실리콘(Si), 코발트(Co) 또는 크롬(Cr) 중 어느 하나 또는 둘 이상을 혼합한 물질인 것을 특징으로 하는 반도체 기판의 표면상에 존재하는 결함의 선택적 커버링 방법.
  6. 제 1 항에 있어서,
    상기 결함 커버층 생성 단계는,
    상기 반도체 기판의 상부에 결함 영역 판단을 위한 현미경을 제공하는 단계;
    상기 현미경을 통해 결함 영역으로 판단된 상기 커버층의 영역을 선택적으로 레이저 조사하는 단계; 및
    레이저 조사된 상기 커버층의 영역이 화학적으로 변형되어 결함 커버층으로 생성되는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 표면상에 존재하는 결함의 선택적 커버링 방법.
  7. 제 1 항에 있어서,
    상기 결함 커버층 생성 단계는,
    상기 반도체 기판의 상부의 상기 커버층으로 광을 조사하고, 상기 광의 반사율을 근거로 결함 영역을 판단하는 단계;
    결함 영역으로 판단된 상기 커버층의 영역을 선택적으로 레이저 조사하는 단계; 및
    레이저 조사된 상기 커버층의 영역이 화학적으로 변형되어 결함 커버층으로 생성되는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 표면상에 존재하는 결함의 선택적 커버링 방법.
  8. 제 1 항에 있어서,
    결함이 마스킹 물질로 메워진 상기 반도체층의 상부에 추가 반도체층을 성장시키는 추가 반도체층 성장 단계를 더 포함하는 것을 특징으로 하는 반도체 기판의 표면상에 존재하는 결함의 선택적 커버링 방법.
  9. 제 8 항에 있어서,
    상기 추가 반도체층 성장 단계는,
    상기 결함 커버층에 의해 결함이 차단되어 상기 추가 반도체층이 성장되는 것을 특징으로 하는 반도체 기판의 표면상에 존재하는 결함의 선택적 커버링 방법.
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* Cited by examiner, † Cited by third party
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08278627A (ja) * 1995-04-07 1996-10-22 Hoya Corp 位相シフトマスクの欠陥修正方法
KR0149497B1 (ko) * 1988-11-08 1998-12-01 후꾸오까 고로오 패턴의 수정방법
KR100305488B1 (ko) * 1998-05-19 2001-10-19 포만 제프리 엘 마스크결함수정방법,마스크및집적회로제조방법
JP2005317802A (ja) * 2004-04-28 2005-11-10 Lasertec Corp パターン基板の欠陥修正方法及び欠陥修正装置並びにパターン基板製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0149497B1 (ko) * 1988-11-08 1998-12-01 후꾸오까 고로오 패턴의 수정방법
JPH08278627A (ja) * 1995-04-07 1996-10-22 Hoya Corp 位相シフトマスクの欠陥修正方法
KR100305488B1 (ko) * 1998-05-19 2001-10-19 포만 제프리 엘 마스크결함수정방법,마스크및집적회로제조방법
JP2005317802A (ja) * 2004-04-28 2005-11-10 Lasertec Corp パターン基板の欠陥修正方法及び欠陥修正装置並びにパターン基板製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220089172A (ko) 2020-12-21 2022-06-28 주식회사 에타맥스 실리콘 카바이드 웨이퍼의 결함을 회피하는 다이 구획방법 및 검사장치

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