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KR101480205B1 - 비휘발성 메모리 장치의 단위 셀 및 이를 구비한 비휘발성 메모리 장치 - Google Patents

비휘발성 메모리 장치의 단위 셀 및 이를 구비한 비휘발성 메모리 장치 Download PDF

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KR101480205B1
KR101480205B1 KR20110088207A KR20110088207A KR101480205B1 KR 101480205 B1 KR101480205 B1 KR 101480205B1 KR 20110088207 A KR20110088207 A KR 20110088207A KR 20110088207 A KR20110088207 A KR 20110088207A KR 101480205 B1 KR101480205 B1 KR 101480205B1
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신창희
조기석
전성도
김윤장
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매그나칩 반도체 유한회사
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Abstract

본 발명은 읽기동작시 데이터 센싱 마진(sensing margin)을 개선시켜 동작 신뢰성을 향상시킬 수 있는 비휘발성 메모리 장치의 단위 셀 및 이를 구비한 비휘발성 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 입력단과 출력단 사이의 노드와 제1 단이 연결된 안티퓨즈와, 상기 안티퓨즈의 제2 단과 접지전압단 사이에 연결된 제1 스위칭 수단을 구비하는 비휘발성 메모리 장치의 단위 셀을 제공한다.

Description

비휘발성 메모리 장치의 단위 셀 및 이를 구비한 비휘발성 메모리 장치{UNIT CELL OF NONVOLATILE MEMORY DEVICE AND NONVOLATILE MEMORY DEVICE WITH THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 비휘발성 메모리 장치, 더욱 상세하게는 CMOS 게이트-산화막 안티퓨즈를 이용한 원-타임 프로그래머블(One Time Programmable, OTP) 단위 셀 및 이를 구비한 비휘발성 메모리 장치에 관한 것이다.
CMOS 게이트-산화막 안티퓨즈를 이용한 OTP는 DRAM, EEPROM 및 플래시(Flash)와 같은 휘발성 또는 비휘발성 메모리 장치 내에 구성되어 메모리 리페어(repair) 용도로 사용되고 있다. 또한, 아날로그 신호와 디지털 신호가 혼합된 혼합 신호 칩(mixed-signal chip)에서는 내부 동작전압과 주파수 트리밍(trimming)을 목적으로 사용되고 있다. OTP 단위 셀은 CMOS 게이트-산화막 안티퓨즈와, 복수 개의 트랜지스터를 포함한다. 이러한 OTP 단위 셀은 각 메모리 칩 내에서 단일(single) 또는 어레이(array) 형태로 형성되어 리페어 또는 트리밍에 사용되고 있다.
도 1은 종래기술에 따른 OTP 단위 셀을 설명하기 위해 도시한 등가 회로도이다.
도 1을 참조하면, 종래기술에 따른 OTP 단위 셀은 제1 입력단(A)과 노드(B) 사이에 접속된 안티퓨즈(ANT_FS)와, 노드(B)와 출력단(E)(읽기동작시 데이터가 출력되는 출력단) 사이에 직렬 접속된 n-채널을 갖는 트랜지스터(NM1, NM2)로 이루어진다.
이러한 OTP 단위 셀은 읽기동작시 제1 입력단(A)에서 출력단(E)으로 이어지는 전류경로는 반드시 직렬접속된 제1 및 제2 트랜지스터(NM1, NM2)를 포함해야 한다. 이에 따라, 출력단(E)을 통해 검출되는 최종 데이터는 제1 및 제2 트랜지스터(NM1, NM2)의 문턱전압의 총 합만큼 전압강하된 상태(VDD-2Vt, 여기서, 'Vt'는 NM1, NM2의 문턱전압)로 출력된다. 따라서, 출력단(E)을 통해 감지되는 데이터의 센싱 마진(sensing margin)이 전압강하된 만큼 저하되어 오동작이 발생된다. 이러한 오동작은 OTP 단위 셀의 읽기동작의 신뢰성을 저하시키는 요인으로 작용하고 있다.
도 1에서 미설명된 'C', 'D'는 각각 제어신호가 입력되는 입력단을 의미한다.
도 1과 같은 구조를 갖는 종래기술에 따른 OTP 단위 셀에서 발생되는 문제점을 해결하기 위하여 본 출원인에 의해 2007년 2월 16일자로 출원되어 2008년 7월 3일자로 등록된 한국특허등록 10-0845407호에 새로운 구조의 OTP 셀이 제안된 바 있다.
도 2는 한국특허등록 10-0845407호에 제시된 OTP 단위 셀을 도시한 등가 회로도이다.
도 2에 도시된 종래기술에 따른 OTP 단위 셀은 노드(N3)와 접지전압의 공급단 사이에 접속된 안티퓨즈(ANT_FS2)와, 쓰기-제어신호(WR_CTRL)를 게이트 입력으로 가지며, 노드(N2)와 노드(N3) 사이에 접속된 제1 트랜지스터(PM1)와, 읽기-제어신호(RD_CTRL)를 게이트 입력으로 가지며, 노드(N1)와 노드(N3) 사이에 접속된 제2 트랜지스터(PM2)를 구비하여, 노드(N3)에 걸린 전압을 출력신호로 출력한다. 그리고, 출력신호를 감지 및 증폭하기 위해 인버터 타입의 감지증폭기(100)를 더 포함한다.
이러한 종래기술에 따른 OTP 단위 셀은 안티퓨즈(ANT_FS2)와 접속되는 제1 및 제2 트랜지스터(PM1, PM2)가 병렬접속되어 쓰기전압과 읽기전압을 서로 다른 경로를 통해 안티퓨즈(ANT_FS2)로 전달하도록 함으로써 읽기동작시 읽기전압의 손실을 도 1의 구조와 같은 종래기술에 따른 OTP 단위 셀에 비해 최소화하여 단위 셀의 출력단을 통해 감지되는 데이터의 센싱 마진을 개선시켜 동작 신뢰성을 향상시킬 수 있다.
이와 같이, 도 2에 도시된 종래기술에 따른 OTP 단위 셀은 도 1에 도시된 OTP 단위 셀에 비해 읽기동작시 높은 동작 신뢰성을 확보할 수 있는 이점은 있으나, 도 1에 도시된 OTP 단위 셀과 같이 1개의 안티퓨즈와 2개의 트랜지스터로 이루어짐에 따라 면적을 감소시키는 데는 한계가 있고, 소비전력이 증가하는 문제점이 있다.
따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 읽기동작시 데이터 센싱 마진을 개선시켜 동작 신뢰성을 향상시킬 수 있는 단위 셀 및 이를 구비한 비휘발성 메모리 장치를 제공하는데 그 목적이 있다.
둘째, 본 발명은 단위 셀을 구성하는 구성요소를 간소화시켜 면적과 소비전력이 감소된 단위 셀 및 이를 구비한 비휘발성 메모리 장치를 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은 입력단과 출력단 사이의 노드와 제1 단이 연결된 안티퓨즈와, 상기 안티퓨즈의 제2 단과 접지전압단 사이에 연결된 제1 스위칭 수단을 구비하는 비휘발성 메모리 장치의 단위 셀을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은 복수 개의 데이터 라인과, 상기 데이터 라인에 각각 병렬 연결된 복수 개의 상기 단위 셀과, 상기 데이터 라인들을 통해 각각 출력되는 데이터를 감지하는 복수 개의 감지수단을 구비하는 비휘발성 메모리 장치를 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 기본적으로 단위 셀을 안티퓨즈와 1개의 스위칭 소자로 구성함으로써 읽기동작시 읽기전압의 손실을 종래기술에 비해 최소화하여 단위 셀의 출력단을 통해 감지되는 데이터의 센싱 마진을 개선시켜 동작 신뢰성을 향상시키고, 단위 셀의 구조를 단순화시켜 면적 및 소비전력을 개선시킬 수 있다.
도 1은 종래기술에 따른 OTP 단위 셀을 도시한 등가 회로도.
도 2는 종래기술의 또 다른 OTP 단위 셀을 도시한 등가 회로도.
도 3은 본 발명의 실시예1에 따른 비휘발성 메모리 장치의 단위 셀을 도시한 등가 회로도.
도 4는 도 3에 도시된 제1 스위칭 수단(SW)을 도시한 도면.
도 5는 도 3에 도시된 안티퓨즈(ANT_FS)를 도시한 도면.
도 6 및 도 7은 본 발명의 실시예1에 따른 비휘발성 메모리 장치의 단위 셀의 동작 특성을 설명하기 위해 도시한 도면.
도 8은 본 발명의 실시예2에 따른 비휘발성 메모리 장치의 단위 셀을 도시한 등가 회로도.
도 9 및 도 10은 본 발명의 실시예2에 따른 비휘발성 메모리 장치의 단위 셀의 동작 특성을 설명하기 위해 도시한 도면.
도 11은 본 발명의 실시예3에 따른 비휘발성 메모리 장치의 단위 셀을 도시한 등가 회로도.
도 12 및 도 13은 본 발명의 실시예3에 따른 비휘발성 메모리 장치의 단위 셀의 동작 특성을 설명하기 위해 도시한 도면.
도 14는 본 발명의 실시예4에 따른 비휘발성 메모리 장치를 도시한 등가 회로도.
도 15는 본 발명의 실시예5에 따른 비휘발성 메모리 장치를 도시한 등가 회로도.
도 16은 본 발명의 실시예6에 따른 비휘발성 메모리 장치를 도시한 등가 회로도.
도 17은 본 발명의 실시예7에 따른 비휘발성 메모리 장치를 도시한 등가 회로도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 기술되는 '트랜지스터'는 게이트로 입력되는 제어신호에 의해 스위칭 소자로 동작하는 모든 소자를 포함한다. 예컨대, 접합형 전계 효과 트랜지스터(JFET)와 금속-산화물-반도체형 전계 효과 트랜지스터(MOSFET)를 포함한다. 또한, 명세서 전체에 걸쳐서 동일한 도면부호(또는, 참조부호)로 표기된 부분은 동일 요소를 나타낸다.
실시예1
도 3은 본 발명의 실시예1에 따른 비휘발성 메모리 장치의 단위 셀을 도시한 등가 회로도이다.
도 3을 참조하면, 본 발명의 실시예1에 따른 비휘발성 메모리 장치의 단위 셀은 입력단(A)과 출력단(C) 사이의 노드(B)와 제1 단이 연결된 안티퓨즈(ANT_FS)와, 안티퓨즈(ANT_FS)의 제2 단과 접지전압단(D) 사이에 연결된 제1 스위칭 수단(SW)을 구비한다.
제1 스위칭 수단(SW1)은 도 4의 (a) 및 (b)에 도시된 바와 같이 쓰기동작 및 읽기동작시 각각 안티퓨즈(ANT_FS)의 제2 단과 접지전압단(D)을 연결하기 위해 능동소자인 트랜지스터로 이루어질 수 있다. 여기서, 트랜지스터로는 저전압용 또는 고전압용 트랜지스터를 사용할 수 있으나, 바람직하게는 소비전력을 감소시키기 위하여 저전압용 트랜지스터를 사용한다. 또한, 트랜지스터는 p-채널 또는 n-채널을 가지는 트랜지스터일 수 있다. 바람직하게는, 제1 스위칭 수단(SW1)은 n-채널을 갖는 트랜지스터로 이루어진다. 이때, 트랜지스터의 드레인단은 안티퓨즈(ANT_FS)의 제2 단과 연결되고, 소스단은 접지전압단(D)과 연결되며, 게이트단은 전류제어 입력단(E)과 연결된다.
안티퓨즈(ANT_FS)는 도 5의 (a) 및 (b)에 도시된 바와 같이 능동소자인 트랜지스터 또는 수동소자인 캐패시터로 이루어질 수 있다. 여기서, 트랜지스터는 p-채널 또는 n-채널을 가질 수 있다. 트랜지스터의 경우 게이트단은 노드(B)에 연결되고, 드레인단과 소스단은 서로 연결된 상태로 제1 스위칭 소자(SW)의 드레인단과 연결된다. 캐패시터의 경우 제1 단은 노드(B)에 연결되고, 제2 단은 제1 스위칭 소자(SW)의 드레인단과 연결된다.
본 발명의 실시예1에 따른 비휘발성 메모리 장치의 단위 셀의 쓰기동작 및 읽기동작에 대해 설명하기로 한다. 여기서는 일례로 제1 스위칭 수단(SW)은 n-채널을 갖는 트랜지스터로 이루어지고, 안티퓨즈(ANT_FS)는 n-채널을 갖는 트랜지스터로 이루어진다.
모드/단 A B C D E
쓰기동작 VPP VPP VPP VSS H
읽기동작 VDD VDD 또는 VSS VDD 또는 VSS VSS H
표 1과, 도 6 및 도 7을 참조하여 설명한다. 여기서, 도 6은 쓰기동작시 전류경로를 도시한 등가 회로도이고, 도 7은 읽기동작시 전류경로를 도시한 등가 회로도이다.
쓰기동작
도 6과 같이, 접지전압단(D)은 접지되고, 입력단(A)에는 쓰기전압인 고전압(VPP)이 인가되며, 전류제어 입력단(E)에는 전원전압(VDD)에 상응하는 논리 레벨(H)의 전압(이하, 하이라 함)이 인가된다. 이때, 고전압(VPP)은 전원전압(VDD)보다 높은 전압으로서, 안티퓨즈(ANT_FS)의 게이트 절연막을 파괴시킬 수 있는 정도의 전압레벨을 갖는다. 이러한 조건에 의해 제1 스위칭 수단(SW)은 턴-온(turn-ON)된다. 이에 따라, 입력단(A)으로 인가되는 고전압(VPP)은 노드(B)를 통해 안티퓨즈(ANT_FS)로 전달되어 안티퓨즈(ANT_FS)의 게이트단과 기판 사이에 형성된 게이트 절연막을 파괴시킨다.
읽기동작
먼저, 도 7b와 같이, 쓰기동작이 완료된 후, 입력단(A)에는 읽기전압에 대응되는 전원전압(VDD)이 인가되고, 제어 입력단(E)으로는 '하이'가 인가된다. 이러한 조건에 의해 제1 스위칭 수단(SW)이 턴-온된다. 이때, 안티퓨즈(ANT_FS)의 게이트 절연막은 파괴된 상태이기 때문에 노드(B), 안티퓨즈(ANT_FS), 제1 스위칭 수단(SW) 및 접지전압단(D)으로 이어지는 전류경로가 형성된다. 따라서, 출력단(C)은 안티퓨즈(ANT_FS) 및 제1 스위칭 수단(SW)을 통해 접지전압단(D)과 전기적으로 연결되어 출력단(C)으로는 접지전압(VSS)과 상응하는 데이터, 즉 읽기전압이 출력된다.
이에 반해, 도 7a에 도시된 바와 같이 안티퓨즈(ANT_FS)의 게이트 절연막이 파괴되지 않은 경우, 즉 단위 셀에 대해 쓰기동작이 수행되지 않은 경우에는 안티퓨즈(ANT_FS)의 게이트 절연막이 파괴되지 않아 출력단(C)은 안티퓨즈(ANT_FS) 및 제1 스위칭 수단(SW)을 통해 접지전압단(D)과 전기적으로 연결되지 못하고, 전기적을 분리되게 된다. 이에 따라, 입력단(C)으로 입력되는 읽기전압은 안티퓨즈(ANT_FS)를 통해 접지전압단(D)으로 방전되지 못하고, 노드(B)를 통해 출력단(C)으로 출력된다. 즉, 출력단(C)으로는 전원전압(VDD)에 상응하는 데이터가 출력된다.
실시예2
도 8은 본 발명의 다른 실시예2에 따른 비휘발성 메모리 장치의 단위 셀을 도시한 등가 회로도이다.
도 8을 참조하면, 본 발명의 실시예2에 따른 비휘발성 메모리 장치의 단위 셀은 실시예1과 같이 기본구성으로 안티퓨즈(ANT_FS)와 제1 스위칭 수단(SW)을 구비한다. 또한, 실시예2에 따른 단위 셀은 입력단(A)과 노드(B) 사이에 연결된 제2 스위칭 수단(SW_WR)과, 노드(B)와 출력단(C) 사이에 연결된 전송 게이트(TG)를 더 구비한다. 또한, 전송 게이트(TG)를 통해 출력되는 데이터를 감지하는 감지수단(SA)을 더 구비한다.
제2 스위칭 수단(SW_WR)은 쓰기동작 및 읽기동작시 입력단(A)으로 입력되는 쓰기전압과 읽기전압을 각각 노드(B)와 접속된 안티퓨즈(ANT_FS)의 제1 단으로 전달하기 위해 능동소자인 트랜지스터로 이루어질 수 있다. 여기서, 트랜지스터는 p-채널 또는 n-채널을 가질 수 있다. 바람직하게는 구동능력이 n-채널에 비해 우수한 p-채널을 갖는 트랜지스터로 이루어진다. 이때, 트랜지스터의 드레인단은 입력단(A)과 연결되고, 소스단은 노드(B)와 연결되며, 게이트단은 쓰기/읽기제어 입력단(F)과 연결된다.
전송 게이트(TG)는 쓰기동작시 노드(B)와 출력단(C) 사이의 전기적인 연결을 끊고, 읽기동작시에는 노드(B)와 출력단(C) 사이를 전기적으로 연결한다. 이러한 전송 게이트(TG)는 n-채널 및 p-채널을 갖는 트랜지스터의 드레인단과 소스단이 서로 연결된 구조를 갖는다.
감지수단(SA)은 인버터 또는 차동 증폭기로 이루어질 수 있다. 여기서, 인버터는 p-채널 및 n-채널을 갖는 트랜지스터가 상보적으로 결합된 CMOS 트랜지스터로 이루어질 수 있다. 그리고, 차동 증폭기의 구체적인 예는 도 15 및 도 17에 도시되었다.
본 발명의 실시예2에 따른 비휘발성 메모리 장치의 단위 셀의 쓰기동작 및 읽기동작에 대해 설명하기로 한다. 여기서는 일례로 제1 스위칭 수단(SW)은 n-채널을 갖는 트랜지스터로 이루어지고, 제2 스위칭 수단(SW_WR)은 p-채널을 갖는 트랜지스터로 이루어지며, 안티퓨즈(ANT_FS)는 n-채널을 갖는 트랜지스터로 이루어진다.
모드/단(노드) A B C D E F G
쓰기동작 VPP VPP - VSS H L L
읽기동작 VDD VDD 또는 VSS VDD 또는 VSS VSS H H H
표 2와, 도 9 및 도 10을 참조하여 설명한다. 여기서, 도 8은 쓰기동작시 전류경로를 도시한 등가 회로도이고, 도 9는 읽기동작시 전류경로를 도시한 등가 회로도이다.
쓰기동작
도 9에 도시된 바와 같이, 쓰기동작시 접지전압단(D)은 접지되고, 입력단(A)에는 쓰기전압인 고전압(VPP)이 인가된다. 그리고, 전류제어 입력단(E)에는 '하이'가 인가되고, 쓰기/읽기제어 입력단(F)과 읽기제어 입력단(G)에는 각각 접지전압(VSS)에 상응하는 논리 레벨(L)의 전압(이하, 로우라 함)이 인가된다. 이러한 조건 하에서는 제1 및 제2 스위칭 수단(SW, SW_WR)만이 턴-온되어 입력단(A)과 노드(B)는 전기적으로 연결되고, 출력단(C)과 노드(B)는 전기적으로 차단된다. 이에 따라, 쓰기전압인 고전압(VPP)은 제2 스위칭 수단(SW_WR)을 통해 안티퓨즈(ANT_FS)로 전달되어 안티퓨즈(ANT_FS)의 게이트단과 기판 사이에 형성된 게이트 절연막을 파괴시킨다. 따라서, 안티퓨즈(ANT_FS)의 게이트단과 기판은 전기적으로 단락된 상태가 된다.
읽기동작
먼저, 도 10b와 같이 쓰기동작이 완료된 후 입력단(A)에는 전원전압(VDD)이 인가되고, 전류제어 입력단(E)과 읽기제어 입력단(G)에는 '하이'가 인가되고, 쓰기/읽기제어 입력단(F)에는 일정 시간 동안 '로우'가 인가될 수 있다. 이러한 조건 하에서는 제1 및 제2 스위칭 수단(SW, SW_WR)과 전송 게이트(TG)가 턴-온되어 입력단(A)과 출력단(C)은 노드(B)와 전기적으로 연결된다. 이때, 제2 스위칭 수단(SW_WR)은 일정 시간 동안만 턴-온 상태로 유지되기 때문에 일정 시간 후 입력단(A)은 노드(B)와의 전기적인 연결이 끊어지게 된다. 그리고, 안티퓨즈(ANT_FS)의 게이트 절연막은 파괴된 상태이기 때문에 노드(B), 안티퓨즈(ANT_FS), 제1 스위칭 수단(SW) 및 접지전압단(D)으로 이어지는 전류경로가 형성된다. 따라서, 출력단(C)은 전송 게이트(TG), 안티퓨즈(ANT_FS) 및 제1 스위칭 수단(SW)을 통해 접지전압단(D)과 연결되어 출력단(C)으로는 접지전압(VSS)과 상응하는 데이터가 출력되어 감지수단(SA)을 통해 감지된다.
이에 반해, 도 10a에 도시된 바와 같이 쓰기동작이 수행되지 않는 경우에는 안티퓨즈(ANT_FS)의 게이트 절연막이 파괴되지 않아 출력단(C)은 전송 게이트(TG), 안티퓨즈(ANT_FS) 및 제1 스위칭 수단(SW)을 통해 접지전압단(D)과 전기적으로 연결되지 못하게 된다. 이에 따라, 읽기전압은 안티퓨즈(ANT_FS)를 통해 접지전압단(D)으로 방전되지 못하여 노드(B)를 통해 출력단(C)으로 출력되어 감지수단(SA)을 통해 감지된다. 즉, 감지수단(SA)은 전원전압(VDD)에 상응하는 데이터를 감지하게 된다.
실시예3
도 11은 본 발명의 실시예3에 따른 비휘발성 메모리 장치의 단위 셀을 도시한 등가 회로도이다.
도 11을 참조하면, 본 발명의 실시예3에 따른 비휘발성 메모리 장치의 단위 셀은 실시예2에 따른 단위 셀의 구성에 더하여 전송 게이트(TG)와 감지수단(SA) 사이의 연결부와 전원전압단(H) 사이에 연결된 제3 스위칭 수단(SW_R)을 더 구비한다.
도 8에 도시된 실시예2에서는 입력단(A)을 통해 쓰기전압과 읽기전압을 모두 제공받았으나 실시예3에서는 입력단(A)을 통해 쓰기전압을 제공받고, 읽기전압은 제3 스위칭 수단(SW_R)을 통해 제공받도록 구성된다. 제3 스위칭 수단(SW_R)은 읽기동작시 읽기전압에 상응하는 전원전압(VDD)을 입력받아 전송 게이트(TG)와 감지수단(SA) 간의 연결부로 제공한다. 제3 스위칭 수단(SW_R)을 제외한 다른 구성들에 대한 설명은 실시예2와 동일함에 따라 실시예2를 통해 설명한 내용으로 대신하기로 한다.
본 발명의 실시예3에 따른 비휘발성 메모리 장치의 단위 셀의 쓰기동작 및 읽기동작에 대해 설명하기로 한다. 여기서는 일례로 제1 및 제3 스위칭 수단(SW, SW_R)은 n-채널을 갖는 트랜지스터로 이루어지고, 제2 스위칭 수단(SW_WR)은 p-채널을 갖는 트랜지스터로 이루어지며, 안티퓨즈(ANT_FS)는 n-채널을 갖는 트랜지스터로 이루어진다.
모드/단(노드) A B C D E F G H
쓰기동작 VPP VPP - VSS H L L VDD
읽기동작 - VSS VDD 또는 VSS VSS H H H VDD
표 3과, 도 12 및 도 13을 참조하여 설명한다. 여기서, 도 12는 쓰기동작시 전류경로를 도시한 등가 회로도이고, 도 13은 읽기동작시 전류경로를 도시한 등가 회로도이다.
쓰기동작
도 12에 도시된 바와 같이, 쓰기동작시 접지전압단(D)은 접지되고, 입력단(A)에는 쓰기전압인 고전압(VPP)이 인가된다. 그리고, 전류제어 입력단(E)에는 '하이'가 인가되고, 쓰기/읽기제어 입력단(F)과 읽기제어 입력단(G)에는 각각 '로우'가 인가된다. 이러한 조건 하에서는 제1 및 제2 스위칭 수단(SW, SW_WR)만이 턴-온되어 입력단(A)과 노드(B)는 전기적으로 연결되고, 출력단(C)과 노드(B)는 전기적으로 차단된다. 이에 따라, 쓰기전압인 고전압(VPP)은 제2 스위칭 수단(SW_WR)을 통해 안티퓨즈(ANT_FS)로 전달되어 안티퓨즈(ANT_FS)의 게이트단과 기판 사이에 형성된 게이트 절연막을 파괴시킨다. 따라서, 안티퓨즈(ANT_FS)의 게이트단과 기판은 전기적으로 단락된 상태가 된다.
읽기동작
먼저, 도 13b와 같이 쓰기동작이 완료된 후 제3 스위칭 수단(SW_R)을 통해 읽기전압인 전원전압(VDD)이 전송 게이트(TG)로 인가되고, 전류제어 입력단(E)과 읽기제어 입력단(G)에는 '하이'가 인가되고, 쓰기/읽기제어 입력단(F)에는 '하이'가 인가된다. 이러한 조건 하에서는 제1 및 제3 스위칭 수단(SW, SW_R)과 전송 게이트(TG)가 턴-온되어 출력단(C)은 노드(B)와 전기적으로 연결된다. 이때, 안티퓨즈(ANT_FS)의 게이트 절연막은 파괴된 상태이기 때문에 제3 스위칭 수단(SW_R), 전송 게이트(TG), 노드(B), 안티퓨즈(ANT_FS), 제1 스위칭 수단(SW) 및 접지전압단(D)으로 이어지는 전류경로가 형성된다. 따라서, 출력단(C)은 전송 게이트(TG), 안티퓨즈(ANT_FS) 및 제1 스위칭 수단(SW)을 통해 접지전압단(D)과 전기적으로 연결되어 출력단(C)으로는 접지전압(VSS)과 상응하는 데이터가 출력되어 감지수단(SA)을 통해 감지된다.
이에 반해, 도 13a에 도시된 바와 같이, 쓰기동작이 수행되지 않는 경우에는 안티퓨즈(ANT_FS)의 게이트 절연막이 파괴되지 않아 출력단(C)은 전송 게이트(TG), 안티퓨즈(ANT_FS) 및 제1 스위칭 수단(SW)을 통해 접지전압단(D)과 전기적으로 연결되지 못하게 된다. 이에 따라, 읽기전압은 안티퓨즈(ANT_FS)를 통해 접지전압단(D)으로 방전되지 못하여 노드(B)를 통해 출력단(C)으로 출력되어 감지수단(SA)을 통해 감지된다.
이하, 전술한 바와 같은 구성을 갖는 본 발명의 실시예들에 따른 단위 셀을 복수 개로 구비하는 비휘발성 메모리 장치의 메모리 셀 어레이에 대해 설명하기로 한다. 여기서는 본 발명의 실시예1에 따른 구성을 갖는 단위 셀을 예로 들어 설명한다. 또한, 'VSS'는 접지전압단의 도면부호로 하고, 'VDD'는 전원전압단의 도면부호로 한다.
실시예4
도 14는 본 발명의 실시예4에 따른 비휘발성 메모리 장치를 도시한 등가 회로도이다.
도 14를 참조하면, 본 발명의 실시예4에 따른 비휘발성 메모리 장치는 도 3에 도시된 본 발명의 실시예1에 따른 복수 개의 단위 셀(UC)을 포함한다. 이때, 단위 셀(UC)은 전술한 바와 같이 실시예1에 따른 단위 셀과 마찬가지로 1개의 스위칭 수단(SW)과, 스위칭 수단(SW)과 직렬연결된 1개의 안티퓨즈(ANT_FS)를 구비한다. 일례로, 실시예4에 따른 단위 셀(UC)에서 제1 스위칭 수단(SW)은 n-채널을 갖는 트랜지스터로 이루어지고, 안티퓨즈(ANT_FS)는 n-채널을 갖는 트랜지스터로 이루어진다.
복수 개의 단위 셀(UC)은 복수 개의 데이터 라인(DL<0>~DL<n>)(여기서, n은 자연수)과 연결된다. 복수 개의 단위 셀(UC)은 해당 데이터 라인과 접지전압단(VSS) 사이에서 서로 병렬로 연결된다. 즉, 단위 셀(UC)의 안티퓨즈(ANT_FS)의 제1 단은 해당 데이터 라인에 연결되고, 제1 스위칭 수단(SW)은 접지전압단(VSS)에 연결된다.
데이터 라인들(DL<0>~DL<n>) 각각의 끝단에는 각 데이터 라인으로부터 출력되는 데이터를 감지하는 복수 개의 감지수단(SA<0>~SA<n>)(여기서, n은 자연수)이 배치된다. 즉, 감지수단(SA<0>~SA<n>)은 각 데이터 라인들마다 하나씩 배치된다. 이러한 감지수단(SA<0>~SA<n>)은 도 14와 같이 인버터로 이루어지는 것이 바람직하다. 인버터는 도 15에 도시된 실시예5에서 설명될 차동 증폭기에 비해 회로가 매우 단순하여 면적 활용 측면에서 좋은 효과를 얻을 수 있고 또한 소비 전력 측면에서 유리하다.
데이터 라인들(DL<0>~DL<n>) 각각에는 쓰기동작 및 읽기동작시 데이터 라인으로 쓰기전압과 읽기전압을 전달하기 위하여 복수 개의 제2 스위칭 수단(SW_WR<0>~SW_WR<n>)(여기서, n은 자연수)이 연결된다. 또한, 제2 스위칭 수단은 쓰기동작시 데이터 라인으로 쓰기전압을 전달하고, 읽기동작시에는 쓰기전압이 해당 데이터 라인으로 전달되는 것을 차단할 수도 있다. 이와 같이, 제2 스위칭 수단의 기능은 읽기동작시 읽기전압이 인가되는 위치에 따라 달라질 수 있다. 예를 들어, 도 8에 도시된 실시예2에서와 같이 쓰기전압과 읽기전압을 모두 입력단으로 인가받는 경우, 제2 스위칭 수단(SW_WR)은 쓰기동작뿐만 아니라 읽기동작시에도 쓰기전압과 읽기전압을 데이터 라인으로 전달한다. 다른 예로, 도 11에 도시된 실시예3에서와 같이 쓰기전압은 입력단을 통해 인가받고, 읽기전압은 출력단 측으로부터 인가받는 경우, 제2 스위칭 수단(SW_WR)은 쓰기동작시에만 쓰기전압을 해당 데이터 라인으로 전달하는데 관여하고, 읽기동작시에는 입력단(WR<0>~WR<n>)과 해당 데이터 라인 간의 전기적인 연결을 차단하는 역할을 수행한다. 즉, 읽기동작시에는 비동작한다.
데이터 라인들(DL<0>~DL<n>)로 쓰기전압 또는 읽기전압을 인가하는 입력단(WR<0>~WR<n>)은 디코더부(미도시)로부터 쓰기전압과 읽기전압을 제공받을 수 있다.
데이터 라인들(DL<0>~DL<n>)과 감지수단들(SA<0>~SA<n>) 사이에는 복수 개의 전송 게이트(TG<0>~TG<n>)(여기서, n은 자연수)가 연결된다. 전송 게이트들(TG<0>~TG<n>) 각각은 데이터 라인과 감지수단 사이에 배치되어 쓰기동작시 데이터 라인과 감지수단 사이의 연결을 끊고, 읽기동작시 데이터 라인과 감지수단 사이를 연결한다.
셀 어레이를 구성하는 복수 개의 단위 셀(UC) 각각의 제1 스위칭 수단들(SW)은 복수 개의 전류 제어신호(SEL<0>~SEL<n>)(여기서, n은 자연수)에 의해 선택된다. 즉, 전류 제어신호(SEL<0>~SEL<n>)에 의해 턴-온되어 안티퓨즈(ANT_FS)와 접지전압단(VSS)을 연결한다. 제1 스위칭 수단들(SW)은 쓰기동작과 읽기동작시 모두 턴-온 상태로 유지된다.
제2 스위칭 수단들(SW_WR<0>~SW_WR<n>) 각각은 쓰기/읽기제어 신호(PASS_VG<0>~PASS_VG<n>)(여기서, n은 자연수)에 의해 선택된다. 즉, 쓰기/읽기제어 신호(PASS_VG<0>~PASS_VG<n>)에 의해 턴-온되어 쓰기전압 또는 읽기전압이 인가되는 입력단(WR<0>~WR<n>)(여기서, n은 자연수)과 데이터 라인들(DL<0>~DL<n>)을 연결한다.
전송 게이트들(TG<0>~TG<n>)은 각각 복수 개의 읽기제어 신호(REN<0>~REN<n>)(여기서, n은 자연수)에 의해 선택된다. 즉, 읽기제어 신호들(REN<0>~REN<n>)에 의해 턴-온되어 데이터 라인들(DL<0>~DL<n>)과 감지수단들(SA<0>~SA<n>)을 연결한다.
이하, 본 발명의 실시예4에 따른 비휘발성 메모리 장치의 쓰기동작 및 읽기동작에 대해 설명하기로 한다. 여기서는 일례로 데이터 라인(DL<0>)과 연결된 단위 셀들(UC) 중 첫번째 단위 셀에 대한 쓰기동작 및 읽기동작에 대해 설명하기로 한다.
모드/
라인
(신호)		 WR<0> WR<1>~
WR<n>		 SEL<0> SEL<1>~
SEL<n>		 PASS_VG<0>
 PASS_VG<1>
~
PASS_VG<n>		 REN
<0>		 REN<1>
~
REN<n>
쓰기동작 VPP VSS H L L H L L
읽기동작 VDD VSS H L H
 H H L
표 4를 참조하여 설명한다.
쓰기동작
쓰기동작시 입력단(WR<0>)으로는 쓰기전압인 고전압(VPP)이 인가되고, 나머지 입력단(WR<1>~WR<n>)으로는 접지전압이 인가된다. 전류 제어신호(SEL<0>)는 '하이'로 인가되고, 나머지 제어신호(SEL<1>~SEL<n>)는 '로우'로 인가된다. 쓰기/읽기 제어 신호(PASS_VG<0>)는 '로우'로 인가되고, 나머지 쓰기/읽기 제어 신호(PASS_VG<1>~PASS_VG<n>)는 '하이'로 인가된다. 읽기 제어 신호(REN<0>~REN<n>)는 '로우'로 인가된다. 이러한 조건 하에서는 제1 및 제2 스위칭 수단(SW, SW_WR<0>)만이 턴-온되어 입력단(WR<0>)만이 데이터 라인(DL<0>)과 연결되고, 출력단(OUTPUT<0>)은 데이터 라인(DL<0>)과 차단된다. 이에 따라, 쓰기전압인 고전압(VPP)은 제2 스위칭 수단(SW_WR<0>)을 통해 단위 셀(UC)의 안티퓨즈(ANT_FS)로 전달되어 안티퓨즈(ANT_FS)의 게이트단과 기판 사이에 형성된 게이트 절연막은 고전계에 의해 파괴된다. 따라서, 안티퓨즈(ANT_FS)의 게이트단과 기판은 전기적으로 단락된 상태가 된다.
읽기동작
쓰기동작이 완료된 후 읽기동작시 입력단(WR<0>)으로는 읽기전압인 전원전압이 인가되고, 나머지 입력단(WR<1>~WR<n>)으로는 접지전압이 인가된다. 전류 제어신호(SEL<0>)는 '하이'로 인가되고, 나머지 전류 제어신호(SEL<1>~SEL<n>)는 '로우'로 인가된다. 쓰기/읽기제어 신호(PASS_VG<0>)는 일정 시간동안 '로우'로 인가되고, 나머지 쓰기/읽기제어 신호(PASS_VG<1>~PASS_VG<n>)는 '하이'로 인가된다. 읽기제어 신호(REN<0>)는 '하이'로 인가되고, 나머지 읽기제어 신호(REN<1>~REN<n>)는 '로우'로 인가된다. 이러한 조건 하에서는 제1 및 제2 스위칭 수단(SW, SW_WR<0>)과 전송 게이트(TG<0>)가 턴-온되어 입력단(WR<0>)과 출력단(OUTPUT<0>)은 각각 데이터 라인(DL<0>)과 전기적으로 연결된다. 이때, 제2 스위칭 수단(SW_WR<0>)은 일정 시간 동안만 턴-온 상태로 유지되기 때문에 일정 시간 후 입력단(WR<0>)은 데이터 라인(DL<0>)과의 연결이 끊어지게 된다. 그리고, 쓰기동작시 안티퓨즈(ANT_FS)의 게이트 절연막은 파괴된 상태이기 때문에 데이터 라인(DL<0>), 안티퓨즈(ANT_FS), 제1 스위칭 수단(SW) 및 접지전압단(VSS)으로 이어지는 전류경로가 형성된다. 따라서, 출력단(OUTPUT<0>)은 전송 게이트(TG<0>), 안티퓨즈(ANT_FS) 및 제1 스위칭 수단(SW)을 통해 접지전압단(VSS)과 연결되어 출력단(OUTPUT<0>)으로는 접지전압과 상응하는 데이터가 출력되어 감지수단(SA<0>)을 통해 감지된다.
*실시예5
도 15는 본 발명의 실시예5에 따른 비휘발성 메모리 장치를 도시한 등가 회로도이다.
도 15를 참조하면, 본 발명의 실시예5에 따른 비휘발성 메모리 장치의 메모리 셀 어레이는 실시예4와 동일한 구성을 갖는다. 다만, 감지수단(SA<0>~SA<n>)이 인버터로 이루어진 것이 아니라 차동 증폭기로 이루어진다. 이때, 차동 증폭기는 p-채널을 갖는 트랜지스터(PM1, PM2)와 n-채널을 갖는 트랜지스터(NM1, NM2, NM3)로 이루어진다. 차동 증폭기는 바이어스 신호(BIAS)에 의해 동작되어 해당 데이터 라인으로부터 출력되는 해당 단위 셀의 데이터와 기준 전압(VREF)을 비교 증폭하여 출력한다.
감지수단(SA<0>~SA<n>)을 제외한 나머지 구성요소들은 실시예4와 동일함에 따라 그에 대한 구체적인 구성 및 동작 설명은 실시예4를 통해 기술된 내용으로 대신하기로 한다.
실시예6
도 16은 본 발명의 실시예6에 따른 비휘발성 메모리 장치를 도시한 등가 회로도이다.
도 16을 참조하면, 본 발명의 실시예6에 따른 비휘발성 메모리 장치는 실시예4의 구성에서 전송 게이트(TG<0>~TG<n>)와 감지수단(SA<0>~SA<n>) 사이에 각각 연결된 복수 개의 제3 스위칭 수단(SW_R<0>~SW_R<n>)(여기서, n은 자연수)을 더 구비한다. 제3 스위칭 수단(SW_R<0>~SW_R<n>)은 전원전압단(VDD)과, 전송 게이트(TG<0>~TG<n>)와 감지수단(SA<0>~SA<n>) 간의 연결부 사이에 연결되어 읽기전압인 전원전압을 전송 게이트(TG<0>~TG<n>)와 감지수단(SA<0>~SA<n>) 간의 연결부로 전달한다.
이하, 본 발명의 실시예6에 따른 비휘발성 메모리 장치의 쓰기동작 및 읽기동작에 대해 설명하기로 한다. 여기서는 일례로 데이터 라인(DL<0>)과 연결된 단위 셀들(UC) 중 첫번째 단위 셀에 대한 쓰기동작 및 읽기동작에 대해 설명하기로 한다.
모드/
라인
(신호)		 WR<0> WR<1>~
WR<n>		 SEL
<0>		 SEL<1>~
SEL<n>		 PASS_VG
<0>
 PASS_VG<1>
~
PASS_VG<n>		 REN
<0>		 REN<1>
~
REN<n>		 REV
<0>		 REV<1>
~
REV<n>
쓰기동작 VPP VSS H L L H L L H H
읽기동작 - VSS H L H
 H H L L H
표 5를 참조하여 설명한다.
쓰기동작
쓰기동작시 입력단(WR<0>)으로는 쓰기전압인 고전압(VPP)이 인가되고, 나머지 입력단(WR<1>~WR<n>)으로는 접지전압이 인가된다. 전류 제어신호(SEL<0>)는 '하이'로 인가되고, 나머지 전류 제어신호(SEL<1>~SEL<n>)는 '로우'로 인가된다. 쓰기/읽기 제어 신호(PASS_VG<0>)는 '로우'로 인가되고, 나머지 쓰기/읽기 제어 신호(PASS_VG<1>~PASS_VG<n>)는 '하이'로 인가된다. 읽기 제어신호(REN<0>~REN<n>)와 읽기전압 제어신호(REV<0>~REV<n>)는 '로우'로 인가된다. 이러한 조건 하에서는 제1 및 제2 스위칭 수단(SW, SW_WR<0>)만이 턴-온되어 입력단(WR<0>)만이 데이터 라인(DL<0>)과 연결되고, 출력단(OUTPUT<0>)은 데이터 라인(DL<0>)과 차단된다. 이에 따라, 쓰기전압인 고전압(VPP)은 제2 스위칭 수단(SW_WR<0>)을 통해 단위 셀(UC)의 안티퓨즈(ANT_FS)로 전달되어 안티퓨즈(ANT_FS)의 게이트단과 기판 사이에 형성된 게이트 절연막은 고전계에 의해 파괴된다. 따라서, 안티퓨즈(ANT_FS)의 게이트단과 기판은 전기적으로 단락된 상태가 된다.
읽기동작
쓰기동작이 완료된 후 읽기동작시 입력단(WR<0>~WR<n>)으로는 접지전압이 인가된다. 제어신호(SEL<0>)는 '하이'로 인가되고, 나머지 전류 제어신호(SEL<1>~SEL<n>)는 '로우'로 인가된다. 쓰기/읽기 제어신호(PASS_VG<0>~PASS_VG<n>)는 '하이'로 인가된다. 읽기 제어신호(REN<0>)는 '하이'로 인가되고, 나머지 읽기 제어신호(REN<1>~REN<n>)는 '로우'로 인가된다. 읽기전압 제어신호(REV<0>)는 '로우'로 인가되고, 나머지 읽기전압 제어신호(REV<1>~REV<n>)는 '하이'로 인가된다. 이러한 조건 하에서는 제1 및 제3 스위칭 수단(SW, SW_R<0>)과 전송 게이트(TG<0>)가 턴-온되어 출력단(OUTPUT<0>)은 각각 데이터 라인(DL<0>)과 전기적으로 연결된다. 그리고, 읽기전압인 전원전압은 제3 스위칭 수단(SW_R<0>)을 통해 데이터 라인(DL<0>)으로 전달된다. 이때, 쓰기동작시 안티퓨즈(ANT_FS)의 게이트 절연막은 파괴된 상태이기 때문에 데이터 라인(DL<0>), 안티퓨즈(ANT_FS), 제1 스위칭 수단(SW) 및 접지전압단(VSS)으로 이어지는 전류경로가 형성된다. 따라서, 출력단(OUTPUT<0>)은 전송 게이트(TG<0>), 안티퓨즈(ANT_FS) 및 제1 스위칭 수단(SW)을 통해 접지전압단(VSS)과 연결되어 출력단(OUTPUT<0>)으로는 접지전압과 상응하는 데이터가 출력되어 감지수단(SA<0>)을 통해 감지된다.
실시예7
도 17은 본 발명의 실시예7에 따른 비휘발성 메모리 장치를 도시한 등가 회로도이다.
도 17을 참조하면, 본 발명의 실시예7에 따른 비휘발성 메모리 장치의 메모리 셀 어레이는 실시예6와 동일한 구성을 갖는다. 다만, 감지수단(SA<0>~SA<n>)이 인버터로 이루어진 것이 아니라 차동 증폭기로 이루어진다. 이때, 차동 증폭기는 p-채널을 갖는 트랜지스터(PM1, PM2)와 n-채널을 갖는 트랜지스터(NM1, NM2, NM3)로 이루어진다. 차동 증폭기는 바이어스 신호(BIAS)에 의해 동작되어 해당 데이터 라인으로부터 출력되는 해당 단위 셀의 데이터와 기준 전압(VREF)을 비교 증폭하여 출력한다.
감지수단(SA<0>~SA<n>)를 제외한 나머지 구성요소들은 실시예6와 동일함에 따라 그에 대한 구체적인 구성 및 동작 설명은 실시예6을 통해 기술된 내용으로 대신하기로 한다.
이상에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 이 기술 분야의 통상의 전문가라면 본 발명의 실시예1 내지 실시예7의 조합을 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
<도면의 주요 부분에 대한 부호의 설명>
SW, SW_WR, SW_R, SW_WR<0>~SW_WR<n>, SW_R<O>~SW_R<n> : 스위칭 수단
ANT_FS : 안티퓨즈
SA, SA<0>~SA<n> : 감지수단
TG, TG<0>~TG<n> : 전송 게이트
DL<0>~DL<n> : 데이터 라인

Claims (18)

  1. 입력단과 출력단 사이의 노드와 제1 단이 연결된 안티퓨즈;
    상기 안티퓨즈의 제2 단과 접지전압단 사이에 연결된 제1 스위칭 수단;
    상기 입력단과 상기 노드 사이에 연결된 제2 스위칭 수단;
    상기 노드와 상기 출력단 사이에 연결된 전송 게이트; 및
    상기 전송 게이트와 상기 출력단 사이에 연결된 감지수단을 구비하며,
    상기 전송 게이트는 쓰기동작시 상기 노드와 상기 출력단 사이의 연결을 끊고, 읽기동작시 상기 노드와 상기 출력단 사이를 연결하는 비휘발성 메모리 장치의 단위 셀.
  2. 제 1 항에 있어서,
    상기 제2 스위칭 수단은 쓰기동작 및 읽기동작시 상기 입력단으로부터 쓰기전압과 읽기전압을 각각 입력받아 상기 노드로 전달하는 비휘발성 메모리 장치의 단위 셀.
  3. 제 1 항에 있어서,
    전원전압단과, 상기 전송 게이트와 상기 출력단 간의 연결부를 연결하는 제3 스위칭 수단을 더 구비하는 비휘발성 메모리 장치의 단위 셀.
  4. 제 3 항에 있어서,
    상기 제3 스위칭 수단은 읽기동작시 상기 전송 게이트와 상기 출력단 간의 연결부로 읽기전압을 전달하는 비휘발성 메모리 장치의 단위 셀.
  5. 제 4 항에 있어서,
    상기 제2 스위칭 수단은 쓰기동작시 상기 입력단으로 입력되는 쓰기전압을 상기 노드로 전달하고, 읽기동작시 상기 입력단과 상기 노드 사이의 연결을 끊는 비휘발성 메모리 장치의 단위 셀.
  6. 제 1 항에 있어서,
    상기 감지수단은 읽기동작시 상기 전송 게이트를 통해 출력되는 데이터를 감지하는 비휘발성 메모리 장치의 단위 셀.
  7. 제 1 항에 있어서,
    상기 감지수단은 인버터 또는 차동 증폭기를 구비하는 비휘발성 메모리 장치의 단위 셀.
  8. 제 5 항에 있어서,
    상기 쓰기전압은 상기 읽기전압보다 높은 전압인 비휘발성 메모리 장치의 단위 셀.
  9. 제 3 항에 있어서,
    상기 제1 스위칭 수단은 n-채널을 갖는 트랜지스터로 이루어지고, 상기 제2 및 제3 스위칭 수단은 p-채널을 갖는 트랜지스터로 이루어진 비휘발성 메모리 장치의 단위 셀.
  10. 제 1 항에 있어서,
    상기 안티퓨즈는 트랜지스터 또는 캐패시터로 이루어진 비휘발성 메모리 장치의 단위 셀.
  11. 복수 개의 데이터 라인; 및
    상기 데이터 라인에 각각 병렬 연결된 복수 개의 상기 제 1 항의 단위 셀을 구비하며,
    상기 각각의 데이터 라인 마다 상기 제 1항의 단위 셀을 구성하는 제2 스위칭 수단, 전송 게이트 및 감지 수단을 각각 하나씩 공통으로 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    상기 전송 게이트와 상기 감지수단 사이에 제3 스위칭 수단을 더 구비하는 비휘발성 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제3 스위칭 수단은 읽기동작시 상기 전송 게이트와 상기 감지수단 간의 연결부로 읽기전압을 전달하는 비휘발성 메모리 장치.
  14. 제11항에 있어서,
    상기 제2 스위칭 수단은, 상기 데이터 라인과 연결되어 쓰기 동작시 쓰기 전압을 상기 데이터 라인으로 전달하고, 읽기 동작시 상기 데이터 라인과의 연결을 끊는 비휘발성 메모리 장치.
  15. 제 11 항에 있어서,
    상기 감지수단은 인버터 또는 차동 증폭기를 구비하는 비휘발성 메모리 장치.
  16. 제14항에 있어서,
    상기 쓰기 동작시의 쓰기 전압은 상기 읽기 동작시의 읽기 전압보다 높은 전압인 비휘발성 메모리장치.
  17. 제 12 항에 있어서,
    상기 제1 스위칭 수단은 n-채널을 갖는 트랜지스터로 이루어지고, 상기 제2 및 제3 스위칭 수단은 p-채널을 갖는 트랜지스터로 이루어진 비휘발성 메모리 장치.
  18. 제 11 항에 있어서,
    상기 안티퓨즈는 트랜지스터 또는 캐패시터로 이루어진 비휘발성 메모리 장치.
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