[go: up one dir, main page]

KR101477630B1 - 빛 공격을 검출할 수 있는 메모리 장치 및 그 방법 - Google Patents

빛 공격을 검출할 수 있는 메모리 장치 및 그 방법 Download PDF

Info

Publication number
KR101477630B1
KR101477630B1 KR1020070101207A KR20070101207A KR101477630B1 KR 101477630 B1 KR101477630 B1 KR 101477630B1 KR 1020070101207 A KR1020070101207 A KR 1020070101207A KR 20070101207 A KR20070101207 A KR 20070101207A KR 101477630 B1 KR101477630 B1 KR 101477630B1
Authority
KR
South Korea
Prior art keywords
memory
signal
detection
response
control signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020070101207A
Other languages
English (en)
Other versions
KR20090036182A (ko
Inventor
김민규
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070101207A priority Critical patent/KR101477630B1/ko
Priority to DE102008051615.5A priority patent/DE102008051615B4/de
Priority to US12/248,200 priority patent/US7821841B2/en
Publication of KR20090036182A publication Critical patent/KR20090036182A/ko
Priority to US12/883,427 priority patent/US20110002184A1/en
Application granted granted Critical
Publication of KR101477630B1 publication Critical patent/KR101477630B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G11C11/4125—Cells incorporating circuit means for protecting against loss of information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/005—Circuit means for protection against loss of information of semiconductor storage devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Security & Cryptography (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Storage Device Security (AREA)

Abstract

빛 공격을 검출할 수 있는 메모리 장치 및 그 방법이 개시된다. 상기 메모리 장치에 대한 빛 공격 검출 방법은 제어 신호에 응답하여 복수의 메모리 셀들과 접속된 복수의 워드 라인들 각각으로 로우 레벨의 전압을 공급하는 단계; 상기 복수의 메모리 셀들과 접속된 비트 라인 상에 빛의 조사에 의한 접합 전류가 흐르는지의 여부를 검출하는 단계; 및 검출 결과에 기초하여 검출 신호를 발생하는 단계를 포함한다.
메모리 장치, EEPROM 메모리, 플레쉬 메모리

Description

빛 공격을 검출할 수 있는 메모리 장치 및 그 방법{Memory device for detecting light attack and method thereof}
본 발명은 빛 공격을 검출할 수 있는 메모리 장치 및 그 방법에 관한 것으로, 보다 상세하게는 외부의 빛 공격에 의하여 발생하는 전류의 변화를 감지하여 빛의 조사에 의한 공격 여부를 검출할 수 있는 메모리 장치, 및 그 방법에 관한 것이다.
일반적인 메모리 장치들은 외부의 물리적 또는 전기적인 공격으로부터 저장된 데이터를 보호하기 위하여 다양한 보호 회로들을 포함한다.
이러한 외부의 공격에 대한 보호 회로들은 전압(Voltage), 주파수 (Frequency), 글리치(Glitch), 온도(Temperature), 또는 디캡슐레이션 (Decapsulation) 등의 비정상 상태(abnormal condition)를 검출함으로써 외부의 공격으로부터 메모리 장치에 저장된 데이터를 보호하게 된다.
외부의 공격 방법들 중에서 가장 많이 사용되는 방법은 레이저를 이용한 빛을 메모리 장치에 조사하여 메모리 및 로직 회로의 동작을 방해하는 기술이 사용되고 있다.
레이저를 이용한 빛 공격은 메모리 셀 내의 전하의 이동을 발생시켜 메모리 셀에 저장된 데이터를 변경시키거나 상기 메모리 셀과 연관된 회로의 오동작을 유발시키게 된다.
일반적으로 이러한 빛을 이용한 공격을 대처하는 방법으로는 다이오드 정션을 이용한 빛 검출 회로를 이용하는 방법, 로직 P&R(Place & Route) 지역에 빛 검출 회로를 추가하는 방법, 메모리 셀 어레이 내에 EDC(Error Detection Code) 회로를 포함시켜 보안성을 보장해 주는 방법, 또는 빛 검출용 메모리 셀을 추가하는 방법 등이 이용되고 있다.
그러나, 근래의 일반적인 빛 검출 회로는 빛을 이용한 공격 장비의 발달로 레이저를 아주 작은 영역에 국부적으로 조사할 수 있게 되어 상기 빛 검출 회로를 피해서 공격할 수 있게 됨으로써 완벽한 데이터의 보안성을 보장해 주지 못하게 되었다.
따라서, 본 발명이 해결하고자 하는 과제는 외부로부터의 빛 공격을 검출하여 저장된 데이터를 보호할 수 있고, 메모리 장치의 레이아웃 사이즈를 증가시키지 않는 메모리 장치, 및 그 방법에 관한 것이다.
본 발명의 실시예에 따른 메모리 장치에 대한 빛 공격 검출 방법은 제어 신호에 응답하여 복수의 메모리 셀들과 접속된 복수의 워드 라인들 각각으로 로우 레 벨의 전압을 공급하는 단계; 상기 복수의 메모리 셀들과 접속된 비트 라인 상에 빛의 조사에 의한 접합 전류가 흐르는지의 여부를 검출하는 단계; 및 검출 결과에 기초하여 검출 신호를 발생하는 단계를 포함한다.
상기 메모리 장치에 대한 빛 공격 검출 방법은 상기 검출 신호에 기초하여 CPU를 리셋하는 단계를 더 포함한다.
본 발명의 실시예에 따른 메모리 장치에 대한 빛 공격 검출 방법은 제어 신호에 응답하여 복수의 메모리 셀들과 접속된 복수의 워드 라인들을 비선택하는 단계; 및 상기 복수의 메모리 셀들에 접속된 비트 라인 상의 전류 신호를 감지하여 증폭하고, 상기 제어 신호와 증폭된 전류 신호에 기초하여 상기 복수의 메모리 셀들 중에서 적어도 하나의 메모리 셀로 빛 공격(light attack)이 있었는지의 여부를 검출하기 위한 검출 신호를 발생하는 단계를 포함한다.
상기 메모리 장치에 대한 빛 공격 검출 방법은 상기 검출 신호에 기초하여 CPU를 리셋하는 단계를 더 포함한다.
상기 빛 공격이 있었는지의 여부를 검출하는 단계는 클락 신호에 응답하여 상기 제어 신호를 래치하는 단계; 상기 증폭된 전류 신호와 래치된 신호를 논리 조합하는 단계; 및 상기 클락 신호에 응답하여 논리 조합된 신호를 상기 검출 신호로서 출력하는 단계를 포함한다.
본 발명의 실시예에 따른 메모리 장치는 복수의 메모리 셀들, 상기 복수의 메모리 셀들에 접속된 복수의 워드 라인들, 및 상기 복수의 메모리 셀들에 접속된 비트라인을 포함하는 메모리 셀 어레이; 및 제어 신호와 로우 어드레스들에 기초하여 상기 복수의 워드 라인들 중에서 하나를 선택하거나 상기 복수의 워드 라인들 모두를 비선택하기 위한 로우 어드레스 디코더를 포함한다.
상기 메모리 장치는 상기 비트 라인에 접속된 감지 증폭기; 및 클락 신호, 상기 제어 신호, 및 상기 감지 증폭기의 출력 신호에 기초하여 상기 복수의 메모리 셀들 중에서 적어도 하나의 메모리 셀에 빛 공격이 있었는지의 여부를 판단하기 위한 검출 신호를 출력하기 위한 검출 회로를 더 포함한다.
상기 검출 회로는 상기 클락 신호의 제1에지에 응답하여 상기 제어 신호를 래치하기 위한 제1 래치; 상기 제1 래치의 출력 신호와 상기 감지 증폭기의 출력 신호를 논리 연산하기 위한 논리 게이트; 및 상기 클락 신호의 제2에지에 응답하여 상기 논리 게이트의 출력 신호를 래치하고 래치된 신호를 상기 검출 신호로서 출력하기 위한 제2 래치를 포함한다.
상기 메모리 장치는 상기 검출 신호에 응답하여 리셋 여부가 결정되는 CPU를 더 포함한다.
상기 메모리 장치는 CPU, 및 상기 검출 신호에 응답하여 상기 CPU를 리셋시키기 위한 리셋 신호를 출력하기 위한 컨트롤러를 더 포함한다.
상기 메모리 장치는 스마트 카드이다. 상기 복수의 메모리 셀들 각각은 플레쉬, MaskROM, 또는 EEPROM 메모리이다.
본 발명에 따른 빛 공격을 검출할 수 있는 메모리 장치 및 그 방법은 빛을 이용한 외부의 공격을 검출하여 저장된 데이터를 검출할 수 있는 효과가 있다.
또한, 일반적인 공격 검출 회로를 포함하는 메모리 장치에 비하여 레이아웃의 사이즈를 줄일 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 메모리 장치의 개략적인 블락도이다. 도 1을 참조하면, 상기 메모리 장치(1)는 CPU(100), 컨트롤러(200), 및 메모리(300)를 포함한다. 또한, 메모리 장치(1)는 선택적으로 리셋 컨트롤러(400)를 더 포함할 수 있다.
상기 CPU(100)는 상기 메모리(300)의 동작, 예컨대 읽기 동작 또는 쓰기 동작을 제어하기 위한 커맨드(CMD)를 출력한다. 상기 CPU(100)는 상기 메모리 (300)가 외부의 빛 공격에 의하여 발생되는 검출 신호(DETOUT) 또는 상기 검출신호(DETOUT)에 기초하여 발생된 리셋신호(RST)에 응답하여 리셋되고 상기 메모리 장치(1)를 초기화한다.
상기 컨트롤러(200)는 메모리 인터페이스 유닛(210), 및 제어신호 컨트롤러 (220)를 포함한다. 상기 메모리 인터페이스 유닛(210)은 상기 CPU(100)로부터 출력되는 커맨드(CMD)에 기초하여 상기 메모리 장치(1)를 동작 상태 또는 비동작 상태로 만들기 위한 메모리 인에이블 신호(CSE)를 출력한다.
상기 제어신호 컨트롤러(220)는 상기 CPU(100)로부터 출력되는 커맨드(CMD)에 응답하여 상기 메모리(300)가 외부로부터의 빛 공격을 받았는지의 여부를 검출하기 위한 검출 모드로 동작시키기 위한 제어 신호(SDE)를 출력한다.
상기 제어 신호 컨트롤러(220)는 상기 컨트롤러(200)의 외부에 별도의 회로로 구현될 수 있다.
상기 메모리(300)는 상기 메모리 인터페이스 유닛(210)으로부터 출력되는 활성화된 또는 비활성화된 메모리 인에이블 신호(CSE)에 기초하여 동작 상태로 되거나 비동작 상태로 된다.
즉, 상기 메모리(300)는 제1 레벨(예컨대, 로우레벨 또는 데이터 '0')을 갖는 상기 메모리 인에이블 신호(CSE)에 기초하여 비동작 상태로 되고, 제2 레벨(예컨대, 하이 레벨 또는 데이터 '1')을 갖는 상기 메모리 인에이블 신호(CSE)에 응답하여 동작 상태로 된다.
상기 메모리(300)의 동작 상태는 데이터를 읽거나 기록하는 동작을 수행하는 상태이고, 상기 메모리(300)의 비동작 상태는 휴지 상태를 나타낸다.
비동작 상태의 상기 메모리(300)는 상기 제어신호 컨트롤러(220)로부터 출력되는 제2레벨로 활성화된 제어신호(SDE)에 응답하여 빛 공격 검출 동작을 수행한다.
좀더 자세히 설명하면, 상기 메모리(300)는 상기 메모리 인에이블 신호(CSE) 가 제1 레벨인 동안에, 상기 메모리(300)는 제2 레벨을 갖는 상기 제어 신호(SDE)에 응답하여 외부로부터의 빛 공격을 검출하기 위한 동작을 수행한다.
휴지 상태의 상기 메모리(300)로 외부로부터의 빛 공격(light attack)이 가해지게 되면, 상기 메모리(300)는 적어도 하나의 메모리 셀의 상태가 변화되어 발생되는 전류를 검출하여 검출 신호(DETOUT)를 출력한다.
상기 리셋 컨트롤러(400)는 상기 메모리(300)로부터 출력되는 검출 신호 (DETOUT)에 기초하여 상기 메모리 장치(1)를 초기화하기 위한 리셋 신호(RST)를 상기 CPU(100)로 출력한다.
실시예에 따라 상기 메모리(300)는 상기 검출 신호(DETOUT)를 상기 리셋 컨트롤러(400)로 출력하지 않고 곧바로 상기 CPU(100)로 출력할 수 있다. 따라서 상기 CPU(100)는 상기 메모리(300)로부터 출력된 상기 검출 신호(DETOUT)에 응답하여 리셋될 수 있다.
상기 메모리 장치(1)는 스마트 카드로 구현될 수 있다.
도 2는 본 발명에 실시예에 따른 메모리의 개략적인 블락도이다. 도 1과 도 2를 참조하면, 상기 메모리(300)는 로우 어드레스 디코더(310), 메모리 셀 어레이(320), 컬럼 어드레스 디코더(330), 감지 증폭 블락(340), 및 검출 회로 블락(350)을 포함한다.
상기 로우 어드레스 디코더(310)는 제어 신호(SDE)와 로우 어드레스들 (XADD=XADD1 내지 XADDm)에 기초하여 복수의 워드 라인들(WL1, WL2, ..., WLm) 중에서 하나를 선택하거나 상기 복수의 워드 라인들(WL1, WL2,..., WLm) 모두를 비선택한다. 여기서, m은 자연수이다.
좀더 자세히 설명하면, 상기 로우 어드레스 디코더(310)는 복수의 논리 게이트들(310-1, 310-2, ..., 310-m)을 포함하고, 각각의 논리 게이트(310-1, 310-2, .., 310-m)는 제어 신호(SDE) 및 각각의 어드레스 신호(XADD1b, XADD2b,..., 또는 XADDmb)를 수신하여 각각의 워드 라인들(WL1, WL2,..., WLm)을 선택하거나 복수의 워드 라인들(WL1, WL2,..., WLm) 모두를 비선택한다. 어드레스 신호들 각각(XADDmb, m=1, 2, ..., m)은 어드레스들(XADDm, m=1, 2, ..., m) 각각이 반전된 신호이다.
즉, 상기 제어 신호(SDE)가 제1레벨일 경우, 수신되는 어드레스 신호들 (XADD)에 기초하여 상기 복수의 논리 게이트들(310-1, 310-2, .., 310-m) 중에서 어느 하나의 논리 게이트(310-1, 310-2, ..., 또는 310-m)가 제2 레벨을 갖는 신호를 출력함으로써 상기 복수의 워드 라인들(WL1, WL2,..., WLm) 중에서 대응되는 워드 라인이 선택된다.
그러나, 상기 제어 신호(SDE)가 제2 레벨일 경우, 상기 복수의 논리 게이트들(310-1, 310-2, .., 310-m) 각각은 수신되는 어드레스 신호들(XADD)에 상관없이 제1 레벨을 갖는 신호를 출력함으로써 상기 복수의 워드 라인들(WL1, WL2,..., WLm)이 모두 동시에 비선택된다. CPU(100) 또는 다른 프로세서가 메모리(300)를 엑세스하지 않는 휴지 상태에서 상기 제어 신호(SDE)는 제2 레벨로 활성화된다.
예컨대, 워드 라인(예컨대, WL1)이 비선택된다는 것은 상기 워드라인에 접속된 메모리 셀들 각각을 게이팅할 수 없는 제1 레벨의 전압, 예컨대 접지 전압이 상 기 워드 라인(예컨대, WL1)으로 공급되는 것을 의미하고, 상기 워드 라인(예컨대, WL1)이 선택된다는 것은 상기 워드라인에 접속된 메모리 셀들 각각을 게이팅할 수 있는 제2 레벨의 전압이 상기 워드 라인(예컨대, WL1)으로 공급된다는 것을 의미한다.
상기 메모리 셀 어레이(320)는 복수의 메모리 셀들, 상기 복수의 메모리 셀들에 접속된 복수의 워드 라인들, 및 상기 복수의 메모리 셀들에 접속된 비트 라인들을 포함한다. 상기 복수의 메모리 셀들 각각은 플레쉬, MaskROM, 또는 EEPROM 메모리로 구현될 수 있다. 상기 메모리는 NOR 타입 메모리 또는 NAND 타입 메모리 일수 있다.
상기 복수의 메모리 셀들 각각이 접속된 워드 라인(예컨대, WL1)이 선택될 경우, 상기 복수의 메모리 셀들 각각은 온 셀(on cell) 상태로 된다. 따라서, 상기 복수의 메모리 셀들 각각에는 전류가 흐른다.
반면에 상기 복수의 메모리 셀들 모두가 비선택되는 경우, 상기 복수의 메모리 셀들 각각은 오프 셀(off cell) 상태로 된다. 따라서 상기 복수의 메모리 셀들 각각에는 전류가 흐르지 않는다.
상기 메모리 셀 어레이(320)의 모든 메모리 셀들 각각이 오프 셀 상태로 된 경우, 상기 메모리 셀 어레이(320)의 소정의 부분에 집중화된 빛이 조사되면 빛이 조사된 적어도 하나의 메모리 셀에는 접합 전류(junction current)가 발생하게 된다.
결국 상기 빛이 조사된 적어도 하나의 메모리 셀은 온 셀 상태로 되고, 상기 적어도 하나의 메모리 셀에 의하여 발생된 접합 전류는 상기 적어도 하나의 메모리 셀이 접속된 비트 라인을 통하여 감지 증폭 블락(340)으로 출력된다.
칼럼 어드레스 디코더(330)는 칼럼 어드레스 신호(YADD1, YADD2, ...,YADDn)에 기초하여 선택된 적어도 하나의 비트 라인을 통하여 출력되는 전류를 감지 증폭 블락(340)으로 출력한다. 여기서, n은 자연수 이다.
상기 감지 증폭 블락(340)은 상기 복수의 비트 라인들 각각에 접속된 각각의 감지 증폭기(340-1, 340-2, ..., 340-n)를 포함할 수 있다.
상기 감지 증폭 블락(340)은 감지 제어 신호(SAE)에 기초하여 상기 칼럼 어드레스 디코더(330)로부터 출력되는 적어도 하나의 전류를 감지하고, 감지된 적어도 하나의 전류를 증폭하여 출력한다.
이때, 상기 감지 제어 신호(SAE)는 항상 인에블 상태를 유지함으로써 상기 감지 증폭 블락(340)이 검출 동작 또는 데이터 출력 동작을 하는 경우 항상 감지 동작을 할 수 있도록 구현할 수 있다.
메모리(300)가 휴지 상태일때, 상기 검출 회로 블락(350)는 클락 신호(CLK), 제어 신호(SDE), 및 증폭된 적어도 하나의 전류 신호(SOUT1~SOUTn)에 기초하여 상기 복수의 메모리 셀들 중에서 적어도 하나의 메모리 셀이 빛 공격을 받았는지의 여부를 판단하기 위한 검출신호(DETOUT)를 출력한다.
상기 검출 회로 블락(350)은 각각의 감지 증폭기(340-1, 340-2, ..., 340-n) 에 접속된 각각의 검출 회로(350-1, 350-2, ..., 350-n)로 구현될 수 있다. 또한, 하나의 검출 회로는 다수의 감지 증폭기들이 접속될 수 있다.
상술한 바와 같이 본 발명에 따른 메모리(300)는 메모리 셀 어레이(320)의 아주 작은 영역, 예컨대 하나의 메모리 셀에 집중화된 빛 공격도 검출할 수 있고, 빛 공격을 검출하기 위한 별도의 메모리 셀들을 포함하지 않으므로 메모리 셀 어레이(320)의 레이아웃 면적도 증가하지 않는다.
도 3은 도 2에 도시된 검출 회로의 실시예를 나타내는 도면이고, 도 4는 도 2에 도시된 검출 회로의 동작을 나타내는 타이밍도이다. 도 2 내지 도 4를 참조하면, 상기 검출 회로(350-1)는 제1 래치(11), 논리 게이트(12), 및 제2 래치(13)를 포함한다. 검출 회로들(350-2~350-n) 각각의 구조는 검출 회로(350-1)의 구조와 동일하다.
상기 제1 래치(11)는 도 1에 도시된 제어신호 컨트롤러(220)로부터 출력되는 제어 신호(SDE)를 수신하고 클락 신호(CLK)의 제1에지(예컨대, 하강 에지(falling edge))에 응답하여 상기 제어 신호(SDE)를 래치한다.
휴지 상태에서, 도 4에 도시된 바와 같이 상기 제어 신호(SDE)는 제2 레벨(예컨대, 'high')로 되고, 상기 제1 래치(11)는 상기 클락 신호(CLK)의 제1 에지(예컨대, 하강 에지(falling edge))에 응답하여 제2 레벨을 갖는 제어 신호(SDE)를 래치하여 출력한다.
휴지 상태에서, 상기 메모리(300)로 빛 공격이 가해지면, 감지 증폭기(340-1)는 제2레벨을 갖는 신호(SOUT1)를 출력한다.
따라서, 상기 논리 게이트(12)는 상기 제1 래치(11)의 출력 신호(SDR)와 상기 감지 증폭기(340-1)의 출력 신호(SOUT1)를 논리 연산하여 그 결과를 출력한다.
예컨대, 휴지 상태에서 상기 메모리(300)가 외부의 빛 공격을 받게 되면 상기 감지 증폭기(340-1)는 제2 레벨을 갖는 출력 신호(SOUT1)를 출력하고, 상기 논리 게이트(12)는 제2레벨을 갖는 상기 제1 래치(11)의 출력 신호(SDR)와 제2레벨을 갖는 상기 감지 증폭기(340-1)의 출력 신호(SOUT1)를 수신하여 논리 연산하고 제1 레벨을 갖는 출력 신호를 출력한다. 이 경우 상기 논리 게이트(12)는 NAND 게이트로 구현될 수 있다.
상기 제2 래치(13)는 상기 논리 게이트(12)의 출력 신호를 수신하고, 상기 클락 신호(CLK)의 제2에지(예컨대, 상승 에지(rising edge))에 응답하여 상기 논리 게이트(12)의 출력신호를 래치하고 래치된 신호를 상기 검출 신호(DETOUT)로서 출력한다.
예컨대, 제어 신호(SDE)가 제1레벨에서 제2 레벨로 천이하면 메모리(300)는 빛 공격 검출 동작을 수행할 수 있다. 이때, 메모리(300)로 빛 공격이 가해지면 감지 증폭기(340-1)는 제2 레벨의 출력 신호(SOUT1)을 출력하고, 빛 공격 가해지지 않으면 상기 감지 증폭기(340-1)는 제1 레벨의 출력 신호(SOUT1)을 출력한다.
제2 래치(13)는 클락 신호(CLK)의 제2 에지(상승 에지(rising edge))에 응답하여 수신된 상기 논리 게이트(12)로부터의 출력 신호를 래치하고 래치된 신호를 검출 신호(DETOUT)로서 출력한다. 즉, 메모리(300)로 외부로부터의 빛 공격이 가해지게 되면 상기 제2 래치(13)는 제1 레벨을 갖는 검출 신호 (DETOUT)를 CPU(100) 또는 리셋 컨트롤러(400)로 출력한다.
도 5는 도 2에 도시된 검출 회로의 다른 실시예를 나타내는 도면이다. 도 2 와 도 5를 참조하면, 상기 검출 회로(350-1)는 제1 래치(21), 복수의 제1 논리 게이트들(31, 32, ..., 33), 복수의 제2 래치들(41, 42, ..., 43), 및 제2 논리 게이트(50)를 포함한다.
상기 제1 래치(21)는 도 1에 도시된 제어 신호 컨트롤러(220)로부터 출력되는 제어 신호(SDE)를 수신하고 상기 클락 신호(CLK)의 제1 에지(예컨대, 하강 에지(falling edge))에 응답하여 상기 제어 신호(SDE)를 래치한다.
상기 복수의 제1 논리 게이트들(31, 32, ..., 33) 각각은 상기 제1 래치(21)의 출력 신호와 각각의 감지 증폭기(340-1, 340-2, ..., 340-n)의 출력 신호(SOUT1, SOUT2, ..., SOUTn)를 논리 연산하여 그 결과를 출력한다.
상기 복수의 제2 래치들(41, 42, ..., 43) 각각은 제1 논리 게이트들(31, 32, ..., 33) 각각의 출력 신호를 수신하고 상기 클락 신호(CLK)의 제2 에지(예컨대, 상승 에지(rising edge))에 응답하여 수신된 상기 제1 논리 게이트들(31, 32, ..., 33) 각각의 출력 신호를 래치한다.
상기 제2 논리 게이트(50)는 상기 복수의 제2 래치들(41, 42, ..., 43)로부터 출력되는 출력 신호들을 논리 연산하여 그 결과를 검출 신호(DETOUT)로서 출력한다.
즉, 상기 제2 래치들(41, 42, ..., 43) 중 적어도 어느 하나로부터 제1 레벨을 갖는 신호가 출력될 경우 상기 제2 논리 게이트(50)는 제1 레벨을 갖는 검출 신호를 출력한다.
상기 복수의 제1 논리 게이트들(31, 32, ..., 33)은 NAND 게이트로 구현될 수 있고, 상기 제2 논리 게이트(50)는 AND 게이트로 구현될 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 장치의 동작을 설명하기 위한 순서도이다. 도 1과 도 6을 참조하면, 상기 메모리 인터페이스 유닛(210)으로부터 출력되는 메모리 인에이블 신호(CSE)가 제2 레벨이고(S10), 상기 제어 신호 컨트롤러(220)로부터 출력되는 제어 신호(SDE)가 제1 레벨인 경우(S20), 메모리(300)는 정상 동작, 즉 기록 동작 또는 읽기 동작을 수행한다(S40).
그러나, 메모리 인에이블 신호(CSE)가 제1 레벨이고(S10), 제어 신호(SDE)가 제2 레벨인 경우(S30), 메모리(300)는 외부로부터의 빛 공격을 검출할 수 있는 검출 모드를 수행한다(S50).
도 7은 본 발명의 실시예에 따른 빛 공격 검출 방법을 나태내는 순서도이다. 도 2와 도 3을 참조하면, 메모리(300)가 휴지 상태일 때, 상기 메모리(300)는 제2 레벨을 갖는 제어 신호(SDE)에 응답하여 복수의 메모리 셀들과 접속된 복수의 워드 라인들(WL1, WL2, ..., WLm) 각각으로 로우 레벨, 예컨대 접지 전압의 전압을 공급한다(S51). 즉, 상기 복수의 워드 라인들(WL1, WL2, ..., WLm) 각각은 비선택된다.
감지 증폭 블락(340)은 상기 복수의 메모리 셀들과 접속된 비트 라인상에 빛의 조사에 의한 접합 전류가 흐르는지의 여부를 검출한다(S52).
즉, 상기 감지 증폭 블락(340)은 복수의 메모리 셀들과 접속된 적어도 하나의 비트 라인 상의 전류 신호를 감지하여 증폭하고, 증폭된 적어도 하나의 전류 신호(SOUT1, SOUT2, ..., SOUTn)를 출력한다.
검출 회로 블락(350)은 검출 결과에 기초하여 검출 신호(DETOUT)를 출력한다(S53).
즉, 휴지 상태에서 메모리(300)는 제2레벨로 활성화된 상기 제어 신호(SDE)와 증폭된 적어도 하나의 전류 신호(SOUT1, SOUT2, ..., SOUTn)에 기초하여 상기 복수의 메모리 셀들 중에서 적어도 하나의 메모리 셀로 빛 공격이 있었는지의 여부를 검출하기 위한 검출 신호(DETOUT)를 발생한다.
예컨대, 검출 회로 블락(350)은 세부적인 구성 회로들에 무관하게 한 비트로 메모리(300)에 빛 공격이 있었는지의 여부를 판단할 수 있으면 족하다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 메모리 장치의 개략적인 블락도이다.
도 2는 도 1에 도시된 본 발명의 실시예에 따른 메모리의 개략적인 블락도이다.
도 3은 도 2에 도시된 검출 회로의 실시예를 나타내는 도면이다
도 4는 도 3에 도시된 검출 회로의 동작을 나타내기 위한 도면이다.
도 5는 도 2에 도시된 검출 회로의 다른 실시예를 나타내는 도면이다.
도 6은 본 발명의 실시예에 따른 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 7은 본 발명의 실시예에 따른 빛 공격 검출 방법을 나태내는 순서도이다.

Claims (12)

  1. CPU로부터 출력된 읽기 동작 또는 쓰기 동작을 제어하기 위한 명령에 기초하여 생성된 메모리 인에이블 신호에 따라 동작 상태 또는 비동작 상태로 되는 메모리를 포함하는 메모리 장치에 대한 빛 공격 검출 방법에 있어서,
    상기 메모리가 상기 비동작 상태일 때, 상기 명령에 기초하여 생성된 제어 신호에 응답하여 상기 메모리에 포함된 복수의 메모리 셀들 모두가 오프 셀 상태로 되는 단계;
    각각이 상기 복수의 메모리 셀들 각각에 접속된 비트 라인들 중에서 적어도 하나의 비트 라인에 접합 전류가 흐르는지의 여부를 검출하는 단계; 및
    검출의 결과에 기초하여 상기 메모리에 대한 빛 공격을 판단하기 위한 검출 신호를 발생하는 단계를 포함하는 메모리 장치에 대한 빛 공격 검출 방법.
  2. 제1항에 있어서, 상기 메모리 장치에 대한 빛 공격 검출 방법은,
    상기 검출 신호에 기초하여 상기 CPU를 리셋하는 단계를 더 포함하는 메모리 장치에 대한 빛 공격 검출 방법.
  3. 메모리를 포함하는 스마트카드에 대한 빛 공격 검출 방법에 있어서,
    CPU로부터 출력된 읽기 동작 또는 쓰기 동작을 제어하기 위한 명령에 응답하여 메모리 인에이블 신호와 제어 신호를 생성하는 단계;
    상기 메모리가 상기 메모리 인에이블 신호에 응답하여 비동작 상태로 되는 단계;
    상기 메모리가 상기 비동작 상태일 때, 상기 제어 신호에 응답하여 상기 메모리에 포함된 복수의 메모리 셀들 모두가 오프 셀 상태로 되는 단계;
    각각이 상기 복수의 메모리 셀들 각각에 접속된 비트 라인들 중에서 적어도 하나의 비트 라인에 접합 전류가 흐르는지의 여부를 검출하는 단계; 및
    검출의 결과에 기초하여 상기 메모리에 대한 빛 공격을 판단하기 위한 검출 신호를 발생하는 단계를 포함하는 스마트카드에 대한 빛 공격 검출 방법.
  4. 제3항에 있어서, 상기 스마트카드에 대한 빛 공격 검출 방법은,
    상기 검출 신호에 기초하여 상기 CPU를 리셋하는 단계를 더 포함하는 스마트카드에 대한 빛 공격 검출 방법.
  5. 제3항에 있어서, 상기 검출 신호를 발생하는 단계는,
    클락 신호에 응답하여 상기 제어 신호를 래치하는 단계;
    상기 접합 전류를 증폭하는 단계;
    증폭된 접합 전류와 래치된 제어 신호를 논리 조합하는 단계; 및
    상기 클락 신호에 응답하여 논리 조합된 신호를 상기 검출 신호로서 출력하는 단계를 포함하는 스마트카드에 대한 빛 공격 검출 방법.
  6. CPU로부터 출력된 읽기 동작 또는 쓰기 동작을 제어하기 위한 명령에 응답하여 메모리 인에이블 신호와 제어 신호를 생성하는 컨트롤러; 및
    상기 메모리 인에이블 신호에 따라 동작 상태 또는 비동작 상태로 되는 메모리를 포함하고,
    상기 메모리는,
    복수의 메모리 셀들, 각각이 상기 복수의 메모리 셀들 각각에 접속된 복수의 워드 라인들, 및 각각이 상기 복수의 메모리 셀들 각각에 접속된 복수의 비트 라인들을 포함하는 메모리 셀 어레이; 및
    상기 메모리가 상기 메모리 인에이블 신호에 응답하여 상기 비동작 상태일 때, 상기 제어 신호와 로우 어드레스들에 기초하여 상기 복수의 워드 라인들에 접속된 상기 복수의 메모리 셀들을 오프 셀 상태로 만드는 로우 어드레스 디코더를 포함하는 메모리 장치.
  7. 제6항에 있어서, 상기 메모리 장치는,
    각각이 상기 복수의 비트 라인들 각각에 접속된 복수의 감지 증폭기들; 및
    클락 신호, 상기 제어 신호, 및 상기 복수의 감지 증폭기들 각각의 출력 신호에 기초하여 상기 복수의 메모리 셀들 중에서 적어도 하나의 메모리 셀에 빛 공격이 있었는지의 여부를 판단하기 위한 검출 신호를 출력하기 위한 검출 회로 블록을 더 포함하는 메모리 장치.
  8. 제7항에 있어서, 상기 검출 회로 블록은 복수의 검출 회로들을 포함하고,
    상기 복수의 검출 회로들 각각은,
    상기 클락 신호의 제1에지에 응답하여 상기 제어 신호를 래치하기 위한 제1래치;
    상기 제1래치의 출력 신호와 상기 복수의 감지 증폭기들 중에서 대응되는 감지 증폭기의 출력 신호를 논리 연산하기 위한 논리 게이트; 및
    상기 클락 신호의 제2에지에 응답하여 상기 논리 게이트의 출력 신호를 래치하고 래치된 신호를 출력하기 위한 제2래치를 포함하는 메모리 장치.
  9. 제7항에 있어서,
    상기 CPU는 상기 검출 신호에 응답하여 리셋 여부가 결정되는 메모리 장치.
  10. 제7항에 있어서,
    상기 검출 신호에 응답하여 상기 CPU를 리셋시키기 위한 리셋 신호를 출력하기 위한 리셋 컨트롤러를 더 포함하는 메모리 장치.
  11. 제6항에 있어서, 상기 메모리 장치는 스마트 카드인 메모리 장치.
  12. 제6항에 있어서, 상기 복수의 메모리 셀들 각각은 NAND 타입 메모리, NOR 타입 메모리, MaskROM, 또는 EEPROM인 메모리 장치.
KR1020070101207A 2007-10-09 2007-10-09 빛 공격을 검출할 수 있는 메모리 장치 및 그 방법 Expired - Fee Related KR101477630B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070101207A KR101477630B1 (ko) 2007-10-09 2007-10-09 빛 공격을 검출할 수 있는 메모리 장치 및 그 방법
DE102008051615.5A DE102008051615B4 (de) 2007-10-09 2008-10-09 Verfahren zum Detektieren eines Lichtangriffs, Speicherelement und Smart-Card
US12/248,200 US7821841B2 (en) 2007-10-09 2008-10-09 Method of detecting a light attack against a memory device and memory device employing a method of detecting a light attack
US12/883,427 US20110002184A1 (en) 2007-10-09 2010-09-16 Method of detecting a light attack against a memory device and memory device employing a method of detecting a light attack

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070101207A KR101477630B1 (ko) 2007-10-09 2007-10-09 빛 공격을 검출할 수 있는 메모리 장치 및 그 방법

Publications (2)

Publication Number Publication Date
KR20090036182A KR20090036182A (ko) 2009-04-14
KR101477630B1 true KR101477630B1 (ko) 2014-12-30

Family

ID=40534061

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070101207A Expired - Fee Related KR101477630B1 (ko) 2007-10-09 2007-10-09 빛 공격을 검출할 수 있는 메모리 장치 및 그 방법

Country Status (3)

Country Link
US (2) US7821841B2 (ko)
KR (1) KR101477630B1 (ko)
DE (1) DE102008051615B4 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101477630B1 (ko) * 2007-10-09 2014-12-30 삼성전자주식회사 빛 공격을 검출할 수 있는 메모리 장치 및 그 방법
JP5208872B2 (ja) * 2009-07-15 2013-06-12 日立オートモティブシステムズ株式会社 車両搭載機器の制御装置のメモリ診断装置
GB0919253D0 (en) 2009-11-03 2009-12-16 Cullimore Ian Atto 1
US8875276B2 (en) * 2011-09-02 2014-10-28 Iota Computing, Inc. Ultra-low power single-chip firewall security device, system and method
GB2487723A (en) * 2011-01-26 2012-08-08 Nds Ltd Protection device for stored data values comprising a switching circuit
US8904216B2 (en) 2011-09-02 2014-12-02 Iota Computing, Inc. Massively multicore processor and operating system to manage strands in hardware
FR2981783B1 (fr) * 2011-10-19 2014-05-09 St Microelectronics Rousset Systeme de detection d'une attaque par laser d'une puce de circuit integre
DE102013112552B4 (de) * 2013-11-14 2017-05-24 Infineon Technologies Ag Schaltungsanordnung und Verfahren zum Sichern einer Schaltungsanordnung gegen wiederholte Lichtangriffe
DE102015014403A1 (de) 2015-11-06 2017-05-11 Giesecke & Devrient Gmbh Verfahren und Vorrichtung zum Bestimmen eines Nullpunktes
KR20180135662A (ko) 2017-06-13 2018-12-21 삼성전자주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
KR102687192B1 (ko) 2019-02-18 2024-07-19 삼성전자주식회사 메모리 장치 및 시스템
EP3956006A4 (en) 2019-04-17 2023-08-16 Bard Access Systems, Inc. STRONG CATHETER FIXATION DEVICE INCLUDING EXTENDED ANCHOR PAD AND RELEASE LINER TIGHTENING ACCESSORIES

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040053803A (ko) * 2002-12-13 2004-06-24 가부시끼가이샤 르네사스 테크놀로지 반도체집적회로 및 ｉｃ카드
KR20050002622A (ko) * 2003-06-30 2005-01-07 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치 및 이것을 이용한 전자 장치
KR20060025130A (ko) * 2003-03-03 2006-03-20 이모신 아메리카, 인크. 자외선에 대한 반도체 회로의 노출을 검출하기 위한 방법및 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3566745B2 (ja) * 1994-01-25 2004-09-15 新日本製鐵株式会社 電圧変換装置
DE10206186B4 (de) 2002-02-14 2010-01-28 Infineon Technologies Ag Speichermatrix und Verfahren zur Absicherung einer Speichermatrix
GB0409728D0 (en) * 2004-05-04 2004-06-09 Wood John Sram circuits
DE102006012187B3 (de) * 2006-03-16 2007-10-11 Infineon Technologies Ag Vorrichtung und Verfahren zur Verringerung des Leckstroms von Speicherzellen im Energiesparmodus
KR100837275B1 (ko) * 2006-12-06 2008-06-11 삼성전자주식회사 빛을 감지하는 스마트 카드
KR101477630B1 (ko) * 2007-10-09 2014-12-30 삼성전자주식회사 빛 공격을 검출할 수 있는 메모리 장치 및 그 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040053803A (ko) * 2002-12-13 2004-06-24 가부시끼가이샤 르네사스 테크놀로지 반도체집적회로 및 ｉｃ카드
KR20060025130A (ko) * 2003-03-03 2006-03-20 이모신 아메리카, 인크. 자외선에 대한 반도체 회로의 노출을 검출하기 위한 방법및 장치
KR20050002622A (ko) * 2003-06-30 2005-01-07 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치 및 이것을 이용한 전자 장치

Also Published As

Publication number Publication date
DE102008051615B4 (de) 2019-04-04
KR20090036182A (ko) 2009-04-14
US20110002184A1 (en) 2011-01-06
DE102008051615A1 (de) 2009-06-25
US7821841B2 (en) 2010-10-26
US20090097328A1 (en) 2009-04-16

Similar Documents

Publication Publication Date Title
KR101477630B1 (ko) 빛 공격을 검출할 수 있는 메모리 장치 및 그 방법
KR102294127B1 (ko) 누설 전류 감지 장치 및 이를 포함하는 비휘발성 메모리 장치
JP4554573B2 (ja) 電圧グリッチ検出回路とその検出方法
KR102252692B1 (ko) 누설 전류 감지 장치 및 이를 포함하는 비휘발성 메모리 장치
US9514834B2 (en) Retention logic for non-volatile memory
KR101672293B1 (ko) 비휘발성 메모리 장치, 이의 리드 동작 방법 및 이를 포함하는 장치들
KR100546362B1 (ko) 메모리 클럭 신호의 주파수를 선택적으로 가변시키는메모리 컨트롤러 및 이를 이용한 메모리의 데이터 독출동작 제어방법
KR20090104449A (ko) 더미셀을 이용한 플래시 메모리 장치 및 그것의 동작 방법
KR101618313B1 (ko) 불휘발성 메모리 장치의 프로그램 방법
US11386937B2 (en) System device and method for providing single port memory access in bitcell array by tracking dummy wordline
KR101785006B1 (ko) 불휘발성 메모리를 포함하는 메모리 시스템 및 그것의 제어 방법
US7924651B2 (en) Semiconductor storage device and resetting method for a semiconductor storage device
US20210366527A1 (en) Memory devices with user-defined tagging mechanism
KR101678888B1 (ko) 비휘발성 메모리 장치의 데이터 판독 방법
JP5045364B2 (ja) 半導体記憶装置
KR100632939B1 (ko) 오티피 블록이 포함된 플래시 메모리를 갖는 메모리 시스템
KR102670947B1 (ko) 반도체 메모리 장치, 이를 포함하는 반도체 시스템 및 전자 장치
KR20180056090A (ko) 저항성 메모리 장치, 이를 위한 리드 회로 및 방법
KR100865326B1 (ko) 데이터 센싱시 기준 신호의 부정합을 방지할 수 있는반도체 메모리 장치 및 데이터 센싱 방법
JP4920680B2 (ja) エラー注入によるアタックに対してメモリを保護する装置
US20210295932A1 (en) Method and apparatus for eliminating eeprom bit-disturb
US20230020463A1 (en) Laser detecting circuit and semiconductor apparatus including the same
KR101535267B1 (ko) 파워-온 검출기, 파워-온 검출기의 동작 방법, 그리고 파워-온 검출기를 포함하는 메모리 장치
US20060206764A1 (en) Memory reliability detection system and method
KR102762163B1 (ko) 비휘발성 메모리 시스템 및 에러 판정 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20071009

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20120928

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20071009

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20131028

Patent event code: PE09021S01D

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20140428

Patent event code: PE09021S02D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20140930

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20141223

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20141224

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20201130

Start annual number: 7

End annual number: 7

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20221003