KR101475459B1

KR101475459B1 - 타이밍 컨트롤러, 이를 이용한 데이터 처리방법 및 이를갖는 표시장치

Info

Publication number: KR101475459B1
Application number: KR1020080002642A
Authority: KR
Inventors: 여장현
Original assignee: 삼성디스플레이 주식회사
Priority date: 2008-01-09
Filing date: 2008-01-09
Publication date: 2014-12-23
Anticipated expiration: 2028-01-09
Also published as: KR20090076603A; US8068084B2; US20090174691A1

Abstract

타이밍 컨트롤러는 수신부와 상기 수신부 뒷단에 설계된 클록 생성기를 포함한다. 상기 클록 생성기는 상기 수신부를 통해 입력되는 외부 클록 신호의 주파수를 주기적으로 변조하여 복수의 픽셀 데이터를 처리하는 변조 클록 신호를 생성한다. 이때, 상기 클록 생성기는 상기 변조 클록 신호의 주파수 변조율에 근거하여 상기 변조 클록 신호의 지연 시간을 조절하여 생성한다. 이 타이밍 컨틀롤러에 의하면, 상기 변조 클록 신호에 의해 상기 클록 생성기 뒷단에 설계된 모든 회로블록들이 동작한다. 따라서, 상기 변조 클록 신호에 의해 동작하는 상기 모든 회로블록들의 전자기 간섭에 의한 오동작을 방지한다.

Description

타이밍 컨트롤러, 이를 이용한 데이터 처리방법 및 이를 갖는 표시장치{TIMMING CONTROLLER , DATA PROCESSING METHOD USING THE SAME AND DISPLAY APPARTUS HAVING THE SAME}

본 발명은 영상 데이터의 타이밍을 조절하는 타이밍 컨트롤러, 이를 이용한 데이터 처리방법 및 상기 타이밍 컨트롤러를 구비한 표시 장치에 관한 것이다.

일반적으로, 타이밍 컨트롤러는 클록 신호에 동기되어 입력되는 영상 데이터를 내부에 구비된 메모리 장치에 기입하거나 상기 메모리 장치에 기입된 영상데이터를 상기 클록 신호에 동기시켜 출력한다. 즉, 타이밍 컨트롤러는 외부 클록 신호를 그대로 내부 클록 신호로 사용하고, 이 내부 클록 신호를 이용하여 상기 메모리 장치의 입출력동작을 제어한다.

그런데, 상기 타이밍 컨트롤러가 고해상도의 표시장치를 구동하는 경우, 상기 외부 클록 신호의 주파수가 높아짐에 따라 상기 외부 클록 신호에 의해 동작되는 상기 메모리 장치의 동작 속도는 증가한다. 상기 메모리 장치들의 동작 속도가 증가하면, 상기 메모리 장치들의 순간 소모 전력이 상승한다. 잘 알려진 바와 같이, 순간 소모 전력이 증가할수록 전자기 간섭(Elecro-Magnetic Interference: EMI)이 증가하게 된다. 따라서, 외부 클록 신호의 주파수가 높아질수록 상기 메모리 장치들은 EMI에 의해 오동작을 일으킨다.

따라서, 본 발명의 목적은 전자기 간섭로 인한 오동작을 줄일 수 있는 타이밍 컨트롤러를 제공하는 것이다.

본 발명의 다른 목적은 상기 타이밍 컨트롤러를 이용한 데이터 처리방법에 관한 것이다.

본 발명의 다른 목적은 상기 타이밍 컨트롤러를 구비한 표시 장치를 제공하는 것이다.

상술한 바와 같은 목적을 달성하기 위한 본 발명의 타이밍 컨트롤러는 수신부와, 상기 수신부 뒷단에 설계된 클록 생성기를 포함한다. 상기 클록 생성기는 상기 수신부를 통해 입력되는 외부 클록 신호의 주파수를 주기적으로 변조하고, 변조된 외부 클록 신호를 복수의 픽셀 데이터를 처리하는 변조 클록 신호로서 생성한다. 이때, 상기 클록 생성기는 상기 변조 클록 신호의 주파수 변조율에 근거하여 상기 변조 클록 신호의 지연 시간을 조절하여 생성한다.

상술한 바와 같은 다른 목적을 달성하기 위한 본 발명의 타이밍 컨트롤러를 이용한 데이터 처리방법에서, 외부로부터 픽셀 데이터 및 외부 클록 신호를 입력받는다. 이후, 상기 외부 클록 신호의 주파수를 변조하여 상기 픽셀 데이터를 처리하는 변조 클록 신호를 생성하고, 상기 변조 클록 신호의 주파수 변조율에 근거하여 상기 변조 클록 신호의 지연 시간을 조절한다. 이후, 상기 외부 클록 신호에 동기 하여 상기 픽셀 데이터를 메모리에 기입하고, 상기 지연 시간이 조절된 상기 변조 클록 신호에 동기하여 상기 메모리에 기입된 픽셀 데이터를 상기 메모리로부터 독출한다.

상술한 바와 같은 또 다른 목적을 달성하기 위한 표시 장치는 상기 타이밍 컨트롤러와 패널 모듈을 포함한다. 상기 패널 모듈은 상기 픽셀 데이터에 응답하여 영상을 표시하는 표시 패널과, 복수의 제어 신호에 응답하여 상기 표시패널을 제어하는 구동부를 포함한다.

본 발명의 타이밍 컨트롤러, 이를 이용한 데이터 처리방법 및 이를 갖는 표시장치에 의하면, EMI를 감소시키기 위해 스프레드 스펙트럼 기술이 적용된 클록 생성기가 수신부 뒷단에 설계된다. 따라서, 상기 클록 생성기로부터 생성되는 변조 클록 신호에 의해 전체 회로블록들이 동작하게 되므로, EMI에 의한 상기 타이밍 컨트롤러의 오동작을 방지한다.

이하 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

본 발명의 타이밍 컨트롤러는 외부로부터 외부 클록 신호를 포함하는 각종 신호를 수신하는 수신부와 상기 클록 신호에 의해 발생하는 EMI를 감소시키기 위해 스프레드 스펙트럼 기술이 적용된 클록 생성기를 포함한다. 상기 클록 생성기는 상기 외부 클록 신호에 응답하여 상기 스프레드 스펙트럼 기술에 의해 대역폭이 확장된 변조 클록 신호를 생성한다. 본 발명에서는, 상기 클록 생성기를 상기 수신부의 바로 뒷단에 설계함으로써, 클록에 의해 동작하는 상기 타이밍 컨트롤러의 내부에 구비된 모든 회로블록들이 상기 변조 클록 신호에 의해 동작된다. 따라서, 상기 타이밍 컨트롤러의 내부에 구비된 모든 회로블록들이 상기 EMI에 의해 오동작되는 것을 방지한다.

또한, 본 발명의 타이밍 컨트롤러에 구비된 메모리가 상기 변조 클록 신호를 리드 클록으로 사용할 때, 발생되는 문제점을 해결하기 위한 방안을 제시한다.

먼저, 상기 스프레드 스펙트럼 기술에 대해 도 1a와 도 1b 및 도 2를 참조하여 간략히 언급하고, 상기 스프레드 스펙트럼 기술이 적용된 본 발명의 타이밍 컨트롤러에 대해 상세히 설명하기로 한다.

도 1a 및 도 1b는 스프레드 스펙트럼 기술에 의해 외부 클록 신호의 주파수가 변조될 때, 상기 외부 클록 신호의 변조 전후의 주파수 스펙트럼을 나타내는 그래프이다.

도 1a 및 도 1b를 참조하면, 본 발명의 타이밍 컨트롤러는 외부로부터 입력되는 외부 클록 신호의 EMI를 차단하기 위해 스프레드 스펙트럼(Spread spectrum) 기술을 적용된 클록 생성기를 내장한다.

상기 스프레드 스펙트럼(Spread spectrum) 기술은 외부로부터 입력되는 외부 클록 신호의 주파수를 주기적으로 변조시키는 기술이다. 상기 스프레드 스펙트럼(Spread spectrum) 기술에 의해 도 1a에 도시된 바와 같은 주파수 스펙트럼을 갖는 외부 클록 신호의 주파수가 변조되면, 상기 변조된 외부 클록 신호의 주파수 대역은 도 1b에 도시된 바와 같이 주파수축 상으로 넓게 퍼지게 된다. 이러한 주파수 변조 과정에서 외부 클록 신호의 최대 전력(Amplitude)이 도 1b에 도시된 바와 같이 감소한다. 통상 EMI는 주파수의 최대 전력에 집중적으로 분포한다. 주파수의 최대 전력이 낮아지면, 주파수의 최대 전력에 분포하는 EMI의 레벨도 낮아지게 된다.

한편, 상기 스프레드 스펙트럼 기술은 센터 스프레딩(Center Spreading) 방식과 다운 스프레딩 방식(Down Spreading)을 포함한다. 상기 센터 스프레딩 방식은 중심 주파수를 중심으로 위아래로 같은 크기만큼 주파수를 변조하는 방식이다. 상기 다운 스프레딩 방식은 상기 중심 주파수보다 낮은 주파수를 중심으로 주파수를 변조하는 방식이다. 일 예로, 본 발명에서는 상기 센터 스프레딩 방식이 적용된다. 이하, 상기 센터 스프레딩 방식에서 언급되는 중요 파라미터 중 주파수 변조율(Modulation Rate: MR, 이하 '변조율'이라 지칭한다)과 변조 주기(Modulation Period: MP)에 대해 간략히 설명한다.

도 2는 스프레드 스펙트럼(Spread Spectrum) 기술 중 센터 스프레딩(Center Spreading) 방식에서, 삼각 변조 형태(Triangular Modulation Profile)의 주파수 변조(Frequency Modulation)를 설명하기 위한 도면이다. 센터 스프레딩(Center Spreading) 방식의 스프레드 스펙트럼(Spread Spectrum)에서 사용되는 변조 형태(Modulation Profile)에는 삼각 변조 형태(Triangular Modulation Profile), 사인 파형(Sinusoidal), 허쉬-키스법(Hershey-Kiss) 등이 있으나, 여기서는 삼각 변조 형태(Triangular Modulation Profile)를 예로 들어 상기 변조율(MR)과 상기 변조 주기(MP)를 설명하기로 한다.

도 2를 참조하면, 상기 변조율(MR)은 변조된 외부 클록 신호의 중심 주파수 (즉, 변조되기 전의 상기 외부 클록 신호의 주파수)에 대한 상기 최대 변조 주파수의 변동율 또는 변조된 외부 클록 신호의 중심 주파수에 대한 상기 최저 변조 주파수의 변동율을 의미한다. 이때, 상기 변조율은 퍼센트(%)의 단위를 사용한다. 예컨대, 상기 중심 주파수가 100㎐이고, 상기 최대 변조 주파수가 105㎐이고, 상기 최소 변조 주파수가 95㎐이면, 상기 변조율(MR)은 ±5%가 된다. 결과적으로, 상기 변조율(MR)은 상기 변조 클록 신호의 주파수와 상기 외부 클록신호의 주파수 간의 차와 상기 외부 클록 신호의 주파수의 비율을 의미한다.

상기 변조 주기(MP)는 변조된 외부 클록 신호의 주파수 변동 주기를 의미한다. 변조 주파수(Modulation Frequency)는 상기 변조 주기의 역수이다. 따라서, 상기 최대 변조 주파수는 최대 변조 주기의 역수이고, 상기 최소 변조 주파수는 최소 변조 주기의 역수이다.

도 3은 본 발명의 일 실시예에 따른 타이밍 컨트롤러의 내부 블록도이다.

도 3을 참조하면, 본 발명의 일실시예에 따른 타이밍 컨트롤러(100)는 LVDS(Low Voltage Differential Signal)-수신부(110), 클록 생성기(120), 메모리(130), 내부 데이터 인에이블 신호 생성기(150)를 포함한다. 또한, 상기 타이밍 컨트롤러(100)는 제 2 먹스(140), 제어신호 생성기(160) 및 RSDS-송신부(180)를 더 포함한다.

상기 LVDS-수신부(100)는 외부 시스템(미도시)으로부터 LVDS 방식으로 각각 전송되는 영상 데이터(LVDS-DATA), LVDS-클록 신호(LVDS-ICLK) 및 외부 데이터 인에이블 신호(LVDS-DEX)를 입력받는다. 상기 LVDS-수신부(110)는 상기 영상 데이 터(LVDS-DATA)를 TTL(Transistor To Transistor Logic) 레벨의 픽셀 데이터(P-DATA)로 변환하여 출력하고, 상기 LVDS-외부 클록 신호(LVDS-ICLK)를 TTL레벨의 외부 클록 신호(ICLK)로 변환하여 출력하고, 상기 외부 데이터 인에이블 신호(LVDS-DEX)를 TTL 레벨의 외부 데이터 인에이블 신호(DEX)로 변환하여 출력한다. 상기 LVDS-수신부(110)는 LVDS 방식에 따라 상기 외부 시스템의 LVDS-송신부(미도시)로부터 저전압으로 전송되는 각종 신호를 TTL레벨의 신호로 변환하여 출력하는 인터페이스이다. 따라서, 상기 타이밍 컨트롤러(100)는 상기 LVDS-수신부(110)를 통해 상기 외부 시스템(미도시)과 물리적 및 전기적으로 연결된다. 한편, 상기 외부 클록 신호(ICLK)는 1 수평 주기 시간(1 horizontal period: '1H')에 대응하는 복수의 클록 신호로 이루어진다. 예컨대, 본 발명의 타이밍 컨트롤러(100)가 1680의 수평 해상도(Horizontal Resolution, 가로 픽셀의 개수)와 1050의 수직 해상도(Vertical Resolution, 세로 픽셀의 개수)를 갖는 1680×1050 해상도의 표시 패널(도 1에서는 미도시)을 구동하는 경우, 상기 외부 클록 신호(ICLK)는 상기 1H 시간내에서 1680개의 클록 수로 이루어진다. 하나의 클록 신호는 1 수평 라인에 포함된 하나의 화소에 대응하는 픽셀 데이터(P-DATA)를 처리한다. 따라서, 1680×1050의 해상도(resolution)의 경우, 1680개의 클록은 상기 1H 시간동안 1680개의 화소에 대응하는 픽셀 데이터(P-DATA)들을 처리한다.

상기 클록 생성기(120)는 상기 스프레드 스펙트럼 기술을 이용하여 상기 외부 클록 신호(ICLK)를 변조 클록 신호(SSCLK)로 변환하여 출력한다. 또한, 상기 클록 생성기(120)는 상기 변조 클록 신호(SSCLK)의 변조율(MR)에 근거하여 상기 변조 클록 신호(SSCLK)의 지연 시간을 조절하여 출력한다. 여기서, 상기 지연된 변조 클록 신호(D-SSCLK)의 지연 시간은 상기 외부 클록 신호(ICLK)의 시작 시점과 상기 변조 클록 신호(SSCLK)의 시작 시점 간의 시간차이를 의미한다. 이하, 도면을 참조하여 상기 클록 생성기에 대해 구체적으로 설명하기로 한다.

도 4는 도 3에 도시된 클록 생성기의 구성을 보여주기 위한 도면이다.

도 4를 참조하면, 상기 스프레드 스펙트럼 기술이 적용된 상기 클록 생성기(120)는 스프레드 스펙트럼 클록 생성기(Spread Spectrum Clock Generator, 122), 지연 시간 산출부(124), 클록 지연 회로(126) 및 제 1 먹스(128)를 포함한다.

상기 스프레드 스펙트럼 클록 생성기(122)은 외부 시스템으로부터 입력되는 기설정된 변조율(MR)에 근거하여 상기 외부 클록 신호(ICLK)를 최대 변조 주파수와 최소 변조 주파수 사이에서 주기적으로 변동하는 변조 클록 신호(SSCLK)로 변환한다.

상기 스프레드 스펙트럼 클록 생성기(122)는 입력되는 클록 신호의 주파수를 변조하는 일종의 주파수 변조(Frequency Modulation) 장치로서, 클록 신호의 EMI를 저감하기 위해 최근 널리 사용되는 클록 생성기이다. 따라서 이에 대한 구체적인 설명은 생략하기로 한다.

상기 지연 시간 산출부(124)는 상기 외부 클록 신호(ICLK), 상기 변조 클록 신호(SSCLK) 및 상기 변조 클록 신호(SSCLK)의 지연 시간을 산출하기 위하여 복수의 파라미터값(P)을 입력받는다. 상기 파라미터값들(P)은 변조율(MR), 수평 해상 도(Horizontal resolution) 및 상기 외부 데이터 인에이블 신호(DEX)의 블랭크 구간값(BT)을 포함한다.

상기 지연 시간 산출부(124)는 상기 입력된 파라미터값들(P)을 이용하여 본 발명에서 제안하는 연산 과정을 통해 상기 변조 클록 신호(SSCLK)의 지연 시간을 산출한다. 상기 산출된 지연 시간은 최소 지연 시간 및 최대 지연 시간을 포함한다. 상기 지연 시간 산출부(124)는 상기 산출된 최소 지연 시간으로부터 상기 산출된 최대 지연 시간 내에서 특정 지연 시간을 선택하고, 선택된 지연 시간을 카운팅 신호(DCNT)로서 출력한다. 이때, 상기 선택된 지연 시간은 시스템 설계자에 의해 선택된다. 상기 출력된 카운팅 신호(DCNT)는 상기 클록 지연 회로(126)로 제공된다.

상기 클록 지연 회로(126)는 상기 카운팅 신호(DCNT)에 근거하여 상기 스프레드 스펙트럼 클록 생성기(122)로부터의 변조 클록 신호(SSCLK)를 상기 선택된 지연 시간만큼 지연시켜 출력한다. 상기 지연된 변조 클록 신호(D-SSCLK)는 상기 제 1 먹스(128)로 출력된다.

상기 제 1 먹스(124)는 선택 신호(SE)에 응답하여 상기 지연된 변조 클록 신호(D-SSCLK)를 선택하여 출력한다. 일례로, 상기 선택 신호(SE)가 활성화되면, 상기 제 1 먹스(124)는 상기 지연된 변조 클록 신호(D-SSCLK)를 선택하여 출력하고, 상기 선택 신호(SE)가 비활성화되면, 상기 제 1 먹스(124)는 상기 외부 클록 신호(ICLK)를 선택하여 출력한다. 상기 제 1 먹스(124)로부터 출력된 상기 지연된 변조 클록 신호(D-SSCLK)는 상기 메모리(130) 및 상기 내부 데이터 인에이블 신호 생 성기(150)로 각각 제공된다.

전술한 바와 같이, 본 발명에서는 스프레드 스펙트럼 기술이 적용된 상기 클록 생성기(120)가 본 발명의 타이밍 컨트롤러(100)의 내부에 구비된 모든 회로블록들(도 1에 도시되지 않은 모든 회로블록을 포함)의 맨 앞단 즉, LVDS-수신부(110)의 바로 뒷단에 설계된다. 이러한 설계방식에 의해 클록에 의해 동작하는 전체 회로블록들은 지연된 변조 클록 신호(D-SSCLK)에 의해 동작된다. 따라서 외부 클록 신호(ICLK)에 의한 EMI에 의해 일어나는 회로 블록들의 오동작이 방지된다.

다시 도 3을 참조하면, 상기 메모리(130)는 상기 LVDS-수신부(110)로부터 제공되는 상기 픽셀 데이터(P-DATA)와 상기 외부 클록 신호(ICLK)를 입력받는다. 또한, 상기 메모리(130)는 상기 클록 생성기(120)로부터 지연된 변조 클록 신호(D-SSCLK)를 입력받는다. 상기 메모리(130)는 상기 외부 클록 신호(ICLK)를 이용하여 상기 픽셀 데이터(P-DATA)를 기입하고, 상기 지연된 변조 클록 신호(D-SSCLK)를 이용하여 상기 픽셀 데이터(P-DATA)를 독출한다. 즉, 상기 외부 클록 신호(ICLK)는 라이트 클록(write clock)으로 사용되고, 상기 지연된 변조 클록 신호(D-SSCLK)는 리드 클록(read clock)으로 사용된다.

한편, 상기 변조 클록 신호(SSCLK)는 최대 변조 주파수와 최소 변조 주파수 사이에서 주기적으로 주파수가 변동되는 클록이다. 따라서, 상기 리드 클록으로 사용되는 상기 변조 클록 신호(D-SSCLK)의 주파수가 상기 외부 클록 신호(ICLK)의 주파수보다 높으면, 독출 동작이 기입 동작보다 먼저 수행되는 오류가 발생할 수 있다. 따라서, 상기 변조 클록 신호(SSCLK)와 상기 외부 클록 신호(ICLK) 간에는 최 소 지연 시간이 요구된다.

또한, 상기 변조 클록 신호(SSCLK)의 주파수가 상기 외부 클록 신호(ICLK)의 주파수보다 낮으면, 독출 동작이 완료되기 전에 다음 픽셀 데이터(P-DATA)의 기입 동작이 수행되는 오류가 발생할 수 있다. 따라서, 상기 변조 클록 신호(SSCLK)와 상기 외부 클록 신호(ICLK) 간에는 최대 지연 시간이 요구된다.

결과적으로, 상기 변조 클록 신호(SSCLK)는 상기 최소 지연 시간과 상기 최대 지연 시간 사이의 지연 시간을 가져야 한다. 이러한 지연 시간은 도 4를 참조하여 앞서 기술한 지연 시간 산출부(124)에서 산출된다. 이 산출과정에 대한 설명은 후술하기로 한다.

계속해서, 상기 제 2 먹스(140)는 상기 선택 신호(SE)에 응답하여 상기 메모리(140)로부터 출력되는 픽셀 데이터(P-DATA)를 선택하여 출력한다. 일례로, 상기 선택 신호(SE)가 활성화되면, 상기 픽셀 데이터(P-DATA)를 선택하여 출력하고, 상기 선택 신호(SE)가 비활성화되면, 상기 픽셀 데이터(P'-DATA)를 선택하여 출력한다. 상기 제 2 먹스(140)로부터 선택되어 출력되는 픽셀 데이터(P-DATA')는 상기 RSDS-송신부(180)로 출력된다.

상기 내부 데이터 인에이블 신호 생성기(150)는 상기 지연된 변조 클록 신호(D-SSCLK)에 응답하여 상기 외부 데이터 인에이블 신호(DEX)를 내부 데이터 인에이블 신호(DEI)로 변환하여 출력한다.

상기 외부 데이터 인에이블 신호(DEX)는 표시 패널(도 3에는 미도시)의 1 수평 라인에 제공되는 영상 데이터(LVDS-DATA)를 확정하는 유효 구간과 상기 영상 데 이터(LVDS-DATA)를 표시하지 않는 블랭크 구간으로 이루어진다.

도 5는 도 3에 도시된 내부 데이터 인에이블 신호 생성기의 구성을 나타내는 블록도이다.

도 5를 참조하면, 상기 내부 데이터 인에이블 신호 생성기(150)는 카운터 제어 회로(152) 및 제 3 먹스(154)를 포함한다.

상기 카운트 제어 회로(152)는 상기 클록 생성기(120)로부터의 상기 지연된 변조 클록 신호(D-SSCLK)의 클록수를 카운팅한다. 상기 카운트 제어 회로(152)는 카운팅된 결과에 따라서 상기 픽셀 데이터(P'-DATA)의 유효 구간을 정의하는 하이 구간과 상기 픽셀 데이터(P'-DATA)의 무효 구간을 정의하는 로우 구간으로 이루어진 내부 데이터 인에이블 신호(DEI)를 생성한다.

상기 제 3 먹스(154)는 상기 선택 신호(SE)에 응답하여 상기 내부 데이터 인에이블 신호(DEI)와 상기 외부 데이터 인에이블 신호(DEX) 중 어느 하나의 신호를 선택하여 출력한다. 일례로 상기 선택 신호(SE)가 활성화되면, 상기 제 3 먹스(154)는 상기 내부 데이터 인에이블 신호(DEI)를 선택하여 출력한다. 상기 내부 데이터 인에이블 신호(DEI)는 상기 제어 신호 생성기(160)로 출력된다.

다시 도 3을 참조하면, 상기 제어 신호 생성기(160)는 상기 내부 데이터 인에이블 신호(DEI)에 응답하여 상기 픽셀 데이터(P'-DATA)의 출력 타이밍을 조절하는 제 1 제어 신호(CS1)와 제 2 제어 신호(CS2)를 생성하여 출력한다.

상기 RSDS-송신부(180)는 상기 픽셀 데이터(P'-DATA) 및 상기 제 1 및 제 2 제어 신호(CS1, CS2)를 입력받아서 영상을 표시하는 패널 모듈로 전송한다.

이하, 상기 변조 클록 신호(SSCLK)의 지연 시간을 산출하는 과정에 대해 설명하기로 한다.

도 6a는 상기 변조 클록 신호(SSCLK)의 최소 지연 시간을 산출하는 과정을 설명하기 위한 도면이고, 도 6b는 변조 클록 신호(SSCLK)의 최대 지연 시간을 산출하는 과정을 설명하기 위한 도면이다. 도 6a은 변조 클록 신호(SSCLK)의 주파수가 최대 변조 주파수인 경우를 가정한 도면이다. 도 6b는 변조 클록 신호(SSCLK)의 주파수가 최소 변조 주파수인 경우를 가정한 도면이다.

먼저, 변조 클록 신호(SSCLK)의 최소 지연 시간(DT1)을 산출하는 과정을 설명하기로 한다.

도 6a를 참조하면, 상기 변조 클록 신호(SSCLK)의 주파수가 최대 변조 주파수인 경우, 외부 클록 신호(ICLK)의 모든 클록 수(H)와 한 클록(1clk)에 대응하는 시간을 합한 총 클록 수에 대응하는 시간이 최소 지연 시간(DT1)과 변조 클록 신호(SSCLK)의 모든 클록 수(H)에 대응하는 시간을 더한 시간보다 작거나 같아야 한다. 상기와 같은 조건은 아래의 부등식으로 표현될 수 있다.

[부등식 1]

(1/F)×H+(1/F) ≤ (1/F)×DT1+(1/F)×(1/(1+MR))×H

여기서, 상기 F는 외부 클록 신호(ICLK)의 주파수이고, 상기 H는 수평 해상도이고, 상기 MR은 상기 변조 클록 신호(SSCLK)의 중심 주파수(또는 외부 클록 신호의 주파수) 대한 최대 변조 주파수의 변동율을 의미한다. 즉, 최대 변조율을 의미한다.

상기 부등식 1을 참조하면, 외부 클록 신호(ICLK)의 모든 클록 수(H)에 대응하는 시간은 (1/F)×H로 표현되고, 상기 한 클록(1clk)에 대응하는 시간은 1/F로 표현되고, 상기 변조 클록 신호(SSCLK)의 모든 클록 수(H)에 대응하는 시간은 (1/F)×H×(1/(1+MR))로 표현된다. 상기 최소 지연 시간(DT1)은 외부 클록 신호(ICLK)의 시작시점과 상기 변조 클록 신호(SSCLK)의 시작시점 간의 차이에 해당하는 상기 외부 클록 신호(ICLK)의 클록수에 대응한다. 따라서, 상기 최소 지연 시간(DT1)은 상기 대응하는 외부 클록 신호(ICLK)의 클록수와 1/F의 곱의 형태로 표현된다.

상기 부등식 1의 좌변과 우변을 정리하면, 아래의 부등식 2로 표현된다.

[부등식 2]

DT1 ≥ (MR/(1+MR))×H+1이고,

따라서, 상기 변조 클록 신호(SSCLK)의 최소 지연 시간(DT1)은 적어도 상기 (MR/(1+MR))×H+1 이상의 클록으로 설정되어야 한다.

이하, 변조 클록 신호(SSCLK)의 최대 지연 시간(DT2)을 산출하는 과정을 설명하기로 한다.

도 6b를 참조하면, 상기 변조 클록 신호(SSCLK)의 주파수가 최저 변조 주파수인 경우, 픽셀 데이터(P'-DATA)를 기입하는 외부 클록 신호(ICLK)의 총 클록수(H), 한 클록(1clk) 및 블랭크 구간(BT)에 대응하는 클록 수를 합한 총 클록수에 대응하는 시간이 상기 최대 지연 시간(DT2)과 상기 변조 클록 신호(SSCLK)의 모든 클록 수에 대응하는 시간을 합한 시간보다 크거나 같아야 한다.

상기와 같은 조건은 아래와 같은 부등식으로 표현된다.

[부등식 3]

(1/F)×H+(1/F)+(1/F)×BT ≥ (1/F)×DT2+(1/F)×1/(1+MR)×H,

여기서. 상기 H는 수평 해상도(또는 외부 클록 신호의 총 클록수)이고, 상기 MR은 상기 변조 클록 신호(SSCLK)의 중심 주파수(또는 외부 클록 신호의 주파수) 대한 상기 최소 변조 주파수의 변조율을 의미한다. BT는 외부 데이터 인에이블 신호(DEX)의 블랭크 구간(BT)에 대응하는 외부 클록 신호(ICLK)의 클록 수이다.

상기 부등식 3의 좌변과 우변을 정리하면, 아래의 부등식 4와 같다.

[부등식 4]

DT2 ≤ BT+1+(MR/(1+MR))×H,

따라서, 상기 변조 클록 신호(SSCLK)의 최대 지연 시간(DT2)은 BT+1+{MR/(1+MR)}×H 이하의 값으로 설정되어야 한다.

XGA급 해상도(1024×768)에서 MR = ±3%인 경우, 상기 부등식 2에 의해 상기 변조 클록 신호(SSCLK)의 최소 지연 시간(DT1)은 (0.03/(1+0.03))×1024+1이다. 즉, 상기 변조 클록 신호(SSCLK)의 최소 지연 시간(DT1)은 약 30.82 clk 이다. 부등식 4에 의해 상기 변조 클록 신호의 최대 지연 시간(DT2)은 BT+1-{0.03/(1-0.03)}×1024이다. 즉, 상기 변조 클록 신호(SSCLK)의 최대 지연 시간(DT2)은 BT-30.67clk이다. 최대 지연 시간(DT2)은 최소 지연 시간(DT1)보다 크므로, 30.82 clk≤BT-30.67clk의 부등식이 성립된다. 따라서, BT는 적어도 62clk으로 설정되어야 한다.

이와 같이, 상기 변조 클록 신호(SSCLK)의 최소 지연 시간 및 최대 지연 시간(DT1, DT2)에 가장 큰 영향을 미치는 파라미터(P)는 주파수(F)가 아니라 변조율(MR)임을 알 수 있다. 즉, 상기 최소 지연 시간 및 상기 최대 지연 시간은 상기 변조율(MR)에 비례한다.

이하, 본 발명의 일실시예에 따른 타이밍 컨트롤러(100)를 이용하여 픽셀 데이터(P-DATA)를 처리하는 방법을 설명하기로 한다.

먼저, 외부장치로부터 픽셀 데이터(P-DATA) 및 외부 클록 신호(ICLK)를 입력받는다. 입력된 외부 클록 신호(ICLK)를 이용하여 변조 클록 신호(SSCLK)를 생성하고, 생성된 변조 클록 신호(SSCLK)의 변조율(MR)에 근거하여 상기 변조 클록 신호(SSCLK)의 지연 시간을 조절한다. 여기서, 상기 변조율(MR)은 상기 변조 클록 신호(SSCLK)의 주파수와 상기 외부 클록 신호(ICLK)의 주파수 간의 차와 상기 외부 클록 신호(ICLK)의 주파수의 비율을 의미한다.

상기 변조 클록 신호(SSCLK)의 지연시간을 조절하는 과정을 구체적으로 설명하면, 앞서 기술한 부등식 1과 부등식 2에 의해 상기 변조 클록 신호(SSCLK)의 지연 시간은 최소 지연 시간과 최대 지연시간의 범위 내에서 설정된다. 이후, 상기 최소 지연 시간과 상기 최대 지연 시간 범위 내의 임의의 시간을 선택하고, 상기 선택된 임의의 시간만큼 상기 외부 클록 신호의 시작시점으로부터 상기 변조 클록 신호(SSCLK)를 지연시킨다.

상기 외부 클록 신호(ICLK)에 동기하여 상기 픽셀 데이터(P-DATA)가 메모리(130)에 기입되고, 상기 지연 시간이 조절된 상기 변조 클록 신호(D-SSCLK)에 동 기하여 상기 픽셀 데이터(P-DATA)가 상기 메모리(130)로부터 독출된다.

도 7은 도 2에 도시된 타이밍 컨트롤러를 구비한 표시장치의 블록도이다. 도 7에 있어서, 타이밍 콘트롤러는 도 3에 도시된 타이밍 콘트롤러와 동일한 구성 및 기능을 가지므로 동일한 참조번호를 부여하고, 각 회로 구성 및 기능의 상세한 설명은 생략한다.

도 7을 참조하면, 본 발명에 따른 표시장치(1000)는 타이밍 컨트롤러(100)와 패널모듈(900)을 포함한다. 상기 타이밍 컨트롤러(100)는 외부 데이터 인에이블 신호(DEX), 외부 클록 신호(LVDS-ICLK) 및 영상 데이터(LVDS-IDATA)를 입력받는다. 상기 타이밍 컨트롤러(100)는 도 1 내지 도 6을 참조하여 전술한 스프레드 스펙트럼 기술이 적용된 신호처리과정을 제 1 제어 신호(CS1), 제 2 제어 신호(CS2) 및 픽셀 데이터(P'-DATA)를 생성한다. 상기 생성된 제 1 및 제 2 제어 신호(CS1, CS2)와 픽셀 데이터(P'-DATA)은 상기 패널 모듈(900)로 제공된다.

상기 패널 모듈(900)은 데이터 구동부(600), 게이트 구동부(700) 및 액정표시 패널(800)을 포함한다. 상기 데이터 구동부(600)는 상기 제 1 제어 신호(CS1)에 응답하여 상기 픽셀 데이터(P'-DATA)를 아날로그 형태의 복수의 데이터 신호(DS1, ..., DSn)로 변환하여 출력한다. 상기 복수의 데이터 신호(DS1, ..., DSn)는 상기 표시 패널(800)로 제공된다. 여기서, 상기 제 1 제어 신호(CS1)는 상기 데이터 신호(DS1, ..., DSn)의 시작을 알리는 수평시작신호, 상기 데이터 신호(DS1, ..., DSn)의 극성을 반전시키는 반전 신호 및 상기 데이터 구동부(600)에 상기 데이터 신호(DS1, ..., DSn)의 출력을 지시하는 로드 신호를 포함한다.

상기 게이트 구동부(700)는 상기 제 2 제어 신호(CS2)에 응답하여 복수의 게이트 신호(GS1, ..., GSn)를 순차적으로 출력한다. 상기 출력된 복수의 게이트 신호(GS1, ..., GSn)는 상기 표시 패널(800)로 제공된다. 여기서, 상기 제 2 제어 신호(CS2)는 상기 게이트 구동부(700)에 상기 복수의 게이트 신호(GS1, ..., GSn)의 출력시작을 지시하는 스캔시작신호, 상기 복수의 게이트 신호(GS1, ..., GSn)를 상기 게이트 구동부(700)로부터 순차적으로 출력시키는 스캔클록신호 및 상기 게이트 구동부(700)의 출력을 인에이블시키는 출력인에이블신호를 포함한다.

상기 표시 패널(800)은 복수의 게이트 라인(GL1, ..., GLn), 복수의 데이터 라인(DL1, ..., DLn), 복수의 스위칭 소자(SW) 및 복수의 픽셀(PX)을 포함한다.

상기 복수의 게이트 라인(GL1, ..., GLn)은 서로 나란히 연장되고, 상기 게이트 신호(GS1, ..., GSn)를 순차적으로 입력받는다.

상기 복수의 데이터 라인(DL1, ..., DLn)은 상기 복수의 게이트 라인(GL1, ..., GLn)과 절연되도록 교차하고, 상기 데이터 신호(DS1, ..., DSn)를 입력받는다.

상기 복수의 스위칭 소자(SW)는 상기 복수의 게이트 라인(GL1, ..., GLn) 및 상기 복수의 데이터 라인(DL1, ..., DLn)과 각각 전기적으로 연결된다.

상기 복수의 픽셀(PX)DMS 상기 복수의 스위칭 소자(미도시)를 통해 상기 복수의 게이트 라인(GL1, ..., GLn) 및 상기 복수의 데이터 라인(DL1, ..., DLn)과 전기적으로 연결된다. 따라서, 각 픽셀(PX)는 데이터 신호와 게이트 신호를 제공받는다. 상기 픽셀(PX)은 상기 레드 데이터(R-DATA)에 대응하는 데이터 신호가 인가 되는 레드 픽셀(R), 상기 그린 데이터(G-DATA)에 대응하는 데이터 신호가 인가되는 그린 픽셀(G) 및 상기 블루 데이터(B-DATA)에 대응하는 데이터 신호가 인가되는 블루 픽셀(B) 중 어느 하나의 픽셀이다. 상기 레드 픽셀(R), 그린 픽셀(G) 및 블루 픽셀(B)은 해당하는 스위칭 소자(SW)의 턴온 동작에 따라서 해당 데이터 신호를 입력받고, 입력된 데이터 신호에 응답하여 해당 영상을 표시하게 된다.

도 1a 및 도 1b는 스프레드 스펙트럼 기술에 의해 외부 클록 신호의 주파수가 변조될 때, 상기 외부 클록 신호의 변조 전후의 주파수 스펙트럼을 각각 나타내는 그래프이다.

도 2는 스프레드 스펙트럼(Spread Spectrum) 기술 중 센터 스프레딩(Center Spreading) 방식에서, 삼각 변조 형태(Triangular Modulation Profile)의 주파수 변조(Frequency Modulation)를 설명하기 위한 도면이다.

도 3는 본 발명의 일실시예에 따른 타이밍 컨트롤러의 구성을 나타내는 블록도이다.

도 4는 도 3에 도시된 클록 생성기의 구성을 나타내는 블록도이다.

도 6a 및 도 6b는 변조 클록 신호의 지연 시간을 산출하는 과정을 설명하기 위한 도면들이다.

도 7은 본 발명의 일실시예에 따른 표시장치를 나타내는 블록도이다.

Claims

픽셀 데이터, 1 수평 주사 시간 동안 상기 픽셀 데이터를 처리하는 외부 클록 신호 및 상기 픽셀 데이터의 유효 구간과 상기 픽셀 데이터의 블랭크 구간을 정의하는 외부 데이터 인에이블 신호를 수신하는 수신부;

상기 수신부를 통해 상기 외부 클록 신호를 입력받고, 상기 외부 클록 신호의 주파수를 변조하여 상기 픽셀 데이터를 처리하는 변조 클록 신호를 생성하고, 상기 변조 클록 신호의 주파수 변조율에 근거하여 상기 변조 클록 신호의 지연 시간을 조절하여 출력하는 클록 생성기; 및

상기 외부 클록 신호에 동기하여 상기 픽셀 데이터를 기입하고, 상기 변조 클록 신호에 동기하여 상기 기입된 픽셀 데이터를 출력하는 메모리를 포함하고,

상기 주파수 변조율은 상기 변조 클록 신호의 주파수와 상기 외부 클록 신호의 주파수의 차와 상기 변조 클록 신호의 주파수의 비율인 것을 특징으로 하는 타이밍 컨트롤러.
제 1 항에 있어서,

상기 클록 생성기는 상기 수신부의 뒷단에 설계되는 것을 특징으로 하는 타이밍 컨트롤러.
제 2 항에 있어서,

상기 수신부는 LVDS 방식의 인터페이스인 것을 특징으로 하는 타이밍 컨트롤러.
제 1 항에 있어서,

상기 클록 생성기는,

상기 외부 클록 신호의 주파수를 주기적으로 변조시키고, 상기 주파수가 변조된 외부 클록 신호를 상기 변조 클록 신호로서 출력하는 스프레드 스펙트럼 클록 생성기(Spread Spectrum Clock Generator);

상기 변조 클록 신호 및 상기 주파수 변조율을 입력받고, 상기 주파수 변조율에 근거하여 상기 변조 클록 신호의 지연 시간을 산출하고, 산출된 결과를 카운팅 신호로서 출력하는 지연 시간 산출부; 및

상기 카운팅 신호에 응답하여 상기 변조 클록 신호를 상기 산출된 지연 시간만큼 지연된 변조 클록 신호를 출력하는 클록 지연 회로를 포함하는 것을 특징으로 하는 타이밍 컨트롤러.
제 4 항에 있어서,

상기 산출된 지연 시간은 상기 변조 클록 신호의 최대 변조 주파수에서 산출되는 최소 지연 시간과, 상기 변조 클록 신호의 최소 변조 주파수에서 산출되는 최대 지연 시간을 포함하고,

상기 클록 지연 회로는 상기 최소 지연 시간과 상기 최대 지연 시간 범위내 에서 임의의 시간을 선택하고, 상기 선택된 시간에 대응하는 카운팅 신호에 응답하여 상기 변조 클록신호를 상기 선택된 시간만큼 지연시켜 출력하는 것을 특징으로 하는 타이밍 컨트롤러.
제 5 항에 있어서,

상기 최소 지연 시간(DT1)은 아래의 부등식을 만족하고,

상기 부등식은,

DT1 ≥ (MR/(1+MR))×H+1 로 정의되고,

여기서, 상기 MR은 상기 주파수 변조율이고, 상기 H는 수평 해상도(horizontal resolution)인 것을 특징으로 하는 타이밍 컨트롤러.
제 6 항에 있어서,

상기 최대 지연 시간(DT2)은 아래의 부등식을 만족하고,

상기 부등식은,

DT2 ≤ BT+1+(MR/(1+MR))×H 이고,

여기서, 상기 MR은 상기 주파수 변조율이고, BT는 상기 외부 데이터 인에이블 신호의 블랭크 구간 대응하는 상기 외부 클록 신호의 클록 수, 상기 H는 수평 해상도(horizontal resolution)인 것을 특징으로 하는 타이밍 컨트롤러.
제 1 항에 있어서,

상기 변조 클록 신호에 응답하여 상기 외부 데이터 인에이블 신호를 내부 데이터 인에이블 신호로 변환하여 출력하는 내부 데이터 인에이블 신호 생성기 및

상기 내부 데이터 인에이블 신호에 응답하여 상기 픽셀 데이터의 출력 타이밍을 제어하는 복수의 제어 신호를 생성하는 제어 신호 생성기를 더 포함하는 것을 특징으로 하는 타이밍 컨트롤러.
픽셀 데이터를 입력받아서 출력하는 타이밍 컨트롤러; 및

상기 픽셀 데이터에 응답하여 영상을 표시하는 표시 패널과, 상기 표시패널의 구동을 제어하는 구동부를 갖는 패널 모듈을 포함하고,

상기 타이밍 컨트롤러는,

픽셀 데이터, 1 수평 주사 시간 동안 상기 픽셀 데이터를 처리하는 외부 클록 신호 및 상기 픽셀 데이터의 유효 구간과 상기 픽셀 데이터의 블랭크 구간을 정의하는 외부 데이터 인에이블 신호를 수신하는 수신부;

상기 수신부를 통해 상기 외부 클록 신호를 입력받고, 상기 외부 클록 신호의 주파수를 변조하여 상기 픽셀 데이터를 처리하는 변조 클록 신호를 생성하고, 상기 변조 클록 신호의 주파수 변조율에 근거하여 상기 변조 클록 신호의 지연 시간을 조절하여 생성하는 클록 생성기; 및

상기 외부 클록 신호에 동기하여 상기 픽셀 데이터를 기입하고, 상기 변조 클록 신호에 동기하여 상기 기입된 픽셀 데이터를 출력하는 메모리를 포함하고,

상기 주파수 변조율은 상기 변조 클록 신호의 주파수와 상기 외부 클록 신호 의 주파수의 차와 상기 변조 클록 신호의 주파수의 비율인 것을 특징으로 하는 표시 장치.
제 9 항에 있어서,

상기 클록 생성기는 상기 수신부의 뒷단에 설계되는 것을 특징으로 하는 표시 장치.
제 9 항에 있어서,

상기 클록 생성기는,

상기 외부 클록 신호의 주파수를 주기적으로 변조시키고, 상기 주파수가 변조된 외부 클록 신호를 상기 변조 클록 신호로서 출력하는 스프레드 스펙트럼 클록 생성기(Spread Spectrum Clock Generator);

상기 변조 클록 신호 및 상기 주파수 변조율을 입력받고, 상기 주파수 변조율에 근거하여 상기 변조 클록 신호의 지연 시간을 산출하고, 산출된 결과를 카운팅 신호로서 출력하는 지연 시간 산출부; 및

상기 카운팅 신호에 응답하여 상기 변조 클록 신호를 상기 산출된 지연 시간만큼 지연된 변조 클록 신호를 출력하는 클록 지연 회로를 포함하는 것을 특징으로 하는 표시 장치.
제 9 항에 있어서,

상기 표시 패널은,

복수의 게이트 라인;

상기 복수의 게이트 라인과 교차하는 복수의 데이터 라인;

상기 복수의 게이트 라인 및 상기 복수의 데이터 라인과 각각 전기적으로 연결되는 복수의 스위칭 소자; 및

상기 복수의 스위칭 소자를 통해 상기 복수의 게이트 라인 및 상기 복수의 데이터 라인과 전기적으로 연결되는 픽셀을 포함하는 것을 특징으로 하는 표시 장치.
제 12 항에 있어서,

상기 변조 클록 신호에 응답하여 상기 외부 데이터 인에이블 신호를 내부 데이터 인에이블 신호로 변환하여 출력하는 내부 데이터 인에이블 신호 생성기 및

상기 내부 데이터 인에이블 신호에 응답하여 상기 픽셀 데이터의 출력 타이밍을 제어하는 복수의 제어 신호를 생성하는 제어 신호 생성기를 더 포함하는 것을 특징으로 하는 표시 장치.
제 13 항에 있어서,

상기 복수의 제어 신호는 제 1 및 제 2 제어 신호를 포함하고,

상기 구동부는,

상기 제 1 제어 신호에 응답하여 영상 데이터를 아날로그 형태의 데이터 신호로 변환하고, 상기 데이터 신호를 상기 복수의 데이터 라인으로 인가하는 데이터 구동부; 및

상기 제 2 제어 신호에 응답하여 상기 데이터 신호를 해당하는 상기 픽셀로 전달하기 위해 상기 스위칭 소자를 제어하는 게이트 신호를 상기 복수의 게이트 라인으로 인가하는 게이트 구동부를 포함하는 것을 특징으로 하는 표시 장치.
제 14 항에 있어서,

상기 제 1 제어 신호는 상기 영상 데이터의 시작을 알리는 수평시작신호, 상기 데이터 신호의 극성을 반전시키는 반전 신호 및 상기 복수의 데이터 라인으로 상기 데이터 신호의 출력을 지시하는 로드 신호를 포함하고,

상기 제 2 제어 신호는 상기 복수의 게이트 라인으로 상기 게이트 신호의 출력시작을 지시하는 스캔시작신호, 상기 게이트 신호를 상기 복수의 게이트 라인으로 순차적으로 출력시키는 스캔클록신호 및 상기 게이트 구동부의 출력을 인에이블 시키는 출력 인에이블 신호를 포함하는 것을 특징으로 하는 표시 장치.
픽셀 데이터, 외부 클록 신호 및 외부 데이터 인에이블 신호를 입력받는 단계;

상기 외부 클록 신호의 주파수를 변조하여 상기 픽셀 데이터를 처리하는 변조 클록 신호를 생성하고, 상기 변조 클록 신호의 주파수 변조율에 근거하여 상기 변조 클록 신호의 지연 시간을 조절하는 단계;

상기 외부 클록 신호에 동기하여 상기 픽셀 데이터가 메모리에 기입되는 단계;

상기 지연 시간이 조절된 상기 변조 클록 신호에 동기하여 상기 픽셀 데이터가 상기 메모리로부터 독출되는 단계를 포함하고,

상기 주파수 변조율은 상기 변조 클록 신호의 주파수와 상기 외부 클록 신호의 주파수의 차와 상기 외부 클록 신호의 주파수의 비율인 것을 특징으로 하는 타이밍 컨트롤러의 데이터 처리방법.
제 16 항에 있어서,

상기 변조 클록 신호의 지연 시간을 조절하는 단계는,

상기 변조 클록 신호의 최소 지연 시간을 산출하는 단계;

상기 변조 클록 신호의 최대 지연 시간을 산출하는 단계; 및

상기 최소 지연 시간과 상기 최대 지연 시간 범위 내의 임의의 시간을 선택하고, 상기 선택된 임의의 시간만큼 상기 변조 클록 신호를 지연시켜 출력하는 단계를 포함하는 것을 특징으로 하는 타이밍 컨트롤러의 데이터 처리방법.
제 17항에 있어서,

상기 최소 지연 시간(DT1)은 아래의 부등식을 만족하고,

상기 부등식은,

DT1 ≥ (MR/(1+MR))×H+1 로 정의되고,

여기서, 상기 MR은 상기 주파수 변조율이고, 상기 H는 수평 해상 도(horizontal resolution)인 것을 특징으로 하는 타이밍 컨트롤러의 데이터 처리방법.
제 18항에 있어서,

상기 최대 지연 시간(DT2)은 아래의 부등식을 만족하고,

상기 부등식은,

DT2 ≤ BT+1+(MR/(1+MR))×H 이고,

여기서, 상기 MR은 상기 주파수 변조율이고, BT는 상기 외부 데이터 인에이블 신호의 블랭크 구간 대응하는 상기 외부 클록 신호의 클록 수, 상기 H는 수평 해상도(horizontal resolution)인 것을 특징으로 하는 타이밍 컨트롤러의 데이터 처리방법.