KR101472063B1

KR101472063B1 - 표시 패널을 구동하기 위한 데이터 생성 방법과, 이를수행하기 위한 데이터 구동회로 및 이 데이터 구동회로를포함하는 표시 장치

Info

Publication number: KR101472063B1
Application number: KR1020080032922A
Authority: KR
Inventors: 전봉주; 박봉임; 문회식; 정재원; 최용준
Original assignee: 삼성디스플레이 주식회사
Priority date: 2008-04-10
Filing date: 2008-04-10
Publication date: 2014-12-15
Anticipated expiration: 2028-04-10
Also published as: KR20090107578A; US8963965B2; US20090256865A1

Abstract

표시 패널을 구동하기 위한 데이터 생성 방법은 N 비트(N은 자연수)의 데이터를 수신한다. N 비트의 데이터에 대응하여 제1 감마 곡선이 적용된 N+k(k는 자연수) 비트의 제1 보상 데이터를 생성한다. N 비트의 데이터에 대응하여 제2 감마 곡선이 적용된 N+k 비트의 제2 보상 데이터를 생성한다. 제1 및 제2 보상 데이터를 선택적으로 스위칭 한 후, 선택된 제1 또는 제2 보상 데이터를 아날로그의 데이터 신호로 변환하여 출력한다. 다중 도메인 구현을 위한 서브 화소들에 서로 다른 보상 데이터를 적용함으로써 표시 품질을 향상시킬 수 있다.

감마 곡선, 다중 도메인, 보상 데이터, 색좌표

Description

표시 패널을 구동하기 위한 데이터 생성 방법과, 이를 수행하기 위한 데이터 구동회로 및 이 데이터 구동회로를 포함하는 표시 장치{METHOD OF GENERATING DATA FOR DRIVING A DISPLAY PANEL, DATA DRIVING CIRCUIT FOR PERFORMING THE METHODE AND DISPLAY APPARATUS HAVING THE DATA DRIVING CIRCUIT}

본 발명은 영상을 표시하는 표시 장치에 사용되는 표시 패널을 구동하기 위한 데이터 생성 방법과, 이를 수행하기 위한 구동 회로 및 이 데이터 구동 회로를 포함하는 표시 장치에 관한 것입니다.

일반적으로 액정표시장치(Liquid Crystal Display, LCD)는 두 개의 기판간에 개재된 액정층에 전압을 인가하여 광의 투과율을 제어함으로써 화상을 표시한다.

상기 액정표시장치는 상기 액정층의 액정분자에 의해 차폐되지 않은 방향으로만 광이 투과되어 영상을 구현하기 때문에, 다른 표시장치들에 비해 상대적으로 시야각이 좁다. 이에 따라 광시야각을 실현하기 위하여 수직 배향(Vertically Aligned, VA) 모드의 액정표시장치가 개발되었다.

상기 VA 모드의 액정표시장치는 서로 수직 배향 처리된 2개의 기판들 간에 밀봉된 네거티브 타입의 유전율 이방성(Negative type dielectric constant anisotropy)을 갖는 액정층을 포함한다. 상기 액정층의 액정분자는 수직(homeotropic) 배향의 성질을 갖는다. 동작시, 두 기판들 사이에 전압이 인가되지 않으면 기판 표면에 대하여 대략 수직 방향으로 액정층이 정렬되어 블랙(black)을 표시하고, 소정의 전압이 인가되면 상기 기판 표면에 대략 수평 방향으로 액정층이 정렬되어 화이트(white)를 표시하며, 상기 화이트 표시를 위한 전압보다 작은 전압이 인가되면 상기 기판 표면에 대하여 경사지도록 액정층이 배향되어 그레이(gray)를 표시한다.

이러한 액정표시장치는 시야각이 좁은 단점을 가진다. 이를 해결하기 위해 PVA(Patterned Vertically Alignment) 모드의 액정표시장치가 채용되고 있다. 상기 PVA 모드의 액정표시장치는 다중-도메인을 정의하기 위해 패턴된 공통 전극을 갖는 컬러필터 기판과 패턴된 서브 화소전극들을 갖는 어레이 기판을 포함한다. 상기 PVA 모드 중 상기 서브 화소전극들에 서로 다른 화소 전압들을 인가하는 슈퍼-PVA(SPVA) 모드가 개발되었다.

한편, 상기 액정표시장치는 화질 개선을 위한 정확한 색 획득(Accurate Color Capture : 이하, ACC라 칭함.) 기술을 사용하고 있다. 상기 ACC 기술은 데이터와 1:1 맵핑된 색 보상 데이터가 저장된 룩업 테이블(Look Up Table)을 이용하여 화질을 개선하는 방식이다.

상기 슈퍼-PVA 모드의 액정표시장치에 상기 ACC 기술을 적용하는 경우, 측면에서 노란색으로 시인되는 옐로위시(yellowish) 현상이 발생하는 문제점이 있다.

이에 본 발명의 기술적 과제는 이러한 점에 착안한 것으로, 본 발명의 목적은 표시 품질 향상을 위한 표시 패널의 데이터 생성 방법을 제공하는 것이다.

본 발명의 다른 목적은 상기 데이터 생성 방법을 수행하기 위한 데이터 구동회로를 제공하는 것이다.

본 발명의 또 다른 목적은 상기 데이터 구동회로를 구비한 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널을 구동하기 위한 데이터 생성 방법에서는 수신된 N 비트(N은 자연수)의 계조 데이터에 대응하는 N+k(k는 자연수) 비트의 제1 보상 데이터를 생성한다. 상기 N 비트의 계조 데이터에 대응하는 N+k 비트의 제2 보상 데이터를 생성한다. 상기 제1 및 제2 보상 데이터를 선택적으로 스위칭한다. 선택된 제1 또는 제2 보상 데이터를 아날로그의 데이터 신호로 변환하여 출력한다.

상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 데이터 구동회로는 제1 보상부, 제2 보상부 및 디지털 아날로그 변환부를 포함한다. 상기 제1 보상부는 수신된 N 비트의 계조 데이터에 대응하여 제1 감마 곡선이 적용된 N+k 비트의 제1 보상 데이터를 생성한다(N, k 는 자연수). 상기 제2 보상부는 상기 N 비트의 계조 데이터에 대응하여 제1 감마 곡선과 다른 제2 감마 곡선이 적용된 N+k 비트의 제2 보상 데이터를 생성한다. 상기 디지털 아날로그 변환부는 상기 제1 및 제2 보상 데이터를 아날로그의 데이터 신호로 각각 출력한다.

상기한 본 발명의 또 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 타이밍 제어부, 데이터 구동회로 및 게이트 구동회로를 포함한다. 상기 표시 패널은 복수의 단위 화소들을 포함하고, 각 단위 화소는 데이터 배선 및 제1 게이트 배선에 연결된 제1 서브 화소와, 상기 데이터 배선 및 제1 게이트 배선과 인접한 제2 게이트 배선에 연결된 제2 서브 화소를 포함한다. 상기 타이밍 제어부는 상기 단위 화소에 해당하는 계조 데이터를 수신한다. 상기 데이터 구동회로는 상기 제1 서브 화소에 대응하는 제1 보상 데이터를 생성하는 제1 보상부와 상기 제2 서브 화소에 대응하는 제2 보상 데이터를 생성하는 제2 보상부 및 상기 제1 및 제2 보상 데이터를 아날로그의 데이터 신호로 각각 변환하여 상기 데이터 배선에 출력하는 디지털 아날로그 변환부를 포함한다. 상기 게이트 구동회로는 상기 제1 및 제2 게이트 배선들에 게이트 신호를 각각 출력한다.

이러한 표시 패널을 구동하기 위한 데이터 생성 방법과, 이를 수행하기 위한 데이터 구동회로 및 이 데이터 구동 회로를 포함하는 표시 장치에 의하면, 다중 도메인 구현을 위한 서브 화소들에 서로 다른 색 보상 데이터를 적용함으로써 표시 품질을 향상시킬 수 있다.

이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니 라 그 중간에 또 다른 부분이 있는 경우도 포함한다.

도 1은 본 발명의 실시예에 따른 표시 장치의 블록도이다.

도 1을 참조하면, 표시 장치는 표시 패널(110), 타이밍 제어부(130), 게이트 구동회로(150) 및 데이터 구동회로(200)를 포함한다.

상기 표시 패널(110)은 슈퍼-PVA 모드로서, 복수의 단위 화소들(Pu)을 포함한다. 각 단위 화소(Pu)는 제1 서브 화소(Ps1)와 제2 서브 화소(Ps2)를 포함한다.

상기 제1 서브 화소(Ps1)는 제1 게이트 배선(GL1)과 데이터 배선(DL)에 연결된 제1 트랜지스터(TR1)와 상기 제1 트랜지스터(TR1)에 전기적으로 연결된 제1 액정 커패시터(CLC1) 및 제1 스토리지 커패시터(CST1)를 포함한다. 상기 제2 서브 화소(Ps2)는 제2 게이트 배선(GL2)과 상기 데이터 배선(DL)에 연결된 제2 트랜지스터(TR2)와 상기 제2 트랜지스터(TR2)에 전기적으로 연결된 제2 액정 커패시터(CLC2) 및 제2 스토리지 커패시터(CST2)를 포함한다.

상기 타이밍 제어부(130)는 외부로부터 제어신호(C) 및 데이터(D)를 수신한다. 상기 타이밍 제어부(130)는 수신된 상기 제어신호(C)를 이용해 상기 게이트 구동회로(150) 및 상기 데이터 구동회로(200)의 구동 타이밍을 제어하는 타이밍 제어신호들(이하, 게이트 제어신호 및 데이터 제어신호로 명칭 함)을 생성한다. 상기 타이밍 제어부(130)는 상기 게이트 제어신호(130g) 및 데이터 제어신호(130d)를 상기 게이트 및 데이터 구동회로들(150, 200)에 각각 출력한다. 상기 타이밍 제어부(130)는 외부로부터 수신된 상기 데이터(D)를 상기 데이터 구동회로(200)에 전달한다.

상기 게이트 구동회로(150)는 상기 타이밍 제어부(130)로부터 제공된 상기 게이트 제어신호(130g) 및 외부로부터 수신된 게이트 온 및 오프 전압들(Von, Voff)을 이용해 게이트 신호를 생성한다. 예를 들면, 상기 게이트 구동회로(150)는 상기 제1 트랜지스터(TR1)와 전기적으로 연결된 제1 게이트 배선(GL1)에 H/2(H : 수평 주기)의 펄스 폭을 갖는 게이트 신호를 출력하고, 이어 상기 제2 트랜지스터(TR2)와 전기적으로 연결된 제2 게이트 배선(GL2)에 H/2의 펄스 폭을 갖는 게이트 신호를 출력한다.

상기 데이터 구동회로(200)는 제1 보상부(210) 및 제2 보상부(230)를 포함한다. 상기 제1 보상부(210)는 상기 타이밍 제어부(130)로부터 제공된 상기 데이터(D)를 이용하여 제1 보상 데이터(D'1)를 생성하고, 상기 제1 보상 데이터(D'1)은 제1 감마 곡선이 적용된다. 상기 제2 보상부(230)는 상기 데이터(D)를 이용하여 제2 보상 데이터(D'2)를 생성하고, 상기 제2 보상 데이터(D'2)는 상기 제1 감마 곡선과 다른 제2 감마 곡선이 적용된다.

예를 들면, 상기 데이터 구동회로(200)는 상기 단위 화소(Pu)에 해당하는 데이터(D)를 수신한다. 상기 제1 보상부(210)는 상기 데이터(D)에 대응하는 제1 서브 화소(Ps1)에 인가되는 상기 제1 보상 데이터(D'1)을 생성하고, 상기 제2 보상부(230)는 상기 데이터(D)에 대응하는 제2 서브 화소(Ps2)에 인가되는 상기 제2 보상 데이터(D'2)를 생성한다.

또한, 상기 데이터 구동회로(200)는 상기 제1 및 제2 보상 데이터(D'1, D'2)를 아날로그 형태의 신호로 각각 변환하여 상기 제1 및 제2 트랜지스터들(TR1, TR2)과 전기적으로 연결된 상기 데이터 배선(DL)에 출력한다. 예를 들어, 상기 데이터 구동회로(200)는 초기 H/2 동안 상기 제1 보상 데이터(D'1)를 아날로그 형태의 제1 데이터 신호로 변환하여 상기 데이터 배선(DL)에 출력하고, 후기 H/2 동안 상기 제2 보상 데이터(D'2)를 아날로그 형태의 제2 데이터 신호로 변환하여 상기 데이터 배선(DL)에 출력한다.

이에 따라, 상기 제1 서브 화소(Ps1)는 초기 H/2 동안 상기 제1 보상 데이터(D'1)에 기초하여 구동되고, 상기 제2 서브 화소(Ps2)는 후기 H/2 동안 상기 제2 보상 데이터(D'2)에 기초하여 구동됨으로써 상기 단위 화소(Pu)는 다중 도메인으로 구동된다.

또한, 상기 제1 및 제2 서브 화소(Ps1, Ps2)들이 서로 다른 색 보상 데이터인, 상기 제1 및 제2 보상 데이터(D'1, D'2)로 구동됨에 따라서 정면 및 측면에서 관찰되는 계조별 색 좌표값을 실질적으로 동일하게 적용한다. 이에 의해, 측면에서 관찰되는 옐로위시(yellowish) 현상을 제거할 수 있다.

도 2는 도 1에 도시된 데이터 구동회로에 대한 블록도이다. 도 3은 도 1의 제1 및 제2 보상부에 적용된 감마 곡선들이다.

도 1 내지 도 3을 참조하면, 상기 데이터 구동회로(200)는 제1 보상부(210), 제2 보상부(230), 스위칭부(250) 및 선형-디지털 아날로그 변환부(270)(이하, '선형-DAC'로 명칭 함)를 포함한다. 상기 데이터 구동회로(200)는 하나의 칩 형태로 형성될 수 있다.

상기 제1 보상부(210)는 제1 저장부(211), 제1 보간부(213) 및 제1 버퍼 부(215)를 포함한다.

상기 제1 저장부(211)에는 상기 단위 화소(Pu)의 제1 서브 화소(Ps1)에 제공되는 제1 보상 데이터가 저장된다. 상기 제1 저장부(211)에는 입력되는 적색(R) 데이터, 녹색(G) 데이터 및 청색(B)의 계조 데이터들(D)에 대응하는 적색(R), 녹색(G) 및 청색(B)의 제1 보상 데이터들이 룩업 테이블(Look Up Table : LUT)로 각각 저장된다.

예를 들면, 상기 제1 저장부(211)에는 메모리 용량을 줄이기 위해 전체 N(N은 자연수) 비트의 계조 데이터(D(N)) 중 샘플링 된 m(m은 N 이하의 자연수) 비트의 제1 샘플 계조 데이터(D(m))에 대한 m 비트의 제1 샘플 보상 데이터(D'1(m))가 저장된다. 이에 따라, 상기 제1 저장부(211)에 저장된 상기 m 비트의 제1 샘플 계조 데이터(D(m))가 입력되면, 상기 제1 저장부(211)는 상기 제1 샘플 계조 데이터(D(m))에 해당하는 m 비트의 제1 샘플 보상 데이터(D'1(m))를 출력한다.

상기 제1 보간부(213)는 상기 제1 저장부(211)로부터 출력된 상기 m 비트의 제1 샘플 보상 데이터(D'1(m))를 보간 방식(Interpolation Method)으로 생성하여 N+k 비트의 제1 보상 데이터(D'1(N+2))를 출력한다. 상기 제1 보간부(213)는 상기 제1 저장부(211)로부터 제공된 상기 제1 샘플 계조 데이터(D(m))를 이용하여 샘플링 되지 않은 나머지의 계조 데이터(D(N-m))에 해당하는 N+k 비트의 제1 보상 데이터(D'1(N+2))를 생성하여 출력한다.

상기 제1 보상부(210)는 입력된 N 비트의 계조 데이터(D)에 대응하여 도 3에 도시된 제1 감마 곡선(GAMMA1)이 적용되고 색 보상을 위해 k비트 확장된 N+k 비트 의 제1 보상 데이터(D'1)를 생성한다. 상기 k는 자연수이며, 이하에서는 '2' 인 것을 예로 하여 설명한다.

상기 제1 버퍼부(215)는 상기 제1 보간부(213)에서 생성된 상기 N+2 비트의 상기 제1 보상 데이터들(D'1(N+2))을 저장한다.

도 3에 도시된 그래프들의 X축은 계조 데이터(예컨대, 256계조)를 나타내고 Y축은 휘도(또는 투과율(%))를 나타낸다. 도 3을 참조하면, 기준 감마 곡선(GAMMAr)은 정면 시인성이 최적화된 감마 곡선이고, 상기 제1 감마 곡선(GAMMA1)과 제2 감마 곡선(GAMMA2)은 측면 시인성이 최적화된 감마 곡선들로서, 상기 제1 감마 곡선(GAMMA1)은 제1 서브 화소(Ps1)에 적용되고, 상기 제2 감마 곡선(GAMMA2)은 제2 서브 화소(Ps2)에 적용된다.

상기 제2 보상부(230)는 제2 저장부(231), 제2 보간부(233) 및 제2 버퍼부(235)를 포함한다.

상기 제2 저장부(231)에는 상기 단위 화소(Pu)의 제2 서브 화소(Ps2)에 제공되는 제2 보상 데이터(D'2)가 저장된다. 상기 제2 저장부(231)에는 입력되는 적색(R), 녹색(G) 및 청색(B)의 계조 데이터들(D)에 대응하는 적색(R), 녹색(G) 및 청색(B)의 제2 보상 데이터들(D'2)이 룩업 테이블(LUT)로 각각 저장된다.

예를 들면, 상기 제2 저장부(212)에는 메모리 용량을 줄이기 위해 전체 N(N은 자연수) 비트의 계조 데이터(D(N)) 중 샘플링 된 m(m은 N 이하의 자연수) 비트의 제2 샘플 계조 데이터(D(m))에 대한 m 비트의 제2 샘플 보상 데이터(D'2(m))가 저장된다. 이에 따라, 상기 제2 저장부(212)에 저장된 상기 m 비트의 제2 샘플 계 조 데이터(D(m))가 입력되면, 상기 제2 저장부(212)는 상기 제2 샘플 계조 데이터(D(m))에 해당하는 m 비트의 제2 샘플 보상 데이터(D'2(m))를 출력한다.

상기 제2 보간부(233)는 상기 제2 저장부(231)로부터 출력된 상기 m 비트의 제2 샘플 보상 데이터(D'2(m))를 보간 방식(Interpolation Method)으로 생성하여 N+k 비트의 제2 보상 데이터(D'2(N+2))를 출력한다. 상기 제2 보간부(233)는 상기 제2 저장부(231)로부터 제공된 상기 제2 샘플 계조 데이터(Dm)을 이용하여 샘플링 되지 않은 나머지의 계조 데이터(D(N-m))에 해당하는 N+2 비트의 제2 보상 데이터(D'2(N+2))로 생성하여 출력한다.

상기 제2 보상부(230)는 입력된 N 비트의 계조 데이터(D)에 대응하여 도 3에 도시된 제2 감마 곡선(GAMMA2)이 적용되고 색 보상을 위해 2비트가 확장된 N+2 비트의 제2 보상 데이터(D'2(N+2))를 생성한다.

상기 제2 버퍼부(235)는 상기 제2 보간부(233)에서 생성된 N+2 비트의 상기 제2 보상 데이터(D'2(N+2))를 저장한다.

상기 스위칭부(250)는 상기 타이밍 제어부(130)의 제어에 따라서, 상기 제1 보상 데이터(D'1) 및 제2 보상 데이터(D'2)를 선택적으로 상기 선형-DAC(270)에 출력한다. 예를 들면, 초기 H/2 동안에는 상기 제1 보상 데이터(D'1)을 선택하여 출력하고, 후기 H/2 동안에는 상기 제2 보상 데이터(D'2)를 선택하여 출력한다.

상기 선형-DAC(270)는 입력된 N+2 비트의 보상 데이터(D'1, D'2)를 아날로그 형태의 데이터 신호(d'1, d'2)로 변환하여 출력한다. 상기 선형-DAC(270)는 예컨대, C(Cyclic)-DAC 이 사용되며, 상기 C-DAC 은 입력되는 디지털 데이터에 따라 두 개의 커패시터를 이용하여 스위칭 동작을 함으로써 전압을 샘플링(Sampling)과 홀딩(Holding)을 반복하여 출력에 전달한다. 상기 선형-DAC(270)는 입력되는 N+2 비트의 보상 데이터(D'1, D'2)들에 대응하여 선형적인 아날로그 형태의 상기 제1 및 제2 데이터 신호(d'1, d'2)를 출력한다.

도 4는 도 2에 도시된 데이터 구동회로의 구동 방식을 설명하기 위한 흐름도이다.

도 1, 도 2 및 도 4를 참조하면, 상기 데이터 구동회로(200)는 상기 타이밍 제어부(130)로부터 제공된 N 비트의 계조 데이터(D)를 수신한다(S110).

상기 데이터 구동회로(200)의 제1 보상부(210)는 상기 N 비트의 계조 데이터(D)를 이용해 비트가 확장된 N+2 비트의 제1 보상 데이터(D'1)를 생성한다. 한편, 상기 데이터 구동회로(200)의 제2 보상부(230)는 상기 N 비트의 계조 데이터(D)를 이용해 비트가 확장된 N+2 비트의 제2 보상 데이터(D'2)를 출력한다(S120).

예컨대, 상기 단계 (S120)는 다음의 동작들을 포함한다. 수신된 N 비트의 계조 데이터(D)는 상기 제1 저장부(211)에 저장된 상위 m 비트의 제1 샘플 계조 데이터 및 상기 제1 보간부(213)를 이용해 상기 N+2 비트의 상기 제1 보상 데이터(D'1(N+2))로 산출된다. 상기 N+2 비트의 제1 보상 데이터(D'1(N+2))는 상기 제1 버퍼부(215)에 저장된다.

상기와 같은 방식으로 상기 제2 보상 데이터(D'2) 역시 생성되어 제2 버퍼부(235)에 저장된다.

이어, 스위칭부(250)는 상기 타이밍 제어부(130)의 제어에 따라서, 상기 제1 및 제2 보상부(210, 230)로부터 출력된 상기 N+2 비트의 제1 및 제2 보상 데이터들(D'1(N+2)),(D'2(N+2))을 선택하여 출력한다(S130).

상기 선형-DAC(270)는 수신된 상기 제1 또는 제2 보상 데이터(D'1(N+2)) or (D'2(N+2))를 아날로그 형태의 제1 또는 제2 데이터 신호(d'1 또는 d'2)로 출력한다(S140).

도 5는 도 1에 도시된 데이터 구동회로의 다른 실시예에 따른 블록도이다.

도 1 및 도 5를 참조하면, 상기 데이터 구동회로(200)는 제1 보상부(210a), 제2 보상부(230a), 스위칭부(250) 및 비선형-디지털 아날로그 변환부(280)(이하, '비선형-DAC'로 명칭 함)를 포함한다. 상기 데이터 구동회로(200)는 원 칩 형태로 형성될 수 있다.

상기 제1 보상부(210a)는 제1 저장부(211), 제1 보간부(213), 제1 디더링(Dithering)부(214) 및 제1 버퍼부(215)를 포함한다.

상기 제1 저장부(211)에는 상기 단위 화소(Pu)의 제1 서브 화소(Ps1)에 제공되는 제1 보상 데이터가 저장된다. 상기 제1 저장부(211)에는 입력되는 적색(R), 녹색(G) 및 청색(B) 데이터들에 각각 대응하는 적색(R), 녹색(G) 및 청색(B)의 제1 보상 데이터들(D'1)이 룩업 테이블(Look Up Table : LUT) 형태로 각각 저장된다.

상기 제1 저장부(211)에는 메모리 용량을 줄이기 위해 전체 N(N은 자연수) 비트의 계조 데이터(D(N)) 중 샘플링 된 m(m은 N 이하의 자연수) 비트의 제1 샘플 계조 데이터(D(m))에 대한 m 비트의 제1 샘플 보상 데이터(D'1(m))가 저장된다. 이 에 따라, 상기 제1 저장부(211)에 저장된 상기 m 비트의 제1 샘플 계조 데이터(D(m))가 입력되면, 상기 제1 저장부(211)는 상기 제1 샘플 계조 데이터(D(m))에 해당하는 m 비트의 제1 샘플 보상 데이터(D'1(m))를 출력한다.

상기 제1 디더링부(214)는 상기 제1 보간부(213)에서 출력된 상기 N+2 비트의 제1 보상 데이터(D'1(N+2))를 N 비트의 제1 보상 데이터(D'1(N))로 디더링한다.

상기 제1 버퍼부(215)는 디더링된 상기 N 비트의 제1 보상 데이터(D'1(N))를 저장한다.

상기 제2 보상부(230a)는 제2 저장부(231), 제2 보간부(233), 제2 디더링부(234) 및 제2 버퍼부(235)를 포함한다.

상기 제2 저장부(231)에는 상기 단위 화소(Pu)의 제2 서브 화소(Ps2)에 제공되는 제2 보상 데이터(D'2)가 저장된다. 상기 제2 저장부(231)에는 입력되는 적색(R), 녹색(G) 및 청색(B) 데이터들에 각각 대응하는 적색(R), 녹색(G) 및 청색(B)의 제2 보상 데이터들(D'2)이 룩업 테이블(Look Up Table : LUT) 형태로 각각 저장된다.

예를 들면, 상기 제2 저장부(212)에는 메모리 용량을 줄이기 위해 전체 N(N은 자연수) 비트의 계조 데이터(D(N)) 중 샘플링 된 m(m은 N 이하의 자연수) 비트의 제2 샘플 계조 데이터(D(m))에 대한 m 비트의 제2 샘플 보상 데이터(D'2(m))가 저장된다. 이에 따라, 상기 제2 저장부(212)에 저장된 상기 m 비트의 제2 샘플 계조 데이터(D(m))가 입력되면, 상기 제2 저장부(212)는 상기 제2 샘플 계조 데이터(D(m))에 해당하는 m 비트의 제2 샘플 보상 데이터(D'2(m))를 출력한다.

상기 제2 보간부(233)는 상기 제2 저장부(231)로부터 출력된 상기 m 비트의 제2 샘플 보상 데이터(D'2(m))를 보간 방식(Interpolation Method)으로 생성하여 N+k 비트의 제2 보상 데이터(D'2(N+2))를 출력한다. 상기 제2 보간부(233)는 상기 제2 저장부(231)로부터 제공된 상기 제2 샘플 계조 데이터(Dm)을 이용하여 샘플링 되지 않은 나머지의 계조 데이터(D(N-m))에 대응하는 N+2 비트의 제2 보상 데이터(D'2(N+2))로 생성하여 출력한다.

상기 제2 디더링부(234)는 상기 제2 보간부(233)에서 출력된 상기 N+2 비트의 제2 보상 데이터(D'2(N+2))를 N 비트의 제2 보상 데이터(D'2(N))로 디더링한다.

상기 제2 버퍼부(235)는 디더링된 상기 N 비트의 제2 보상 데이터(D'2(N))를 저장한다.

상기 스위칭부(250)는 상기 타이밍 제어부(130)의 제어에 따라서, 상기 제1 보상 데이터(D'1(N)) 및 제2 보상 데이터(D'2(N))를 스위칭하여 출력한다.

상기 비선형-DAC(280)는 입력된 N 비트의 보상 데이터(D'1(N), D'2(N))를 아날로그 형태의 데이터 신호(d'1, d'2)로 변환하여 출력한다. 상기 비선형-DAC(280) 는 예컨대, R(Resistance)-DAC 이 사용되며, 상기 R-DAC 은 저항소자들이 직렬로 연결된 저항 스트링을 포함하며, 입력되는 디지털 데이터에 따라 전압을 출력한다. 상기 저항 스트링은 비선형적인 레벨의 전압을 출력하도록 저항값이 다른 저항소자들을 포함한다.

상기 비선형-DAC(280)는 선형적으로 입력된 N 비트의 보상 데이터(D'1, D'2)들에 대응하여 비선형적인 상기 제1 및 제2 데이터 신호(d'1, d'2)로 출력한다.

도 6a 및 도 6b는 도 5에 도시된 데이터 구동회로의 구동 방식을 설명하기 위한 흐름도들이다.

도 1, 도 5, 도 6a 및 도 6b를 참조하면, 상기 데이터 구동회로(200)는 상기 타이밍 제어부(130)로부터 제공된 N 비트의 계조 데이터(D)를 수신한다(S210).

상기 데이터 구동회로(200)의 제1 보상부(210)는 상기 N 비트의 계조 데이터(D(N))를 이용해 보상된 N 비트의 제1 보상 데이터(D'1(N))를 출력한다. 한편, 상기 데이터 구동회로(200)의 제2 보상부(230)는 상기 N 비트의 계조 데이터(D)를 이용해 보상된 N 비트의 제2 보상 데이터(D'2)를 출력한다(S220).

예컨대, 상기 단계 (S220)는 다음의 동작들을 포함한다. 수신된 N 비트의 계조 데이터(D(N))는 상기 제1 저장부(211)에 저장된 상위 m 비트의 제1 샘플 계조 데이터(D(m)) 및 상기 제1 보간부(213)를 이용해 상기 N+2 비트의 제1 보상 데이터(D'1(N+2))을 산출한다. 상기 제1 디더링부(215)는 상기 제1 보간부(213)로부터 제공된 상기 N+2 비트의 제1 보상 데이터(D'1(N+2))를 N 비트의 제1 보상 데이터(D'1(N))로 디더링하여 상기 제1 버퍼부(217)로 출력한다(S213).

상기와 같은 방식으로 상기 N비트의 제2 보상 데이터(D'2(N)) 역시 생성되어 상기 제2 버퍼부(237)에 저장된다.

이어, 스위칭부(250)는 상기 타이밍 제어부(130)의 제어에 따라서, 상기 제1 및 제1 보상부(210, 230)로부터 출력된 상기 N 비트의 제1 및 제2 보상 데이터들(D'1(N), D'2(N))을 선택하여 출력한다(S230).

상기 비선형-DAC(280)는 수신된 상기 제1 또는 제2 보상 데이터(D'1(N) or D'2(N))를 아날로그 형태의 제1 또는 제2 데이터 신호(d'1 또는 d'2)로 출력한다(S240).

본 발명의 실시예들에 따르면, 다수의 도메인을 구현을 위해 단위 화소가 두 개의 서브 화소들로 분할된 슈퍼-PVA 모드가 채용된 표시 장치에서, 상기 서브 화소들에 서로 다른 감마 곡선들을 적용하여 시야각을 개선함과 동시에 비트수가 확장된 보상 데이터를 상기 서브 화소들에 각각 적용시킴으로써 측면에서 관찰되는 옐로위시(yellowish)와 같은 표시 불량을 제거할 수 있다. 또한, 전체 N 비트의 계조 데이터 중 샘플링 된 m 비트의 샘플 계조 데이터를 이용함으로써 메모리 사이즈를 줄일 수 있다.

이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 본 발명의 실시예에 따른 표시 장치의 블록도이다.

도 2는 도 1에 도시된 데이터 구동회로에 대한 블록도이다.

도 3은 도 1의 제1 및 제2 보상부에 적용된 감마 곡선들이다.

<도면의 주요부분에 대한 부호의 설명>

110 : 표시 패널 130 : 타이밍 제어부

150 : 게이트 구동회로 200 : 데이터 구동회로

210, 210a : 제1 보상부 230, 230a : 제2 보상부

211, 231 : 제1, 제2 저장부 213, 233 : 제1, 제2 보간부

215, 235 : 제1, 제2 버퍼부 214, 234 : 제1, 제2 디더링부

250 : 스위칭부 270 : 선형-DAC

280 : 비선형-DAC

Claims

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복수의 단위 화소들을 포함하고, 각각의 상기 단위 화소들이 데이터 배선 및 제1 게이트 배선에 전기적으로 연결된 제1 서브 화소와, 상기 데이터 배선 및 상기 제1 게이트 배선에 인접한 제2 게이트 배선에 전기적으로 연결된 제2 서브 화소를 포함하는 표시 패널;

상기 단위 화소들에 대응하는 N 비트(N은 자연수)의 단일한 계조 데이터를 출력하는 타이밍 제어부;

상기 단일한 계조 데이터를 이용하여, 상기 제1 서브 화소에 대응하는 제1 보상 데이터를 생성하는 제1 보상부와 상기 제2 서브 화소에 대응하는 제2 보상 데이터를 생성하는 제2 보상부 및 상기 제1 및 제2 보상 데이터를 아날로그의 데이터 신호로 각각 변환하여 상기 데이터 배선에 출력하는 디지털 아날로그 변환부를 포함하는 데이터 구동회로; 및

상기 제1 및 제2 게이트 배선들에 게이트 신호를 각각 출력하는 게이트 구동회로를 포함하고,

상기 제1 보상부는

상기 계조 데이터 중 샘플링 된 m 비트(m은 m < N 인 자연수)의 제1 샘플 계조 데이터에 해당하는 제1 샘플 보상 데이터를 룩업 테이블 형태로 저장하는 제1 저장부; 및

상기 제1 샘플 보상 데이터와, 상기 계조 데이터 중 샘플링 되지 않은 N-m 비트의 계조 데이터를 이용하여 N+k 비트(k는 자연수)의 상기 제1 보상 데이터를 생성하는 제1 보간부를 포함하고,

상기 제2 보상부는

상기 계조 데이터 중 샘플링된 m 비트의 제2 샘플 계조 데이터에 해당하는 제2 샘플 보상 데이터를 룩업 테이블 형태로 저장하는 제2 저장부; 및

상기 제2 샘플 보상 데이터와, 상기 계조 데이터 중 샘플링 되지 않은 N-m 비트의 계조 데이터를 이용하여 N+k 비트의 상기 제2 보상 데이터를 생성하는 제2 보간부를 포함하는 표시 장치.
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제13항에 있어서, 상기 디지털 아날로그 변환부는 선형 디지털 아날로그 변환기인 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 제1 보상부는 상기 N+k 비트의 제1 보상 데이터를 N 비트의 제1 데이터로 디더링하는 제1 디더링부를 더 포함하며,

상기 제2 보상부는 상기 N+k 비트의 제2 보상 데이터를 N 비트의 제2 데이터로 디더링하는 제2 디더링부를 더 포함하는 표시 장치.
제17항에 있어서, 상기 디지털 아날로그 변환부는 비선형 디지털 아날로그 변환기인 것을 특징으로 하는 표시 장치.