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KR101466698B1 - 메모리 장치 및 메모리 데이터 읽기 방법 - Google Patents

메모리 장치 및 메모리 데이터 읽기 방법 Download PDF

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KR101466698B1
KR101466698B1 KR1020080014945A KR20080014945A KR101466698B1 KR 101466698 B1 KR101466698 B1 KR 101466698B1 KR 1020080014945 A KR1020080014945 A KR 1020080014945A KR 20080014945 A KR20080014945 A KR 20080014945A KR 101466698 B1 KR101466698 B1 KR 101466698B1
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Abstract

메모리 장치 및 메모리 데이터 읽기 방법이 제공된다. 본 발명의 메모리 장치는 멀티 비트 셀 어레이, 상기 멀티 비트 셀 어레이의 멀티 비트 셀들의 문턱 전압들을 검출하고, 상기 검출된 문턱 전압들로부터 제1 판정 값을 이용하여 제1 데이터를 판정하는 판정부, 상기 제1 데이터의 오류 비트를 검출하는 오류 검출부, 및 상기 검출된 오류 비트의 개수에 따라, 상기 판정부가 상기 제1 판정 값과 다른 제2 판정 값을 이용하여 상기 검출된 문턱 전압들로부터 제2 데이터를 판정할지 여부를 결정하는 결정부를 포함하며, 이를 통해 멀티 비트 셀에 저장된 데이터를 읽을 때 소요되는 시간을 줄일 수 있다.
멀티 비트 셀, 멀티 레벨 셀, 문턱 전압, data decision

Description

메모리 장치 및 메모리 데이터 읽기 방법 {MEMORY DEVICE AND MEMORY DATA READ METHOD}
본 발명은 메모리 장치의 데이터를 읽는 방법에 관한 것으로, 보다 상세하게는 멀티 레벨 셀(Multi-level Cell, MLC) 또는 멀티 비트 셀(Multi-Bit Cell, MBC) 메모리 장치의 데이터를 읽는 장치 및 방법에 관한 것이다.
싱글 레벨 셀(SLC: Single-Level Cell) 메모리는 하나의 메모리 셀에 1비트의 데이터를 저장하는 메모리이다. 싱글 레벨 셀 메모리는 싱글 비트 셀(SBC: Single-Bit Cell) 메모리로도 불린다. 싱글 레벨 셀 메모리의 싱글 레벨 셀에 1비트의 데이터를 저장하는 과정은 프로그램 과정이라고도 불리며, 싱글 레벨 셀의 문턱 전압을 변화 시킨다. 싱글 레벨 셀에 저장되는 1비트의 데이터가 "0"인지 "1인지에 따라 싱글 레벨 셀의 메모리는 높은 문턱 전압 레벨 또는 낮은 문턱 전압 레벨을 가질 수 있다. 싱글 레벨 셀에 저장된 데이터를 읽는 과정은 싱글 레벨 셀의 문턱 전압을 감지(sense)하여 감지된 문턱 전압이 기준 전압(reference voltage) (또는 읽기 전압(read voltage) 레벨보다 높은지 또는 낮은지를 판정함으로써 실행된다.
싱글 레벨 셀들 각각의 미세한 전기적 특성의 차이로 인해 싱글 레벨 셀들 각각의 문턱 전압은 일정한 범위의 산포(distribution)를 가질 수 있다. 예를 들어, 감지된 싱글 비트 셀의 문턱 전압이 0.5-1.5 볼트(volt)인 경우에는 싱글 비트 셀에 저장된 데이터는 논리 "1"이고, 감지된 싱글 비트 셀의 문턱 전압이 2.5-3.5 볼트인 경우에는 싱글 비트 셀에 저장된 데이터는 논리 "0"으로 해석될 수 있다.
싱글 비트 셀의 문턱 전압을 감지하는 과정은, 싱글 비트 셀의 게이트 단자(gate terminal)에 일정 레벨의 전압을 인가하고 싱글 비트 셀의 소스(source), 드레인(drain) 단자 간에 흐르는 전류의 크기를 감지함으로써 실행될 수 있다.
한편 메모리의 고집적화 요구에 응답하여 하나의 메모리 셀에 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC: multi-level cell) 메모리가 제안되었다. 멀티 레벨 셀 메모리는 멀티 비트 셀(MBC: multi-bit cell) 메모리로도 불린다.
본 발명의 일 실시예에 따르면 멀티 레벨 셀 메모리에 새로운 멀티 레벨(멀티 비트) 읽기 기법을 적용함으로써, 데이터를 읽는 데 소요되는 시간을 줄일 수 있다.
본 발명의 일 실시예에 따르면 멀티 비트 셀 별로 최적화된 읽기 기법을 적용함으로써 데이터를 읽을 때의 오류를 줄일 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 멀티 비트 셀 어레이, 상기 멀티 비트 셀 어레이의 멀티 비트 셀들의 문턱 전압들을 검출하고, 상기 검출된 문턱 전압들로부터 제1 판정 값(decision value)을 이용하여 제1 데이터를 판정하는 판정부, 상기 제1 데이터의 오류 비트를 검출하는 오류 검출부, 및 상기 검출된 오류 비트의 개수에 따라, 상기 판정부가 상기 제1 판정 값과 다른 제2 판정 값을 이용하여 상기 검출된 문턱 전압들로부터 제2 데이터를 판정할지 여부를 결정하는 결정부를 포함할 수 있다.
본 발명의 다른 실시예에 따른 메모리 장치는 멀티 비트 셀 어레이, 상기 멀티 비트 셀 어레이의 멀티 비트 셀들의 문턱 전압들을 검출하는 문턱 전압 검출부, 및 상기 검출된 문턱 전압들로부터 데이터를 판정하는 판정 값 후보들 중에서 오류 비트를 최소화하는 최적 판정 값을 선택하는 결정부를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 데이터 읽기 방법은 멀티 비트 셀 어레이의 멀티 비트 셀들의 문턱 전압들을 검출하는 단계, 상기 검출된 문턱 전압들로부터 제1 판정 값을 이용하여 제1 데이터를 판정하는 단계, 상기 제1 데이터의 오류 비트를 검출하는 단계, 및 상기 검출된 오류 비트의 개수에 따라, 상기 제1 판정 값과 다른 제2 판정 값을 이용하여 상기 검출된 문턱 전압들로부터 제2 데이터를 판정할지 여부를 결정하는 단계를 포함할 수 있다.
이하에서, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
하나의 멀티 비트 셀에 저장되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다. 하나의 멀티 비트 셀이 m 비트의 데이터를 저장할 수 있다면, 하나의 멀티 비트 셀에 형성되는 문턱 전압 레벨은 2m 개 중 어느 하나일 수 있다. 멀티 비트 셀들 각각이 가지는 미세한 전기적 특성의 차이로 인해, 멀티 비트 셀 어레이(array)의 멀티 비트 셀들 각각이 m비트의 데이터를 저장할 수 있다면, 멀티 비트 셀 어레이의 멀티 비트 셀들의 문턱 전압 레벨들은 2m개의 산포들을 형성할 수 있다.
메모리 장치의 전압 윈도우(voltage window)는 제한되어 있으므로, m이 증가 함에 따라 인접한 산포들 간의 간격은 줄어들게 되고, 더욱 m이 증가하면 인접한 산포들은 서로 겹칠 수 있다. 인접한 산포들이 서로 겹치면 멀티 비트 셀들에 저장된 데이터의 판독 실패율이 증가한다.
멀티 비트 셀들에 데이터를 저장하고, 멀티 비트 셀들로부터 데이터를 읽는 과정에서 발생하는 오류를 검출하고, 검출된 오류를 정정하기 위해 오류 정정 코드 또는 오류 제어 코드(error correction codes or error control codes, ECC)가 이용될 수 있다.
ECC는 유효 정보(effective information)에 잉여 비트(redundant bit)를 부가하여 유효 정보에 대한 오류를 검출하고, 정정할 수 있는 코드이다. 본 발명의 일 실시예에 따른 메모리 장치는 데이터를 저장하는 과정에서 데이터를 ECC 인코드하고, ECC 인코드된 데이터를 저장할 수 있다. 이 때, 메모리 장치는 멀티 비트 셀들로부터 읽은 데이터를 ECC 디코드하고, ECC 디코드된 데이터로부터 유효 정보를 추출할 수 있다.
ECC 디코딩 기법에 따라서는, 읽은 데이터에 존재하는 오류의 개수 및 오류 비트의 위치까지 알 수 있는 기법이 있을 수 있다. ECC 디코딩 기법에 따라서는, 일정 비율 이하로 오류가 발생하면 발생된 오류를 모두 정정할 수 있는 기법이 있을 수 있다.
오류 정정 능력(error correcting capability)이 명시적으로 드러나는 코드로는 순환 코드(cyclic codes) 등이 있다. 순환 코드의 예로는, BCH(Bose, Ray-Chaudhuri, Hocquenghem) 코드 또는 리드 솔로몬 (Reed-Solomon) 코드 등이 있으 며, 이에 대한 디코딩 기법으로 메짓(Meggitt) 디코딩 기법, 벌레캠프 메시 (Berlekamp-Massey) 디코딩 기법, 유클리드(Euclid) 디코딩 기법 등이 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치(100)를 도시하는 도면이다.
도 1을 참조하면, 메모리 장치(100)는 멀티 비트 셀 어레이(110), 판정부(120), 오류 검출부(130) 및 결정부(140)를 포함한다.
멀티 비트 셀 어레이(110)는 복수의 멀티 비트 셀들을 포함한다. 하나의 멀티 비트 셀은 멀티 비트 데이터를 저장할 수 있다. 메모리 장치가 하나의 멀티 비트 셀에 데이터를 저장하는 과정은 '프로그래밍'이라고도 불리며, F-N 터널링 (Fowler-Nordheim tunneling, F-N tunneling) 등의 메커니즘을 이용하여 수행될 수 있다.
프로그래밍 과정은 멀티 비트 셀의 문턱 전압을 변화시킨다. 하나의 멀티 비트 셀이 최대 m비트의 데이터를 저장할 수 있다면, 하나의 멀티 비트 셀에 형성되는 문턱 전압 레벨은 2m개 중 하나이다.
메모리 장치(100)는 멀티 비트 셀 어레이(110)로부터 데이터를 읽을 때 소요되는 시간을 단축하기 위하여 다수의 인접한 멀티 비트 셀들로부터 동시에 데이터를 읽을 수 있다. 이 때, 동시에 데이터를 읽히는 다수의 멀티 비트 셀들의 집합을 메모리 페이지(111)라 할 수 있다. 하나의 메모리 페이지(111)는 하나의 워드 라인(word line)에 연결된 멀티 비트 셀들의 집합일 수 있다.
판정부(120)는 메모리 페이지(111)의 멀티 비트 셀들의 문턱 전압들을 검출 하고, 검출된 문턱 전압들로부터 제1 판정 값을 이용하여 제1 데이터를 판정(decide)한다.
판정부(120)는 멀티 비트 셀 어레이(110)의 멀티 비트 셀들이 가질 수 있는 문턱 전압의 범위를 복수의 구간들로 분할할 수 있다. 분할된 구간들 각각은 데이터의 특정 값에 대응할 수 있다. 제1 판정 값은 분할될 구간들 각각에 대응하는 특정 값들일 수 있다. 판정부(120)는 검출된 문턱 전압들 각각이 분할된 구간들 중 어느 구간에 포함되는지 판정하고, 판정된 구간에 대응하는 제1 판정 값을 이용하여 멀티 비트 셀들 각각에 저장된 제1 데이터를 판정할 수 있다.
오류 검출부(130)는 제1 데이터의 오류 비트를 검출한다. 오류 검출부(130)는 제1 데이터를 ECC 디코드하여 제1 데이터의 오류 비트를 검출할 수 있다.
결정부(140)는 검출된 오류 비트의 개수에 따라, 판정부(120)가 제1 판정 값과 다른 제2 판정 값을 이용하여 검출된 문턱 전압들로부터 제2 데이터를 판정할지 여부를 결정(determine)한다. 결정부(140)가 제2 데이터의 판정을 결정하면, 판정부(120)는 제2 판정 값을 이용하여 검출된 문턱 전압들로부터 제2 데이터를 판정할 수 있다. 결정부(140)가 제2 데이터를 판정하지 않기로 결정하면, 메모리 장치(100)는 제1 데이터를 출력할 수 있다. 실시예에 따라서는, 결정부(140)가 제2 데이터를 판정하지 않기로 결정하면, 메모리 장치(100)는 ECC 디코드된 제1 데이터를 출력할 수 있다.
결정부(140)는 검출된 오류 비트의 패턴에 기초하여 제2 판정 값을 선택할 수 있다. 결정부(140)는 검출된 오류 비트의 개수가 기준값보다 크면 판정부(120) 가 제2 판정 값을 이용하여 제2 데이터를 판정하도록 결정할 수 있다. 이 때, 결정부(140)는 검출된 오류 비트의 패턴에 기초하여 제2 판정 값 - 제1 판정 값과 다른 - 을 선택할 수 있다.
오류 검출부(130)는 제1 데이터를 ECC 디코드함으로써 오류 비트의 개수뿐만 아니라 검출된 오류 비트를 정정할 수 있다. 오류 검출부(130)는 판정부(120)에 의해 판정된 제1 데이터 및 정정된 제1 데이터를 비교하거나 커플링(coupling) 또는 전하 유실(charge loss) 특성을 이용하여 오류 발생 패턴을 추출할 수 있다. 메모리 장치(100)는 멀티 비트 셀 어레이(110) 내에서 특정 멀티 비트 셀의 물리적인 위치에 따라 커플링 또는 전하 유실 특성을 획득할 수 있다. 메모리 장치(100)는 특정 멀티 비트 셀의 문턱 전압의 변화를 모니터하여 커플링 또는 전하 유실 특성을 획득할 수 있다. 메모리 장치(100)는 멀티 비트 셀 어레이(110) 내의 특정 블록을 모니터링 블록으로 설정하고, 모니터링 블록의 멀티 비트 셀의 문턱 전압의 변화를 모니터할 수 있다.
결정부(140)는 추출된 오류 패턴으로부터 멀티 비트 셀들의 문턱 전압들이 낮아졌는지 높아졌는지 여부를 판단할 수 있다. 멀티 비트 셀들의 문턱 전압들이 낮아졌다고 판단되면, 결정부(140)는 데이터의 특정 값을 제1 판정 값보다 낮은 문턱 전압 구간에 매핑하여 제2 판정 값을 생성할 수 있다. 반대로 멀티 비트 셀들의 문턱 전압들이 높아졌다고 판단되면, 결정부(140)는 데이터의 특정 값을 제1 판정 값보다 높은 문턱 전압 구간에 매핑하여 제2 판정 값을 생성할 수 있다.
멀티 비트 셀들의 문턱 전압들이 시간이 경과함에 따라 낮아지는 현상은 전 하 유실 효과(charge loss effect)로부터 비롯될 수 있다. 멀티 비트 셀을 형성하는 부유 게이트(Floating Gate, FG) 주변의 절연체(insulator) 층이 결함(defect)을 가지면 FG에 충전되었던 전하가 시간이 경과함에 따라 방전되어 문턱 전압들이 낮아질 수 있다.
멀티 비트 셀들의 문턱 전압들이 인접한 멀티 비트 셀들의 문턱 전압 변화에 따라 높아지는 현상의 원인은 FG 커플링(FG coupling)으로부터 비롯될 수 있다. 멀티 비트 셀의 FG 및 주변의 멀티 비트 셀들의 FG 간에 형성되는 기생 커패시턴스(parasitic capacitance)에 의해 주변의 멀티 비트 셀들의 문턱 전압의 변화가 해당 멀티 비트 셀의 문턱 전압에 영향을 끼칠 수 있다.
결정부(140)는 검출된 오류 비트의 패턴으로부터 FG 커플링 또는 전하 유실 효과 중 어느 메커니즘이 우세하게 나타나는지를 판단할 수 있다. 결정부(140)는 판단된 결과에 따라 제1 판정 값을 조정하여 제2 판정 값을 생성할 수 있다. 실시예에 따라서는, 제2 판정 값은 FG 커플링 또는 전하 유실 효과 중 적어도 하나 이상에 기초하여 미리 결정된 순서에 따라 제1 판정 값으로부터 조정될 수 있다.
판정부(120)는 검출된 문턱 전압들로부터 제1 판정 값을 이용하여 제1 데이터를 경판정(hard-decision)할 수 있다. 이 때, 제1 판정 값은 경판정을 위한 판정 값일 수 있다. 결정부(140)가 제2 데이터의 판정을 결정하면, 판정부(120)는 제2 판정 값을 이용하여 제2 데이터를 경판정할 수 있다. 이 때, 제2 판정 값은 경판정을 위한 판정 값일 수 있다.
판정부(120)는 검출된 문턱 전압들로부터 제1 판정 값을 이용하여 제1 데이 터를 연판정(soft-decision)할 수 있다. 이 때, 제1 판정 값은 검출된 문턱 전압들에 대한 연판정을 위한 대수 근사화 확률비(Log Likelihood Ratio, LLR)일 수 있다. 결정부(140)가 제2 데이터의 판정을 결정하면, 판정부(120)는 제2 판정 값을 이용하여 제2 데이터를 연판정할 수 있다. 이 때, 제2 판정 값은 검출된 문턱 전압들에 대한 연판정을 위한 대수 근사화 확률비(Log Likelihood Ratio, LLR)일 수 있다.
오류 검출부(130)는, 순환 코드(cyclic codes)에 대한 ECC 디코딩 기법을 이용함으로써, 검출된 오류 비트의 개수가 오류 정정 능력(error correcting capability)을 초과하지 않으면 검출된 오류 비트를 모두 정정할 수 있다. 오류 정정 능력은 ECC 디코드된 비트 수 중 오류 비트의 개수 또는 비트 오류 비율(bit error rate, BER)로 나타내어질 수 있다.
결정부(140)는, 검출된 오류 비트의 개수가 오류 정정 능력을 초과하면, 판정부(120)가 검출된 문턱 전압들로부터 제2 판정 값을 이용하여 제2 데이터를 판정하도록 결정할 수 있다.
결정부(140)는 검출된 오류 비트를 저장하는 멀티 비트 셀을 식별할 수 있다. 오류 검출부(130)는 제1 데이터를 ECC 디코드하여 검출된 오류 비트를 정정하고, 어느 비트가 오류 비트인지에 대한 정보를 추출할 수 있다. 판정부(120)는 식별된 멀티 비트 셀의 검출된 문턱 전압으로부터 제2 판정 값을 이용하여 제2 데이터를 판정할 수 있다.
실시예에 따라서는, 결정부(140)는 메모리 페이지(111)의 멀티 비트 셀들 각 각에 대하여 다른 판정 값이 적용되도록 결정할 수 있다. 결정부(140)는 멀티 비트 셀들 각각에 대하여 판정 값을 최적화함으로써 오류 비트의 개수를 줄일 수 있다.
ECC 디코더의 오류 정정 능력(error correcting capability)이 클수록 ECC 디코더를 구현하기 위한 하드웨어 복잡도가 증가한다. 메모리 장치(100)는 오류 비트의 개수를 줄일 수 있으므로, ECC 디코더의 오류 정정 능력이 작더라도 오류 정정 가능성(error correctability)을 높일 수 있다. 따라서 메모리 장치(100)는 ECC 디코더를 구현하기 위한 하드웨어 복잡도를 줄일 수 있다.
메모리 장치(100)가 메모리 페이지(111)의 멀티 비트 셀들의 문턱 전압을 검출하는 시간은 메모리 장치(100)가 검출된 문턱 전압들로부터 제1 데이터를 판정하고, 제1 데이터의 오류 비트를 검출하고, 검출된 오류 비트의 개수가 오류 정정 능력을 초과하는 경우 제2 데이터를 판정하는 시간보다 상대적으로 길 수 있다. 본 발명의 일 실시예에 따른 메모리 장치(100)는 메모리 페이지(111)의 멀티 비트 셀들의 문턱 전압을 검출하는 횟수를 최소화하여 전체적인 메모리 데이터 읽기 시간을 단축할 수 있다.
도 2는 도 1의 메모리 장치(100)의 동작의 일 예를 도시하는 도면이다.
도 2를 참조하면, 가로축은 멀티 비트 셀들의 문턱 전압을 나타내고, 세로축은 해당 문턱 전압을 가지는 멀티 비트 셀들의 개수를 나타낸다. 도 2에서는, 멀티 비트 셀들 각각에 2비트의 데이터가 저장되는 실시예가 도시된다. 또한, 도 2에서는 판정부(120)가 제1 데이터를 경판정(hard-decision)하는 실시예가 도시된 다.
메모리 장치(100)는 멀티 비트 셀들 각각이 멀티 비트 셀들 각각에 저장되는 데이터에 대응하는 목표 문턱 전압을 가지도록 프로그램할 수 있다. 2비트의 데이터는 "11", "10", "00", "01"의 4개의 값 중 어느 하나를 가질 수 있으므로, 멀티 비트 셀들 각각은 4개의 목표 문턱 전압들 중 어느 하나를 가질 수 있다.
실제로는 멀티 비트 셀들 각각은 미세하게 서로 다른 전기적 특성을 가지므로 동일한 데이터 (예를 들어 "01")가 저장된 서로 다른 멀티 비트 셀의 문턱 전압은 서로 다를 수 있다. 따라서 특정 데이터가 저장된 멀티 비트 셀들의 문턱 전압은 일정한 범위를 가지는 산포(distribution)를 형성할 수 있다.
멀티 비트 셀들의 문턱 전압은 프로그램된 직후부터 시간이 경과함에 따라 변화할 수 있다. 멀티 비트 셀들의 문턱 전압은 인접한 다른 멀티 비트 셀들의 문턱 전압의 변화에 영향 받아 변화할 수도 있다.
데이터 "11"이 프로그램된 직후, 데이터 "11"이 저장된 멀티 비트 셀들의 문턱 전압은 산포(221)를 형성할 수 있다. 시간이 경과된 후 데이터 "11"이 저장된 멀티 비트 셀들의 문턱 전압은 산포(231)를 형성할 수 있다. 산포(221) 및 산포(231) 간의 차이는 무시할 수 있을 만큼 작다고 가정한다.
데이터 "10"이 프로그램된 직후, 데이터 "10"이 저장된 멀티 비트 셀들의 문턱 전압은 산포(222)를 형성할 수 있다. 시간이 경과함에 따라 데이터 "10"이 저장된 멀티 비트 셀들의 문턱 전압이 낮아질 수 있다. 이 경우, 시간이 경과한 후 데이터 "10"이 저장된 멀티 비트 셀들의 문턱 전압은 산포(232)를 형성할 수 있다.
데이터 "00"이 프로그램된 직후, 데이터 "00"이 저장된 멀티 비트 셀들의 문턱 전압은 산포(223)를 형성할 수 있다. 시간이 경과함에 따라 데이터 "00"이 저장된 멀티 비트 셀들의 문턱 전압이 낮아질 수 있다. 이 경우, 시간이 경과한 후 데이터 "00"이 저장된 멀티 비트 셀들의 문턱 전압은 산포(233)를 형성할 수 있다.
데이터 "01"이 프로그램된 직후, 데이터 "01"이 저장된 멀티 비트 셀들의 문턱 전압은 산포(224)를 형성할 수 있다. 시간이 경과함에 따라 데이터 "01"이 저장된 멀티 비트 셀들의 문턱 전압이 낮아질 수 있다. 이 경우, 시간이 경과한 후 데이터 "01"이 저장된 멀티 비트 셀들의 문턱 전압은 산포(234)를 형성할 수 있다.
데이터가 프로그램된 직후 판정부(120)가 메모리 페이지(111)로부터 데이터를 판정하는 동작을 설명한다. 전압 레벨(211)보다 낮은 문턱 전압을 가지는 멀티 비트 셀에 대한 제1 판정 값은 데이터 "11", 전압 레벨(212)보다 높고 전압 레벨(213)보다 낮은 문턱 전압을 가지는 멀티 비트 셀에 대한 제1 판정 값은 데이터 "10", 전압 레벨(213)보다 높고 전압 레벨(214)보다 낮은 문턱 전압을 가지는 멀티 비트 셀에 대한 제1 판정 값은 데이터 "00", 전압 레벨(214)보다 높고 전압 레벨(215)보다 낮은 문턱 전압을 가지는 멀티 비트 셀에 대한 제1 판정 값은 데이터 "01"일 수 있다.
판정부(120)는 메모리 페이지(111)의 멀티 비트 셀들의 문턱 전압들을 검출하고, 검출된 문턱 전압들로부터 제1 판정 값을 이용하여 제1 데이터를 경판정할 수 있다.
결정부(140)는 제1 데이터의 오류 비트의 개수가 오류 정정 능력(error correcting capability)보다 크지 않으면 더 이상의 판정 동작을 실행하지 않도록 결정할 수 있다. 이 때, 메모리 장치(100)는 ECC 디코드되어 오류가 정정된 제1 데이터를 최종 데이터로서 출력할 수 있다.
데이터가 프로그램된 후 시간이 경과하여 멀티 비트 셀들의 문턱 전압이 산포(231), 산포(232), 산포(233) 및 산포(234)를 형성한다고 가정한다. 이 때, 판정부(120)는 메모리 페이지(111)의 멀티 비트 셀들의 문턱 전압들을 검출한다. 판정부(120)는 검출된 문턱 전압들로부터 제1 판정 값을 이용하여 제1 데이터를 경판정할 수 있다.
전압 레벨(211)보다 낮은 문턱 전압을 가지는 멀티 비트 셀에 저장된 데이터는 데이터 "11"로 판정될 수 있다. 도 2를 참조하면, 데이터 "11"이 저장된 멀티 비트 셀에 대한 오류는 상대적으로 적을 수 있다.
전압 레벨(212)보다 높고 전압 레벨(213)보다 낮은 문턱 전압을 가지는 멀티 비트 셀에 저장된 데이터는 데이터 "10"으로 판정될 수 있다. 이 때, 데이터 "00"이 저장된 멀티 비트 셀에 저장된 데이터가 데이터 "10"으로 잘못 판정될 확률은 무시할 수 없을 만큼 높을 수 있다.
마찬가지로, 전압 레벨(213)보다 높고 전압 레벨(214)보다 낮은 문턱 전압을 가지는 멀티 비트 셀에 저장된 데이터는 데이터 "00"으로 판정될 수 있다. 이 때, 데이터 "01"이 저장된 멀티 비트 셀에 저장된 데이터가 데이터 "00"으로 잘못 판정될 확률은 무시할 수 없을 만큼 높을 수 있다.
판정된 제1 데이터의 오류 비트의 개수가 오류 정정 능력보다 크면 결정 부(140)는 판정부(120)가 검출된 문턱 전압으로부터 제2 데이터를 판정하도록 결정할 수 있다. 이 때, 결정부(140)는 판정부(120)가 제2 데이터를 판정하는 과정에서 이용할 제2 판정 값을 결정할 수 있다.
오류 검출부(130)는 검출된 오류 비트의 정정된 값을 추정할 수 있다. 제1 데이터의 오류 비트의 개수가 오류 정정 능력보다 크면 오류 검출부(130)는 모든 오류 비트를 정정할 수는 없으나 일부의 오류 비트의 정정된 값을 추정할 수 있다.
도 2에 도시된 실시예에서는 데이터 "00"으로 판정된 데이터의 대부분이 데이터 "01"로 추정될 수 있다. 또한, 데이터 "10"으로 판정된 데이터의 대부분이 데이터 "00"로 추정될 수 있다.
결정부(140)는 검출된 오류의 경향 또는 패턴을 분석하여 제2 판정 값을 결정할 수 있다. 결정부(140)는 전압 레벨(211)보다 낮은 문턱 전압에 대한 제2 판정 값은 데이터 "11"로, 전압 레벨(211)보다 높고 전압 레벨(212)보다 낮은 문턱 전압에 대한 제2 판정 값은 데이터 "10"로, 전압 레벨(212)보다 높고 전압 레벨(213)보다 낮은 문턱 전압에 대한 제2 판정 값은 데이터 "00"로, 전압 레벨(213)보다 높고 전압 레벨(214)보다 낮은 문턱 전압에 대한 제2 판정 값은 데이터 "01"로 결정할 수 있다.
판정부(120)는 결정된 제2 판정 값을 이용하여 검출된 문턱 전압들로부터 제2 데이터를 판정할 수 있다. 오류 검출부(130)는 제2 데이터의 오류 비트를 검출할 수 있다. 결정부(140)는, 제2 데이터의 오류 비트의 개수가 오류 정정 능력보다 작으면 더 이상의 데이터 판정 동작을 실행하지 않도록 결정할 수 있다.
판정부(120)는 멀티 비트 셀들 각각에 대하여 제2 판정 값을 다르게 적용할 수 있다. 판정부(120)는 올바른 값으로 추정되는 멀티 비트 셀들에 대해서는 제1 판정 값을 그대로 적용하고, 오류 비트가 저장된 것으로 추정되는 멀티 비트 셀들에 대해서는 제2 판정 값 - 제1 판정 값과는 다른 - 을 적용할 수도 있다.
도 3은 도 1의 메모리 장치(100)의 동작의 다른 예를 도시하는 도면이다.
도 3을 참조하면, 가로축은 멀티 비트 셀들의 문턱 전압을 나타내고, 세로축은 해당 문턱 전압을 가지는 멀티 비트 셀들의 개수를 나타낸다. 도 3에서는, 멀티 비트 셀들 각각에 2비트의 데이터가 저장되는 실시예가 도시된다. 또한, 도 3에서는 판정부(120)가 제1 데이터를 경판정(hard-decision)하는 실시예가 도시된다.
멀티 비트 셀들의 문턱 전압은 프로그램된 직후부터 시간이 경과함에 따라 변화할 수 있다. 멀티 비트 셀들의 문턱 전압은 인접한 다른 멀티 비트 셀들의 문턱 전압의 변화에 영향 받아 변화할 수도 있다.
데이터 "11"이 프로그램된 직후, 데이터 "11"이 저장된 멀티 비트 셀들의 문턱 전압은 산포(321)를 형성할 수 있다. 시간이 경과된 후 데이터 "11"이 저장된 멀티 비트 셀들의 문턱 전압은 산포(331)를 형성할 수 있다. 산포(321) 및 산포(331) 간의 차이는 무시할 수 있을 만큼 작다고 가정한다.
데이터 "10"이 프로그램된 직후, 데이터 "10"이 저장된 멀티 비트 셀들의 문턱 전압은 산포(322)를 형성할 수 있다. 주변의 멀티 비트 셀의 문턱 전압이 높아짐에 따라 데이터 "10"이 저장된 멀티 비트 셀들의 문턱 전압이 높아질 수 있다. 이 경우, 시간이 경과한 후 데이터 "10"이 저장된 멀티 비트 셀들의 문턱 전압은 산포(332)를 형성할 수 있다.
데이터 "00"이 프로그램된 직후, 데이터 "00"이 저장된 멀티 비트 셀들의 문턱 전압은 산포(323)를 형성할 수 있다. 주변의 멀티 비트 셀의 문턱 전압이 높아짐에 따라 데이터 "00"이 저장된 멀티 비트 셀들의 문턱 전압이 높아질 수 있다. 이 경우, 시간이 경과한 후 데이터 "00"이 저장된 멀티 비트 셀들의 문턱 전압은 산포(333)를 형성할 수 있다.
데이터 "01"이 프로그램된 직후, 데이터 "01"이 저장된 멀티 비트 셀들의 문턱 전압은 산포(324)를 형성할 수 있다. 주변의 멀티 비트 셀의 문턱 전압이 높아짐에 따라 데이터 "01"이 저장된 멀티 비트 셀들의 문턱 전압이 높아질 수 있다. 이 경우, 시간이 경과한 후 데이터 "01"이 저장된 멀티 비트 셀들의 문턱 전압은 산포(334)를 형성할 수 있다.
데이터가 프로그램된 직후 판정부(120)가 메모리 페이지(111)로부터 데이터를 판정하는 동작을 설명한다. 전압 레벨(311)보다 낮은 문턱 전압을 가지는 멀티 비트 셀에 대한 제1 판정 값은 데이터 "11", 전압 레벨(312)보다 높고 전압 레벨(313)보다 낮은 문턱 전압을 가지는 멀티 비트 셀에 대한 제1 판정 값은 데이터 "10", 전압 레벨(313)보다 높고 전압 레벨(314)보다 낮은 문턱 전압을 가지는 멀티 비트 셀에 대한 제1 판정 값은 데이터 "00", 전압 레벨(314)보다 높고 전압 레벨(315)보다 낮은 문턱 전압을 가지는 멀티 비트 셀에 대한 제1 판정 값은 데이터 "01"일 수 있다.
판정부(120)는 메모리 페이지(111)의 멀티 비트 셀들의 문턱 전압들을 검출하고, 검출된 문턱 전압들로부터 제1 판정 값을 이용하여 제1 데이터를 경판정할 수 있다.
결정부(140)는 제1 데이터의 오류 비트의 개수가 오류 정정 능력(error correcting capability)보다 크지 않으면 더 이상의 판정 동작을 실행하지 않도록 결정할 수 있다.
데이터가 프로그램된 후 시간이 경과하여 멀티 비트 셀들의 문턱 전압이 산포(331), 산포(332), 산포(333) 및 산포(334)를 형성한다고 가정한다. 이 때, 판정부(120)는 메모리 페이지(111)의 멀티 비트 셀들의 문턱 전압들을 검출한다. 판정부(120)는 검출된 문턱 전압들로부터 제1 판정 값을 이용하여 제1 데이터를 경판정할 수 있다.
전압 레벨(311)보다 낮은 문턱 전압을 가지는 멀티 비트 셀에 저장된 데이터는 데이터 "11"로 판정될 수 있다. 도 3을 참조하면, 데이터 "11"이 저장된 멀티 비트 셀에 대한 오류는 상대적으로 적을 수 있다.
전압 레벨(313)보다 높고 전압 레벨(314)보다 낮은 문턱 전압을 가지는 멀티 비트 셀에 저장된 데이터는 데이터 "00"으로 판정될 수 있다. 이 때, 데이터 "10"이 저장된 멀티 비트 셀에 저장된 데이터가 데이터 "00"으로 잘못 판정될 확률은 무시할 수 없을 만큼 높을 수 있다.
마찬가지로, 전압 레벨(314)보다 높고 전압 레벨(315)보다 낮은 문턱 전압을 가지는 멀티 비트 셀에 저장된 데이터는 데이터 "01"으로 판정될 수 있다. 이 때, 데이터 "00"이 저장된 멀티 비트 셀에 저장된 데이터가 데이터 "01"으로 잘못 판정될 확률은 무시할 수 없을 만큼 높을 수 있다.
오류 검출부(130)는 검출된 오류 비트의 정정된 값을 추정할 수 있다. 제1 데이터의 오류 비트의 개수가 오류 정정 능력보다 크면 오류 검출부(130)는 모든 오류 비트를 정정할 수는 없으나 일부의 오류 비트의 정정된 값을 추정할 수 있다.
도 3에 도시된 실시예에서는 데이터 "01"으로 판정된 데이터의 대부분이 데이터 "00"로 추정될 수 있다. 또한, 데이터 "00"으로 판정된 데이터의 대부분이 데이터 "10"로 추정될 수 있다.
결정부(140)는 검출된 오류의 경향 또는 패턴을 분석하여 제2 판정 값을 결정할 수 있다. 결정부(140)는 전압 레벨(311)보다 낮은 문턱 전압에 대한 제2 판정 값은 데이터 "11"로, 전압 레벨(313)보다 높고 전압 레벨(314)보다 낮은 문턱 전압에 대한 제2 판정 값은 데이터 "10"로, 전압 레벨(314)보다 높고 전압 레벨(315)보다 낮은 문턱 전압에 대한 제2 판정 값은 데이터 "00"로, 전압 레벨(315)보다 높은 문턱 전압에 대한 제2 판정 값은 데이터 "01"로 결정할 수 있다.
판정부(120)는 결정된 제2 판정 값을 이용하여 검출된 문턱 전압들로부터 제2 데이터를 판정할 수 있다. 오류 검출부(130)는 제2 데이터의 오류 비트를 검출할 수 있다. 결정부(140)는, 제2 데이터의 오류 비트의 개수가 오류 정정 능력보다 작으면 더 이상의 데이터 판정 동작을 실행하지 않도록 결정할 수 있다.
도 4는 도 1의 메모리 장치(100)의 동작의 또 다른 예를 도시하는 도면이다.
도 4를 참조하면, 가로축은 멀티 비트 셀들의 문턱 전압을 나타내고, 세로축 은 해당 문턱 전압을 가지는 멀티 비트 셀들의 개수를 나타낸다. 도 4에서는, 멀티 비트 셀들 각각에 2비트의 데이터가 저장되는 실시예가 도시된다. 또한, 도 4에서는 판정부(120)가 제1 데이터를 연판정(soft-decision)하는 실시예가 도시된다.
멀티 비트 셀들의 문턱 전압은 프로그램된 직후부터 시간이 경과함에 따라 변화할 수 있다. 멀티 비트 셀들의 문턱 전압은 인접한 다른 멀티 비트 셀들의 문턱 전압의 변화에 영향 받아 변화할 수도 있다.
데이터 "11"이 프로그램된 직후, 데이터 "11"이 저장된 멀티 비트 셀들의 문턱 전압은 산포(421)를 형성할 수 있다. 시간이 경과된 후 데이터 "11"이 저장된 멀티 비트 셀들의 문턱 전압은 산포(431)를 형성할 수 있다. 산포(421) 및 산포(431) 간의 차이는 무시할 수 있을 만큼 작다고 가정한다.
데이터 "10"이 프로그램된 직후, 데이터 "10"이 저장된 멀티 비트 셀들의 문턱 전압은 산포(422)를 형성할 수 있다. 시간이 경과함에 따라 데이터 "10"이 저장된 멀티 비트 셀들의 문턱 전압이 낮아질 수 있다. 이 경우, 시간이 경과한 후 데이터 "10"이 저장된 멀티 비트 셀들의 문턱 전압은 산포(432)를 형성할 수 있다.
데이터 "00"이 프로그램된 직후, 데이터 "00"이 저장된 멀티 비트 셀들의 문턱 전압은 산포(423)를 형성할 수 있다. 시간이 경과함에 따라 데이터 "00"이 저장된 멀티 비트 셀들의 문턱 전압이 낮아질 수 있다. 이 경우, 시간이 경과한 후 데이터 "00"이 저장된 멀티 비트 셀들의 문턱 전압은 산포(433)를 형성할 수 있다.
데이터 "01"이 프로그램된 직후, 데이터 "01"이 저장된 멀티 비트 셀들의 문 턱 전압은 산포(424)를 형성할 수 있다. 시간이 경과함에 따라 데이터 "01"이 저장된 멀티 비트 셀들의 문턱 전압이 낮아질 수 있다. 이 경우, 시간이 경과한 후 데이터 "01"이 저장된 멀티 비트 셀들의 문턱 전압은 산포(434)를 형성할 수 있다.
데이터가 프로그램된 직후 판정부(120)가 메모리 페이지(111)로부터 데이터를 판정하는 동작을 설명한다. 제1 판정 값은 멀티 비트 셀들 각각에 저장될 수 있는 4개의 데이터 값들에 대한 LLR(Log Likelihood Ratio)들의 집합일 수 있다.
전압 레벨(411)보다 낮은 문턱 전압을 가지는 멀티 비트 셀에 대한 제1 판정 값은 데이터 "11"에 대해서는 0.95, 데이터 "10"에 대해서는 0.03, 데이터 "00"에 대해서는 0.01, 데이터 "01"에 대해서는 0.01의 집합일 수 있다. 이 때의 제1 판정 값은 (0.95, 0.03, 0.01, 0.01)로 표시될 수 있다.
전압 레벨(411)보다 높고 전압 레벨(413)보다 낮은 문턱 전압을 가지는 문턱 전압을 가지는 멀티 비트 셀 에 대한 제1 판정 값은 데이터 "11"에 대해서는 "0.5, 데이터 "10"에 대해서는 0.4, 데이터 "00"에 대해서는 0.03, 데이터 "01"에 대해서는 0.02의 집합일 수 있다. 이 때의 제1 판정 값은 (0.5, 0.4, 0.03, 0.02)로 표시될 수 있다.
전압 레벨(413)보다 높고 전압 레벨(415)보다 낮은 문턱 전압을 가지는 문턱 전압을 가지는 멀티 비트 셀 에 대한 제1 판정 값은 데이터 "11"에 대해서는 "0.02, 데이터 "10"에 대해서는 0.95, 데이터 "00"에 대해서는 0.02, 데이터 "01"에 대해서는 0.01의 집합일 수 있다. 이 때의 제1 판정 값은 (0.02, 0.95, 0.02, 0.01)로 표시될 수 있다.
전압 레벨(415)보다 높고 전압 레벨(417)보다 낮은 문턱 전압을 가지는 문턱 전압을 가지는 멀티 비트 셀 에 대한 제1 판정 값은 데이터 "11"에 대해서는 "0.01, 데이터 "10"에 대해서는 0.02, 데이터 "00"에 대해서는 0.95, 데이터 "01"에 대해서는 0.02의 집합일 수 있다. 이 때의 제1 판정 값은 (0.01, 0.02, 0.95, 0.02)로 표시될 수 있다.
전압 레벨(417)보다 높은 문턱 전압을 가지는 문턱 전압을 가지는 멀티 비트 셀 에 대한 제1 판정 값은 데이터 "11"에 대해서는 "0.01, 데이터 "10"에 대해서는 0.02, 데이터 "00"에 대해서는 0.02, 데이터 "01"에 대해서는 0.95의 집합일 수 있다. 이 때의 제1 판정 값은 (0.01, 0.02, 0.02, 0.95)로 표시될 수 있다.
판정부(120)는 메모리 페이지(111)의 멀티 비트 셀들의 문턱 전압들을 검출하고, 검출된 문턱 전압들로부터 제1 판정 값을 이용하여 제1 데이터를 연판정할 수 있다.
결정부(140)는 제1 데이터의 오류 비트의 개수가 오류 정정 능력(error correcting capability)보다 크지 않으면 더 이상의 데이터 판정 동작을 실행하지 않도록 결정할 수 있다. 이 때, 메모리 장치(100)는 ECC 디코드되어 오류가 정정된 제1 데이터를 최종 데이터로서 출력할 수 있다.
데이터가 프로그램된 후 시간이 경과하여 멀티 비트 셀들의 문턱 전압이 산포(431), 산포(432), 산포(433) 및 산포(434)를 형성한다고 가정한다. 이 때, 판정부(120)는 메모리 페이지(111)의 멀티 비트 셀들의 문턱 전압들을 검출한다. 판정부(120)는 검출된 문턱 전압들로부터 제1 판정 값을 이용하여 제1 데이터를 연판 정할 수 있다.
전압 레벨(411)보다 낮은 문턱 전압을 가지는 멀티 비트 셀에 저장된 데이터는 데이터 "11"로 판정될 수 있다. 도 4를 참조하면, 데이터 "11"이 저장된 멀티 비트 셀에 대한 오류는 상대적으로 적을 수 있다.
전압 레벨(411)보다 높고 전압 레벨(413)보다 낮은 문턱 전압을 가지는 멀티 비트 셀에 대한 제1 판정 값은 (0.5, 0.4, 0.03, 0.02)이므로 상기 멀티 비트 셀에 저장된 데이터는 데이터 "11"로 연판정될 수 있다. 이 때, 데이터 "10"이 저장된 멀티 비트 셀에 저장된 데이터가 데이터 "11"로 잘못 판정될 확률은 무시할 수 없을 만큼 높을 수 있다.
결정부(140)는 전압 레벨(411)보다 높고 전압 레벨(413)보다 낮은 문턱 전압을 가지는 멀티 비트 셀에 저장된 데이터가 데이터 "10"로 판정되도록 제2 판정 값을 조정할 수 있다.
전압 레벨(414)보다 높고 전압 레벨(415)보다 낮은 문턱 전압을 가지는 멀티 비트 셀에 대한 제1 판정 값은 (0.02, 0.95, 0.02, 0.01)이므로 상기 멀티 비트 셀에 저장된 데이터는 데이터 "10"로 연판정될 수 있다. 이 때, 데이터 "00"이 저장된 멀티 비트 셀에 저장된 데이터가 데이터 "10"로 잘못 판정될 확률은 무시할 수 없을 만큼 높을 수 있다.
결정부(140)는 오류 검출부(130)에 의해 검출된 오류 비트의 패턴에 기초하여 전압 레벨(414)보다 높고 전압 레벨(415)보다 낮은 문턱 전압을 가지는 멀티 비트 셀에 대한 연판정 결과가 데이터 "00"이 되도록 제2 판정 값을 조정할 수 있다.
전압 레벨(415)보다 높고 전압 레벨(416)보다 낮은 문턱 전압을 가지는 멀티 비트 셀에 대한 제1 판정 값은 (0.01, 0.02, 0.95, 0.02)이므로 상기 멀티 비트 셀에 저장된 데이터는 데이터 "00"로 연판정될 수 있다. 이 때, 전압 레벨(415)보다 높고 전압 레벨(416)보다 낮은 문턱 전압 구간에 대한 판정 결과에 대한 오류는 무시할 만큼 적을 수 있다. 결정부(140)는 전압 레벨(415)보다 높고 전압 레벨(416)보다 낮은 문턱 전압 구간에 대한 제1 판정 값을 동일하게 제2 판정 값에도 적용할 수 있다.
결정부(140)는 전압 레벨(416)보다 높고 전압 레벨(417)보다 낮은 문턱 전압 구간에 대한 제2 판정 값을 조정하여 전압 레벨(416)보다 높고 전압 레벨(417)보다 낮은 문턱 전압을 가지는 멀티 비트 셀에 저장된 데이터가 데이터 "01"로 판정되도록 할 수 있다.
판정부(120)는 결정된 제2 판정 값을 이용하여 검출된 문턱 전압들로부터 제2 데이터를 판정할 수 있다. 오류 검출부(130)는 제2 데이터의 오류 비트를 검출할 수 있다. 결정부(140)는, 제2 데이터의 오류 비트의 개수가 오류 정정 능력보다 작으면 더 이상의 데이터 판정 동작을 실행하지 않도록 결정할 수 있다.
판정부(120)는 필요에 따라 전압 레벨들(411, 412, 413, 414, 415, 416, 417, 418, 419)을 설정하고 메모리 페이지(111)의 멀티 비트 셀들의 문턱 전압을 검출할 수 있다.
일반적으로 m비트의 데이터를 저장하는 멀티 비트 셀들의 문턱 전압은 2m개 의 산포를 형성할 수 있다. 실시예에 따라서는, 판정부(120)는 2m 개보다 많은 수의 전압 레벨들을 설정할 수 있다. 판정부(120)는 2m 개보다 많은 수의 전압 레벨들을 설정하고, 설정된 전압 레벨들을 이용하여 멀티 비트 셀들의 문턱 전압들을 검출함으로써 멀티 비트 셀들의 문턱 전압들의 예상치 못한 변화에 대해서도 최적화된 판정 값을 결정할 수 있다.
도 5는 멀티 비트 셀들의 문턱 전압이 변화되는 과정의 일 예를 도시하는 도면이다.
도 5를 참조하면, 가로축은 멀티 비트 셀들의 문턱 전압을 나타내고, 세로축은 해당 문턱 전압을 가지는 멀티 비트 셀들의 개수를 나타낸다.
특정 데이터가 저장된 멀티 비트 셀들은 산포(520)에 대응할 수 있다. 산포(520)에 대응하는 멀티 비트 셀들의 문턱 전압은 시간이 경과함에 따라 변화하거나 주변의 멀티 비트 셀들의 문턱 전압의 변화에 따라 변화할 수 있다.
멀티 비트 셀들의 문턱 전압이 시간이 경과함에 따라 낮아지는 경우에, 일정 시간이 경과한 후 멀티 비트 셀들의 문턱 전압은 산포(510)를 형성할 수 있다.
주변의 멀티 비트 셀들의 문턱 전압이 높아짐에 따라 (주변의 멀티 비트 셀들에 대한 프로그램 과정 등의 이유로) 멀티 비트 셀들의 문턱 전압이 높아지는 경우에 시간이 경과한 후 멀티 비트 셀들의 문턱 전압은 산포(530)를 형성할 수 있다.
시간이 경과함에 따라 멀티 비트 셀들의 문턱 전압이 낮아지는 현상은 전하 유실 효과 (charge loss effect) 에 의해 일어날 수 있다.
멀티 비트 셀은 제어 게이트(Control Gate, CG) 및 FG 사이에 절연체 (insulator) 층이 위치하고, FG 및 substrate 사이에도 절연체 층이 위치하는 구조를 가진다. 메모리 장치는 멀티 비트 셀의 CG 및 substrate 에 특정 전압을 인가하여 전하를 FG에 충전(charge)하거나 FG로부터 방전(discharge)할 수 있다. 전하가 FG에 충전 또는 FG로부터 방전되는 과정은 F-N 터널링 또는 핫 캐리어 효과 등의 메커니즘에 의해 수행될 수 있다. FG에 충전된 전하는 방전 조건이 갖추어지기 전에는 FG에 유지되어야 하지만, 자연적인 확산 현상에 의해 FG에 충전되어 있는 전하가 주위로 퍼져서, FG내의 전하가 줄어들거나, FG 주변의 절연체가 손상되어 전하의 누설 경로(leaking path)가 형성되면 FG에 충전된 전하가 유실될 수 있다.
일반적으로 FG에 충전된 전하가 유실되는 전하 유실 메커니즘은 멀티 비트 셀의 문턱 전압을 낮추는 경향이 있다.
중심 멀티 비트 셀의 문턱 전압이 주변의 멀티 비트 셀들의 문턱 전압의 변화 량에 따라 영향 받는 현상은 FG 커플링 (Floating Gate coupling, FG coupling) 이라고 불릴 수 있다. 멀티 비트 셀들의 FG들 간의 기생 커패시턴스 (parasitic capacitance) 의 커플링으로 인해 중심 멀티 비트 셀의 문턱 전압이 영향 받는 현상이다.
만일, 프로그래밍 과정이 멀티 비트 셀의 문턱 전압을 높인다면, 중심 멀티 비트 셀의 문턱 전압은 FG 커플링에 의해 원하는 값보다 높아지게 된다.
FG 커플링과 같은 메커니즘에 의해, 멀티 비트 셀들의 문턱 전압의 산포는 확산되는 경향을 가진다. 일반적으로 FG 커플링에 의한 문턱 전압의 변화는 문턱 전압이 낮은 경우에 더 크게 나타난다는 사실이 알려져 있다.
멀티 비트 셀이 동작하는 전압 윈도우(voltage window)는 제한되어 있으므로, 문턱 전압의 산포가 확산될수록 인접한 문턱 전압의 산포가 오버랩될 가능성이 높아지게 된다. 문턱 전압의 산포가 겹치는 정도가 심할수록 멀티 비트 셀에 저장된 데이터를 정확하게 읽어내지 못하는 오류 비율(error rate)이 증가하게 된다.
도 6은 본 발명의 다른 실시예에 따른 메모리 장치(600)를 도시하는 도면이다.
도 6을 참조하면, 메모리 장치(600)는 멀티 비트 셀 어레이(610), 문턱 전압 검출부(620) 및 결정부(630)를 포함한다.
멀티 비트 셀 어레이(610)는 메모리 페이지(611) 외에도 복수의 메모리 페이지들(도시되지 않음)을 더 포함한다. 메모리 페이지(611)는 복수의 멀티 비트 셀들을 포함한다. 메모리 장치(600)는 메모리 페이지(611)의 멀티 비트 셀들에 저장된 데이터를 동시에 읽을 수 있다.
문턱 전압 검출부(620)는 메모리 페이지(611)의 멀티 비트 셀들의 문턱 전압들을 검출한다.
결정부(630)는 검출된 문턱 전압들로부터 데이터를 판정하는 판정 값 후보들 중에서 오류 비트의 개수를 최소화하는 최적 판정 값을 선택한다.
결정부(630)는 메모리 페이지(611)의 멀티 비트 셀들 각각에 대하여 서로 다른 판정 값을 적용할 수 있다. 결정부(630)는 멀티 비트 셀들이 소거된(erased) 횟수 또는 데이터가 프로그램된 후 경과된 시간 등에 기초하여 최적 판정 값을 선택할 수 있다. 결정부(630)는 멀티 비트 셀의 커플링 특성 또는 전하 유실 특성 정보에 기초하여 최적 판정 값을 선택할 수 있다. 메모리 장치(600)는 멀티 비트 셀 어레이(610) 내에서 특정 멀티 비트 셀의 물리적인 위치에 따라 커플링 또는 전하 유실 특성을 획득할 수 있다. 메모리 장치(600)는 특정 멀티 비트 셀의 문턱 전압의 변화를 모니터하여 커플링 또는 전하 유실 특성을 획득할 수 있다. 메모리 장치(600)는 멀티 비트 셀 어레이(610) 내의 특정 블록을 모니터링 블록으로 설정하고, 모니터링 블록의 멀티 비트 셀의 문턱 전압의 변화를 모니터할 수 있다.
실시예에 따라서는, 결정부(630)는 복수의 판정 값 후보들을 적용하여 판정 결과를 생성하고, 판정 값 후보들 각각에 대하여 생성된 판정 결과를 ECC 디코드하여 오류 비트의 개수를 비교할 수 있다. 결정부(630)는 오류 비트의 개수를 최소화하는 판정 값의 조합을 최적 판정 값으로 선택할 수 있다.
메모리 장치(600)는 멀티 비트 셀들의 문턱 전압 검출 횟수를 최소화할 수 있다. 메모리 장치(600)는 멀티 비트 셀들의 문턱 전압의 검출 횟수를 최소화함으로써 데이터 읽기 시간을 단축할 수 있다.
메모리 장치(600)는 오류 비트의 개수를 최소화하는 최적 판정 값을 선택함으로써 메모리 데이터를 읽을 때의 오류를 줄일 수 있다. 메모리 장치(600)가 ECC 디코더를 이용할 경우, 메모리 데이터를 읽을 때의 오류를 감소하면 ECC 디코더를 구현하기 위한 하드웨어 복잡도를 줄일 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 메모리 데이터 읽기 방법을 도시하 는 동작 흐름도이다.
도 7을 참조하면, 메모리 데이터 읽기 방법은 멀티 비트 셀 어레이의 멀티 비트 셀들의 문턱 전압을 검출한다(S710).
메모리 데이터 읽기 방법은 검출된 문턱 전압들로부터 판정 값을 이용하여 데이터를 판정한다(S720).
메모리 데이터 읽기 방법은 판정된 데이터의 오류 비트를 검출한다(S730).
메모리 데이터 읽기 방법은 검출된 오류 비트의 개수가 오류 정정 범위 (또는 오류 정정 능력(error correcting capability))보다 큰지 여부를 판정한다(S740).
메모리 데이터 읽기 방법은 단계(S740)의 판정 결과 검출된 오류 비트의 개수가 오류 정정 능력보다 크지 않으면 검출된 오류 비트를 정정한다(S750).
메모리 데이터 읽기 방법은 단계(S740)의 판정 결과 검출된 오류 비트의 개수가 오류 정정 능력보다 크면 다른 판정 값을 선택한다(S760).
메모리 데이터 읽기 방법은 단계(S760)에서 선택한 새로운 판정 값을 이용하여 단계(S710)에서 검출된 문턱 전압들로부터 데이터를 판정한다(S720).
단계(S760)에서, 메모리 데이터 읽기 방법은 단계(S730)에서 검출된 오류 비트의 패턴에 기초하여 다른 판정 값을 선택한다.
메모리 데이터 읽기 방법은 최초에 수행되는 단계(S730)에서 검출된 오류 비트의 개수가 기준치보다 크면 최초에 수행되는 판정 값을 조정할 수 있다. 이 때, 메모리 데이터 읽기 방법은 조정된 판정 값을 다음 데이터 읽기 동작 때의 단 계(S720)에 최초로 적용할 수 있다.
최초에 적용되는 판정 값에 의해 상대적으로 많은 오류 비트가 검출되면 데이터 읽기 동작에 긴 시간이 소요되므로 메모리 데이터 읽기 방법은 오류 비트의 검출 결과에 따라 최초에 적용되는 판정 값을 조정할 수 있다. 이 때, 기준치는 오류 정정 능력보다 큰 값일 수도 있고, 작은 값일 수도 있다.
메모리 데이터 읽기 방법은 멀티 비트 셀들 각각에 대하여 서로 다른 판정 값을 적용할 수 있다. 예를 들어 메모리 데이터 읽기 방법은 단계(S730)에서 검출된 오류 비트가 저장된 멀티 비트 셀을 식별할 수 있고, 식별된 멀티 비트 셀에 대해서는 나머지 멀티 비트 셀에 적용되는 제1 판정 값과 다른 제2 판정 값을 적용할 수 있다.
본 발명에 따른 메모리 데이터 읽기 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 구현될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 구현될 수 있다.
플래시 메모리 장치와 메모리 컨트롤러는 메모리 카드를 구성할 수 있다. 이러한 경우, 메모리 컨트롤러는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 비휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용될 수 있다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다.
본 발명에 따른 컴퓨팅 시스템은 버스에 전기적으로 연결된 마이크로프로세서, 사용자 인터페이스, 베이스밴드 칩셋(baseband chipset)과 같은 모뎀, 메모리 컨트롤러, 그리고 플래시 메모리 장치를 포함한다. 플래시 메모리 장치에는 마이크로프로세서에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 것이다.
본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 컨트롤러와 플래시 메모리 장치는, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치(100)를 도시하는 도면이다.
도 2는 도 1의 메모리 장치(100)의 동작의 일 예를 도시하는 도면이다.
도 3은 도 1의 메모리 장치(100)의 동작의 다른 예를 도시하는 도면이다.
도 4는 도 1의 메모리 장치(100)의 동작의 또 다른 예를 도시하는 도면이다.
도 5는 멀티 비트 셀들의 문턱 전압이 변화되는 과정의 일 예를 도시하는 도면이다.
도 6은 본 발명의 다른 실시예에 따른 메모리 장치(600)를 도시하는 도면이다.
도 7은 본 발명의 또 다른 실시예에 따른 메모리 데이터 읽기 방법을 도시하는 동작 흐름도이다.
<도면의 주요 부분에 대한 부호의 설명>
110: 멀티 비트 셀 어레이
111: 메모리 페이지
120: 판정부
130: 오류 검출부
140: 결정부

Claims (14)

  1. 멀티 레벨 셀들을 포함하는 멀티 비트 셀 어레이;
    상기 멀티 비트 셀들 각각의 문턱 전압을 검출하고, 검출된 문턱 전압이 문턱 전압 구간들 중에서 어느 구간에 속하는지를 판단하고, 판단된 구간에 대응하는 제1판정 값을 이용하여 상기 멀티 비트 셀들 각각에 저장된 데이터를 제1데이터로 판정하는 판정부;
    상기 제1데이터의 오류 비트를 검출하여, 검출된 오류 비트의 개수에 따라 상기 오류 비트를 정정하는 오류 검출부; 및
    상기 검출된 오류 비트의 개수에 따라, 상기 판정부가 상기 제1판정 값과 다른 제2판정 값을 이용하여 상기 멀티 비트 셀들 각각에 저장된 상기 데이터를 제2데이터로 판정할지 여부를 결정하는 결정부를 포함하고,
    상기 결정부는 복수의 판정 값 후보들 각각에 대한 판정 결과를 생성하고, 상기 판정 결과를 디코드하여 각각의 오류 비트의 개수를 비교하고, 상기 각각의 오류 비트의 개수를 최소화하는 판정 값의 조합을 최적의 판정 값으로 선택하는 메모리 장치.
  2. 제1항에 있어서,
    상기 결정부는 상기 검출된 오류 비트의 패턴에 기초하여 상기 제2판정 값을 선택하는 메모리 장치.
  3. 제1항에 있어서,
    상기 결정부는 상기 검출된 오류 비트의 패턴에 기초하여 상기 문턱 전압이 낮아졌는지 또는 높아졌는지를 판단하고, 판단의 결과에 따라 상기 제1판정 값을 상기 제2판정 값으로 조정하는 메모리 장치.
  4. 제1항에 있어서,
    상기 판정부는 상기 판단된 구간에 대응하는 상기 제1판정 값을 이용하여 상기 멀티 비트 셀들 각각에 저장된 상기 데이터를 상기 제1데이터로 경판정하는 메모리 장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 결정부는 상기 검출된 오류 비트의 개수가 오류 정정 범위보다 크면, 상기 판정부가 상기 검출된 문턱 전압으로부터 상기 제2판정 값을 이용하여 상기 제2데이터를 판정하도록 결정하는 메모리 장치.
  7. 제1항에 있어서,
    상기 결정부는 상기 검출된 오류 비트를 저장하는 멀티 비트 셀을 식별하고,
    상기 판정부는 상기 식별된 멀티 비트 셀의 검출된 문턱 전압으로부터 상기 제2판정 값을 이용하여 상기 제2데이터를 판정하는 메모리 장치.
  8. 삭제
  9. 멀티 비트 셀 어레이의 멀티 비트 셀들 각각의 문턱 전압을 검출하는 단계;
    검출된 문턱 전압으로부터 제1판정 값을 이용하여 제1데이터를 판정하는 단계;
    상기 제1데이터의 오류 비트를 검출하여, 검출된 오류 비트의 개수에 따라 상기 오류 비트를 정정하는 단계; 및
    상기 검출된 오류 비트의 개수에 따라, 상기 제1판정 값과 다른 제2판정 값을 이용하여 상기 검출된 문턱 전압으로부터 제2데이터를 판정할지 여부를 결정하는 단계를 포함하고,
    상기 결정하는 단계는, 복수의 판정 값 후보들 각각에 대한 판정 결과를 생성하고, 상기 판정 결과를 디코드하여 각각의 오류 비트의 개수를 비교하고, 상기 각각의 오류 비트의 개수를 최소화하는 판정 값의 조합을 최적의 판정 값으로 선택하는 메모리 데이터 읽기 방법.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제9항에 있어서,
    상기 검출된 오류 비트의 개수가 기준치보다 크면, 상기 제1판정 값을 조정하는 단계를 더 포함하는 메모리 데이터 읽기 방법.
  14. 삭제
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