KR101464885B1

KR101464885B1 - 정전기 방전 보호를 위한 장치

Info

Publication number: KR101464885B1
Application number: KR1020130083507A
Authority: KR
Inventors: 운-지에 린; 보-팅 첸; 젠-초우 쳉; 밍-샹 송
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2012-12-20
Filing date: 2013-07-16
Publication date: 2014-11-25
Anticipated expiration: 2033-07-16
Also published as: KR20140080403A; US9117669B2; US20140175551A1; US10096589B2; US20150311192A1

Abstract

구조물이 기판의 제1 핀 위에 형성된 N+ 영역, 기판의 제2 핀 위에 형성된 P+ 영역으로서, 상기 P+ 영역 및 N+ 영역이 다이오드를 형성하는, P+ 영역, 상기 P+ 영역과 상기 N+ 영역 사이에 형성된 쉘로우 트렌치 격리 영역, 및 상기 쉘로우 트렌치 격리 영역 위에 그리고 상기 N+ 영역과 상기 P+ 영역 사이에 형성된 제1 에피텍셜 성장 블록 영역을 포함하고, 상기 다이오드의 순방향 바이어스 전류가 상기 쉘로우 트렌치 격리 영역 아래의 경로를 통해서 흐른다.

Description

정전기 방전 보호를 위한 장치{APPARATUS FOR ESD PROTECTION}

본 발명은 정전기 방전 보호를 위한 장치에 대한 것이다.

여러 가지 전자적 성분들(예를 들어, 트랜지스터들, 다이오드들, 저항들, 커패시터들, 등)의 집적 밀도가 계속적으로 개선됨에 따라, 반도체 산업은 급속한 성장을 경험하고 있다. 대부분의 경우에, 이러한 집적 밀도의 개선은 피쳐(feature) 크기의 반복적인 감소로부터 유래되었고, 이는 보다 많은 성분들이 주어진 면적 내로 집적될 수 있게 한다. 그러나, 보다 작은 피쳐 크기는 보다 큰 누설 전류를 초래할 수 있을 것이다. 더욱 작은 전자적 디바이스들에 대한 요구가 최근에 증대됨에 따라, 반도체 디바이스들의 누설 전류 감소에 대한 요구가 증대되어 왔다.

반도체 기술들이 발전함에 따라, 핀 구조 전계 효과 트랜지스터(Fin Field Effect Transisters)(FinFETs)가 반도체 디바이스들에서의 추가적인 누설 전류 감소를 위한 효과적인 대안으로서 출현되었다. FinFET에서, FinFET 이 위치되는 반도체 기판의 표면으로부터 드레인, 채널 영역 및 소오스를 포함하는 활성(active) 영역이 상향 돌출한다. 핀(fin)과 같은, FinFET의 활성 영역은, 횡단면도에서 볼 때, 직사각형 형상일 수 있을 것이다. 또한, FinFET의 게이트 구조물이 뒤집힌 U자와 같이 3개의 측면들에서 활성 영역 주위를 랩핑(wrap)한다. 결과적으로, 채널의 게이트 구조물의 제어가 보다 강해진다(stronger). 통상적인 평면형 트랜지스터들의 단락(short) 채널 누설 효과가 감소되었다. 따라서, FinFET이 턴 오프될 때, 게이트 구조물이 보다 양호하게 채널을 제어하여 누설 전류를 줄일 수 있다.

FinFETs를 포함하는 반도체 디바이스들은 정전기 방전(ESD) 과도전류(transient)와 같은 극히 높은 전압 스파이크들에 민감하다. ESD는, 정전하의 누적으로 인해서 2개의 객체들 사이에서 유동하는 급속 방전이다. ESD는 반도체 디바이스들을 파괴할 수 있는데, 이는 급속한 방전이 비교적 큰 전류를 생성할 수 있기 때문이다. ESD 보호 구조물들이 집적 회로들에서 요구된다. ESD 보호에서, ESD 회로는 입력 및 출력 패드들(pads)과 같은 집적 회로 단자들 근방에, 그리고 또한 전력 공급 단자들을 위해서 형성된다. ESD 보호 회로들이 전류 방전 경로를 제공하여 ESD로 인한 반도체 고장들을 감소시킬 수 있을 것이다.

본 발명에서 구조물은 기판의 제1 핀 위에 형성된 N+ 영역, 기판의 제2 핀 위에 형성된 P+ 영역으로서, 상기 P+ 영역 및 N+ 영역이 다이오드를 형성하는, P+ 영역, 상기 P+ 영역과 상기 N+ 영역 사이에 형성된 쉘로우 트렌치 격리 영역, 및 상기 쉘로우 트렌치 격리 영역 위에 그리고 상기 N+ 영역과 상기 P+ 영역 사이에 형성된 제1 에피텍셜 성장 블록 영역을 포함하고, 상기 다이오드의 순방향 바이어스 전류가 상기 쉘로우 트렌치 격리 영역 아래의 경로를 통해서 흐른다.

본원 개시 내용, 및 본원 개시 내용의 장점들의 보다 완전한 이해를 위해서, 이제 첨부 도면들과 함께 기술된 이하의 설명을 참조한다.
도 1a는 본원 개시 내용의 여러 가지 실시예들에 따른 n-타입 ESD 보호 다이오드의 평면도를 도시한 도면이다.
도 1b는 본원 개시 내용의 여러 가지 실시예들에 따른 도 1a에 도시된 n-타입 ESD 보호 다이오드의 횡단면도를 도시한 도면이다.
도 2a는 본원 개시 내용의 여러 가지 실시예들에 따른 p-타입 ESD 보호 다이오드의 평면도를 도시한 도면이다.
도 2b는 본원 개시 내용의 여러 가지 실시예들에 따른 도 2a에 도시된 p-타입 ESD 보호 다이오드의 횡단면도를 도시한 도면이다.
도 3a는 본원 개시 내용의 여러 가지 실시예들에 따른 n-타입 ESD 보호 다이오드의 평면도를 도시한 도면이다.
도 3b는 본원 개시 내용의 여러 가지 실시예들에 따른 도 3a에 도시된 n-타입 ESD 보호 다이오드의 횡단면도를 도시한 도면이다.
도 4a는 본원 개시 내용의 여러 가지 실시예들에 따른 다른 p-타입 ESD 보호 다이오드의 평면도를 도시한 도면이다.
도 4b는 본원 개시 내용의 여러 가지 실시예들에 따른 도 4a에 도시된 p-타입 ESD 보호 다이오드의 횡단면도를 도시한 도면이다.
도 5는 본원 개시 내용의 여러 가지 실시예들에 따른 집적 회로의 입출력 단자와 전압 레일(rail) 사이에 연결된 복수의 p-타입 ESD 보호 다이오드들을 도시한 도면이다.
도 6은 본원 개시 내용의 여러 가지 실시예들에 따른 집적 회로의 입출력 단자와 전압 레일 사이에 연결된 복수의 n-타입 ESD 보호 다이오드들을 도시한 도면이다.
도 7은 집적 회로 레벨 ESD 보호 도면을 도시한다.
도 8-10은, 본원 개시 내용의 여러 가지 실시예들에 따른, 병렬로 연결된 복수의 p-타입 ESD 보호 다이오드들, 병렬로 연결된 복수의 n-타입 ESD 보호 다이오드들, 및 집적 회로 레벨 ESD 보호 도면을 도시한다.
달리 지적된 바가 없으면, 상이한 도면들 내의 상응하는 숫자들 및 심볼들은 일반적으로 상응하는 부분들을 지칭한다. 도면들은 여러 가지 실시예들의 상대적인 양태들을 명확하게 설명하기 위해서 도시되었고 그리고 반드시 실척(scale)으로 도시된 것은 아니다.

본 실시예들의 제조 및 이용에 대해서 이하에서 설명한다. 그러나, 본원 개시 내용이 매우 다양한 특정 상황들(contexts)로 구현될 수 있는 많은 적용가능한 발명적인 개념들을 제공한다는 것을 이해하여야 한다. 본원에서 설명된 특정 실시예들은 개시 내용을 실현 및 이용하기 위한 특정 방식들을 단지 예시하는 것이고, 그리고 본원 개시 내용의 범위를 제한하는 것이 아니다.

본원 개시 내용이 특정 상황의 실시예들에 대해서, 즉 FinFET 적용예들을 위한 정전기 방전(ESD) 보호 다이오드에 대해서 설명될 것이다. 그러나, 본원 개시 내용의 실시예들이 또한 다양한 ESD 보호 적용예들에 대해서 적용될 수 있을 것이다. 이하에서, 첨부 도면들을 참조하여 여러 가지 실시예들이 구체적으로 설명될 것이다.

도 1a는 본원 개시 내용의 여러 가지 실시예들에 따른 n-타입 ESD 보호 다이오드의 평면도를 도시한다. 평면도(100)에는, 기판(154)(미도시됨 그러나 횡단면에 도시됨) 위에 형성된 복수의 제1 핀들(101) 및 제2 핀들(102)이 도시되어 있다. 도 1a에 도시된 바와 같은 제1 핀들(101)은 병렬로 배열된다. 유사하게, 도 1a에 도시된 바와 같이, 제2 핀들(102)이 병렬로 배열된다. 또한, 상기 제1 핀(101)과 제2 핀(102) 사이에는 쉘로우 트렌치 격리(STI) 영역(103)(단면도에 도시됨)이 존재할 수 있을 것이다. 단면도(150)와 관련하여, STI 영역(103)의 치수 및 위치를 이하에서 설명할 것이다. 2개의 인접한 제1 핀들(101) 또는 2개의 인접한 제2 핀들(102)이 또한 STI 영역들(미도시)에 의해서 분리될 수 있다는 것을 주지하여야 한다.

일부 실시예들에서, 제1 핀들(101) 및 제2 핀들(102)이 STI 영역들(미도시)의 상단부 표면들의 리세싱(recessing)에 의해서 형성될 수 있고, 그에 따라 제1 핀들(101) 및 제2 핀들(102)이 기판(154)의 표면으로부터 상향 돌출하게 허용할 수 있을 것이다. 대안적인 실시예들에서, 제1 핀들(101) 및 제2 핀들(102)이 에피텍셜 성장 프로세스에 의해서 형성될 수 있고, 그러한 에피텍셜 성장 프로세스에서 제1 핀들(101) 및 제2 핀들(102)이 STI 영역들(미도시) 사이의 반도체 스트립들로부터 성장된다.

n-타입 ESD 보호 다이오드를 형성하기 위해서, N+ 영역(132) 및 P+ 영역(134)이 에피텍셜 성장 프로세스를 통해서 p-웰(well)(152)(미도시됨 그러나 단면도에 도시됨) 내에 형성된다. 평면도(100)에 도시된 바와 같이, N+ 영역(132)과 P+ 영역(134)이 에피텍셜 성장(EPI) 블록 영역(112)에 의해서 분리된다. N+ 영역(132) 및 P+ 영역(134)이 제1 콘택(122) 및 제2 콘택(124) 각각을 통해서 외부 회로들(미도시됨 그러나 도 6에 도시됨)에 연결된다. 또한, N+ 영역(132) 및 P+ 영역(134) 각각에 인접하여 퇴적된(deposited) 2개의 EPI 블록 영역들(114 및 116)이 존재할 수 있을 것이다. EPI 블록 영역들(114 및 116)은 ESD 보호 다이오드를 인접한 활성 영역들(미도시)로부터 격리시키기 위해서 채용된다. 일부 실시예들에서, EPI 블록 영역들(112, 114 및 116)이 실리콘 질화물 및/또는 기타 등등을 포함하는 적절한 유전체 재료들로 형성될 수 있을 것이다.

일부 실시예들에서, 도 1a에 도시된 n-타입 ESD 보호 다이오드가 N+ 영역(132) 및 P+ 영역(134)에 의해서 형성된다. 다시 말해서, P+ 영역(134)이 n-타입 ESD 보호 다이오드의 양극으로서 기능하고 그리고 N+ 영역(132)이 n-타입 ESD 보호 다이오드의 음극으로서 기능한다. n-타입 ESD 보호 다이오드가 순방향 전도 모드(forward conduction mode)로 동작할 때, 전류가 P+ 영역(134)으로부터 N+ 영역(132)으로 흐른다. ESD 보호 다이오드가 풀-업(pull-up) 또는 풀-다운(pull-down) 다이오드로서 작용할 수 있을 것이고, 그에 따라 전압 스파이크가 전원 또는 접지에 클램핑될 수 있을 것이다. n-타입 ESD 보호 다이오드의 구체적인 동작이 도 7과 관련하여 이하에서 설명될 것이다.

도 1a에 도시된 바와 같이, n-타입 ESD 보호 다이오드는 일부 실시예들에 따라서 524 nm 와 대략적으로 동일한 피치(pitch)(D2)를 가진다. N+ 영역(132)은 대략적으로 118 nm와 같은 폭(D3)을 가진다. EPI 블록 영역(112)은 대략적으로 144 nm와 같은 폭(D1)을 가진다. 제1 핀(101)과 제2 핀(102) 사이의 갭이 D4로서 규정된다. 일부 실시예들에서, D4가 약 66 nm와 같다. EPI 블록 영역(112) 아래의 제1 핀(101)의 부분의 길이가 D5로서 규정된다. EPI 블록 영역(112) 아래의 제2 핀(102)의 부분의 길이가 D6로서 규정된다. 일부 실시예들에 따라서, D5 및 D6가 대략적으로 39 nm와 같다.

본원에서 사용된 치수들이 순전히 설명 목적들을 위해서 선택된 것이고 그리고 본원 개시 내용의 여러 실시예들을 임의의 특별한 크기 치수들로 제한하기 위한 것이 아님을 주지하여야 한다.

도 1b는 본원 개시 내용의 여러 가지 실시예들에 따른 도 1a에 도시된 n-타입 ESD 보호 다이오드의 횡단면도이다. 횡단면도(150)는 평면도(100)의 선(A-A')을 따라서 취한 것이다. 횡단면도(150)는, N+ 영역(132) 및 P+ 영역(134)이 p-웰(152) 위에 형성된 것을 도시한다. N+ 영역(132)과 P+ 영역(134) 사이에 STI 영역(103)이 형성될 수 있을 것이다. 당업계에 공지된 바와 같이, STI 영역(103)은 리세스를 형성하기 위해서 기판(154)을 에칭하고, 이어서 유전체 재료들로 리세스를 충진함으로써 형성될 수 있을 것이다.

p-웰(152)이 기판(154) 내에 형성된다. 기판(154)이 실리콘으로 형성될 수 있을 것이나, 기판이 또한 실리콘, 게르마늄, 갈륨, 비소, 및 이들의 조합들과 같은 다른 III 족, IV 족, 및/또는 V 족 원소들로 형성될 수 있을 것이다.

또한, 기판(154)은 실리콘-온-인슐레이터(SOI)의 형태가 될 수 있을 것이다. SOI 기판은, 실리콘 기판 내에 형성된 절연체 층(예를 들어, 매립된 산화물 또는 기타 등등) 위에 형성된 반도체 재료(예를 들어, 실리콘, 게르마늄 및/또는 기타 등등)의 층을 포함할 수 있을 것이다. 또한, 이용될 수 있는 다른 기판들에는, 다중-층 기판들, 구배형(gradient) 기판들, 하이브리드 배향 기판들 및/또는 기타 등등이 포함된다.

기판(154)은 다양한 전기 회로들(미도시)을 더 포함할 수 있을 것이다. 기판(154) 상에 형성된 전기 회로들은 특별한 적용예에 적합한 임의 타입의 회로망일 수 있을 것이다. 실시예에 따라서, 전기 회로들은, 트랜지스터들, 커패시터들, 저항들, 다이오드들, 광-다이오드들, 퓨즈들 및/또는 기타 등등과 같은, 여러 가지 n-타입 금속-산화물 반도체(NMOS) 및/또는 p-타입 금속-산화물 반도체(PMOS) 디바이스들을 포함할 수 있을 것이다. 전기 회로들이 상호 연결되어 하나 이상의 기능들을 실시할 수 있을 것이다. 기능들은 메모리 구조물들, 프로세싱 구조물들, 센서들, 증폭기들, 전력 분포, 입출력 회로망 및/또는 기타 등등을 포함할 수 있을 것이다. 당업자는, 상기 예들이 단지 설명적인 목적들을 위해서 제공된 것이고 그리고 여러 가지 실시예들이 임의의 특별한 적용예들로 제한되지 않는다는 것을 이해할 수 있을 것이다.

상이한 적용예들에 따라서, 기판(154)이 n-타입 도펀트들 또는 p-타입 도펀트들로 형성될 수 있을 것이다. 실시예에 따라서, 기판(154)이 p-타입 기판이 된다. 기판(154)의 도핑 밀도는 약 10¹⁴/cm³ 내지 약 10¹⁶/cm³ 의 범위이다.

N+ 영역(132) 및 P+ 영역(134)의 제조 단계들은 제1 핀(101) 및 제2 핀(102)과 같은 활성 영역, 또는 산화물 한정형(defined)(OD) 영역을 p-웰(152) 위에 형성하는 단계, EPI 성장 블록 층을 증착하는 단계, 에피텍셜 성장 영역들을 한정하기 위해서 EPI 성장 블록 층을 패터닝하는 단계, 에피텍셜 성장 영역들을 에칭하는 단계, 및 에피텍셜 프로세스를 통해서 N+ 영역(132) 및 P+ 영역(134)을 성장시키는 단계를 포함할 수 있을 것이다.

통상적인 제조 프로세스에서, EPI 성장 블록 층들(예를 들어, EPI 성장 블록 층(112))을 채용하는 대신에, 더미 폴리 영역들(dummy poly regions)을 하드 마스크로서 채용하여 에피텍셜 성장 영역들을 한정할 수 있다는 것을 주지하여야 한다. 본원 개시 내용에서, 횡단면도(150)에서 도시된 바와 같이, EPI 블록 영역들(112, 114 및 116)이 N+ 영역(132) 및 P+ 영역(134)의 EPI 성장 영역들을 한정하기 위해서 채용되었다.

인, 비소 및/또는 기타 등등과 같은 적절한 n-타입 도펀트들을 주입함으로써 N+ 영역(132)이 형성될 수 있을 것이다. P+ 영역(134)은 붕소, 갈륨, 인듐 및/또는 기타 등등과 같은 적절한 p-타입 도펀트들을 주입함으로써 형성될 수 있을 것이다. N+ 영역(132) 및 P+ 영역(134)의 성장 중에, n-타입 도펀트들 및 p-타입 도펀트들이 인-시츄(in-situ; 현장에서) 도핑될 수 있고, 그에 따라 결과적인 반도체 영역들(예를 들어, N+ 영역(132) 및 P+ 영역(134))이 n-타입 또는 p-타입이 될 수 있다는 것을 주지하여야 한다.

N+ 영역(132)과 P+ 영역(134) 사이에 EPI 블록 영역들(예를 들어, EPI 블록 영역들(112, 114 및 116))을 가지는 것의 하나의 유리한 특징은, 도 1a 및 도 1b에 도시된 ESD 보호 다이오드 양극과 음극 사이의 공간이 통상적인 STI ESD 보호 다이오드에 대비하여 감소된다는 것이다. 일부 실시예들에서, 통상적인 STI 기반의 ESD 보호 다이오드들과 비교하면, EPI 블록 영역들을 가지는 ESD 다이오드들의 크기가 35% 만큼 감소된다.

도 1a 및 도 1b에 도시된 EPI 블록 영역들을 가지는 것의 다른 유리한 특징은, EPI 블록 영역들의 제조 단계들이 FinFET 양립형(compatible) 프로세스라는 것이다. 또한, EPI 블록 영역(112)뿐만 아니라 EPI 블록 영역(112) 아래에 형성된 STI 영역(103)이 ESD 보호 다이오드의 오버드라이브 능력(overdrive capability)을 개선하는데 도움을 줄 수 있을 것이다. 결과적으로, ESD 보호 다이오드의 전압 레이팅(rating)이 개선될 수 있을 것이다. 예를 들어, ESD 보호 다이오드의 전압 레이팅이 1.8V로부터 5V로 개선된다.

도 2a 및 도 2b는 본원 개시 내용의 여러 가지 실시예들에 따른 p-타입 ESD 보호 다이오드의 평면도 및 횡단면도를 도시한다. 도 2a 및 도 2b에 도시된 p-타입 ESD 보호 다이오드의 구조는, N+ 영역(132) 및 P+ 영역(134)이 에피텍셜 성장 프로세스를 통해서 n-웰(252) 내에서 성장된다는 것을 제외하고, 도 1a 및 도 1b에 도시된 n-타입 ESD 보호 다이오드와 유사하다. EPI 성장 블록 영역들을 포함하는 ESD 보호 다이오드의 구조들에 대한 구체적인 설명이 도 1a 및 도 1b와 관련하여 전술되었고, 그에 따라 반복을 피하기 위해서 여기에서 다시 설명하지 않는다.

도 3a 및 도 3b는 본원 개시 내용의 여러 가지 실시예들에 따른 다른 n-타입 ESD 보호 다이오드의 평면도 및 횡단면도를 도시한다. 도 3a 및 도 3b에 도시된 n-타입 ESD 보호 다이오드의 구조는, 도 1a 및 도 1b에 도시된 EPI 블록 영역들(112, 114 및 116)이 더미 폴리 영역들(312, 314 및 316) 각각에 의해서 대체되었다는 것을 제외하고, 도 1a 및 도 1b에 도시된 n-타입 ESD 보호 다이오드와 유사하다. 또한, 게이트 유전체 층(318)이 더미 폴리 영역(예를 들어, 더미 폴리 영역(316)) 및 p-웰(152)의 상단부 표면 사이에 위치될 수 있을 것이다.

더미 폴리 영역(312, 314 및 316)은 게이트 전극(미도시)과 동일한 재료로 형성될 수 있을 것이다. 일부 실시예들에서, 게이트 전극이 다결정질-실리콘으로 형성될 수 있을 것이다. 영역들(312, 314 및 316)이 게이트 전극들이 아니라 하드 마스크들로서 기능할 수 있을 것이다. 그에 따라, 영역들(312, 314 및 316)이 더미 폴리 영역들로서 일반적으로 알려져 있다. n-타입 ESD 보호 다이오드의 구조물에 관한 구체적인 설명이 도 1a 및 도 1b와 관련하여 전술되었고, 그에 따라 반복을 피하기 위해서 여기에서 다시 설명하지 않는다.

더미 폴리 영역들의 레이아웃은 하드 마스크들로서 더미 폴리 영역들을 가지는 통상적인 STI ESD 보호 다이오드와 상이하다는 것을 주지하여야 한다. 예를 들어, 통상적인 STI ESD 보호 다이오드에서, 더미 폴리 영역(312)이 2개의 분리된 더미 폴리 영역들(미도시)에 의해서 대체될 수 있을 것이다. 이러한 2개의 분리된 더미 폴리 영역들 사이에 간격 요건(예를 들어, 간격 갭)이 존재할 수 있을 것이다. 일부 실시예들에서, 더미 폴리 영역들의 디자인 가이드라인들에 맞추기 위해서 간격 갭이 약 118 nm가 될 수 있을 것이다. 대조적으로, 도 3a 및 도 3b에 도시된 더미 폴리 영역(312)은 단일 더미 폴리 영역이다. 도 3a 및 도 3b에 도시된 바와 같이 2개의 분리된 더미 폴리 영역들을 단일 더미 폴리 영역으로 병합함으로써, N+ 영역(132)과 P+ 영역(134) 사이의 간격이 감소될 수 있다.

일부 실시예들에서, 도 3a 및 도 3b에 도시된 n-타입 ESD 보호 다이오드는 524 nm 와 대략적으로 동일한 피치(D2)를 가진다. N+ 영역(132)은 대략적으로 118 nm와 같은 폭(D3)을 가진다. 더미 폴리 영역(312)은 대략적으로 136 nm와 같은 폭(D1)을 가진다. STI 영역(103)은 약 66 nm와 같은 폭을 갖는다. STI 영역(103)의 폭이 제1 핀(101)과 제2 핀(102) 사이의 갭과 동일하다는 것을 주지하여야 하며, 이는 평면도(300)에서 D4로서 규정되어 있다. 본원에서 사용된 치수들이 순전히 설명 목적들을 위해서 선택된 것이고 그리고 본원 개시 내용의 여러 실시예들을 임의의 특별한 크기 치수들로 제한하기 위한 것이 아님을 주지하여야 한다.

도 4a 및 도 4b는 본원 개시 내용의 여러 가지 실시예들에 따른 다른 p-타입 ESD 보호 다이오드의 평면도 및 횡단면도를 도시한다. 도 4a 및 도 4b에 도시된 p-타입 ESD 보호 다이오드의 구조는, N+ 영역(132) 및 P+ 영역(134)이 에피텍셜 성장 프로세스를 통해서 n-웰(252) 내에서 성장된다는 것을 제외하고, 도 3a 및 도 3b에 도시된 n-타입 ESD 보호 다이오드와 유사하다.

도 5는 본원 개시 내용의 여러 가지 실시예들에 따른 집적 회로의 입출력 단자와 전압 레일 사이에 연결된 복수의 p-타입 ESD 보호 다이오드들을 도시한다. 복수의 p-타입 ESD 보호 다이오드들(예를 들어, 보호 다이오드들(501, 503 및 505))이 전원 레일 VDD 와 입출력 단자 PAD 사이에 연결된다. 도 5에 도시된 바와 같이, p-타입 ESD 보호 다이오드들(501, 503 및 505)이 병렬로 연결된다. 각각의 p-타입 ESD 보호 다이오드(예를 들어, ESD 보호 다이오드(501))이 도 2a 및 도 2b에 도시된 p-타입 보호 다이오드와 동일한 구조를 가질 수 있을 것이며, 그에 따라 여기에서 설명하지 않는다. ESD 보호 다이오드(501)의 가장 좌측의 EPI 블록 영역 및 ESD 보호 다이오드(505)의 가장 우측의 EPI 블록 영역이 더미 폴리 영역들(미도시)에 의해서 대체될 수 있다는 것을 주지하여야 한다.

도 5는 등가(equivalent) 회로(510)를 추가적으로 도시한다. 등가 회로(510)는 전원 레일 VDD와 입출력 단자 PAD 사이에 병렬로 연결된 복수의 p-타입 ESD 보호 다이오드들(501, 503 및 505)을 포함할 수 있을 것이다. 보다 특히, p-타입 ESD 보호 다이오드들(501, 503 및 505)의 양극들이 입출력 단자 PAD에 연결된다. p-타입 ESD 보호 다이오드들(501, 503 및 505)의 음극들이 전력 레일 VDD에 연결된다. 간결함으로 위해서, 복수의 p-타입 ESD 보호 다이오드들(501, 503 및 505)이, 도 5에 도시된 바와 같이, 단일 p-타입 ESD 보호 다이오드(520)에 의해서 대체될 수 있다.

도 6은 본원 개시 내용의 여러 가지 실시예들에 따른 집적 회로의 입출력 단자와 전압 레일 사이에 연결된 복수의 n-타입 ESD 보호 다이오드들을 도시한 도면이다. 그러한 n-타입 ESD 보호 다이오드들(601, 603 및 605)의 구성은, n-타입 ESD 보호 다이오드들(601, 603 및 605)의 양극들이 접지 VSS에 연결된다는 것을 제외하고, 도 5에 도시된 p-타입 ESD 보호 다이오드의 구성과 유사하다. n-타입 ESD 보호 다이오드들(601, 603 및 605)의 음극들이 입출력 단자 PAD에 연결된다.

복수의 n-타입 ESD 보호 다이오드들(601, 603 및 605)이, 도 6에 도시된 바와 같이, 단일 n-타입 ESD 보호 다이오드(620)에 의해서 대체될 수 있다. ESD 보호 다이오드들의 구성에 관한 구체적인 설명을 도 5와 관련하여 전술하였으며, 그에 따라 반복을 피하기 위해서 여기에서 다시 설명하지는 않는다.

도 7은 본원 개시 내용의 여러 가지 실시예들에 따른 집적 회로 레벨 ESD 보호 도면을 도시한다. 집적 회로 칩(700)은 VDD 패드, 입출력 단자 PAD, 및 VSS 패드를 가진다. 내부 회로들(702)이 VDD 패드 및 VSS 패드에 연결된다. 내부 회로들(702)은 입출력 단자 PAD에 연결된 입력부를 더 포함한다. 제1 ESD 보호 다이오드(520)가 입출력 단자 PAD와 VDD 패드 사이에 연결된다. 제2 ESD 보호 다이오드(620)가 입출력 단자 PAD와 VSS 패드 사이에 연결된다.

ESD 보호 다이오드들(520 및 620)의 구성이 단지 설명을 목적으로 제공되었다는 것을 주지하여야 한다. 당업자는, 상이한 수의 ESD 보호 다이오드들 및 직렬로 또는 병렬로 연결된 복수의 ESD 보호 다이오드들을 포함하여, ESD 보호 디바이스에 대한 다른 구성들이 채용될 수 있다는 것을 이해할 수 있을 것이다.

ESD 보호 다이오드들(520 및 620)이 ESD 과도전류 중에 내부 회로들(702)을 보호하기 위한 클램프 회로를 형성한다. 예를 들어, 정상 동작 중에, 입출력 단자는 VSS 패드의 전압 보다 높은 전압이 된다. 유사하게, 입출력 단자의 전압은 VDD 패드의 전압 보다 낮다. ESD 이벤트가 입출력 단자에서 발생될 때, ESD 보호 다이오드들(520 및 620)이 입출력 단자의 전압을 VDD 패드의 전압 또는 VSS 패드의 전압에 클램프할 수 있을 것이다.

양의 전압 스파이크가 입출력 단자에서 발생될 때, ESD 보호 다이오드(520)가 순방향-바이어스되는데(forwad-biased), 이는 양극에서의 전압이 ESD 보호 다이오드(520)의 음극에서의 전압 보다 더 높기 때문이다. 결과적으로, ESD 보호 다이오드(520)는 ESD 전류를 전도하고, 그리고 전방-바이어스된 ESD 보호 다이오드(520)가 입출력 단자의 전압을 내부 회로들(702)이 특정되는(specified) 최대 전압 아래로 클램프하며, 그에 따라 입출력 단자에 연결된 내부 회로들(502)이 보호된다.

음의 전압 스파이크가 입출력 단자에서 발생될 때, ESD 보호 다이오드(620)가 순방향-바이어스되는데, 이는 양극에서의 전압이 ESD 보호 다이오드(620)의 음극에서의 전압 보다 더 높기 때문이다. 결과적으로, ESD 보호 다이오드(620)는 ESD 전류를 전도하고, 그리고 전방-바이어스된 ESD 보호 다이오드(620)가 입출력 단자의 전압을 내부 회로들(702)이 특정되는 최대 전압 아래로 클램프하며, 그에 따라 입출력 단자에 연결된 내부 회로들(702)이 보호된다.

도 7에서의 ESD 보호 다이오드들(520 및 620)의 연결은 단지 예시적인 것이고, 그러한 연결이 청구항들의 범위를 부당하게 제한하지 않아야 한다. 당업자는 여러 가지 변화들, 변경들, 및 수정들을 인지할 수 있을 것이다. 예를 들어, 도 7이 VDD 패드와 VSS 패드 사이에 직렬로 연결된 2개의 ESD 보호 다이오드들(520 및 620)을 도시하고 있지만, ESD 보호 회로가 임의 수의 ESD 보호 다이오드들을 수용할 수 있을 것이다.

직렬로 연결된 복수의 ESD 보호 다이오드들을 이용하는 ESD 보호 회로가 채용될 수 있다는 것을 이해할 수 있을 것이다. 다른 한편으로, 병렬-연결형 ESD 보호 다이오드들에 연결된 병렬-연결형 ESD 보호 다이오드들과 같은 복수의 ESD 보호 다이오드들의 다른 구성들이 또한 본원 개시 내용의 여러 실시예들의 예상되는 범위 내에 포함된다.

도 8-10은, 본원 개시 내용의 여러 가지 실시예들에 따른, 병렬로 연결된 복수의 p-타입 ESD 보호 다이오드들, 병렬로 연결된 복수의 n-타입 ESD 보호 다이오드들, 및 집적 회로 레벨 ESD 보호 도면을 도시한다. 도 8 내지 도 10에 도시된 ESD 보호 구조의 구체적인 동작 원리는, 도 8에 도시된 p-타입 ESD 보호 다이오드들이 도 4a 및 도 4b에 도시된 단일 더미 폴리 영역(312)을 가지는 ESD 보호 다이오드를 기초로 한다는 것을 제외하고, 도 5 내지 도 7에 도시된 것과 유사하다. 유사하게, 도 9에 도시된 n-타입 ESD 보호 다이오드들은 도 3a 및 도 3b에 도시된 단일 더미 폴리 영역(312)을 가지는 ESD 보호 다이오드를 기초로 한다. N+ 영역 및 P+ 영역 사이에 단일 더미 폴리 영역을 가지는 ESD 보호 다이오드들에 대해서, 도 3a, 도 3b, 도 4a 및 도 4b와 관련하여 앞서서 설명하였으며, 그에 따라 여기에서 다시 설명하지 않는다.

비록 본원 개시 내용의 실시예들 및 그 장점들이 구체적으로 설명되었지만, 첨부된 청구항들에 의해서 규정된 바와 같은 개시 내용의 사상 및 범위로부터 벗어나지 않고도, 여러 가지 변화들, 치환들, 및 변경들이 본원에서 이루어질 수 있다는 것을 이해하여야 할 것이다.

또한, 본원의 범위는 명세서에 기술된 프로세스, 기계, 제조, 물질의 조성, 수단, 방법들 및 단계들의 특별한 실시예들로 제한되지 않을 것이다.

본원의 개시 내용으로부터, 본원에서 개시된 상응하는 실시예들과 실질적으로 동일한 결과를 달성하는 또는 실질적으로 동일한 기능을 실시하는, 기존의 또는 추후에 개발되는 프로세스, 기계들, 제조, 물질의 조성, 수단, 방법들, 또는 단계들이 본원 개시 내용에 따라서 이용될 수 있을 것임을 당업자는 용이하게 이해할 수 있을 것이다. 따라서, 첨부된 청구항들은 그러한 프로세스, 기계들, 제조, 물질의 조성, 수단, 방법들, 또는 단계들을 그 청구항들의 범위 내에 포함하도록 의도된 것이다.

Claims

구조물에 있어서,
기판의 제1 핀 위에 형성된 N+ 영역;
기판의 제2 핀 위에 형성된 P+ 영역 - 상기 P+ 영역 및 상기 N+ 영역이 다이오드를 형성함 -;
상기 P+ 영역과 상기 N+ 영역 사이에 형성된 쉘로우 트렌치 격리 영역; 및
상기 쉘로우 트렌치 격리 영역 위에 그리고 상기 N+ 영역과 상기 P+ 영역 사이에 형성된 제1 에피텍셜 성장 블록 영역을
포함하고,
상기 다이오드의 순방향 바이어스 전류는 상기 쉘로우 트렌치 격리 영역 아래의 경로를 통해서 흐르며,
상기 제1 에피텍셜 성장 블록 영역의 적어도 일부는 상기 N+ 영역의 탑 표면과 같은 높이의 제1 평면 및 상기 P+ 영역의 탑 표면과 같은 높이의 제2 평면보다 낮게 형성되는, 구조물.
제1항에 있어서,
상기 N+ 영역이 상기 기판의 n-웰 내에 형성되고;
상기 P+ 영역이 상기 기판의 n-웰 내에 형성되며,
상기 N+ 영역과 상기 P+ 영역이 p-타입 정전기 방전(electrostatic discharge; ESD) 보호 다이오드를 형성하는 것인, 구조물.
제1항에 있어서,
상기 N+ 영역이 상기 기판의 p-웰 내에 형성되고;
상기 P+ 영역이 상기 기판의 p-웰 내에 형성되며,
상기 N+ 영역과 상기 P+ 영역이 n-타입 ESD 보호 다이오드를 형성하는 것인, 구조물.
제1항에 있어서,
상기 제1 에피텍셜 성장 블록 영역이 실리콘 질화물을 포함하는 것인, 구조물.
제1항에 있어서,
상기 제1 에피텍셜 성장 블록 영역이 더미 폴리 영역인 것인, 구조물.
제1항에 있어서,
상기 제1 에피텍셜 성장 블록 영역에 대해서 상기 N+ 영역의 대향측 상에 형성되는 제2 에피텍셜 성장 블록 영역; 및
상기 제1 에피텍셜 성장 블록 영역에 대해서 상기 P+ 영역의 대향측 상에 형성되는 제3 에피텍셜 성장 블록 영역을
더 포함하는, 구조물.
시스템에 있어서,
제1 전압 레일(rail)에 연결된 제1 단자, 입출력 패드에 연결된 제2 단자, 및 제2 전압 레일에 연결된 제3 단자를 포함하는 집적 회로;
상기 제1 전압 레일과 상기 입출력 패드 사이에 연결된 제1 정전기 방전(ESD) 보호 다이오드; 및
상기 제2 전압 레일과 상기 입출력 패드 사이에 연결된 제2 ESD 보호 다이오드를
포함하고,
상기 제1 ESD 보호 다이오드는,
기판의 n-웰 내에 형성된 제1 N+ 영역;
상기 기판의 상기 n-웰 내에 형성된 제1 P+ 영역;
상기 제1 P+ 영역과 상기 제1 N+ 영역 사이에 형성된 제1 쉘로우 트렌치 격리 영역; 및
상기 제1 쉘로우 트렌치 격리 영역 위에 그리고 상기 제1 N+ 영역과 상기 제1 P+ 영역 사이에 형성된 제1 에피텍셜 성장 블록 영역을 포함하고,
상기 제2 ESD 보호 다이오드는,
상기 기판의 p-웰 내에 형성된 제2 N+ 영역;
상기 기판의 상기 p-웰 내에 형성된 제2 P+ 영역;
상기 제2 P+ 영역과 상기 제2 N+ 영역 사이에 형성된 제2 쉘로우 트렌치 격리 영역; 및
상기 제2 N+ 영역과 상기 제2 P+ 영역 사이에 형성된 제2 에피텍셜 성장 블록 영역을 포함하며,
상기 제1 에피텍셜 성장 블록 영역의 적어도 일부는 상기 제1 N+ 영역의 탑 표면과 같은 높이의 제1 평면 및 상기 제1 P+ 영역의 탑 표면과 같은 높이의 제2 평면보다 낮게 형성되는, 시스템.
제7항에 있어서,
상기 제1 N+ 영역이 상기 제1 전압 레일에 연결되고;
상기 제1 P+ 영역이 상기 입출력 패드에 연결되고;
상기 제2 N+ 영역이 상기 입출력 패드에 연결되며;
상기 제2 P+ 영역이 상기 제2 전압 레일에 연결되는 것인, 시스템.
제7항에 있어서,
상기 제1 ESD 보호 다이오드와 병렬로 연결된 복수의 p-타입 ESD 보호 다이오드들 - 상기 복수의 p-타입 ESD 보호 다이오드들의 각각의 활성 영역이 에피텍셜 성장 블록 영역에 의해서 인접한 활성 영역으로부터 분리됨 -; 및
상기 제2 ESD 보호 다이오드와 병렬로 연결된 복수의 n-타입 ESD 보호 다이오드들 - 상기 복수의 n-타입 ESD 보호 다이오드들의 각각의 활성 영역이 상기 에피텍셜 성장 블록 영역에 의해서 인접한 활성 영역으로부터 분리됨 - 을
더 포함하는, 시스템.
정전기 방전(electrostatic discharge; ESD) 보호를 위한 구조를 형성하는 방법에 있어서,
제1 핀 및 제2 핀 - 상기 제1 핀 및 상기 제2 핀이 쉘로우 트렌치 격리 영역에 의해서 분리됨 - 을 포함하는 활성 영역을 형성하는 단계;
상기 활성 영역 위에 에피텍셜 성장 블록층을 퇴적시키는 단계;
N+ 영역을 위한 제1 성장 구역과 P+ 영역을 위한 제2 성장 구역을 규정하기 위해서 상기 에피텍셜 성장 블록층을 패터닝하는 단계;
상기 제1 성장 구역과 상기 제2 성장 구역 내의 상기 활성 영역의 부분들을 제거하는 단계; 및
에피텍셜 성장 프로세스를 통해서 상기 N+ 영역과 상기 P+ 영역을 성장시키는 단계를
포함하고,
상기 N+ 영역과 상기 P+ 영역이 정전기 방전(ESD) 보호 다이오드를 형성하며,
상기 에피텍셜 성장 블록층의 적어도 일부는 상기 N+ 영역의 탑 표면과 같은 높이의 제1 평면 및 상기 P+ 영역의 탑 표면과 같은 높이의 제2 평면보다 낮게 형성되는, 정전기 방전 보호를 위한 구조를 형성하는 방법.