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KR101458038B1 - 은을 포함한 배선을 구비한 반도체 구조체와 그 형성 방법 - Google Patents

은을 포함한 배선을 구비한 반도체 구조체와 그 형성 방법 Download PDF

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KR101458038B1
KR101458038B1 KR1020097013755A KR20097013755A KR101458038B1 KR 101458038 B1 KR101458038 B1 KR 101458038B1 KR 1020097013755 A KR1020097013755 A KR 1020097013755A KR 20097013755 A KR20097013755 A KR 20097013755A KR 101458038 B1 KR101458038 B1 KR 101458038B1
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글로벌파운드리즈 인크.
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Abstract

반도체 구조체 형성방법은 유전체 물질의 층(210)을 포함하는 반도체 기판을 제공하는 단계를 포함한다. 리세스가 유전체 물질의 층 내에 제공된다. 상기 리세스는 은(216)을 포함하는 물질로 충전되고, 가능하게는 로듐(214, 217)에 의해 캡슐화(encapsulated)된다.

Description

은을 포함한 배선을 구비한 반도체 구조체와 그 형성 방법{SEMICONDUCTOR STRUCTURE WITH INTERCONNECT COMPRISING SILVER AND MEHOD OF FORMING THE SAME}
본 발명은 일반적으로 집적 회로의 제조에 관한 것이며, 보다 자세히는, 집적 회로 내의 회로 소자들을 연결하는 전기 전도성 피처들(features)의 형성에 관한 것이다.
집적 회로(integrated circuit)는 트랜지스터, 커패시터, 그리고 저항과 같은 다수의 개별 회로 소자들을 포함한다. 이러한 소자들은 메모리 디바이스, 논리 디바이스, 그리고 마이크로프로세서와 같은 복잡한 회로들을 형성하기 위하여 전기 전도성 피처들에 의해 연결된다. 집적 회로의 성능은, 회로의 기능성을 향상시키기 위하여 회로당 기능 소자들의 수를 증가시킴으로써 그리고/또는 상기 회로 소자들의 동작 속도를 향상시킴으로써 향상될 수 있다. 피처 사이즈의 감소는 동일 면적상에 훨씬 더 많은 회로 소자들을 형성할 수 있게 해주며, 따라서 회로의 기능성을 향상시켜주고, 또한 신호 전파 지연(signal propagation delay)을 감소시켜서, 회로 소자들의 동작 속도 향상을 가능하게 해준다.
집적 회로 내의 피처 사이즈가 감소됨에 따라, 집적 회로의 회로 소자들을 전기적으로 연결하기 위하여 정교한 기법들이 요구된다. 동일 면적상에 많은 회로 소자들이 형성되면, 전기 전도성 피처들을 수용하기 위하여 전기 전도성 피처들의 치수(dimension)를 줄일 필요가 있을 것이다. 추가적으로, 전기 전도성 피처들은 서로의 상부에 적층된 복수의 레벨(level)들로 형성될 수 있다.
최근의 집적 회로에서, 상위 배선 레벨(higher interconnect level)들 내의 전기 전도성 피처들은 대개 구리로 만들어진다. 그러나, 구리가 회로 소자들이 형성되는 실리콘 기판 내부로 확산되고 실리콘 기판의 결정 격자에 혼합되면, 깊은 불순물 레벨(deep impurity level)이 생성될 수 있다. 그러한 깊은 불순불 레벨은 전계 효과 트랜지스터(field effect transistor)와 같은 회로 소자들의 성능을 저하시킬 수 있다. 그러한 문제점들을 피하기 위하여, 회로 소자들 사이의 전기 연결들 및 제1 레벨의 전기 전도성 라인이 대개 텅스텐으로 만들어 진다.
최신 기술에 따라 반도체 구조체를 형성하는 방법이 도 1a 내지 1b를 참조로 설명될 것이다. 도 1a는 최신 기술에 따른 제조 방법의 제1 단계에서 반도체 구조체(100)의 개략적인 단면도를 도시한다.
반도체 구조체(100)는 기판(101)을 포함한다. 기판(101), 예를 들어 실리콘을 포함할 수 있는 기판은 전계 효과 트랜지스터(102)를 포함한다. 전계 효과 트랜지스터(102)는 활성 영역(active region)(103), 소스 영역(108), 그리고 드레인 영역(109)을 포함한다. 전계 효과 트랜지스터(102)가 N-타입 트랜지스터인 최신 기술에 따른 제조 방법들의 예에서, 기판(101)의 물질은 P-도핑될 수 있고, 소스 영역(108) 및 드레인 영역(109)의 물질은 N-도핑될 수 있다. 대조적으로, 전계 효과 트랜지스터(102)가 P-타입 트랜지스터인 최신 기술에 따른 제조 기법의 예에서, 활성 영역(103)은 N-도핑될 수 있고, 소스 영역(108)과 드레인 영역(109)은 P-도핑될 수 있다. 따라서, 소스 영역(108)과 활성 영역(103) 사이의 경계(interface) 및 드레인 영역(109)과 활성 영역(103) 사이의 경계에, PN 전이(transition)가 제공된다.
전계 효과 트랜지스터(102)는 게이트 전극(105)을 더 포함하는 바, 상기 게이트 전극은 측면에 측벽 스페이서 구조(107)가 있으며 게이트 절연층(106)에 의해 활성 영역(103)으로부터 분리된다. 트렌치 격리 구조(104)는 전계 효과 트랜지스터(102)와 반도체 구조체(100) 내의 다른 회로 소자들 사이에 전기 절연을 제공한다. 전계 효과 트랜지스터(102)는 이온 주입, 증착, 포토리쏘그래피, 에칭, 산화 및 어닐링의 고도의 기법들을 포함하는, 당업자들에게 잘 알려진 방법들에 의해 형성될 수 있다.
유전체 물질의 층(110)이 기판(101) 위에 증착된다. 기판(110)은 실리콘 이산화물, 실리콘 니트라이드, 및/또는 실리콘 산화니트라이드를 포함할 수 있으며, 화학적 증착(CVD) 및 플라즈마 인핸스드 화학 증착(PECVD)와 같은 알려진 증착 기법들에 의하여 형성될 수 있다. 층(110)의 두께는 게이트 전극(105)의 높이보다 더 클 수 있다. 층(110)의 증착 후, 평탄한 층(110) 표면을 얻기 위하여 화학적 기계적 연마(CMP)와 같은 알려진 평탄화 공정이 수행될 수 있다.
접촉 비아들(111, 112, 113)은 층(110) 내에 형성된다. 이를 위하여, 마스크(도시되지 않음)가 알려진 포토리쏘그래피 방법에 의해 반도체 구조체(100) 위에 형성되는바, 상기 마스크는 상기 접촉 비아들(111, 112, 113)이 형성될 부분들을 제외하고 층(110)을 덮는다. 그후, 알려진 이방성 식각 공정, 예를 들어, 건식 식각 공정이 마스크에 의해 커버되지 않는 층(110)의 부분들을 제거하기 위하여 수행된다. 식각 공정의 이방성은 실질적으로 수직인 접촉 비아(111, 112, 113) 측벽들을 얻을 수 있게 해줄 것이다.
접촉 비아(111)는 소스 영역(108) 위에 형성된다. 따라서, 접촉 비아(111)의 바닥에서, 소스 영역(108)의 일부가 노출된다. 접촉 비아들(112, 113)은 게이트 전극(105) 및 드레인 영역(109) 위에 각각 형성된다. 그러므로, 게이트 전극(105)은 접촉 비아(112)의 바닥에서 노출되며 드레인 영역(109)은 접촉 비아(113)의 바닥에서 노출된다.
최신 기술에 따른 제조 방법들의 예에서, 층(110)의 유전 물질 보다 현저히 낮은 식각율(etch rate)로 식각되는 물질을 포함하는 식각 정지층(도시되지 않음)이 전계 효과 트랜지스터(102)와 층(110) 사이에 제공될 수 있다. 따라서, 식각 공정은 비아들(111, 112, 113)이 유전 물질 층(110)을 통과(penetration)하자마자 신뢰성있게 정지될 수 있다. 접촉 비아들(111, 112, 113)의 형성 후에, 접촉 비아들(111, 112, 113)의 바닥에서 노출된 식각 정지 층의 부분들을 제거하기 위하여 제2 식각 공정이 수행될 수 있다. 접촉 비아들(111, 112, 113)의 형성 후, 예를 들어 알려진 레지스트 스트립 공정(resist strip process)에 의해 마스크가 제거될 수 있다.
후속적으로, 접촉 비아들(111, 112, 113)이 텅스텐으로 채워진다. 이를 위하여, 제1 글루층(114)과 제2 글루층(115)이 상기 반도체 구조체(100) 위에 증착된다.
글루층들(114, 115)은 접촉 비아들(111, 112, 113) 내에 제공된 텅스텐과 층(110)의 유전 물질 간의 접착(adhesion)을 개선할 수 있다. 추가적으로, 텅스텐이 CVD 공정 및/또는 PECVD 공정에 의해 증착되면, 글루층(114, 115)이 더 나은 텅스텐 결정 구조를 얻는 것을 도울 수 있다.
제1 글루층(114)은 티타늄을 포함할 수 있으며, 이온화 금속 플라즈마(ionized metal plasma) 증착 공정에 의해 형성될 수 있다. 당업자들이 아는 바와 같이, 이온화 금속 플라즈마 증착은, 예를 들어 증착될 금속을 포함하는 타겟(target)을 스퍼터링(sputtering)함으로써 생성될 수 있는 금속 원자들이 플라즈마 내에서 이온화되는, 물리 기상 증착의 변형이다. 상기 플라즈마는 예를 들어, 니트로겐 및/또는 노블 가스(noble gas)를 포함할 수 있는 전기 글로 방전(electric glow discharge)에 의해 생성될 수 있다. 전기 글로 방전은 무선 주파수 교류 전류를 캐리어 가스에 유도적으로(inductively) 커플링함으로써 그리고/또는 캐리어 가스 내에 있는 전극에 무선 주파수 교류 전압을 인가함으로써 생성될 수 있다. 이온화 금속 원자들은 기판(101)과 전극 사이에 인가된 바이어스 전압에 의해 기판(101)을 향해 가속화되는 바, 상기 전극은 이온화 금속 플라즈마 증착이 수행되는 리액터 용기(reactor vessel)을 구비한다. 제2 글루층(15)은 티타늄 니트라이드를 포함할 수있으며 당업자들에게 잘 알려진 CVD 공정 및/또는 PECVD 공정에 의해 형성될 수 있다.
텅스텐을 포함하는 시드층(116)은 반도체 구조체(100) 위에 형성된다. 상기 시드층(116)은 원자층 증착(ALD; automic layer deposition) 공정에 의해 형성될 수 있다. 당업자들이 아는 바와 같이, ALD는 반도체 구조체(100)가 제공되는 리액터 용기로 순차적으로 날아가는 복수의 가스형 프리커서 화합물에 상기 반도체 구조체가 순차적으로 노출되는 CVD의 변형이다. 제1 프로커서가 반도체 구조체(100)로 날아가면, 실질적으로 제1 프리커서의 단원자층(monoatomic layer)이 제2 글루층(115) 위에 형성된다. 제1 프리커서의 분자들 간의 접착이 약할 수 있으므로, ALD 공정 온도를 조정함으로써 제1 프리커서의 하나 이상의 단원자층의 증착을 실질적으로 방지할 수 있다. 그후, 제2 프리커서가 반도체 구조체(100)로 날아간다. 제2 프리커서는 반도체 구조체(100)의 표면상에 존재하는 제1 프리커서와 화학적으로 함께 반응한다. 화학 반응에서, 텅스텐이 생성될 수 있다.
시드층(116)의 형성 후에, 텅스텐을 포함하는 층(117)이 상기 시드층(116) 위에 형성될 수 있다. 이를 위해서, CVD 및/또는 PECVD와 같은 잘 알려진 증착 기법들이 사용될 수 있다. 층(117)의 형성시, 접촉 비아들(111, 112, 113)의 에지들 부근에서의 물질 증착은 접촉 비아들(111, 112, 113)의 바닥 부근의 금속 증착보다 빠르게 진행될 수 있다. 따라서, 심(seam)들(118, 119, 120)이 접촉 비아들(111, 112, 113) 내부에 형성될 수 있다.
후속적으로, 접촉 비아들(111, 112, 113) 외부에 증착된 텅스텐을 포함하는 층(117), 시드층(116), 그리고 글루층들(114, 115)의 부분을 제거하도록 되어 있는 CMP 공정이 수행될 수 있다.
도 1b는 최신 기술에 따른 제조 공정의 후속 단계에서의 반도체 구조체(100)의 개략적인 단면도를 도시한다. 유전체 물질의 제2 층(121)이 유전체 물질의 제1 층(110) 위에 형성된다. 최신 기술에 따른 제조 공정의 일부 실시예들에서, 제2 층(121)은 제1 유전체층(110)과 동일한 물질로 구성될 수 있다. 대안적으로, 제2 층(121)은 제1 유전체층(110)과는 다른 물질, 예를 들어, 하이드로겐 실세스퀴옥세인(hygrogen silsesquioxane)과 같은 낮은 k 물질을 포함할 수 있다.
유전체 물질의 제2 층(121)에, 트렌치들(122, 123, 124)이 형성된다. 이것은 당업자에게 잘 알려진 포토리소그래피 및 식각 기법들에 의해 형성될 수 있다.
장벽층(125)은 반도체 구조체(100) 위에 형성된다. 장벽층(125)은 탄탈륨 및/또는 탄탈륨 니트라이드를 포함할 수 있으며, 트렌치들(122, 123, 124) 내에 제공될 구리가 반도체 구조체(100)의 다른 부분들 내부로 확산되는 것을 방지할 수 있다.
후속적으로, 구리를 포함하는 시드층(127)이 반도체 구조체(100) 위에 형성된다. 이것은 CVD 또는 PECVD와 같은 잘 알려진 방법들에 의해 형성될 수 있다. 그후, 구리를 포함하는 층(126)이 예를 들어, 당업자에게 잘 알려진 전기도금(electroplating) 공정에 의해 시드층(127) 위에 형성된다. 최종적으로, 트렌치(122, 123, 124) 외부의 층(206) 및 시드층(127)의 부분들이, 예를 들어 화학 기계적 연마 공정에 의해 제거된다.
상술한 최신 기술에 따른 제조 공정의 문제점은, 접촉 비아들(111, 112, 113)을 채우기 위해 사용되는 텅스텐이 상대적으로 높은 저항을 가진다는 것이다. 따라서, 접촉 비아들(111, 112, 113)의 크기, 특히 그 지름이 감소됨에 따라, 상기 접촉 비아들(111, 112, 113)을 통해 흐르는 전기 전류는 고 저항의 영향을 받게될 수 있고, 이는 신호 전파 지연을 증가시키며 의도하지 않은 열이 생성되게 할 수 있다. 텅스텐으로 채워진 접촉 비아들(111, 112, 113)의 전기 저항은 심(118, 119, 120)의 존재로 인하여 더욱 증가될 수 있다. 추가적으로, 글루층들(114, 115)은 텅스텐보다도 높은 저항성을 지닐 수 있다. 따라서, 글루층들(114, 115)의 존재는 접촉 비아들(111, 112, 113)의 전기 저항의 증가에 더욱 기여할 수 있다.
상술한 최신 기술에 따른 제조 공정의 추가적인 문제점은 글루층들(114, 115), 시드층(116), 그리고 접촉 비아들(111, 112, 113) 외부의 층(117)의 부분들을 제거하기 위하여 수행되는 CMP 공정동안, 하나 이상의 심들(118, 119, 120)이 열려있는 일이 발생할 수 있다는 것이다. 이는 텅스텐으로 채워진 접촉 비아들(111, 112, 113)의 전기 전도성을 현저히 감소시키거나 반도체 구조체(100)의 불량을 야기할 수 있다.
본 발명은 위에서 기술한 하나 이상의 문제점들의 영향을 회피하거나 적어도 줄일 수 있는 다양한 방법 및 디바이스들에 관한 것이다.
다음에서는 본 발명의 몇 가지 양상들에 대한 기본적인 이해를 제공하기 위하여 본 발명의 단순화된 요약을 제공한다. 이 요약은 본 발명의 완전한 개괄은 아니다. 이 요약은 본 발명의 주요한 또는 결정적인 요소들을 지정하거나 본 발명의 범주를 제한하기 위하여 의도된 것이 아니다. 이 요약의 유일한 목적은 추후 논의될 보다 자세한 설명에 대한 도입부로서 단순화된 형태로 일부 개념들을 제공하기 위한 것이다.
본 명세서에 개시된 일 예시적인 실시예에 따르면, 반도체 구조체를 형성하는 방법은 유전체 물질의 층과, 상기 유전체 물질의 층 내에 제공되는 리세스을 포함하는 반도체 기판을 제공하는 단계를 포함한다. 상기 리세스는 은을 포함하는 물질로 채워진다.
또 다른 예시적인 실시예에 따르면, 반도체 기판을 포함하는 반도체 구조체가 제공된다. 상기 반도체 구조체는 유전체 물질의 층을 포함한다. 리세스가 상기 유전체 물질의 층 내에 제공된다. 상기 리세스는 은을 포함하는 물질로 채워진다.
본 개시는 첨부의 도면과 함께 다음의 설명을 참조로 이해될 것이며, 첨부 도면에서 유사한 참조 부호들은 유사한 요소들을 나타낸다.
도 1a-1b는 최신기술에 따른 반도체 구조체의 제조 방법의 단계들에서 반도체 구조의 개략적인 단면도를 도시한다. 그리고
도 2a-2c는 본명세서에 개시된 실시예에 따른 반도체 구조체의 제조 방법의 단계들에서 반도체 구조체의 개략적인 단면도를 도시한다.
비록 본 명세서에 개시된 사항들은 다양한 변형 및 대안적인 형태들이 가능하지만, 그것의 구체적인 실시예들은 예시의 형태로서 도면에 도시되었으며, 본명세서에서 자세히 설명된다. 그러나, 본 명세서에서의 구체적인 실시예들의 설명은 본 발명을 개시된 특정 형태들로 제한하려 의도된 것이 아니며, 반면에, 첨부의 청구항들에 의해 정의된 바와 같이 본 발명의 범주 및 사상 내에 있는 모든 변형, 등 가, 그리고 대체물들을 포함하는것으로 의도되었다.
본 발명의 다양한 실시예들이 하기에서 설명된다. 명료성을 위하여, 본 상세한 설명에서 실제 구현예들의 모든 피처들이 설명되지는 않는다. 물론, 임의의 그러한 실제 실시예의 개발에서, 구현예들 마다 다른 시스템 또는 비지니스 관련 제약들에 대한 호환성과 같은 개발자의 구체적인 목표를 달성하기 위해서는, 다수의 특화된 구현(implementation-specific)을 위한 결정들이 이루어져야 하는 것을 알아야 한다. 또한, 그러한 개발 노력은 복잡하고 시간 소모적일 것이나, 그럼에도 불구하고 본 개시의 이점을 갖는 당업자들에게는 일상적인 일일 것이다.
본 명세서의 내용이 이제 첨부의 도면을 참조하여 설명될 것이다. 다양한 구조들, 시스템 및 디바이스들이 단지 예시의 목적으로, 그리고 당업자들에게 잘 알려진 세부사항들로 본 개시를 모호하게 하기 않기 위하여 도면에 개략적으로 표현된다. 그러나, 본 개시의 예시적인 실시예들을 설명하고 묘사하기 위하여 첨부의 도면들이 포함된다. 본 명세서에서 사용된 단어 및 표현들은 그 단어 및 표현들이 당업자에 의해 이해되는 것과 같은 의미를 가지도록 이해되고 해석되어야 한다. 본 명세서에서의 용어 또는 구의 일관된 사용에 의해, 용어 또는 구의 특정 정의, 즉, 당업자들에 의해 이해되는 것과 같은 보통의 관습적인 의미들과 다른 정의가 의도되지는 않는다. 용어 또는 구가 특정 의미, 즉, 당업자에 의해 이해되는 것과 다른 의미를 가지는 한, 그러한 특정한 정의는, 직접적이고 명확하게 그 용어 또는 구의 특정 정의를 제공하는 정의적인 방식으로 본 명세서에서 명백히 설명될 것이다.
본 명세서에 개시된 일부 실시예들에서, 반도체 기판 위에 제공된 유전체 물질 층 내에 형성된 리세스는 은을 포함한 물질로 채워진다. 상기 리세스는 반도체 기판, 예를 들어, 전계 효과 트랜지스터 내에 제공된 회로 소자들 위에 형성된 접촉 비아를 포함할 수 있으며, 따라서 은을 포함하는 물질로 채워진 리세스가 상기 회로 소자에 전기 연결을 제공한다.
은을 포함한 물질은 실절적으로 순수한 은으로 구성될 수 있다. 이점으로, 실질적으로 순수한 은의 사용은 상기 물질에 매우 낮은 저항을 제공하게 할 수 있다. 다른 실시예들에서, 은을 포함하는 물질은 예를 들어, 로듐, 이리듐 플래티넘, 루테늄 및 금과 같은 다른 귀금속들이 (0-10%) 합금된 은을 포함한 합금으로 구성될 수 있다. 또 다른 실시예들에서, 비스무트, 보론, 인, 실리콘, 탄소, 그리고 유황(sulfur)을 포함하는 합금이 사용될 수 있다. 이점으로, 비스무트, 보론, 인, 실리콘, 탄소 및 유황은 그레인 바운더리(grain boundary)를 고정시킬 수 있다.
또한, 일부 실시예들에서, 로듐을 포함하는 물질의 층이 은을 포함하는 물질 아래 및/또는 위에 제공될 수 있다. 로듐을 포함하는 물질의 층은 은을 포함하는 물질을 기계적으로 그리고/또는 화학적으로 보호할 수 있다.
이점으로, 은을 포함하는 물질은 높은 전기 전도성을 가질 수 있다. 은의 전기 전도성은 텅스텐의 전기 전도성보다 크며, 더 높은 배선 레벨에서 전기적 연결을 위해 자주 사용되는 구리의 전기 전도성보다도 크다. 그러므로, 반도체 기판 내에 형성된 회로 소자들에 대한 전기 연결의 저항이 감소되며, 이는 신호 전파 지연이 감소되고 반도체 구조체에서의 열 생성도 억제되게 할 수 있다.
또한, 은을 포함한 물질은 텅스텐보다 소프트한 동작을 보여줄 수 있으며, 구리보다도 소프트한 동작을 보일 수 있다. 따라서, 어닐링 공정 동안 상기 반도체 구조체에서 기계적인 응력(stress)의 생성이 줄어들 수 있으며, 은을 포함한 물질의 결정화(crystallization)는 개선될 수 있다.
또한, 은을 포함한 물질과 회로 소자 내에 존재하는 실리콘 사이의 화학적 반응이 시작될 수 있다. 화학 반응에서, 은과 실리콘 사이의 화학적 합성물을 포함하는 실리사이드가 형성된다. 이는 은을 포함하는 물질과 회로 소자 사이의 접합 저항을 감소시키는 것을 도울 수 있다.
도 2a는 본 명세서에 개시된 예시적인 실시예에 따른 반도체 구조를 형성하는 방법의 제1 단계의 반도체 구조체(200)의 개략적인 단면도를 도시한다. 반도체 구조체(200)는 전계 효과 트랜지스터(202) 형태로 제공되는 회로 소자를 포함하는 기판(201)을 포함한다. 기판(201)은 반도체 물질, 예를 들어 실리콘을 포함할 수 있다. 전계 효과 트랜지스터(202)는 기판(201) 내에 형성된 활성 영역(203)을 포함한다. 게이트 전극(205)은 활성 영역(203) 위에 형성되며 게이트 절연층(206)에 의해 활성 영역(203)으로부터 분리된다. 일부 실시예들에서, 게이트 전극(205)은 다결정 실리콘을 포함하며, 게이트 절연층(206)은 실리콘 다이옥사이드, 실리콘 니트라이드 및/또는 실리콘 산화니트라이드를 포함할 수 있다. 게이트 전극(206)의 측면에는 측벽 스페이서 구조(207)가 있다. 게이트 전극(205)에 인접하게, 소스 영역(208) 및 드레인 영역(209)이 형성된다. 트렌치 분리 구조(204)는 전계 효과 트랜지스터(202)와 기판(201) 내에 형성된 다른 회로 소자들 사이에 전기적 절연을 제공한다.
전계 효과 트랜지스터(202) 및 트렌치 분리 구조(204)는 당업자들에게 잘 알려진 포토리쏘그래피, 식각, 증착, 이온 주입 및 어닐링에 의해 형성될 수 있다.
예를 들어, 실리콘 다이옥사이드 또는 실리콘 니트라이드와 같은 유전체 물질을 포함하는 층(210)이 기판(201) 위에 형성된다. 이를 위하여, CVD 및/또는 PECVD와 같은 당업자들에게 잘 알려진 증착 기법들이 사용될 수 있다. 유전체 물질의 층(210)의 두께는 게이트 전극(205)의 높이 보다 클 수 있다. 유전체 물질의 층(210)의 형성 후에, 유전체 물질의 층(210)의 표면 거칠기(roughness)를 줄이기 위하여 평탄화 공정, 예를 들어, CMP 공정이 수행될 수 있다.
접합 비아들(211, 212, 213)의 형태로 제공된 리세스들은 유전체 물질의 층(210) 내에 형성된다. 접촉 비아(211)가 소스 영역(208) 위에 제공된다. 접촉 비아(212)는 게이트 전극(205) 위에 형성되며 접촉 비아(213)은 드레인 영역(209) 위에 형성된다. 따라서, 접촉 비아(211)의 바닥에서 소스 영역(208)의 일부가 노출되고, 접촉 비아(212)의 바닥에서 게이트 전극(205)의 일부가 노출되며, 접촉 비아(213)의 바닥에서 드레인 영역(209)의 일부가 노출된다. 도 1a-1b를 참조로 상술한 최신 기술에 따른 반도체 구조체의 제조 방법과 유사하게, 접촉 비아들(211, 212, 213)이 형성될 위치에 개구부를 지닌 마스크(도시되지 않음)를 형성하고 반도체 구조체(200)를 상기 층(210)의 물질을 제거하도록 된 부식액에 노출함으로써 접촉 비아들(211, 212, 213)이 형성될 수 있다.
로듐을 포함한 물질의 층(214)이 반도체 구조체(100) 위에 형성된다. 상기 로듐을 포함한 물질의 층(214)은 접촉 비아들(211, 212, 213)의 바닥 표면 및 측면, 그리고 상기 접촉 비아들(211, 212, 213) 외부의 층(210) 표면의 부분들을 덮을 수 있다. 접촉 비아들(211, 212, 213)의 바닥 표면에서, 층(214)은 소스 영역(210), 게이트 전극(205), 그리고 드레인 영역(209) 각각의 위에 위치할 수 있다.
일부 실시예들에서, 로듐을 포함한 물질의 층(214)이 스퍼터링 공정에 의해 형성될 수 있다. 스퍼터링 공정에서, 로듐을 포함한 타겟은 이온들, 예를 들어 아르곤(argon)과 같은 노블 가스 이온들로 조사(irradiation)될 수 있다. 이온 타격(impact)으로 인하여, 로듐 원자들은 타겟으로부터 녹아웃(knocked out)된다. 반도체 구조체(200)는, 상기 타겟으로부터 녹아웃된 로듐 원자들의 적어도 일부가 상기 반도체 구조체(200)에 충돌(impinge)하여 층(214)를 형성하게끔 타겟의 대향측에(opposite) 제공된다.
다른 실시예들에서, 로듐을 포함하는 물질의 층(214)은 ALD 공정으로서 형성될 수 있다. ALD 공정에서, 반도체 구조체(200)는 가스형 프리커서(precursor)가 제공될 수 있는 리액터 용기 내에 제공된다. 그 후, 로듐, 예를 들어, 로듐(III) 아세틸아소토네이트를 포함하는 제1 프리커서가 리액터 용기에 공급된다. 그러므로, 제1 프리커서의 실질적 단원자 층이 반도체 구조체(200) 위에 형성된다. 반도체 구조체(200)의 온도 및/또는 제1 프리커서의 유량과 같은 증착 공정의 파라미터들은 제1 프리커서의 실질적 단원자층이 반도체 구조체(200) 표면상에 유지되게끔 되지만, 제1 프리커서의 추가적인 분자들은 제1 프리커서의 실질적 단원자 층에 안정적으로 결합되지 않을 것이다. 일 실시예에서, ALD 공정은 대략 100-400℃ 범위의 온도에서 수행될 수 있다. 이 온도 범위에서 ALD 공정을 수행하는 것은 전계 효과 트랜지스터(202) 내에 제공된 실리사이드 부분이 손상되는 것을 피할 수 있게 도와준다. 당업자들에게 잘 알려진 바와 같이, 이러한 실리사이드 부분들은, 예를 들어 소스 영역(208) 및 드레인 영역(209) 내에 제공될 수 있다.
그후, 제2 프리커서, 예를 들어, 산소가 리액터 용기에 공급된다. 제2 프리커서는 제1 프리커서와 화학적으로 반응하도록 되어 있다. 화학적 반응에서, 로듐 및 다른 휘발성 반응 생성물들이 형성될 수 있다. 로듐이 반도체 구조체(200)의 표면 위에 남아 층(214)을 형성하는 반면, 휘발성 반응 생성물들은 진공 펌프에 의해 리액터 용기로부터 펌프되어 나갈 수 있다.
후속적으로, 층(214)이 요구되어지는 두께에 도달할 때까지 제1 및 제2 프리커서가 교대로 반복해서 공급된다. 층(214)의 성장이 1 사이클, 즉, 실질적으로 1 단원자 층 내에 증착될 수 있는 제1 프리커서의 양에 의해 실질적으로 제한되기 때문에, 로듐을 포함한 물질층(214)의 두께는 그것이 형성되는 반도체 구조체(200) 표면 부분의 경사와 실질적으로 무관할 수 있다. 특히, 접촉 비아들(211, 212, 213) 바닥 표면들 및 측벽 위에 로듐을 포함하는 물질의 층(214)의 두께는 접촉 비아들(211, 212, 213) 외부의 반도체 구조체(200)의 실질적으로 수평인 부분들 위의 층(214) 두께, 예를 들어, 접촉 비아들(211, 212, 213)의 바닥 표면과 상기 접촉 비아들(211, 212, 213) 사이의 유전체 물질의 층(210) 부분 위의 두께와 실질적으로 동일 할 수 있다. 추가적인 실시예들에서, 로듐을 포함하는 물질의 층(214)을 형성하기 위해 다른 방법들이 사용될 수 있다. 예를 들어, 층(214)이 CVD 공정 및/또는 PECVD 공정에 의해 형성될 수 있다. 로듐을 포함한 물질층(214)은 대략 5-30nm 범위의 두께를 지니며, 특히 대략 5-10nm 범위의 두께를 지닌다.
로듐을 포함한 물질층(214)의 형성 후에, 은을 포함한 시드층(215)이 반도체 구조체(200) 위에 형성된다. 일부 실시예에서, 상기 시드층(215)은 CVD 공정에 의해 형성될 수 있으며, 상기 CVD 공정에서는, 반응물, 예를 들어 (1,1,1,5,5,5-헥사플루오로-2,4-펜탄디오나토)-은[비스(트리메틸실릴)아세틸렌] 또는 휘발성 금속 아세타미디네이트, [M(RNC(CH3)NR)x]y와 같은 은을 포함한 금속 유기 화합물이 반도체 구조체(200)가 제공되는 리액터 용기에 공급된다. 반도체 구조체(200)의 표면에서, 리액터 용기에 공급된 금속 유기 화합물 및 선택적인 다른 반응물이, 은 원소를 형성하는 화학 반응을 겪는다. 은이 반도체 구조체(200) 위에 증착되어 시드층(215)을 형성하며, 다른 반응 생성물은 상기 리액터 용기에서 펌프되어 나올 수 있다.
다른 실시예에서, 시드층(215)을 형성하기 위하여 PECVD 공정이 사용될 수 있다. 당업자가 아는 바와 같이, PECVD는 반응물 가스 내에 글로 방전(glow discharge)이 생성되는 CVD의 변형이다. 이를 위하여, 무선 주파수 교류 전압 및, 선택적으로, 바이어스 전압이 리액터 용기 내에 제공된 전극과 반도체 구조체(200) 사이에 인가된다. 대안적으로, 무선 주파수 교류 전압 및/또는 바이어스 전압은 제1 및 제2 전극 사이에 인가될 수 있으며, 상기 전극들 중 하나는 반도체 구조체(200)와 인접하여 제공된다. 바이어스 전압은 직류 전압 또는 낮은 주파수의 교류 전압일 수 있다. 글로 방전에서 반응 가스로부터 원자, 이온, 그리고/또는 기(radical)와 같은 화학 반응 종(chemically reactive species)들이 생성된다, 그러므로, 반도체 구조체(200)의 표면 상에 증착된 은 원소가 형성되는 반응 가스 내의 화학적 반응들은, 반응 가스 내에서 글로 방전이 생성되지 않는 CVD 공정에서 보다 낮은 온도에서 발생할 수 있다. 이점으로, 이는 시드층(215)이 형성되는 동안 반도체 구조(200)의 열 소모 비용(thermal budget)을 절감할 수 있다.
또 다른 실시예에서, 시드층(215)은 무전해 증착(electroless deposition) 공정에 의해 형성될 수 있다. 무전해 증착 공정에서, 반도체 구조체(200)가 은, AgNO3, 또는 Ag 황산염(sulfates)과 같은 은을 포함한 합성물을 포함하는 용액에 삽입된다. 실시예들에서, 유기 황산염들을 포함하는 합성물들이 사용될 수 있다. 추가적으로, 용액은 당업자에게 잘 알려진 금속 도금에서 사용되는 것과 유사한 반응 억제제(inhibitor), 평활제(leveler), 그리고 촉진제(accelerator)를 포함할 수 있다. 이 용액은 용매를 더 포함할 수 있다. 이 용매는 물을 포함할 수 있다. 다른 실시예들에서, 유기 용매 또는 초임계 탄소 다이옥사이드(super-critical carbon dioxide)가 사용될 수 있다. 반도체 구조체(200)의 표면에서, 은 원소가 생성되는 화학적 반응이 발생된다. 은 원소는 반도체 구조체(200) 위에 증착되어 시드층(215)을 형성한다.
시드층(215)의 형성 후에, 은을 포함하는 물질의 층(216)이 반도체 구조체(200) 위에 증착된다. 상기 층(216)은 실질적으로 순수한 은으로 구성될 수 있다. 다른 실시예에서, 상기 층(216)은 은 합금을 포함할 수 있다.
일부 실시예들에서, 은을 포함하는 물질층(216)이 전기도금 공정에 의해 형성될 수 있다. 전기도금에서, 반도체 구조체(200) 및 은을 포함하는 물질로 구성된 전극이 전해질(electrolyte)에 주입된다. 상기 전해질은 은염(silver slat), 예를 들어 AgNO3 또는 Ag 황산염의 수성(aqueous) 용액을 포함한다. 일부 실시예들에서, 유기 설페이트들이 사용될 수 있다. 층(216)이 실질적으로 순수한 은으로 구성된 실시예들에서, 상기 전극 또한 실질적으로 순수한 은으로 구성될 수 있다. 층(216)이 은 합금을 포함하는 다른 실시예들에서, 상기 전극은 은 합금을 포함할 수 있다. 그러한 실시예들에서, 상기 전해질은 은염에 부가하여 은을 포함하는 물질의 다른 요소들의 염(salt)을 포함할 수 있다.
전기 전압이 반도체 구조체(200)와 전극 사이에 인가된다. 전기 전압의 극성은, 적어도 평균에서, 반도체 구조체(200)가 캐쏘드(cathode)가 되고 전극이 애노드(anode)가 되게끔하는 극성이다. 따라서, 반도체 구조체(200)에서, 전해질로부터 획득되는 은 이온들 및, 선택적으로, 다른 양 전하 이온들이 고체 상태로 변하여 은을 포함한 물질의 층(215)을 형성한다. 전극에서, 은 원자들 그리고, 선택적으로, 하나 이상의 다른 원소의 원자들이 전기적으로 충전되고 전해질 내에서 용해 상태로 변화한다.
다른 실시예들에서, 은을 포함한 물질층(215)은 CVD 공정 및/또는 PECVD 공정의 방법에 의해 형성될 수 있다. 그러한 실시예들에서, 층(216) 및 시드층(215)은 단일 CVD 공정 또는 PECVD 공정에서 형성될 수 있으며 서로 달라야할 필요는 없 다.
은을 포함한 물질의 층(216)을 형성한 후, 어닐링 공정이 수행될 수 있다. 어닐링 공정에서, 반도체 구조체(200)은 약 1분에서 약 2시간의 범위 내의 소정의 시간동안 약 100-400℃ 범위 내의 높은 온도에 노출될 수 있다. 어닐링 공정 동안, 은을 포함한 물질의 그레인 사이즈는 증가할 수 있으며, 은을 포함한 물질층(216)의 형성 중에 형성되었을 수 있는 보이드가 폐쇄될 수 있다. 따라서, 은을 포함한 물질의 전기 전도성이 개선될 수 있다. 이점으로, 어닐링 공정 동안 그레인 크기의 증가 및 보이드의 폐쇄는 접촉 비아들이 텅스텐으로 채워진, 도 1a-1b를 참조로 하여 위에서 설명한 최신기술에 따른 방법에서 보다 더욱 효월적으로 수행될 수 있다.
도 2b는 상기 방법의 나중 단계에서의 반도체 구조체(200)의 개략적인 단면도를 도시한다. 은을 포함한 물질의 층(215)을 형성한 후, 접촉 비아들(211, 212, 213) 외부의 층(216) 부분들을 제거하기 위하여 평탄화 공정이 수행될 수 있다. 평탄화 공정은 반도체 구조체(200)가 연마 패드에 상대적으로 이동하는 CMP 공정일 수 있는바, 상기 연마 패드는 층(216)과 접촉한다. 반도체 구조체(200)와 연마 패드 사이의 인터페이스에 슬러리가 공급된다. 슬러리는 반도체 구조체(200)의 표면 위의 물질들과 화학적으로 반응하도록 된 하나 이상의 화학적 합성물을 포함한다. 특히, 슬러리는 층(216)의 은을 포함한 물질과 화학적으로 반응하도록 되어있을 수 있다. 화학 반응의 생성물은 슬러리 및/또는 연마 패드 내에 담긴 연마제(abrasives)에 의해 제거된다.
로듐을 포함한 물질의 층(214)이 반도체 구조체(200)의 표면 상에 노출되자마자 CMP 공정이 정지될 수 있다. 로듐을 포함한 물질의 층(214)이 CMP 공정에서 제거될 필요는 없다. 이점으로, 이것은, 로듐을 포함한 물질의 층(214)이 또한 CMP 공정에서 제거되는 경우 발생할 수 있는, 접촉 비아들(211, 212, 213) 내부에 위치한 은을 포함하는 물질의 층(216)의 부분들의 손상 위험을 경감시키는 것을 도울 수 있다.
로듐을 포함한 물질의 층(217)은 반도체 구조체(200) 위에 증착될 수 있다. 층(217)은 층(214)와 동일한 물질로 구성될 수 있다. 특히, 층(214)와 층(217)은 모두 순수한 로듐을 포함할 수 있다.
로듐을 포함한 물질의 층(217)은, 반도체 구조체(200)가 로듐염, 예를 들어 로듐 설페이트를 포함한 전해질 내로 삽입되는 전기도금 공정에 의해 형성될 수 있다. 반도체 구조체(200)에 부가하여, 로듐을 포함한 전극이 전해질 내에 제공된다. 반도체 구조체(200)와 전극 사이에 전압이 인가된다. 전압의 극성은 적어도 평균에서, 반도체 구조체(200)가 캐소드가 되고 전극이 애노드가 되게끔하는 극성이다. 따라서, 반도체 구조체(200)에서, 전해질로부터의 로듐 이온들은 중성화되고 용해 상태에서 고체 상태로 변화되어 로듐을 포함한 물질의 층(217)을 형성한다. 전극에서, 로듐 원자들이 이온화되며 전극 내의 고체 상태에서 전해질 내의 용해 상태로 변화한다. 다른 실시예들에서, 위에서 설명한 층(214)의 형성과 유사하게, 스퍼터링, ALD, CVD, 및/또는 PECVD가 로듐을 포함한 물질의 층(217)을 형성하는데에 사용될 수 있다. 층(217)은 약 5-30nm 범위의 막두께, 특히 약 5-10nm 범위의 두께를 가질 수 있다.
로듐을 포함한 물질의 층(217)이 형성된 후, 마스크(218)가 반도체 구조체(200) 위에 형성될 수 있다. 상기 마스크는 접촉 비아들(211, 212, 213)을 덮는다. 마스크(218)는 포토레지스트를 포함할 수 있으며, 당업자에게 잘 알려진 유형의 포토리쏘그래픽 공정에 의해 형성될 수 있다.
유전체 물질의 층(210)과 마스크(218)를 실질적으로 손상시키지 않고 남겨둔채 층들(214, 217)의 로듐을 포함한 물질을 제거하는 식각 공정이 수행된다. 일부 실시예들에서, 상기 식각 공정은 건식 식각 공정일 수 있다. 건식 식각에서, 예를 들어 플루오린 또는 플루오린을 포함하는 화학 합성물을 포함할 수 있는 식각 가스 내에 글로 방전이 생성된다. 글로 방전은 고주파 교류 전압 및/또는 저주파 교류 전압 또는 직류 전압일 수 있는 바이어스 전압을 반도체 구조체(200)와 상기 반도체 구조체(200)에 인접하게 제공된 전극 사이에 인가함으로써 생성될 수 있다. 대안적으로, 고주파 교류 전압 및 바이어스 전압은 제1 전극과 제2 전극 사이에 인가될 수 있으며, 상기 전극들 중 하나는 반도체 구조체(200)에 인접하여 제공된다. 글로 방전에서, 원자, 기 및/또는 이온과 같은 화학 반응 종들이 식각 가스로부터 생성된다. 화학 반응 종들은 층(214, 217) 내에 로듐을 포함하는 물질과 화학적으로 반응하여 휘발성 반응 생성물을 생성할 수 있다. 휘발성 반응 생성물들은 식각 공정이 수행되는 리액터 용기 외부로 펌프되어 나올 수 있다. 특히, 로듐 및 플루오린을 포함하는 휘발성 화학 합성물들들은 층(214, 217) 내의 로듐으로부터 생성될 수 있다.
다른 실시예들에서, 마스크(218)에 의해 덮이지 않은 층들(214, 217)의 부분들이 습식 화학적 식각 공정에 의해 제거될 수 있는 바, 상기 공정에서 반도체 구조체(200)는 로듐과 화학적으로 반응하는 화학 합성물 용액에 노출된다. 예를 들어, 화학 합성물은 오존 및/또는 염화 수소를 포함할 수 있으며, 이것들은 수성 용액의 형태로 제공될 수 있다.
도 2c는 제조 공정의 나중 단계에서의 반도체 구조체(200)의 개략적인 단면도를 도시한다. 식각 공정 후에, 예를 들어, 알려진 레지스트 스트립 공정에 의해 마스크(218)가 제거될 수 있다. 식각 공정 후에, 각각의 접촉 비아들(211, 212,213) 내의 은 포함 물질 사이의 실질적으로 전체의 인터페이스가 로듐을 포함하는 물질 층(214, 217)에 의해 덮인다. 따라서, 각각의 접촉 비아들(211, 212, 213) 내의 은을 포함하는 물질은 층(214, 217)의 부분들에 의해 형성된 로듐 포함 물질의 케이지(cage)에 의해 둘러싸인다. 로듐 포함 물질은 은과 유전체층(210)의 물질 사이의 접촉을 방지할 수 있으므로, 은을 화학적으로 그리고 기계적으로 보호한다. 특히, 로듐은 높은 화학적 안정성을 지닌다.
본 발명은 그러나, 로듐을 포함하는 물질의 층들(214, 217)이 접촉 비아들(211, 212, 213) 내에 제공된 은 포함 물질을 실질적으로 완전히 둘러싸는 케이지를 형성하는 실시예에 국한되지 않는다. 다른 실시예들에서, 시드층(215)의 형성 전에, 접촉 비아들(211, 212, 213)의 바닥에 위치한 로듐을 포함하는 물질의 층(214)의 부분들이 제거될 수 있다. 이것은 접촉 비아들(211, 212, 213) 측벽 위의 층(214)의 부분들보다 높은 식각율로 접촉 비아들(211, 212, 213)의 바닥에서 실질적으로 수평인 층(214)의 부분들을 제거하도록 된 이방성 식각 공정에 의해 될 수 있다. 그러한 실시예들에서, 시드층(215)과 층(216)의 은을 포함하는 물질은 소스 영역(208), 게이트 전극(205), 그리고 드레인 영역(209)의 실리콘과 접촉한다. 층(216)의 형성후 수행된 어닐링 공정에서, 접촉 비아들(211, 212, 213) 바닥에서 은을 포함하는 물질의 부분들은 소스 영역(208), 게이트 전극(205) 및 드레인 영역(209)의 실리콘과 화학적으로 반응하여, 은 실리사이드를 형성할 수 있다. 이점으로, 상기 은 실리사이드의 형성은 접촉 비아들(211, 212, 213) 내의 은을 포함하는 물질과 소스 영역(208), 게이트 전극(205) 및 드레인 영역(209) 사이의 접촉 저항을 줄이는 것을 도울 수 있다.
도 2c는 제조 공정의 나중 단계에서의 반도체 구조체(200)의 개략적인 단면도를 도시한다. 도 1a-1b를 참조로 위에서 설명한 최신 기술에 따른 제조 방법과 유사하게, 유전체 물질의 층(221)이 반도체 구조체(200) 위에 형성될 수 있다. 층(221)은 층(210)과 동일한 물질을 포함할 수 있으며, 또는 그와 다른 물질을 포함할 수 있다. 층(221)의 형성시, CVD 및/또는 PECVD와 같은 당업자에게 잘 알려진 증착 공정들이 사용될 수 있다.
층(221)에서, 도 1a-1b를 참조로 위에서 설명한 실시예의 트렌치들(122, 123, 124)과 유사한 트렌치들(222, 223, 224)이 형성될 수 있다. 이러한 목적으로, 당업자들에게 잘 알려진 포토리쏘그래피 및 식각 방법들이 사용될 수 있다. 트렌치(222, 223, 224), 배리어 층(225), 시드층(227), 그리고 전기적으로 전도성인 물질의 층(226)이 형성될 수 있다.
일부 실시예들에서, 시드층(227) 및 전기적으로 전도성인 물질의 층(226)은 구리를 포함할 수 있다. 그러한 실시예들에서, 장벽층(25)은 텅스텐 및/또는 탄탈륨 니트라이드를 포함할 수 있다. 장벽층(225)은 시드층(227) 및/또는 층(226)으로부터 층(221)의 유전체 물질 및 반도체 구조(200)의 다른 구성요소들로의 구리의 확산을 막거나 적어도 줄이도록 도울 수 있다. 특히, 장벽층(225)은 전계 효과 트랜지스터(202) 내부로의 구리의 확산을 막거나 줄이는 것을 도울 수 있으므로, 반도체 기판(201)의 결정 구조 내부로 구리 원자들이 포함되는 것에 의해 야기되는 깊은 불순물 레벨로 인한 필드 효과 트랜지스터(202)의 성능 감소를 실질적으로 방지할 수 있다. 시드층(227)은 무전해 도금, CVD 및/또는 PECVD에 의해 형성될 수 있으며, 전기도금에 의해 층(226)이 형성될 수 있다.
다른 실시예들에서, 시드층(227) 및 전기적으로 전도성인 물질의 층(226)은 은을 포함한 물질로 구성될 수 있으며, 여기서 실질적으로 순수한 은 또는 은 합금이 사용될 수 있다. 그러한 실시예들에서, 위에서 설명한 층(214)과 유사하게 장벽층(225)이 로듐을 포함한 물질로 구성될 수 있다. 층(214)의 형성과 유사하게, 장벽층(225)이 스퍼터링, ALD, CVD 및/또는 PECVD에 의해 형성될 수 있다. 시드층(227)은 위에서 설명한 시드층(215)의 형성과 유사하게 CVD, PECVD 및/또는 무전해 증착에 의해 형성될 수 있다. 은을 포함한 물질의 층(216)의 증착과 유사하게, 전기적으로 전도성인 물질의 층(226)은 은을 포함한 물질로 구성되었을 때, 전기도금 공정에 의해 증착될 수 있다.
전기적으로 전도성인 물질층(226)의 부분들과 트렌치들(222, 223, 224) 외부의 시드층(227)의 부분들을 제거하기 위하여, 전기적으로 전도성인 물질층(226)의 형성 후, 평탄화 공정, 예를 들어, CMP 공정이 수행될 수 있다. 추가적으로, 상기 평탄화 공정에서, 트렌치들(222, 223, 224) 외부의 장벽 층(225)의 부분들이 제거될 수 있다.
일부 실시예들에서, 시드층(227) 및 전기적으로 전도성인 물질의 층(226)은 은을 포함하며, 장벽층(225)은 로듐을 포함하고, 장벽층(225)은 평탄화 공정에서 제거되지 않는다. 그러한 구현예에서, 트렌치들(222, 223, 224) 외부의 장벽층(225)의 부분들은, 접촉 비아들(211, 212, 213) 외부의 로듐을 포함하는 물질의 층(214)의 부분들을 제거하기 위한 위에서 설명된 식각 공정과 유사한 식각 공정에 의해 제거될 수 있다. 일부 실시예들에서, 접촉 비아들(211, 212, 213) 위에 로듐을 포함한 물질의 층(217)이 형성되는 것과 유사하게, 로듐을 포함한 또 다른 물질층이 트렌치들(222, 223, 224) 위에 형성될 수 있다.
장벽층(225), 시드층(227), 그리고 트렌치들(222, 223, 224) 외부의 전기적으로 전도성인 물질의 층(226)의 제거 후, 트렌치들(222, 223, 224) 내부의 이러한 층들의 나머지 부분들은 소스 영역(208), 게이트 전극(205), 그리고 드레인 영역(209)과 반도체 구조체(200)의 다른 회로 소자들을 연결할 수 있는 전기적으로 전도성인 라인들을 형성한다. 전기적으로 전도성인 라인들 및 소스 영역(208), 게이트 전극(205) 및 드레인 영역(209) 사이의 전기적 연결은 접촉 비아들(211, 212, 213) 내에 제공된 은을 포함하는 물질에 의해 제공된다.
본 발명이 다른, 그러나 본 명세서의 내용의 이점을 갖는 당업자에게 명백한 동일한 방식으로 실행되고 수정될 수 있으므로, 상술한 구체적인 실시예들은 단지 예시이다. 예를 들어, 위에서 설명한 공정은 상이한 순서로 수행될 수 있다. 또한, 하기의 청구항에 기재된 것과 다른 본 명세서에 도시된 구조 및 설계의 상세한 사항은 본 발명을 제한하려는 것이 아니다. 그러므로, 위에서 개시된 구체적인 실시예들은 변경되고 수정될 수 있으며 모든 그러한 변형은 본 발명의 범주 및 정신 내에서 고려되는 것이 명백하다. 따라서, 본명세서에서 보호하고자 하는 것은 하기의 청구항에 설명된다.

Claims (17)

  1. 반도체 구조체(200)를 형성하는 방법으로서,
    유전체 물질의 층(210)을 포함하는 반도체 기판(201)을 제공하는 단계와, 여기서 상기 유전체 물질의 층(210) 내에는 접촉 비아(contact via)(211, 212, 213)가 제공되고, 상기 접촉 비아(211, 212, 213)는 상기 반도체 기판(201) 내에 그리고 위에 형성되는 회로 소자(202)의 일부분(205, 208, 209)을 노출시키며;
    은(silver)을 포함하는 물질로 상기 접촉 비아(211, 212, 213)를 충전(filling)하는 단계와; 그리고
    상기 은을 포함하는 물질로 상기 접촉 비아(211, 212, 213)를 충전한 이후에, 상기 회로 소자(202)의 상기 노출된 일부분(205, 208, 209) 상에 은 실리사이드(silver silicide)가 형성되도록 어닐링 공정(annealing process)을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 구조체 형성 방법.
  2. 제1항에 있어서,
    상기 은을 포함하는 물질로 상기 접촉 비아를 충전하기 이전에, 상기 접촉 비아의 측벽과 바닥 표면 중 적어도 하나 위에 로듐(rhodium)을 포함하는 물질의 층(214)을 형성하는 단계를 더 포함하며, 상기 로듐을 포함하는 물질의 층(214)은 원자층 증착(atomic layer deposition)과 스퍼터링(sputtering) 중 하나에 의해 형성되는 것을 특징으로 하는 반도체 구조체 형성 방법.
  3. 제2항에 있어서,
    상기 로듐을 포함하는 물질의 층(214)은 추가적으로 상기 접촉 비아 바깥의 상기 반도체 기판의 일부분들 위에 형성되는 것을 특징으로 하는 반도체 구조체 형성 방법.
  4. 제1항에 있어서,
    상기 은을 포함하는 물질로 상기 접촉 비아를 충전하는 단계는, 상기 반도체 기판 위에 상기 은을 포함하는 물질의 층(216)을 증착하는 것을 포함하는 것을 특징으로 하는 반도체 구조체 형성 방법.
  5. 삭제
  6. 제4항에 있어서,
    상기 접촉 비아 바깥에 위치된 상기 은을 포함하는 물질의 층(216)의 일부분들을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조체 형성 방법.
  7. 제3항에 있어서,
    상기 접촉 비아 바깥에 위치한 상기 로듐을 포함하는 물질의 층(214)의 일부분들을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조체 형성 방법.
  8. 제1항에 있어서,
    상기 반도체 기판(201) 위에 로듐을 포함하는 물질의 층(217)을 형성하는 단계를 더 포함하며, 상기 로듐을 포함하는 물질의 층(217)을 형성하는 단계는 상기 접촉 비아를 상기 은을 포함하는 물질로 충전한 이후에 수행되는 것을 특징으로 하는 반도체 구조체 형성 방법.
  9. 제8항에 있어서,
    상기 로듐을 포함하는 물질의 층(217)을 형성하는 단계 이후에, 상기 은을 포함하는 물질로 충전된 상기 접촉 비아를 덮는 마스크(218)를 형성하는 단계와; 그리고
    상기 마스크(218)에 의해 덮이지 않은 상기 로듐을 포함하는 물질의 층(217)의 일부분들을 제거하도록 된 식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조체 형성 방법.
  10. 제1항에 있어서,
    상기 은을 포함하는 물질로 충전된 상기 접촉 비아 위에 전기 전도성 라인(222, 223, 224)을 형성하는 단계를 더 포함하며, 상기 은을 포함하는 물질로 충전된 상기 접촉 비아는, 상기 전기 전도성 라인과 상기 접촉 비아 아래의 상기 반도체 기판 내에 형성된 회로 소자(208, 206, 209)와의 사이에 전기적 연결을 제공하는 것을 특징으로 하는 반도체 구조체 형성 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
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