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KR101450758B1 - 집적회로 패키지 - Google Patents

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KR101450758B1
KR101450758B1 KR20120111558A KR20120111558A KR101450758B1 KR 101450758 B1 KR101450758 B1 KR 101450758B1 KR 20120111558 A KR20120111558 A KR 20120111558A KR 20120111558 A KR20120111558 A KR 20120111558A KR 101450758 B1 KR101450758 B1 KR 101450758B1
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bonding
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leads
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부경택
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Abstract

본 발명은 집적회로 패키지 및 그 제조방법에 관한 것으로, 본 발명의 집적회로 패키지는 회로패턴과 제1 측 본딩핑거 및 제2 측 본딩핑거를 구비하는 기판과; 상기 기판 위에 탑재되고, 각각 일측 단부에 제1 본딩패드를 구비하는 복수의 제1 반도체 칩이 제1 방향으로 계단형태로 적층되는 제1 칩 적층부와; 상기 제1 칩 적층부 위에 탑재되고, 각각 타측 단부에 제2 본딩패드를 구비하는 복수의 제2 반도체 칩이 상기 제1 방향과 반대되는 제2 방향으로 계단형태로 적층되는 제2 칩 적층부와; 제1 및 제2 내부 리드와 제1 및 제2 외부 리드를 구비하고, 상기 내부 리드가 상기 기판 위에 접속되는 리드프레임과; 상기 제1 본딩패드를 상기 제1 측 본딩핑거 또는 상기 제1 내부 리드 중 적어도 하나와 전기적으로 연결하는 복수의 제1 도전성 와이어; 및 상기 제2 본딩패드를 상기 제2 측 본딩핑거 또는 상기 제2 내부 리드 중 적어도 하나와 전기적으로 연결하는 복수의 제2 도전성 와이어를 포함하는 것을 특징으로 하는 집적회로 패키지.

Description

집적회로 패키지{INTEGRATED CIRCUIT PACKAGE}
본 발명은 집적회로 패키지에 관한 것으로, 특히 복수의 반도체 칩이 적층된 집적회로 패키지에 관한 것이다.
통상, 반도체 산업은 저렴한 가격에 더욱 경량화, 소형화, 다기능화 및 고성능화가 요구되고 있다. 이와 같은 요구를 충족시키기 위하여 요구되는 중요한 기술 중의 하나가 바로 반도체 패키징 기술이다.
반도체 패키징은 각종 전자 회로 및 배선이 적층되어 형성된 단일 소자 및 집적회로 등의 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고 반도체 칩의 전기적 성능을 최적화, 극대화하기 위해 리드 프레임이나 인쇄회로기판(Printed Circuit Board) 등을 이용해 메인보드로의 신호 입/출력 단자를 형성하고 봉지재를 이용하여 몰딩한 것을 일컫는다.
한편, 반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 방식으로 발전되어 왔다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시켰으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시켰다.
반도체 패키징 기술은 칩 성능이 향상됨에 따라, 외부와의 전기적인 연결을 위하여 많은 수의 입출력 수단이 필요하다는 문제점이 가지게 되었고, 이와 같은 문제점을 해결하기 위하여, BGA(Ball Grid Array) 타입 반도체 패키지, FBGA(Fine-pitch BGA) 타입 반도체 패키지 등과 같은 패키지 기술 및 종래의 리드프레임(Lead Frame)을 이용한 패키지 기술을 개량 발전시키는 연구가 진행되고 있다.
이러한 패키지 기술 중 BGA 패키지는 많은 수의 입출력을 위한 수단을 포함할 수 있으나 몰딩시 한쪽 면만 몰딩되기 때문에, 양면이 몰딩되는 리드프레임 패키지와 달리 몰딩 후 인쇄회로 기판과 실리콘 칩, EMC(Epoxy Molding Compound) 간의 열팽창계수 차이로 인하여 패키지가 휘는 워패이지(Warpage)가 발생하여 기판 아래에 납땜용 볼을 붙이기 어려워지고, 실장할 경우에도 실패할 확률이 높아지는 문제점이 있다.
이에 고신뢰성이 요구되는 제품(SSD)에서는 여전히 리드프레임 기반의 TSOP(Thin Small Outline Package) 타입 패키지가 널리 사용되고 있다.
TSOP 타입 패키지는 칩 실장 밀도를 높이기 위하여 리드프레임에 반도체 칩을 실장한 후, 이를 EMC로 밀봉한 구조를 갖는다.
도 1은 종래 TSOP 타입 집적회로 패키지의 구조를 나타낸 단면도이다.
도 1을 참조하면, 종래 TSOP 패키지는 리드프레임(20)을 기판으로 하여 다수의 반도체 칩(10, 11, 12, 13)이 계단형태로 적층 부착된 구조로서, 반도체 칩(10, 11, 12, 13)은 접착패드(10a)에 의해 하층의 리드프레임(20) 또는 다른 반도체 칩과 부착되어 있고, 반도체 칩(10, 11, 12, 13)과 리드프레임(20)은 금속 와이어(30)를 통하여 전기적으로 연결되어 있다. 또한, 외부 리드를 제외한 나머지 부분이 봉지재(40)로 밀봉되어 있다.
그러나, 전술한 종래 TSOP 타입 패키지의 경우 리드프레임의 두께를 줄이는데 한계가 있을 뿐만 아니라 리드프레임 하부에 일정 수준 이상의 봉지공간을 확보해야 하므로 제한된 패키지 두께와 면적 내에서 많은 수의 반도체 칩을 탑재하지 못하는 문제점이 있다.
또한, 반도체 칩의 위치 및 리드의 모양에 따라 패키지의 워패이지(Warpage)가 다양하게 발생하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 일반적인 목적은 종래 기술에서의 한계와 단점에 의해 발생되는 다양한 문제점을 실질적으로 보완할 수 있는 집적회로 패키지를 제공하기 위한 것이다.
본 발명의 보다 구체적인 다른 목적은 집적회로 패키지의 두께와 면적을 증가시키지 않으면서 더 많은 수의 반도체 칩을 적층할 수 있는 집적회로 패키지를 제공하기 위한 것이다.
이를 위해 본 발명의 일 실시예에 따른 집적회로 패키지는 회로패턴과 제1 측 본딩핑거 및 제2 측 본딩핑거를 구비하는 기판과; 상기 기판 위에 탑재되고, 각각 일측 단부에 제1 본딩패드를 구비하는 복수의 제1 반도체 칩이 제1 방향으로 계단형태로 적층되는 제1 칩 적층부와; 상기 제1 칩 적층부 위에 탑재되고, 각각 타측 단부에 제2 본딩패드를 구비하는 복수의 제2 반도체 칩이 상기 제1 방향과 반대되는 제2 방향으로 계단형태로 적층되는 제2 칩 적층부와; 제1 및 제2 내부 리드와 제1 및 제2 외부 리드를 구비하고, 상기 내부 리드가 상기 기판 위에 접속되는 리드프레임과; 상기 제1 본딩패드를 상기 제1 측 본딩핑거 또는 상기 제1 내부 리드 중 적어도 하나와 전기적으로 연결하는 복수의 제1 도전성 와이어; 및 상기 제2 본딩패드를 상기 제2 측 본딩핑거 또는 상기 제2 내부 리드 중 적어도 하나와 전기적으로 연결하는 복수의 제2 도전성 와이어를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예의 집적회로 패키지에서, 상기 제1 및 제2 칩 적층부와, 상기 제1 및 제2 내부 리드 및 상기 제1 및 제2 도전성 와이어를 포함한 상기 기판의 일면을 밀봉하는 몰딩부를 더 포함할 수 있다.
본 발명의 일 실시예의 집적회로 패키지에서, 상기 몰딩부가 형성되지 않은 상기 기판의 타면으로 노출된 상기 회로패턴; 및 노출된 상기 회로패턴과 대응되도록 접속된 솔더볼을 더 포함할 수 있다.
본 발명의 일 실시예의 집적회로 패키지에서, 상기 제1 측 본딩핑거 및 상기 제2 측 본딩핑거 각각은 일렬로 배열될 수 있다.
본 발명에 따른 집적회로 패키지에 의하면, 절연 기판을 베이스 기판으로 하여 그 상면에 복수의 반도체 칩을 계단형태로 적층 배치하고, 기판의 상면 단부에 리드프레임을 부착하여 외부단자와 전기적으로 연결되도록 함으로써 기판의 하면까지 몰딩부가 형성되는 구조에 비해 두께 및 면적이 제한된 패키지 내에 더 많은 수의 반도체 칩을 적층 할 수 있다.
또한, 본 발명의 일 실시예에 따른 집적회로 패키지에 의하면, BGA용 솔더볼 단자와 리드프레임 패키지용 단자를 동시에 구비하고 있으며, 기판의 상면에만 몰딩부를 형성함으로써 기판의 하면까지 몰딩부가 형성되는 구조에 비해 두께 및 면적이 제한된 패키지 내에 더 많은 수의 반도체 칩을 적층 할 수 있다.
도 1은 종래기술에 따른 TSOP 타입 집적회로 패키지의 구조를 나타낸 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 집적회로 패키지의 구조를 나타낸 단면도이다.
도 3은 본 발명의 일 실시예에 따른 와이어 본딩 구조를 설명하기 위한 평면도이다.
도 4는 본 발명의 제2 실시예에 따른 집적회로 패키지의 구조를 나타낸 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자의 의도 또는 판례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2는 본 발명의 제1 실시예에 따른 집적회로 패키지의 구조를 나타낸 단면도이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 집적회로 패키지는 기판(100)과, 제1 칩 적층부(110)와, 제2 칩 적층부(120)와, 리드프레임(130)과, 제1 도전성 와이어 및 제2 도전성 와이어(160) 및 몰딩부(170)를 포함한다.
상기 기판(100)은 제1 칩 적층부(110)와 제2 칩 적층부(120)가 적층되어 배치되는 상면 가장자리에 본딩핑거(140)를 구비하고 있다. 여기서, 본딩핑거(140)는 기판(100)의 상면 오른쪽에 일렬로 배치된 제1 본딩핑거(141)와 기판(100)의 상면 왼쪽에 일렬로 배치된 제2 본딩핑거(142)로 구분할 수 있다. 제1 본딩핑거(141)는 제1 칩 적층부(110)를 이루는 반도체 칩(111~114)들과 전기적으로 접속되며, 제2 본딩핑거(142)는 제2 칩 적층부(120)를 이루는 반도체 칩(121~124)들과 전기적으로 접속된다. 여기서, 기판(100)은 패키지 내부의 칩과 외부의 인쇄회로기판(PCB: Printed Circuit Board)을 전기적으로 연결해주며 반도체 칩을 지지해주는 역할을 하는 인터포저(interposer) 기판일 수도 있고 인쇄회로기판 자체일 수도 있다. 그 재질은 플라스틱 기판, 세라믹 기판 등일 수 있으며, 구체적으로 에폭시 코어, 전기배선 등을 구비한 플라스틱 재질의 기판일 수 있다.
상기 제1 칩 적층부(110)는 기판(100)의 상면에 2 이상 다단으로 적층된 복수 개의 제1 반도체 칩(111~114)을 포함한다. 이러한 복수 개의 제1 반도체 칩(111~114)은 상면 오른쪽(일측) 단부(가장자리)에 제1 본딩패드(미도시)를 구비하며, 제1 본딩패드가 노출되도록 오른쪽에서 왼쪽(제1 방향)으로 계단형태로 적층되어 있다.
상기 제2 칩 적층부(120)는 기판(100)의 상면에 2 이상 다단으로 적층된 복수 개의 제2 반도체 칩(121~124)을 포함한다. 이러한 복수 개의 제2 반도체 칩(121~124)은 상면 왼쪽(타측) 단부(가장자리)에 제2 본딩패드(미도시)를 구비하며, 제2 본딩패드가 노출되도록 왼쪽에서 오른쪽(제2 방향)으로 계단형태로 적층되어 있다.
여기서, 상기 제1 칩 적층부(110)와 상기 제2 칩 적층부(120)를 이루는 각각의 반도체 칩(111~114, 121~124)은 접착층 예를 들면, 접착테이프(115)에 의해 하부 및 상부의 기판 또는 반도체 칩과 부착되어 있다. 이들 반도체 칩(111~114, 121~124)은 서로 동일한 구조의 칩일 수도 서로 다른 구조의 칩일 수도 있으며, 반도체 칩에는 메모리소자, 로직로자, 광전소자 또는 파워소자 등의 반도체 소자가 형성될 수 있으며, 반도체 소자에는 저항, 콘덴서 등의 각종 수동소자가 포함될 수 있다.
상기 리드프레임(130)은 제1 및 제2 내부 리드(131a, 132a)와 제1 및 제2 외부 리드(131b, 132b)를 구비하고, 제1 및 제2 내부 리드(131a, 132a)는 접착제(150)에 의해 기판 위에 접속되어 있다. 제1 내부 리드(131a) 및 제1 외부 리드(131b)는 제1 칩 적층부(110)의 반도체 칩(111~114)을 위한 것이고, 제2 내부 리드(132a) 및 제2 외부 리드(132b)는 제2 칩 적층부(120)의 반도체 칩(121~124)을 위한 것이다.
상기 제1 도전성 와이어(161)는 제1 칩 적층부(110)를 구성하는 복수의 제1 반도체 칩(111~114)을 기판(100) 또는 리드프레임(130)과 전기적으로 연결하도록 제1 반도체 칩(111~114)의 상면 오른쪽에 형성된 제1 본딩패드(미도시)와 기판(100)의 상면 오른쪽에 형성된 제1 본딩핑거(141) 또는 제1 리드(131a, 131b) 사이에 본딩 연결된 와이어부재로 이루어진다.
상기 제2 도전성 와이어(162)는 제2 칩 적층부(120)를 구성하는 복수의 제2 반도체 칩(121~124)을 기판(100) 또는 리드프레임(130)과 전기적으로 연결하도록 제2 반도체 칩(121~124)의 상면 왼쪽에 형성된 제2 본딩패드(미도시)와 기판(100)의 상면 왼쪽에 형성된 제2 본딩핑거(142) 또는 제2 리드(132a, 132b) 사이에 본딩 연결된 와이어부재로 이루어진다.
도 3은 본 발명의 일 실시예에 따른 와이어 본딩 구조를 설명하기 위한 평면도로서, 도 3에 도시된 바와 같이 복수의 제1 반도체 칩(제2 반도체 칩 하부에 위치하여 도면상에 도시되지 않음)과 제2 반도체 칩(121~124)은 그 상면에 형성된 제1 본딩패드 또는 제2 본딩패드(121a~124a)와의 와이어 본딩을 통해 외부 단자와 전기적으로 연결되며, 도전성 와이어(161, 162)에 의한 와이어 본딩은 본딩핑거(141, 142), 내부 리드(131a, 132a), 외부 리드(131b, 132b)의 다양한 조합으로 구현할 수 있다.
다시 도 2를 참조하면, 상기 몰딩부(170)는 적층된 다수의 반도체 칩(111~114, 121~124) 및 도전성 와이어를 포함한 기판(100)의 상면을 봉지제로 밀봉한 것으로, 봉지제는 예를 들면, EMC(epoxy molding compound)로 이루어지며 외부로부터 가해지는 충격, 진동과 같은 스트레스 뿐만 아니라 먼지, 습기 등으로부터 반도체 칩을 보호하는 역할을 한다.
도 4는 본 발명의 제2 실시예에 따른 집적회로 패키지의 구조를 나타낸 단면도이다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 집적회로 패키지는 기판(100)과, 제1 칩 적층부(110)와, 제2 칩 적층부(120)와, 리드프레임(130)과, 제1 도전성 와이어 및 제2 도전성 와이어(160)와, 몰딩부(170) 및 솔더볼(180)을 포함한다.
본 실시예에 따른 집적회로 패키지는 도 2에 도시된 제1 실시예의 구조에서 BGA용 솔더볼(180)을 더 포함하는 것으로, 솔더볼(180)을 제외한 나머지 구성은 도 2의 구성과 동일하므로 본 실시예의 설명에서는 솔더볼(180)에 대해서만 설명하기로 한다.
상기 솔더볼(180)은 기판(100) 상에 적층된 반도체 칩을 외부 회로, 예를 들면, PCB 기판(도시하지 않음)에 전기적으로 접속하기 위한 것으로 기판(100) 하면으로 노출된 외부단자(181)에 부착되어 있다.
이와 같이 본 실시예는 BGA용 솔더볼 단자와 리드프레임 패키지용 단자를 동시에 구비하고 있으며, 기판의 상면에만 몰딩부를 형성함으로써 기판의 하면까지 몰딩부가 형성되는 구조에 비해 두께 및 면적이 제한된 패키지 내에 더 많은 수의 반도체 칩을 적층 할 수 있다.
한편, 본 발명의 상세한 설명 및 첨부도면에서는 구체적인 실시예에 관해 설명하였으나, 본 발명은 개시된 실시예에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다. 따라서, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들을 포함하는 것으로 해석되어야 할 것이다.
100 : 기판 110, 120 : 칩 적층부
111~114, 121~124 : 반도체 칩 115 : 접착테이프
121a~124a : 본딩패드 130 : 리드프레임
140 : 본딩핑거 150 : 접착층
160 : 도전성 와이어 170 : 몰딩부
180 : 솔더볼

Claims (4)

  1. 회로패턴 및 제1 측 본딩핑거 및 제2 측 본딩핑거를 구비하는 기판과;
    상기 기판의 상면에 탑재되고, 각각 일측 단부에 제1 본딩패드를 구비하는 복수의 제1 반도체 칩이 제1 방향으로 계단형태로 적층되는 제1 칩 적층부와;
    상기 제1 칩 적층부 위에 탑재되고, 각각 타측 단부에 제2 본딩패드를 구비하는 복수의 제2 반도체 칩이 상기 제1 방향과 반대되는 제2 방향으로 계단형태로 적층되는 제2 칩 적층부와;
    제1 및 제2 내부 리드와 제1 및 제2 외부 리드를 구비하고, 상기 제1 및 제2 내부 리드가 상기 기판 상면에 부착되는 리드프레임과;
    상기 제1 본딩패드를 상기 제1 측 본딩핑거 또는 상기 제1 내부 리드 중 적어도 하나와 전기적으로 연결하는 복수의 제1 도전성 와이어와;
    상기 제2 본딩패드를 상기 제2 측 본딩핑거 또는 상기 제2 내부 리드 중 적어도 하나와 전기적으로 연결하는 복수의 제2 도전성 와이어; 및
    상기 제1 및 제2 칩 적층부와, 상기 제1 및 제2 내부 리드를 포함한 상기 기판의 상면을 밀봉하는 몰딩부를 포함하는 것을 특징으로 하는 집적회로 패키지.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 몰딩부가 형성되지 않은 상기 기판의 하면으로 노출된 상기 회로패턴; 및
    노출된 상기 회로패턴과 대응되도록 접속된 솔더볼을 더 포함하는 것을 특징으로 하는 집적회로 패키지.
  4. 제 1 항에 있어서,
    상기 제1 측 본딩핑거 및 상기 제2 측 본딩핑거 각각은
    일렬로 배열되는 것을 특징으로 하는 집적회로 패키지.
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