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KR101445360B1 - 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치 및 제어하는 방법 - Google Patents

클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치 및 제어하는 방법 Download PDF

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KR101445360B1
KR101445360B1 KR1020130146529A KR20130146529A KR101445360B1 KR 101445360 B1 KR101445360 B1 KR 101445360B1 KR 1020130146529 A KR1020130146529 A KR 1020130146529A KR 20130146529 A KR20130146529 A KR 20130146529A KR 101445360 B1 KR101445360 B1 KR 101445360B1
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KR
South Korea
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clock signal
frequency
power supply
supply voltage
clock
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변상진
Original Assignee
동국대학교 산학협력단
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Abstract

본 발명은 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치 및 제어하는 방법에 관한 것으로, 본 발명에 따른 일 실시예는 복원된 클럭 신호의 주파수 및 기준 클럭 신호의 주파수를 주기적으로 비교하고, 상기 복원된 클럭 신호의 주파수가 상기 기준 클럭 신호의 주파수보다 높거나, 낮거나 또는 같은지 판별한 결과에 상응하는 디지털 값을 출력하는 주파수 락 검출기, 상기 주파수 락 검출기로부터 상기 디지털 값을 수신하고, 상기 디지털 값에 기초하여 카운터 값을 변경하는 디지털 카운터, 상기 디지털 카운터로부터 상기 카운터 값을 수신하고, 상기 카운터 값에 대응되는 아날로그 기준 전압을 생성하는 디지털 아날로그 변환기, 상기 디지털 아날로그 변환기로부터 상기 아날로그 기준 전압을 수신하고, 상기 아날로그 기준 전압에 상응하는 전원 전압을 출력하는 DC-DC 변환기 및 상기 DC-DC 변환기로부터 상기 전원 전압을 수신하고, 상기 전원 전압을 이용하여, 수신된 디지털 입력 신호로부터 상기 복원된 클럭 신호와 복원된 디지털 데이터를 생성하는 클럭 및 데이터 복원 회로를 포함하는 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치를 제공할 수 있다.

Description

클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치 및 제어하는 방법{Method and Apparatus for controlling supply voltage of Clock and data recovery circuit}
본 발명은 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치 및 제어하는 방법에 관한 것이다.
클럭 및 데이터 복원 회로는 수신된 디지털 입력 신호로부터 그 디지털 입력 신호에 동기되는 클럭 신호를 복원하고, 다시 그 복원된 클럭 신호를 이용하여 디지털 데이터를 복원하는 장치이다. 클럭 및 데이터 복원 회로는 고속 데이터 전송을 위한 랜(LAN), 유무선 통신 및 광통신, 디스크 드라이브, 디스플레이 데이터 전송 및 칩 간 데이터 전송 등 넓은 범위에서 사용되고 있다.
종래의 클럭 및 데이터 복원 회로는 수신된 디지털 입력 신호의 데이터 전송 속도에 상관없이 고정된 전압을 사용하였다. 따라서, 수신된 디지털 입력 신호의 데이터 전송 속도가 높거나 낮음에 관계없이 클럭 및 데이터 복원 회로에서 소모하는 전력은 비슷하게 유지된다. 이것은 수신된 디지털 입력 신호의 데이터 전송 속도가 높을 때에 비하여 데이터 전송 속도가 낮을 때에는 수신 데이터 한 비트당 복원에 보다 많은 에너지가 소모되는 것을 의미하므로 에너지 소모 측면에서 비효율적인 문제가 있다.
대한민국 공개특허 : 제1020040017184호
본 발명의 일 실시예가 해결하고자 하는 과제는 수신된 디지털 입력 신호의 데이터 전송 속도에 따라 전원 전압을 제어하여 에너지를 절감할 수 있는 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치 및 제어하는 방법을 제공하는 데 있다.
본 발명에 따른 일 실시예는 복원된 클럭 신호의 주파수 및 기준 클럭 신호의 주파수를 주기적으로 비교하고, 상기 복원된 클럭 신호의 주파수가 상기 기준 클럭 신호의 주파수보다 높거나, 낮거나 또는 같은지 판별한 결과에 상응하는 디지털 값을 출력하는 주파수 락 검출기, 상기 주파수 락 검출기로부터 상기 디지털 값을 수신하고, 상기 디지털 값에 기초하여 카운터 값을 변경하는 디지털 카운터, 상기 디지털 카운터로부터 상기 카운터 값을 수신하고, 상기 카운터 값에 대응되는 아날로그 기준 전압을 생성하는 디지털 아날로그 변환기, 상기 디지털 아날로그 변환기로부터 상기 아날로그 기준 전압을 수신하고, 상기 아날로그 기준 전압에 상응하는 전원 전압을 출력하는 DC-DC 변환기 및 상기 DC-DC 변환기로부터 상기 전원 전압을 수신하고, 상기 전원 전압을 이용하여, 수신된 디지털 입력 신호로부터 상기 복원된 클럭 신호와 복원된 디지털 데이터를 생성하는 클럭 및 데이터 복원 회로를 포함하는 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치를 제공할 수 있다.
일 실시예에 있어서, 상기 주파수 락 검출기는 상기 기준 클럭 신호를 수신하고, 상기 기준 클럭 신호의 클럭 개수를 획득하는 제 1 클럭 카운터, 상기 복원된 클럭 신호를 수신하고, 상기 복원된 클럭 신호의 클럭 개수를 획득하는 제 2 클럭 카운터 및 상기 기준 클럭 신호의 클럭 개수 및 상기 복원된 클럭 신호의 클럭 개수를 수신하고, 상기 기준 클럭 신호의 클럭 개수와 상기 복원된 클럭 신호의 클럭 개수의 차를 이용하여 주파수 락을 판별하고, 상기 복원된 클럭 신호의 주파수가 상기 기준 클럭 신호의 주파수보다 높거나, 낮거나 또는 같은지 판별한 결과에 상응하는 디지털 값을 출력하는 락 판별부를 포함할 수 있다.
다른 실시예에 있어서, 상기 디지털 값은 상기 복원된 클럭 신호의 주파수가 상기 기준 클럭 신호의 주파수보다 높거나, 낮거나 또는 같음을 표현할 때에는 2 비트이고, 상기 복원된 클럭 신호의 주파수가 상기 기준 클럭 신호의 주파수보다 높거나 같음만을 표현할 때에는 1 비트이고, 상기 복원된 클럭 신호의 주파수가 상기 기준 클럭 신호의 주파수보다 낮거나 같음만을 표현할 때에는 1 비트일 수 있다.
또 다른 실시예에 있어서, 상기 DC-DC 변환기는 벅 변환기(buck converter), 부스트 변환기(boost converter) 및 벅-부스트 변환기(buck-boost converter) 중 선택되는 어느 하나일 수 있다.
또 다른 실시예에 있어서, 상기 DC-DC 변환기는 상기 아날로그 기준 전압과 상기 DC-DC 변환기에서 출력되는 상기 전원 전압의 차이 전압을 증폭시키는 증폭기, 상기 차이 전압과 램프 클럭 신호를 수신하고, 상기 차이 전압과 램프 클럭 신호로부터 PWM 신호를 발생시키는 PWM 조정회로 및 상기 PWM 신호를 기초로 PMOS 트랜지스터와 NMOS 트랜지스터를 제어하여 상기 전원 전압의 출력을 제어하는 트랜지스터 구동회로를 포함할 수 있다.
본 발명에 따른 다른 실시예는 주파수 락 검출기가 복원된 클럭 신호의 주파수 및 기준 클럭 신호의 주파수를 주기적으로 비교하여, 상기 복원된 클럭 신호의 주파수가 상기 기준 클럭 신호의 주파수보다 높거나, 낮거나 또는 같은지 판별한 결과에 상응하는 디지털 값을 출력하는 단계, 디지털 카운터가 상기 주파수 락 검출기로부터 상기 디지털 값을 수신하고, 상기 디지털 값에 기초하여 카운터 값을 변경하는 단계, 디지털 아날로그 변환기가 상기 디지털 카운터로부터 상기 카운터 값을 수신하고, 상기 카운터 값에 대응되는 아날로그 기준 전압을 생성하는 단계, DC-DC 변환기가 상기 디지털 아날로그 변환기로부터 상기 아날로그 기준 전압을 수신하고, 상기 아날로그 기준 전압에 상응하는 전원 전압을 출력하는 단계 및 클럭 및 데이터 복원 회로가 상기 DC-DC 변환기로부터 상기 전원 전압을 수신하고, 상기 전원 전압을 이용하여, 수신된 디지털 입력 신호로부터 상기 복원된 클럭 신호와 복원된 디지털 데이터를 생성하는 단계를 포함하는 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 방법을 제공할 수 있다.
다른 실시예에 있어서, 상기 주파수 락 검출기가 디지털 값을 출력하는 단계는 제 1 클럭 카운터가 상기 기준 클럭 신호를 수신하고, 상기 기준 클럭 신호의 클럭 개수를 획득하는 단계, 제 2 클럭 카운터가 상기 복원된 클럭 신호를 수신하고, 상기 복원된 클럭 신호의 클럭 개수를 획득하는 단계 및 락 판별부가 상기 기준 클럭 신호의 클럭 개수 및 상기 복원된 클럭 신호의 클럭 개수를 수신하고, 상기 기준 클럭 신호의 클럭 개수와 상기 복원된 클럭 신호의 클럭 개수의 차를 이용하여 주파수 락을 판별하고, 상기 복원된 클럭 신호의 주파수가 상기 기준 클럭 신호의 주파수보다 높거나, 낮거나 또는 같은지 판별한 결과에 상응하는 디지털 값을 출력하는 단계를 포함할 수 있다.
또 다른 실시예에 있어서, 상기 디지털 값은 상기 복원된 클럭 신호의 주파수가 상기 기준 클럭 신호의 주파수보다 높거나, 낮거나 또는 같음을 표현할 때에는 2 비트이고, 상기 복원된 클럭 신호의 주파수가 상기 기준 클럭 신호의 주파수보다 높거나 같음만을 표현할 때에는 1 비트이고, 상기 복원된 클럭 신호의 주파수가 상기 기준 클럭 신호의 주파수보다 낮거나 같음만을 표현할 때에는 1 비트일 수 있다.
또 다른 실시예에 있어서, 상기 DC-DC 변환기는 벅 변환기(buck converter), 부스트 변환기(boost converter) 및 벅-부스트 변환기(buck-boost converter) 중 선택되는 어느 하나일 수 있다.
또 다른 실시예에 있어서, 상기 DC-DC 변환기가 전원 전압을 출력하는 단계는 증폭기가 상기 아날로그 기준 전압과 상기 DC-DC 변환기에서 출력되는 상기 전원 전압의 차이 전압을 증폭시키는 단계, PWM 조정회로가 상기 차이 전압과 램프 클럭 신호를 수신하고, 상기 차이 전압과 램프 클럭 신호로부터 PWM 신호를 발생시키는 단계 및 트랜지스터 구동회로가 상기 PWM 신호를 기초로 PMOS 트랜지스터와 NMOS 트랜지스터를 제어하여 상기 전원 전압의 출력을 제어하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치 및 제어하는 방법은 수신된 디지털 입력 신호의 데이터 전송 속도에 따라 전원 전압을 제어하여 에너지를 절감할 수 있다.
도 1은 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치를 나타낸 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치에서 주파수 락 검출기의 내부 구성도를 나타낸 블럭도이다.
도 3은 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치에서 DC-DC 변환기의 내부 구성도를 나타낸 블럭도이다.
도 4는 DC-DC 변환기에서 출력되는 전원 전압을 나타낸 것이다.
도 5는 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치에서 클럭 및 데이터 복원 회로의 내부 구성도를 나타낸 블럭도이다.
도 6은 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치에서 주요부분에서 신호의 파형을 나타낸 그래프이다.
도 7은 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치를 적용한 클럭 및 데이터 복원 회로의 전원전압을 측정하여 나타낸 것이다.
도 8은 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치를 적용한 클럭 및 데이터 복원 회로의 소모전류를 측정하여 나타낸 것이다.
도 9는 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치를 적용한 클럭 및 데이터 복원 회로의 소모 전력을 측정하여 나타낸 것이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 명세서에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 그 의미를 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는, 단순한 용어의 명칭이 아닌 그 용어가 가지는 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 함을 밝혀두고자 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로의 전원 전압(PV)을 제어하는 장치를 나타낸 블럭도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로의 전원 전압(PV)을 제어하는 장치는 주파수 락 검출기(100), 디지털 카운터(200), 디지털 아날로그 변환기(300), DC-DC 변환기(400) 및 클럭 및 데이터 복원 회로(500)를 포함할 수 있다.
주파수 락 검출기(100)는 복원된 클럭 신호의 주파수 및 기준 클럭 신호의 주파수를 주기적으로 비교하고, 상기 복원된 클럭 신호의 주파수가 상기 기준 클럭 신호의 주파수보다 높거나, 낮거나 또는 같은지 판별한 결과에 상응하는 디지털 값을 출력할 수 있다. 여기서, 디지털 값은 m 비트로 나타낼 수 있으며, m 비트는 1 비트 또는 2 비트가 될 수 있다. 또한, m 비트의 디지털 값은 복원된 클럭 신호(RC)의 주파수가 기준 클럭 신호(RF)의 주파수보다 높거나, 낮거나 또는 같음을 표현할 때에는 2 비트가 될 수 있고, 복원된 클럭 신호(RC)의 주파수가 기준 클럭 신호(RF)의 주파수보다 높거나 같음만을 표현할 때에는 1 비트가 될 수 있다. 만약 복원된 클럭 신호(RC)의 주파수가 기준 클럭 신호(RF)의 주파수보다 낮거나 같음만을 표현할 때에도 1 비트만으로 나타낼 수 있다.
디지털 카운터(200)는 주파수 락 검출기(100)로부터 디지털 값을 수신하고, 디지털 값에 기초하여 카운터 값을 변경할 수 있다. 예를 들어, 디지털 카운터(200)는 주파수 락 검출기(100)에서 출력된 m 비트의 디지털 값에 따라 n 비트의 카운터 값을 증가시키거나 감소시키거나 또는 유지하도록 할 수 있다.
디지털 아날로그 변환기(300)는 디지털 카운터(200)로부터 카운터 값을 수신하고, 카운터 값에 대응되는 아날로그 기준 전압(AV)을 생성할 수 있다.
DC-DC 변환기(400)는 디지털 아날로그 변환기(300)로부터 아날로그 기준 전압(AV)을 수신하고, 아날로그 기준 전압(AV)에 상응하는 전원 전압(PV)을 출력할 수 있다.
클럭 및 데이터 복원 회로(500)는 DC-DC 변환기로부터 전원 전압을 수신하고, 전원 전압을 이용하여, 수신된 디지털 입력 신호(I)로부터 복원된 클럭 신호(RC)와 복원된 디지털 데이터(RD)를 생성할 수 있다.
일 실시예에 있어서, 기준 클럭 신호(RF)의 주파수가 1GHz이고, 수신된 디지털 입력 신호(I)의 데이터 전송 속도가 1Gbps일 때, 복원된 클럭 신호(RC)의 주파수가 1GHz라고 하고, 1Gbps 전송 속도를 갖는 디지털 입력 신호(I)로부터 1GHz의 클럭 신호(RC)와 1Gbps의 디지털 데이터(RD)를 복원하려면 클럭 및 데이터 복원 회로(500)에 최소 1V 이상의 전원 전압(PV)이 필요하다고 가정하자.
만약, 현재 전원 전압(PV)이 0.6V라면 복원된 클럭 신호(RC)의 주파수는 1GHz에 못 미치거나 전압 조정 오실레이터(540)가 동작하지 않게 되어 0Hz가 되므로 주파수 락 검출기(100)는 복원된 클럭 신호(RC)의 주파수가 기준 클럭 신호(RF)의 주파수보다 작다고 판별할 수 있다. 이때, 디지털 카운터(200)는 n 비트의 카운터 값을 증가시킬 수 있다.
그리고, 디지털 아날로그 변환기(300)로부터 발생하는 아날로그 기준 전압(AV)은 n 비트의 카운터 값에 따라 함께 증가하게 되고, 클럭 및 데이터 복원 회로(500)의 전원 전압(PV)도 증가하게 된다. 이러한 폐쇄된 루프(closed loop)로 이루어진 전원 전압(PV)의 조정은 주파수 락 검출기(100)가 복원된 클럭 신호(RC)와 기준 클럭 신호(RF)의 주파수를 주기적으로 비교하고, 그 비교 결과에 대응하는 m 비트 디지털 값을 출력할 때마다 반복적으로 거치게 된다. 따라서, 클럭 및 데이터 복원 회로(500)의 전원 전압(PV)이 0.6V에서 점차 증가하여 1.0V가 되면, 주파수 락 검출기(100)는 복원된 클럭 신호(RC)의 주파수와 기준 클럭 신호(RF)의 주파수가 서로 같다고 판별할 수 있다.
이 경우, 디지털 카운터(200)는 n 비트 카운터 값을 더 이상 증가시키지 않고 유지하게 된다. 최종적으로 유지되는 전원 전압(PV)은 1.0V로 클럭 및 데이터 복원 회로(500)가 1Gbps의 수신된 디지털 입력 신호(I)로부터 1GHz의 클럭 신호(RC)와 1Gbps의 디지털 데이터(RD)를 복원할 수 있는 가장 낮은 전압으로 설정될 수 있다.
또 다른 실시예에 있어서, 현재 전원 전압(PV)이 1.2V로서 클럭 및 데이터 복원 회로(500)가 1Gbps 전송 속도를 갖는 디지털 입력 신호(I)로부터 1GHz의 클럭 신호와 1Gbps의 디지털 데이터(RD)를 복원하는데 필요한 최소 전원 전압(PV)인 1.0V보다 높은 경우를 가정하면, 주파수 락 검출기(100)의 락 판별부(130)는 초기에는 우선 복원된 클럭 신호(RC)의 주파수가 기준 클럭 신호(RF)의 주파수보다 작아질 때까지 디지털 카운터(200)의 n 비트 카운터 값을 감소시키도록 설계할 수 있다. 이 후 다시 복원된 클럭 신호(RC)의 주파수가 기준 클럭 신호(RF)의 주파수와 같아질 때까지 디지털 카운터(200)의 n 비트 카운터 값을 증가시킴으로써, 전원 전압(PV)은 클럭 및 데이터 복원 회로(500)가 1Gbps의 디지털 입력 신호(I)로부터 1GHz의 클럭 신호(RC)와 1Gbps의 디지털 데이터(RD)를 복원할 수 있는 가장 낮은 전압으로 설정될 수 있다.
도 2는 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로의 전원 전압(PV)을 제어하는 장치에서 주파수 락 검출기(100)의 내부 구성도를 나타낸 블럭도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 주파수 락 검출기(100)는 제 1 클럭 카운터(110), 제 2 클럭 카운터(120) 및 락 판별부(130)를 포함할 수 있다.
제 1 클럭 카운터(110)는 기준 클럭 신호(RF)를 수신하고, 기준 클럭 신호(RF)의 클럭 개수를 획득할 수 있다. 또한, 제 2 클럭 카운터(120)는 복원된 클럭 신호(RC)를 수신하고, 복원된 클럭 신호(RC)의 클럭 개수를 획득할 수 있다.
락 판별부(130)는 기준 클럭 신호(RF)의 클럭 개수 및 복원된 클럭 신호(RC)의 클럭 개수를 수신하고, 기준 클럭 신호(RF)의 클럭 개수와 복원된 클럭 신호(RC)의 클럭 개수의 차를 이용하여 주파수 락을 판별할 수 있다.
도 3은 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로의 전원 전압(PV)을 제어하는 장치에서 DC-DC 변환기(400)의 내부 구성도를 나타낸 블럭도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 DC-DC 변환기(400)는 증폭기(410), PWM 조정회로(420), 트랜지스터 구동회로(430) 및 루프 안정도 보상회로(440)를 포함할 수 있다. 또한, 본 발명의 일 실시예에 따른 DC-DC 변환기(400)는 트랜지스터 구동회로(430)에 의해 동작하는 PMOS 트랜지스터와 NMOS 트랜지스터를 더 포함할 수 있으며, 인덕터와 커패시터로 이루어진 노이즈 제거 필터를 포함할 수도 있다.
증폭기(410)는 아날로그 기준 전압(AV)과 DC-DC 변환기(400)에서 출력되는 전원 전압(PV)의 차이 전압을 증폭시킬 수 있다. PWM 조정회로(420)는 차이 전압과 램프 클럭 신호를 수신하고, 차이 전압과 램프 클럭 신호로부터 PWM 신호를 발생시킬 수 있다. 트랜지스터 구동회로(430)는 PWM 신호를 기초로 PMOS 트랜지스터와 NMOS 트랜지스터를 제어하여 전원 전압(PV)의 출력을 제어할 수 있다.
도 4는 DC-DC 변환기(400)에서 출력되는 전원 전압(PV)을 나타낸 것이다. 도 4를 참조하면, DC-DC 변환기(400)에서 출력되는 전원 전압(PV)이 초기 0.6V에서 시작하여 점차 출력 전압이 1.2V로 증가한 후 일정하게 유지되는 것을 확인할 수 있다. 초기 출력 전원 전압(PV)은 0V에서 출발하여, 0.6V로 초기화되고, 출력 전원 전압(PV)이 작다고 판단된 경우 50mV씩 증가해서 0.65V를 출력할 수 있다. 동일한 과정을 거쳐 출력 전원 전압(PV)은 점점 증가하여 1.2V에 수렴되는 것을 확인할 수 있다.
일 실시예에 있어서, DC-DC 변환기(400)는 벅 변환기(buck converter), 부스트 변환기(boost converter) 및 벅-부스트 변환기(buck-boost converter) 중 선택되는 어느 하나가 될 수 있다. 상세하게 설명하면, 출력 전압(PV)이 DC-DC 변환기(400)의 입력 전원 전압보다 언제나 낮을 때에는 벅 변환기로 구성할 수 있다. 또한, 출력 전압(PV)이 DC-DC 변환기(400)의 입력 전원 전압보다 언제나 높을 때에는 부스트 변환기로 구성할 수 있다. 다른 실시예에서 출력 전압(PV)이 DC-DC 변환기(400)의 입력 전원 전압보다 높을 수도 있고, 낮을 수도 있을 때는 벅-부스트 변환기로 구성될 수 있다.
도 5는 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로의 전원 전압(PV)을 제어하는 장치에서 클럭 및 데이터 복원 회로(500)의 내부 구성도를 나타낸 블럭도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로(500)는 위상 검출기(510), 전하펌프(520), 루프필터(530), 전압 조정 오실레이터(540) 및 디 플립플롭(550)을 포함할 수 있다.
위상 검출기(510)는 수신된 디지털 입력 신호(I)와 복원된 클럭 신호(RC)의 위상을 비교할 수 있다. 전하펌프(520)는 위상 검출기(510)로부터 출력된 업 또는 다운 신호에 따라 전류를 공급할 수 있다. 루프필터(530)는 전하펌프(520)에서 출력되는 전류를 입력 받아 전압 조정 오실레이터(540)의 주파수를 제어할 수 있도록 전압으로 변환하여 출력할 수 있다. 전압 조정 오실레이터(540)는 루프필터(530)로부터 변환된 전압을 수신하고, 복원된 클럭 신호(RC)를 출력할 수 있다. 디 플립플롭(550)은 수신된 디지털 입력 신호(I)와 복원된 클럭 신호(RC)로부터 디지털 데이터(RD)를 복원할 수 있다. 도 5에 나타낸 회로는 클럭 및 데이터 복원 회로(500)의 일반적인 형태이고, 본 발명의 권리범위를 이에 한정하는 것은 아니다.
도 6은 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치에서 주요부분에서 신호의 파형을 나타낸 그래프이다.
도 6의 (a)는 300mV 진폭을 갖는 복원된 클럭 신호(RC)의 파형이고, 도 6의 (b)는 300mV 진폭을 갖는 복원된 디지털 데이터(RD) 파형이고, 도 6의 (c)는 100mV 진폭을 갖는 수신된 디지털 입력 신호(I)의 파형이다. 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치를 적용한 클럭 및 데이터 복원 회로에 도 6의 (c)와 같은 디지털 입력 신호(I)가 인가되면, 도 6의 (a)와 같은 복원된 클럭 신호(RC)와 도 6의 (b)와 같은 복원된 디지털 데이터(RD) 신호를 획득할 수 있음을 확인할 수 있다.
도 7은 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로의 전원 전압(PV)을 제어하는 장치를 적용한 클럭 및 데이터 복원 회로의 전원전압을 측정하여 나타낸 것이다.
도 7을 참조하면, 도 7에서 (a)는 고정된 전원전압을 갖는 클럭 및 데이터 복원 회로의 전원전압을 나타낸 것이고, 도 7에서 (b)는 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치를 적용한 클럭 및 데이터 복원 회로의 전원전압을 나타낸 것이다. 종래의 고정된 전원 전압(PV)을 갖는 클럭 및 데이터 복원 회로는 데이터 전송 속도에 상관없이 항상 1.2V의 전원 전압(PV)을 공급받는데 반하여 본 발명에 따른 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치를 적용한 클럭 및 데이터 복원 회로는 데이터 전송 속도가 낮을 때에는 상대적으로 낮은 전원 전압(PV)을 공급받고, 반대로 데이터 전송 속도가 높을 때에는 상대적으로 높은 전원 전압(PV)을 공급받는 장점이 있음을 확인할 수 있다.
도 8은 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로의 전원 전압(PV)을 제어하는 장치를 적용한 클럭 및 데이터 복원 회로의 소모전류를 측정하여 나타낸 것이다.
도 8을 참조하면, 도 8에서 (a)는 고정된 전원전압을 갖는 클럭 및 데이터 복원 회로의 전류소모를 나타낸 것이고, 도 8에서 (b)는 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치를 적용한 클럭 및 데이터 복원 회로의 전류소모를 나타낸 것이다. 종래의 고정된 전원 전압(PV)을 갖는 클럭 및 데이터 복원 회로는 데이터 전송 속도에 상관없이 항상 1.2V의 전원 전압(PV)을 공급받기 때문에 전류 소모도 데이터 전송 속도에 상관없이 비슷한 경향을 보인다. 하지만, 본 발명에 따른 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치를 적용한 클럭 및 데이터 복원 회로는 데이터 전송 속도가 낮을 때에는 상대적으로 낮은 전원 전압(PV)을 공급받기 때문에 전류 소모도 더 작아지는 장점이 있음을 볼 수 있다.
도 9는 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치를 적용한 클럭 및 데이터 복원 회로의 소모 전력을 측정하여 나타낸 것이다.
도 9를 참조하면, 도 9에서 (a)는 고정된 전원전압을 갖는 클럭 및 데이터 복원 회로의 전력소모를 나타낸 것이고, 도 9에서 (b)는 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치를 적용한 클럭 및 데이터 복원 회로의 전력소모를 나타낸 것이다. 전력 소모는 전원 전압(PV)과 전류 소모의 곱으로 표현된다.
따라서, 종래의 고정된 전원 전압(PV)을 갖는 클럭 및 데이터 복원 회로에 비하여 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치 및 제어하는 방법은 데이터 전송 속도가 낮을수록 클럭 및 데이터 복원 회로의 전력 소모를 줄일 수 있는 장점이 있다. 즉, 데이터 전송 속도가 낮을 때, 수신 데이터 한 비트당 소모되는 에너지 측면에서 더 효율적이다.
여기에서 개시된 실시예들과 결합하여 설명된 방법 또는 알고리즘의 단계들은 하드웨어로, 프로세서에 의해서 실행된 소프트웨어 모듈에서, 또는 상기 두 가지의 결합에서 직접 구현될 수 있을 것이다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드 디스크, 탈부착 가능 디스크, CD-ROM, 또는 본 발명이 속한 기술분야에서 알려진 어떤 다른 형상의 저장 매체에 상주할 수 있을 것이다. 예시적인 저장 매체는 상기 프로세서와 결합할 수 있을 것이며, 그래서 상기 프로세서가 상기 저장 매체로부터 정보를 읽고 그리고 정보를 그 저장 매체에 쓸 수 있도록 한다. 대안으로, 상기 저장 매체는 상기 프로세서에 통합될 수 있을 것이다. 상기 프로세서 및 상기 저장 매체는 ASIC 내에 상주할 수 있을 것이다. 그 ASIC은 사용자 단말 내에 위치할 수 있을 것이다. 대안으로, 상기 프로세서 및 상기 저장 매체는 사용자 단말 내 별도의 컴포넌트들로서 상주할 수 있을 것이다.
상기에서 설명된 모든 프로세스들은 하나 또는 그 이상의 범용 또는 특수 목적 컴퓨터들이나 프로세서들에 의해서 실행된 소프트웨어 코드 모듈들 내에서 구현될 수 있을 것이며, 그리고 그 소프트웨어 코드 모듈들을 경유하여 완전히 자동화될 수 있을 것이다. 상기 코드 모듈들은 임의 유형의 컴퓨터-독출가능 매체 또는 다른 컴퓨터 저장 디바이스 또는 저장 디바이스들의 집합 상에 저장될 수 있을 것이다. 상기 방법들 중 몇몇 또는 모두는 전문화된 컴퓨터 하드웨어 내에서 대안으로 구현될 수 있을 것이다.
여기에서 설명된 모든 방법들 및 태스크들은 컴퓨터 시스템에 의해서 실행되고 그리고 충분히 자동화될 수 있을 것이다. 상기 컴퓨터 시스템은, 몇몇의 경우들에서, 상기 설명된 기능들을 수행하기 위해서 네트워크를 통해서 통신하고 그리고 상호 동작하는 다중의 개별 컴퓨터들 또는 컴퓨팅 디바이스들 (예를 들면, 물리적인 서버들, 워크스테이션들, 저장 어레이들 등)을 포함할 수 있을 것이다. 그런 컴퓨팅 디바이스 각각은 메모리 또는 다른 비-일시적 컴퓨터-독출가능 저장 매체에 저장된 프로그램 명령어들 또는 모듈들을 실행시키는 프로세서 (또는 다중 프로세서들 또는 회로 또는 회로들의 집합, 예를 들면 모듈)를 포함하는 것이 보통이다. 비록 여기에서 설명된 다양한 기능들 중 몇몇 또는 모두는 컴퓨터 시스템의 애플리케이션-특정 회로 (예를 들면, ASIC들 또는 FPGA들)로 구현될 수 있을 것이지만, 그 설명된 다양한 기능들은 그런 프로그램 명령어들로 구현될 수 있을 것이다. 상기 컴퓨터 시스템이 여러 컴퓨팅 디바이스들을 포함할 때에, 이 디바이스들은 같은 장소에 배치되는 것이 필요한 것은 아니지만, 같이 배치될 수 있을 것이다. 상기 개시된 방법들 및 태스크들의 결과들은 솔리드 스테이트 메모리 칩들 및/또는 자기 디스크들과 같은 변환 물리 저장 디바이스들에 의해서 상이한 상태로 영구적으로 저장될 수 있을 것이다.
이제까지 본 발명에 대하여 그 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
100 : 주파수 락 검출기
110 : 제 1 클럭 카운터
120 : 제 2 클럭 카운터
130 : 락 판별부
200 : 디지털 카운터
300 : 디지털 아날로그 변환기
400 : DC-DC 변환기
410 : 증폭기
420 : PWM 조정회로
430 : 트랜지스터 구동회로
440 : 루프 안정도 보상회로
500 : 클럭 및 데이터 복원 회로
510 : 위상 검출기
520 : 전하펌프
530 : 루프필터
540 : 전압 조정 오실레이터
550 : 디 플립플롭

Claims (10)

  1. 복원된 클럭 신호의 주파수 및 기준 클럭 신호의 주파수를 주기적으로 비교하고, 상기 복원된 클럭 신호의 주파수가 상기 기준 클럭 신호의 주파수보다 높거나, 낮거나 또는 같은지 판별한 결과에 상응하는 디지털 값을 출력하는 주파수 락 검출기;
    상기 주파수 락 검출기로부터 상기 디지털 값을 수신하고, 상기 디지털 값에 기초하여 카운터 값을 변경하는 디지털 카운터;
    상기 디지털 카운터로부터 상기 카운터 값을 수신하고, 상기 카운터 값에 대응되는 아날로그 기준 전압을 생성하는 디지털 아날로그 변환기;
    상기 디지털 아날로그 변환기로부터 상기 아날로그 기준 전압을 수신하고, 상기 아날로그 기준 전압에 상응하는 전원 전압을 출력하는 DC-DC 변환기; 및
    상기 DC-DC 변환기로부터 상기 전원 전압을 수신하고, 상기 전원 전압을 이용하여, 수신된 디지털 입력 신호로부터 상기 복원된 클럭 신호와 복원된 디지털 데이터를 생성하는 클럭 및 데이터 복원 회로;
    를 포함하는 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치.
  2. 제 1 항에 있어서,
    상기 주파수 락 검출기는
    상기 기준 클럭 신호를 수신하고, 상기 기준 클럭 신호의 클럭 개수를 획득하는 제 1 클럭 카운터;
    상기 복원된 클럭 신호를 수신하고, 상기 복원된 클럭 신호의 클럭 개수를 획득하는 제 2 클럭 카운터; 및
    상기 기준 클럭 신호의 클럭 개수 및 상기 복원된 클럭 신호의 클럭 개수를 수신하고, 상기 기준 클럭 신호의 클럭 개수와 상기 복원된 클럭 신호의 클럭 개수의 차를 이용하여 주파수 락을 판별하고, 상기 복원된 클럭 신호의 주파수가 상기 기준 클럭 신호의 주파수보다 높거나, 낮거나 또는 같은지를 판별한 결과에 상응하는 디지털 값을 출력하는 락 판별부;
    를 포함하는 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치.
  3. 제 1 항에 있어서,
    상기 디지털 값은
    상기 복원된 클럭 신호의 주파수가 상기 기준 클럭 신호의 주파수보다 높거나, 낮거나 또는 같음을 표현할 때에는 2 비트이고,
    상기 복원된 클럭 신호의 주파수가 상기 기준 클럭 신호의 주파수보다 높거나 같음만을 표현할 때에는 1 비트이고,
    상기 복원된 클럭 신호의 주파수가 상기 기준 클럭 신호의 주파수보다 낮거나 같음만을 표현할 때에는 1 비트인 것을 특징으로 하는 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치.
  4. 제 1 항에 있어서,
    상기 DC-DC 변환기는 벅 변환기(buck converter), 부스트 변환기(boost converter) 및 벅-부스트 변환기(buck-boost converter) 중 선택되는 어느 하나인 것을 특징으로 하는 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치.
  5. 제 1 항에 있어서,
    상기 DC-DC 변환기는
    상기 아날로그 기준 전압과 상기 DC-DC 변환기에서 출력되는 상기 전원 전압의 차이 전압을 증폭시키는 증폭기;
    상기 차이 전압과 램프 클럭 신호를 수신하고, 상기 차이 전압과 램프 클럭 신호로부터 PWM 신호를 발생시키는 PWM 조정회로; 및
    상기 PWM 신호를 기초로 PMOS 트랜지스터와 NMOS 트랜지스터를 제어하여 상기 전원 전압의 출력을 제어하는 트랜지스터 구동회로;
    를 포함하는 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 장치.
  6. 주파수 락 검출기가 복원된 클럭 신호의 주파수 및 기준 클럭 신호의 주파수를 주기적으로 비교하여, 상기 복원된 클럭 신호의 주파수가 상기 기준 클럭 신호의 주파수보다 높고 낮은 결과에 상응하는 디지털 값을 출력하는 단계;
    디지털 카운터가 상기 주파수 락 검출기로부터 상기 디지털 값을 수신하고, 상기 디지털 값에 기초하여 카운터 값을 변경하는 단계;
    디지털 아날로그 변환기가 상기 디지털 카운터로부터 상기 카운터 값을 수신하고, 상기 카운터 값에 대응되는 아날로그 기준 전압을 생성하는 단계;
    DC-DC 변환기가 상기 디지털 아날로그 변환기로부터 상기 아날로그 기준 전압을 수신하고, 상기 아날로그 기준 전압에 상응하는 전원 전압을 출력하는 단계; 및
    클럭 및 데이터 복원 회로가 상기 DC-DC 변환기로부터 상기 전원 전압을 수신하고, 상기 전원 전압을 이용하여, 수신된 디지털 입력 신호로부터 상기 복원된 클럭 신호와 복원된 디지털 데이터를 생성하는 단계;
    를 포함하는 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 방법.
  7. 제 6 항에 있어서,
    상기 주파수 락 검출기가 디지털 값을 출력하는 단계;는
    제 1 클럭 카운터가 상기 기준 클럭 신호를 수신하고, 상기 기준 클럭 신호의 클럭 개수를 획득하는 단계;
    제 2 클럭 카운터가 상기 복원된 클럭 신호를 수신하고, 상기 복원된 클럭 신호의 클럭 개수를 획득하는 단계; 및
    락 판별부가 상기 기준 클럭 신호의 클럭 개수 및 상기 복원된 클럭 신호의 클럭 개수를 수신하고, 상기 기준 클럭 신호의 클럭 개수와 상기 복원된 클럭 신호의 클럭 개수의 차를 이용하여 주파수 락을 판별하고, 상기 복원된 클럭 신호의 주파수가 상기 기준 클럭 신호의 주파수보다 높거나, 낮거나 또는 같은지를 판별한 결과에 상응하는 디지털 값을 출력하는 단계;
    를 포함하는 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 방법.
  8. 제 6 항에 있어서,
    상기 디지털 값은
    상기 복원된 클럭 신호의 주파수가 상기 기준 클럭 신호의 주파수보다 높거나, 낮거나 또는 같음을 표현할 때에는 2 비트이고,
    상기 복원된 클럭 신호의 주파수가 상기 기준 클럭 신호의 주파수보다 높거나 같음만을 표현할 때에는 1 비트이고,
    상기 복원된 클럭 신호의 주파수가 상기 기준 클럭 신호의 주파수보다 낮거나 같음만을 표현할 때에는 1 비트인 것을 특징으로 하는 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 방법.
  9. 제 6 항에 있어서,
    상기 DC-DC 변환기는 벅 변환기(buck converter), 부스트 변환기(boost converter) 및 벅-부스트 변환기(buck-boost converter) 중 선택되는 어느 하나인 것을 특징으로 하는 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 방법.
  10. 제 6 항에 있어서,
    상기 DC-DC 변환기가 전원 전압을 출력하는 단계는
    증폭기가 상기 아날로그 기준 전압과 상기 DC-DC 변환기에서 출력되는 상기 전원 전압의 차이 전압을 증폭시키는 단계;
    PWM 조정회로가 상기 차이 전압과 램프 클럭 신호를 수신하고, 상기 차이 전압과 램프 클럭 신호로부터 PWM 신호를 발생시키는 단계; 및
    트랜지스터 구동회로가 상기 PWM 신호를 기초로 PMOS 트랜지스터와 NMOS 트랜지스터를 제어하여 상기 전원 전압의 출력을 제어하는 단계;
    를 포함하는 클럭 및 데이터 복원 회로의 전원 전압을 제어하는 방법.
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