[go: up one dir, main page]

KR101443463B1 - 다이 위치 보상 - Google Patents

다이 위치 보상 Download PDF

Info

Publication number
KR101443463B1
KR101443463B1 KR1020127006055A KR20127006055A KR101443463B1 KR 101443463 B1 KR101443463 B1 KR 101443463B1 KR 1020127006055 A KR1020127006055 A KR 1020127006055A KR 20127006055 A KR20127006055 A KR 20127006055A KR 101443463 B1 KR101443463 B1 KR 101443463B1
Authority
KR
South Korea
Prior art keywords
delay
signal
electrical connectors
semiconductor
die
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020127006055A
Other languages
English (en)
Other versions
KR20120056268A (ko
Inventor
얀타오 마
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20120056268A publication Critical patent/KR20120056268A/ko
Application granted granted Critical
Publication of KR101443463B1 publication Critical patent/KR101443463B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

디바이스에서 위치의 함수인 반도체 디바이스의 특성(예를 들면, 성능 또는 동작의 특성) 차이를 보상하는 실시예들이 기재된다. 하나의 실시예에서, 기판과 다양한 다이 사이의 신호 전파 시간의 차이들에도 불구하고 다이로부터 기판에 신호들이 동시에 결합되도록, 클럭 회로가 다이의 위치에 따라 가변되는 타이밍을 가지는 클럭 신호를 생성할 수 있다. 다른 실시예들에서, 예를 들면 스택에서 다이의 위치의 차이들로부터 기인되는 종단 임피던스 또는 드라이버 구동-세기의 차이들이 보상될 수 있다. 다른 실시예들도 또한 개시된다.

Description

다이 위치 보상{DIE LOCATION COMPENSATION}
본 발명의 실시예들은 복수의 반도체 다이를 구비하는 디바이스들에 관한 것으로, 특히 하나 이상의 실시예들에서 스택된 집적 회로 다이 및 클럭 신호들에 관한 것이다.
주기적 신호들은 다양한 전자 디바이스들에서 이용된다. 주기적 신호의 한 가지 타입으로 신호의 타이밍 또는 신호에 대해 동작이 수행되는 타이밍을 확립하는데 이용될 수 있는 클럭 신호가 있다. 예를 들면, 데이터 신호들은 통상적으로 클럭 신호 또는 데이터 스트로브 신호와 동기화되어, 동기형 다이나믹 랜덤 액세스 메모리("SDRAM") 디바이스들과 같은 메모리 디바이스들과 결합된다. 특히, 판독 데이터 신호들은 통상적으로 클럭 신호 또는 클럭 신호와 동기화될 수 있는 판독 데이터 스트로브 신호 중 어느 하나와 동기화한 상태에서 메모리 디바이스로부터 결합된다. 판독 데이터 스트로브 신호는 정상적인 경우에 판독 데이터 신호들을 출력하고 있는 동일한 메모리 디바이스에 의해 생성된다. 기록 데이터 신호들은 통상적으로 클럭 신호 또는 클럭 신호와 동기화될 수 있는 기록 데이터 스트로브 신호와 동기화한 상태에서 메모리 디바이스로 래치된다. 메모리 디바이스들 또는 메모리 컨트롤러들과 같은 전자 디바이스들에서 생성된 다른 신호들은 종종 내부 클럭 신호에 의해 동기화되거나 트리거링된다. 예를 들면, 클럭 신호는 메모리 디바이스에서 기록 데이터를 래치하거나 판독 데이터를 출력하는데 이용될 수 있다. 클럭 신호는 통상적으로 메모리 디바이스에서 지연-고정 루프(delay-lock loop)를 이용하는 내부 클럭 신호로부터 생성된다.
집적 회로에서 내부 클럭 신호를 생성하기 위해 지연 고정 루프를 이용하는 장점들 중 하나는, 집적 회로의 다양한 지연들이 지연 모델 회로들에 의해 모델링될 수 있고 지연 고정 루프의 피드백 경로에서 그러한 지연들을 보상하는데 이용될 수 있다는 점이다. 예를 들면, 클럭 트리를 통해 클럭 신호를 판독 데이터 래치에 결합할 때의 지연은 클럭 신호를 생성하는 지연 고정 루프의 피드백 경로에서 모델 지연에 의해 모델링될 수 있다. 결과적으로, 판독 데이터는 클럭 트리를 통한 클럭 신호의 전파 지연에도 불구하고 클럭 신호와 실질적으로 동기화한 상태에서 메모리 디바이스로부터 래칭되어 출력될 수 있다.
모델 지연을 포함하는 지연 고정 루프와 같은 다양한 기술들은 집적 회로에서의 전파 지연들로부터 기인하는 문제들을 어느 정도는 경감할 수 있지만, 신호 전파 지연들의 문제들은 복수의 다이들이 스택되는 경우와 같이, 복수의 반도체 다이를 이용하는 반도체 디바이스에서 더 심하게 될 수 있다. 특히, 각 다이에서 전파 지연들이 보상될 수 있더라도, 집적 회로 디바이스의 각 다이와 외부 전기 커넥터들(예를 들면, 단자들) 사이에서 신호들을 결합할 때 여전히 전파 지연들이 존재할 수 있다. 도 1을 참조하면, 반도체 디바이스(10)는 4개의 반도체 다이(12, 14, 16 및 18)를 포함할 수 있고, 이들 일부는 서로 동일할 수도 있고 서로 상이할 수도 있다. 다이(12-18)는 기판(24)의 표면(20) 상에 마운팅될 수 있고, 볼 그리드 어레이(28)의 형태로 된 외부 단자들은 기판(24)의 반대 표면(30) 상에 마운팅될 수 있다. 볼 그리드 어레이(28)의 볼들(32) 중 하나는 클럭 신호("CLK")를 수신할 수 있고, 복수의 다른 볼들(34, 단지 하나만이 도시되어 있음)은 데이터 신호들을 수신하고 송신할 수 있다. 어레이 볼 그리드 어레이(28)의 개별적인 볼들은 인접하는 다이 사이 또는 다이(12)와 기판(24) 사이에서 다이(12-18)의 각 표면에 대해 배치된 각각의 내부 볼들(38)을 통해 다이(12-18)에 결합될 수 있다. 신호들은 내부 전기 커넥터들에 의해, 예를 들어 실리콘 비아들(40)을 통해서("tsv"), 다이(12-18)의 한쪽의 표면으로부터 반대쪽 표면으로 결합될 수 있다.
도 2는 스택된 다이(12-18)를 포함하는 반도체 디바이스(52)를 도시하고 있다. 반도체 디바이스(52)는 도 1의 반도체 디바이스(10)와 거의 유사하다. 그러므로, 간략함 및 명료성을 위해, 동일한 컴포넌트들을 식별하기 위해 동일한 참조번호들이 이용될 것이다. 디바이스(52)는 기판(24)으로부터의 모든 또는 일부 신호들을 다이(12-18)에 결합시키는 내부 전기 커넥터들로서 본드 와이어들(62, 64, 66, 68)을 이용한다는 점에 있어서, 디바이스(10)와 상이하다. 그러나, 디바이스(52)는 다이(12-18) 사이에서 신호들을 결합시키는데 내부 볼들(38)을 이용할 수도 있다.
도 1 또는 도 2에 도시된 신호 커플링 기술이 이용되거나 일부 다른 기술이 이용되는지 여부에 관계없이, 외부 전기 커넥터들(28)과 다이(12-18) 사이에서 신호를 결합할 때의 전파 지연은 다이에 따라 상이할 수 있다. 예를 들면, CLK 신호는 다이(12)로부터 다이(18)로 점점 더 큰 지연들을 가지면서 다이(12-18)에 의해 수신될 것이다. 결과적으로, 예를 들면, 판독 데이터는 전기 커넥터들(28)로부터의 증가된 거리들에서 다이(12-18)로부터 출력될 수 있다. 더구나, 각 다이(12-18)로부터의 판독 데이터를 전기 커넥터들(28)로 결합할 때의 전파 지연은 다이(12)로부터 다이(18)로 증가할 수 있다. 디바이스들(10, 52)로부터의 판독 데이터가 CLK 신호 또는 일부 다른 신호와 동기화한 상태에서 외부 디바이스에 의해 래치되는 한, 판독 데이터가 유효한 "데이터 아이(data eye)"는 전기 커넥터들(28)로부터 더 멀어진 다이(12-18)에 대해 점점 더 늦게 될 수 있다. 더 중요하게는, 다이(12-18)로부터의 각 데이터 아이들의 중첩은, 어느 다이가 판독 데이터를 발원했는지 여부에 관계없이, 다이(12-18)에 대하여 디바이스들(10, 52)로부터의 판독 데이터가 유효한 전체 데이터 아이를 설정할 수 있다. 그러므로, 다이(12-18)로부터의 각 데이터 아이들에서 공통 데이터 유효 시간 중첩들이 더 작게 됨에 따라, 데이터 아이의 크기는 더 작게 될 수 있다. 더 작은 데이터 아이는 외부 디바이스가 디바이스들(10, 52)로부터 판독 데이터를 정확하게 래치하는 것을 어렵게 만들 수 있다. 이러한 편향된(skewed) 데이터 아이 문제는 듀티 사이클(duty cycle) 왜곡이 존재하는 경우에 더 악화된다. 기록 데이터 신호들과 같은 다른 타입들의 신호들에 대해서도 유사한 타입들의 문제들이 존재할 수 있다.
전기 커넥터들(28)과 각 다이(12-18) 사이의 접속에 있어서의 차이들로부터 기인되는 문제들은 또한 출력 슬루 레이트(slew rate) 편향, ZQ 컬리브레이션 종단 임피던스 미스매치 등과 같이, 신호 전파 문제들 이외의 문제들을 일으킬 수 있다. 예를 들면, 전기 커넥터들(28)과 전기 커넥터들(28)로부터 더 멀리 이격된 다이 사이의 더 긴 신호 경로들은 전기 커넥터들(28)과 전기 커넥터들로부터 더 멀리 이격된 다이(12-18) 사이의 저항을 증가시킬 수 있다. 결과적으로, 다이(12-18) 상에서의 신호 송신기들의 "구동 세기"는 전기 커넥터들(28)로부터 이격될수록 점점 더 작게 될 수 있다. 전기 커넥터들(28)과 전기 커넥터들(28)로부터 더 멀리 이격된 다이(12-18) 사이의 증가된 저항은 또한 볼 그리드 어레이의 볼들의 종단 임피던스가, 예를 들면, 볼 그리드 어레이로부터 더 멀리 이격된 다이(12-18)에 대해 더 크게 되도록 할 수 있다.
도 1은 복수의 스택된 다이를 이용하는 반도체 디바이스의 개략적인 단면도이다.
도 2는 복수의 스택된 다이를 이용하는 다른 반도체 디바이스의 개략적인 단면도이다.
도 3은 반도체 다이에서 내부 클럭 신호를 클럭 트리에 제공할 수 있는 클럭 회로의 실시예를 도시하는 개략도이다.
도 4는 반도체 다이에서 내부 클럭 신호를 클럭 트리에 제공할 수 있는 클럭 회로의 다른 실시예를 도시하는 개략도이다.
도 5는 스택에서 다이의 포지션을 나타내는 신호들을 생성하도록 구성된 일 실시예의 개략적인 단면도이다.
도 6은 스택된 반도체 다이의 위치에서의 차이로부터 기인하는 구동 세기 및 종단 임피던스 변동들을 보상하는데 이용될 수 있는 보상 회로의 실시예를 도시하는 개략도이다.
도 7은 클럭 신호의 일 실시예를 포함하는 메모리 다이의 실시예의 블록도이다.
지연 고정 루프와 같은 고정형-루프는 볼 그리드 어레이(28, 도 1 및 2)와 같은 외부 전기 커넥터들(예를 들면, 단자들, 컨택트들 등)과 복수의 다이 사이의 이종 신호 전파 지연들을 보상하는데 이용될 수 있다. 도 3에 도시된 바와 같이, 클럭 회로(100)는 입력 클럭("CLK") 신호를 수신하는 지연 고정 루프("DLL")(110)를 이용하여 내부 클럭 신호("ICLK")를 클럭 트리(140)에 제공할 수 있다. 액티브 CkEn 신호에 의해 인에이블되는 경우에, 클럭 트리(140)는 다양한 이용들을 위해 ICLK 신호를 다양한 회로들에 분배할 수 있다. 예를 들면, 도 3에 도시된 바와 같이, ICLK 신호는 데이터 클럭("DCLK") 신호를 출력 버퍼(150)에 제공하는데 이용될 수 있다. 출력 버퍼(150)는 DCLK 신호 및/또는 그 상보적 신호에 의해 클럭킹되어 출력 버퍼 회로(158)에 데이터 신호들("데이터")을 제공하는 데이터 레지스터(154)를 포함함으로써, 판독 데이터("DQ") 신호들(단지 하나만이 도시되어 있음)을 출력할 수 있다. 도 1 및 2를 참조하여 상기 설명된 바와 같이, 판독된 DQ 신호들은 각 다이(12-18)로부터, 클럭 회로(100)를 포함하는 디바이스들(10 및 52)과 같은 디바이스의 전기 커넥터들로 라우팅될 수 있다.
클럭 회로(100)는 또한 ICLK 신호의 듀티 사이클이 거의 50%에 있는 것을 보장하는 듀티 사이클 정정(DCC) 회로 및 출력 버퍼(116)를 포함한다. ICLK 신호는 또한 피드백(FB) 모델 지연 유닛(120)을 포함할 수 있는 피드백 경로를 통해 결합될 수 있다. ICLK 신호의 지연된 버전일 수 있는 피드백 클럭("FBCLK") 신호는 입력 버퍼("IB") 모델 지연(124)을 통해 위상 검출기(128)의 입력에 결합될 수 있다. 위상 검출기(128)는 그 입력에 인가된 신호들 사이의 위상차를 검출하고 입력 신호들 사이의 위상차를 나타내는 위상 에러 신호를 출력한다. 이러한 위상 에러 신호는 위상 에러 신호에 기초하여 제어 신호를 생성하는 시프트 로직(132)에 제공되어, CLK 신호가 인가되는 DLL 지연 라인(108)의 지연을 조절한다. 지연 라인(108)의 지연은 위상 검출기(128)의 입력들을 동기화하기 위해 증가되거나 감소될 수 있다. 동기화된 경우에, DLL(110)은 "록킹된" 것으로 말해진다.
클럭 회로(100)의 목적은 볼 그리드 어레이(28)의 각 볼과 같은 외부적으로 액세스 가능한 단자에 인가된 CLK 신호와 동기화한 상태에서, 볼 그리드 어레이(28)의 각 볼들과 같은 각각의 외부적으로 액세스 가능한 단자들에 DQ 신호들을 출력하는 것이다. 상기 언급된 바와 같이, DLL(110)이 록킹되는 경우에, 위상 검출기(128)에 인가된 신호들은 서로 동기화될 것이다. 그러나, 판독 데이터 DQ는 클럭 트리(140)를 통한 전파 지연 tTR 및 출력 버퍼 회로(150)를 통한 지연 tOB의 합과 동일한 지연 후에 출력 버퍼(150)로부터 출력될 수 있다. 그리고나서, DQ 신호들이 출력될 수 있지만, 다이(12-18) 중 하나로부터 볼 그리드 어레이(28)와 같은 외부 단자들로의 전파 지연 tO만큼 지연될 수 있다. 그러므로, DQ 신호들은 입력 버퍼(104)가 지연 라인(108)에 인가하는 신호로부터 지연 tTR+tOB+tO 이후에 반도체 디바이스(10)로부터 출력될 수 있다. 외부 단자들에 인가된 CLK 신호에 대한 디바이스(10)의 외부 단자들에 인가된 DQ 신호들의 지연은 입력 버퍼(104)를 통한 전파 지연 tIB뿐만 아니라 외부 단자들로부터 다이(12-18)로의 CLK 신호의 전파 지연 tI만큼 더 증가될 수 있다. IB 모델 지연(124) 및 FB 모델 지연 유닛(120)의 기능들은, 디바이스의 외부 DQ 단자들에서의 DQ 신호들이 디바이스들(10 또는 52) 중 하나와 같은 디바이스의 외부 CLK 단자에서 CLK 신호에 동기화되도록 이들 지연들을 보상하는 것이다. IB 모델 지연(124)은, 위상 검출기(128)의 입력들에 인가된 신호들이 동기화되는 경우에, FBCLK 신호가 CLK 신호에 동기화되도록 입력 버퍼(104)의 전파 지연을 모델링한다. 상기 설명된 나머지 지연들은 FB 모델 지연 유닛(120)에 의해 보상된다. 특히, FB 모델 지연의 지연이 tTR+tOB+tO+tI와 동일하고 FBCLK 신호가 버퍼(104)의 입력에서 CLK 신호에 동기화되는 경우에, ICLK 신호는 CLK 신호를 tXL = N*tCK-(tTR+tOB+tO+tI)만큼 래그할 것이고, 여기에서 N은 DLL 전체 클럭 루프 회수이다. 결과적으로, DQ 신호들은 디바이스의 외부 단자들에 인가된 CLK 신호들과 동기화한 상태에서 디바이스의 외부 단자들에 인가될 수 있다.
불행하게도, 클럭 트리(140)의 전파 지연 tTR 및 출력 버퍼(150)의 전파 지연 tOB은 모든 다이(12-18)에 대해 거의 동일한데 대해, 디바이스의 외부 DQ 단자들로부터의 CLK 신호의 전파 지연 tI 및 다이(12-18)로부터 디바이스의 외부 DQ 단자들로의 전파 지연 tO는 다이(12-18)의 각 위치마다 상이할 수 있다. 특히, 다이(12)에 대한 CLK 신호의 전파 지연은 tI _0일 것이고, 다이(14)에 대한 전파 지연은 tI _0 + tI _1일 것이며, 다이(16)에 대한 전파 지연은 tI _0 + tI _1 + tI _2일 것이고, 다이(18)에 대한 전파 지연은 tI _0 + tI _1 + tI _2 + tI _3일 것이다. 다이(12)에 대한 DQ 신호들의 전파 지연은 tO _0일 것이고, 다이(14)에 대한 전파 지연은 tO _0 + tO _1일 것이며, 다이(16)에 대한 전파 지연은 tO _0 + tO _1 + tO _2일 것이고, 다이(18)에 대한 전파 지연은 tO _0 + tO _1 + tO _2 + tO _3일 것이다. FB 모델 지연 유닛(120)은 FB 모델 회로(160) 및 선택적으로 인에이블될 수 있는 복수의 스위칭 가능한 지연들(164, 166, 168)을 포함함으로써 전파 지연들에서의 이들 차이들 모두를 보상할 수 있다. 인에이블되는 경우에, 스위칭 가능한 지연(164)은 tI_1 + O_1의 지연을 제공할 수 있고, 스위칭 가능한 지연(166)은 tI_2 + O_2의 지연을 제공할 수 있으며, 스위칭 가능한 지연(168)은 tI_3 + O_3의 지연을 제공할 수 있다. 스위칭 가능한 지연들(164-168)은 4-비트 Sel<0:3> 신호를 수신할 수 있는 멀티-스택 로직 제어 회로(170)로부터의 각각의 선택 신호들 Sel 1-Sel 3에 의해 인에이블될 수 있다. Sel<0:3> 신호를 생성하기 위한 기술들의 예들은 이하에 제공될 것이고, 다른 기술들이 또한 이용될 수 있다는 것은 자명하다.
FB 모델 회로(160)의 지연은 예를 들면 디바이스(10, 52)의 외부 단자로부터 다이(12)로의 CLK 회로의 전파 지연 tI _0, 다이(12)로부터 디바이스의 외부 단자로의 DQ 신호들의 전파 지연 tO_0, 클럭 트리(140)의 지연 tTR, 및 출력 버퍼(150)의 지연 tOB의 합과 동일할 수 있다.
동작 시에, Sel<0:3> 신호는 디바이스들(10, 52) 중 하나와 같은 디바이스의 외부 전기 커넥터(들)에 대한 다이(12-18)의 위치를 식별할 수 있다. 예를 들면, Sel<0:3> 신호는 이하의 테이블 A에 도시된 바와 같이 디코딩될 수 있다.
Figure 112012018551018-pct00001
테이블 A에 도시된 바와 같이, 스택 포지션 0에서는 다이(12)에 대해 어떠한 스위칭 가능한 지연도 인에이블되지 않고, 스택 포지션 1에서는 다이(14)에 대해 단지 스위칭 가능한 지연(164)만이 인에이블되며, 스택 포지션 2에서는 다이(16)에 대해 양쪽 모두 스위칭 가능한 지연들(164 및 166)이 인에이블되며, 스택 포지션 3에서는 다이(18)에 대해 모든 스위칭 가능한 지연들(164-168)이 인에이블된다. 결과적으로, FB 모델 지연 유닛(120)에 의해 제공되는 지연들은 이하의 테이블 B에 도시된 바와 같다.
Figure 112012018551018-pct00002
그러므로, FB 모델 지연 유닛(120)의 가변 지연은 DQ 신호들이, 볼 그리드 어레이(28)의 볼들 중 하나와 같이 디바이스의 외부 단자에 인가된 CLK 신호와 동기화한 상태에서, 볼 그리드 어레이(28)의 각 볼들과 같은 디바이스의 외부 단자들로부터 출력될 수 있게 할 수 있다.
도 3에 도시된 클럭 회로(100)의 실시예에서, 스위칭 가능한 지연들(164-168)은 서로 직렬로 결합되고, 하나의 다이(12-18)로부터 다음까지의 지연이 거의 동일할 수 있으므로, 그들 지연들은 서로 거의 동일할 수 있다. 또 하나의 실시예에서, 서로 직렬로 결합된 스위칭 가능한 지연들(164-168)은 이들이 인에이블되는 경우에 점점 더 큰 지연들을 제공할 수 있다. 그러한 실시예에서, 스위칭 가능한 지연들이 인에이블되지 않았다면, 이들은 실질적으로 어떠한 지연도 제공하지 않을 것이다. 그러므로, 제1 스위칭 가능한 지연의 지연은 tI_1 + tO_1일 수 있으며, 제2 스위칭 가능한 지연의 지연은 tI_1 + tO_1 + tI_2 + tO_2일 수 있으며, 제3 스위칭 가능한 지연의 지연은 tI_1 + tO_1 + tI_2 + tO_2 + tI_3 + tO_3일 수 있다. 이러한 실시예에 대해, Sel<0:3> 신호는 이하의 테이블 C 에 도시된 바와 같이 디코딩될 수 있다.
Figure 112012018551018-pct00003
그러므로, FB 모델 지연에 의해 제공되는 결과적인 지연들은 테이블 B에 도시된 바와 동일할 것이다.
FB 모델 지연 유닛(120)의 이전에 설명된 실시예들이 서로 직렬로 결합된 스위칭 가능한 지연들을 이용하고 있지만, 도 4에 도시된 클럭 회로(200)의 또 하나의 실시예에서, FB 모델 지연 유닛(120)은 서로 병렬로 결합된 스위칭 가능한 지연들을 이용할 수 있다. 클럭 회로(200)는 도 3의 클럭 회로(100)에 이용된 다수의 동일한 컴포넌트들을 이용한다. 그러므로, 간략함 및 명료성을 위해, 대응하는 컴포넌트들은 동일한 참조번호들이 제공되었고, 그들 기능들 및 동작의 설명들은 반복되지 않는다. 클럭 회로(200)는 FB 모델(222)의 출력과 4-입력 멀티플렉서(230) 사이에서 서로 병렬로 결합될 수 있는 스위칭 가능한 지연들(224, 226, 228)을 이용하는 FB 모델 지연 유닛(220)을 포함함으로써, 클럭 회로(100)와 상이하다. 멀티플렉서(230)는 Sel<0:3> 신호를 수신하여 FB 모델(222)의 하나 또는 스위칭 가능한 지연들(224, 226, 228)의 하나 중 어느 하나로부터의 출력을 선택하는 4-비트 제어 입력을 가질 수 있다. 스위칭 가능한 지연들의 지연들은 상기 설명된 바와 같이 점점 더 큰 지연들을 가지는 직렬 결합된 스위칭 가능한 지연들에 이용되는 스위칭 가능한 지연들과 동일한 지연들일 수 있다. 특히, 제1 스위칭 가능한 지연(224)의 지연은 tI _1 + tO _1일 수 있으며, 제2 스위칭 가능한 지연(226)의 지연은 tI_1 + tO _1 + tI _2 + tO _2일 수 있으며, 제3 스위칭 가능한 지연(228)의 지연은 tI _1 + tO_1 + tI _2 + tO _2 + tI _3 + tO _3일 수 있다.
FB 모델(222)은, FB 모델(160)이 멀티플렉서(230)를 통한 전파 지연에 대응하는 추가 지연 TMUX를 제공할 수 있다는 점을 제외하고는, 클럭 회로(100)에 이용된 FB 모델(160)과 동일한 지연을 제공할 수 있다. 그러므로, FB 모델 지연 유닛(220)에 의해 제공된 결과적인 지연들은 추가적인 지연 TMUX를 제외하고 FB 모델 지연 유닛(120)에 의해 제공된 지연들과 동일할 것이다.
상기는 지연-고정 루프들의 형태로 된 고정형-루프들의 특정 실시예들을 기재하고 있지만, 다른 실시예에서 위상-고정 루프들과 같은 다른 타입들의 고정형-루프들이 신호 전파 지연들의 차이들을 보상하는데 이용될 수도 있다.
디바이스의 외부 전기 커넥터들에 대한 각 다이(12-18)의 위치들의 표시들을 제공하는(예를 들면, 하나의 스택 내의 다이의 포지션의 표시를 제공하는) Sel<0:3> 신호들을 생성하는데 다양한 기술들이 이용될 수 있다. 예를 들면, 클럭 회로들(100, 200) 또는 일부 다른 실시예에 따른 클럭 회로를 이용하는 집적 회로는 반도체 디바이스가 패키징되는 경우에 다이(12-18)의 각각의 포지션을 지정하도록 프로그래밍될 수 있는 안티퓨즈들의 어레이와 같은 프로그램 가능한 옵션을 포함할 수 있다. 다른 기술들은 다이 포지션을 나타내는 Sel<0:3> 신호들을 자동으로 생성하는데 이용될 수 있다.
예를 들면, Sel<0:3> 신호들을 생성하는데 이용될 수 있는 또 하나의 기술이 도 5에 도시되어 있다. 도 5에 도시된 바와 같이, 반도체 디바이스(300)는 각각이 도 1에 도시된 클럭 회로(100) 또는 클럭 회로의 일부 다른 실시예와 같은 클럭 회로를 포함할 수 있는 4개의 반도체 다이(312, 314, 316 및 318)를 포함할 수 있다. 다이(312)는 컨택트들(388, 그들 중 단지 5개만이 도 5에 도시되어 있음)과 같은 복수의 전기 컨택트들을 포함하는 기판(324) 상에 마운팅될 수 있다. 이들 컨택트들(388) 중 4개, 즉 340, 342, 344, 346은 다이(312)의 하나의 표면 상에 제조된 각각의 컨택트들(350, 352, 354, 356)에 결합될 수 있다. 컨택트들(350-354)의 각각은 컨택트들(350-354)의 각각들로부터 각 수평으로 연장되는 도전체들(370, 373, 374)만큼 오프셋될 수 있는 각각의 tsv(360, 362, 364)에 결합될 수 있다. 그러나, 컨택트(356)는 어떠한 tsv에도 접속되지 않는다.
다이(314, 316, 318)의 각각은 다이(312)와 동일할 수 있다. 다이(314-318)의 각각은 각 볼 그리드 어레이에 의해 아래에 있는 다이에 결합될 수 있다. 그러나, 컨택트들(350-356)을 아래에 있는 다이(312-316)의 tsv들(360-364)에 각각 결합하는데 이용되는 어레이들(380)의 각각에서의 볼들(382-386)의 개수는 다이(312)로부터 다이(316)까지 연속적으로 감소될 수 있다. 그러므로, 3개의 볼들(382-386)이 다이(312)의 tsv들(360-364)을 다이(314)의 각 컨택트들(352-356)에 결합시키는데 이용되지만, 단지 2개의 볼들(384, 386)이 다이(314)의 tsv들(362, 364)을 다이(316)의 각각의 컨택트들(354, 356)에 결합시키는데 이용될 수 있다. 유사하게, 단지 하나의 볼(386)이 다이(316)의 tsv(364)를 다이(318)의 컨택트(356)에 결합시키는데 이용될 수 있다. 결과적으로, 다이(312)의 4개의 컨택트들(350-356) 모두는 기판(324)의 컨택트들(340-346)에 결합되고, 다이(314)의 단지 3개의 컨택트들(352-356)만이 컨택트들(342-346)에 결합되며, 다이(316)의 단지 2개의 컨택트들(354, 356)만이 컨택트들(342-346)에 결합되고, 다이(318)의 단지 하나의 컨택트(356)만이 컨택트들(342-346)에 결합된다. 컨택트들(340-346)이 로직 "1"을 나타내는 서플라이 전압 Vcc와 같은 제1 전압으로 바이어싱되고 로직 "0"을 나타내는 0 볼트와 같은 특정 바이어스 전압이 기판(324)의 컨택트들(340-346)의 각각에 인가되는 경우에, 컨택트들(350-356)의 각각에 제공되는 4개의 전압 레벨들은 Sel<0:3> 신호(도 3 및 4)의 4개의 비트들을 제공하는데 이용될 수 있다. 그러한 경우에, 다이(312)에 대한 Sel<0:3> 신호는 "0000"이 될 것이고, 다이(314)에 대한 Sel<0:3> 신호는 "1000"이 될 것이며, 다이(316)에 대한 Sel<0:3> 신호는 "1100"이 될 것이며, 다이(318)에 대한 Sel<0:3> 신호는 "0111"이 될 것이다. 그러므로, 스택에서 각 다이(312-318)의 위치를 식별하는 Sel<0:3> 신호가 자동으로 생성될 수 있다. 그러나, 다른 기술들이 Sel<0:3> 신호를 생성하는데 대안적으로 이용될 수 있다.
상기 설명된 실시예들은 스택된 디바이스(10, 52)와 같은 디바이스에서 다이의 위치들의 차이들로부터 기인하는 기판(24)과 다이(12-18) 사이의 신호 전파 시간의 변동들을 보상한다. 그러나, 스택에서 신호 전파 지연 변동들 이외의 변동들이 상이한 다이(12-18)에 대해 존재할 수 있다. 그러므로, 더 넓게 보면, 실시예들은 다이(12-18)의 위치들의 차이들로부터 기인하는 이들 다른 변동들을 보상할 수 있다. 특히, 다른 실시예들에서, Sel<0:3> 신호와 같은 신호는 스택에서 다이의 위치의 표시를 제공할 수 있다. 클럭 회로들(100, 200)과 같은 보상 회로는 위치 표시 신호를 수신할 수 있고, 다이에서 제조된 하나 이상의 회로들의 특성(예를 들면, 동작의 특성)을 조절하여 위치에 의해 유발된 변동을 보상할 수 있다. 예를 들면, 다이와 기판 사이에서 연장되는 신호 경로들이 기판으로부터 더 먼 다이에 대해 더 길게 됨에 따라 도전체 임피던스가 증가되기 때문에, 다이의 외부적으로 액세스 가능한 단자의 종단 임피던스는 스택에서 다이의 상이한 위치들에 따라 변할 수 있다. 유사하게, 데이터 출력 버퍼와 같은 출력 드라이버의 "구동 세기", 슬류(slew) 레이트는 더 큰 도전체 길이 때문에 기판으로부터 더 먼 다이에 대해 감소될 수 있다. 다양한 실시예들은 이들 종단 임피던스 및/또는 구동 세기 변동들을 보상하는데 이용될 수 있다.
다이 위치의 차이들로부터 기인되는 종단 임피던스 및 구동 세기 변동들 양쪽 모두를 보상할 수 있는 보상 회로(400)의 하나의 실시예는 도 6에 도시되어 있다. 회로(400)는 그들 각각의 소스들이 서플라이 전압 Vcc 또는 VDDQ와 같은 제1 전압에 결합되는 복수의 PMOS 풀-업 트랜지스터들(402-410)을 포함할 수 있다. 트랜지스터들(402-410)의 드레인들은 각각의 저항들(422-430)을 통해 출력 단자(420)에 결합될 수 있다. 저항들(422-430)의 모두 또는 일부는 모두 서로 상이할 수 있지만, 동일한 저항 값을 가질 수 있다. 트랜지스터들(402, 404)의 게이트들은 각각의 액티브-로우 풀-업 신호들 PUPEnF<0:1>를 수신하도록 결합될 수 있는데 대해, 다른 트랜지스터들(406, 408, 410)의 게이트들은 각각의 OR-게이트들(436, 438, 440)의 출력에 결합될 수 있다. OR-게이트들(436, 438, 440)은 각각 액티브-로우 풀-업 신호 PUPEnF를 수신하는 제1 입력 및 각각의 액티브-로우 선택 신호 SelF<1:3>를 수신하는 제2 입력을 가질 수 있다.
유사한 방식으로, 복수의 NMOS 풀-다운 트랜지스터들(452-460)은 그들 각각의 소스들이 그라운드와 같은 제2 전압에 결합되게 한다. 트랜지스터들(452-460)의 드레인들은 또한 이산 저항기들과 같은 각각의 저항들(472-480)을 통해 출력 단자(420)에 결합될 수 있다. 다시, 저항들(472-480)의 모두 또는 일부는 동일하거나 상이한 저항 값들을 가질 수 있다. 트랜지스터들(452, 454)의 게이트들은 각각의 액티브-하이 풀-다운 신호들 PDNEn<0:1>을 수신하도록 결합될 수 있는데 대해, 다른 트랜지스터들(456, 458, 460)의 게이트들은 각 AND-게이트들(466, 468, 470)의 출력에 결합될 수 있다. OR-게이트들(436, 438, 440)에서와 같이, AND-게이트들(466, 468, 470)의 각각은 액티브-하이 풀-다운 신호 PDNEn을 수신할 수 있는 제1 입력 및 각각의 액티브-하이 선택 신호 Sel<1:3>을 수신할 수 있는 제2 입력을 가질 수 있다.
동작 시에, 풀-업 신호들 PUPEnF<0:1>, PUPENF 신호들 중 하나 이상이 메모리 디바이스와 같은 적합한 수단에 의해 로우로 구동되어, 출력 단자(420)를 하이로 구동할 수 있다. 대안적으로, 풀-다운 신호들 PDNEn<0:1>, PDNEN 신호들 중 하나 이상이 적합한 수단에 의해 하이로 구동되어 출력 단자(420)를 로우로 구동할 수 있다. 풀-업 신호들 또는 풀-다운 신호들에 의해 각각 턴온되는 트랜지스터들(402-410) 또는 (452-460)의 개수는 종단 임피던스, 및 트랜지스터들의 구동 세기 양쪽 모두를 결정한다. 보상 회로(400)가 기판에 가장 근접한 다이, 즉 다이 #0 상에 있는 경우, 풀-업 신호들 PUPEnF<0:1>의 하나 또는 양쪽 모두는 로우로 구동되어 출력 단자(420)를 하이로 구동할 수 있고, 풀-다운 신호들 PDNEn<0:1>의 하나 또는 양쪽 모두가 하이로 구동되어 출력 단자(420)를 로우로 구동할 수 있다. PUPEnF 신호 또는 PDNEn 중 어느 하나는 또한 각각 로우 또는 하이로 구동될 수 있지만, SelF<1:3> 신호들은 인액티브 하이일 수 있고 Sel<1:3> 신호들은 인액티브 로우이므로 각각의 트랜지스터들(406-410 또는 456-460)은 턴온되지 않는다. 한편, 보상 회로(400)가 다이 #1 상에 있는 경우, SelF<1> 신호는 로우가 되어 OR-게이트(436)를 인에이블시키고 Sel<1> 신호는 하이가 되어 AND-게이트(466)를 인에이블시켜, 3개의 트랜지스터들(402-406)이 턴온되어 출력 단자(420)를 하이로 구동하거나, 3개의 트랜지스터들(452-456)이 턴온되어 출력 단자(420)를 로우로 구동시킨다. 유사하게, 보상 회로(400)가 다이 #2 상에 있는 경우에, SelF<2> 신호는 또한 로우로 구동되어(SelF<1> 신호와 함께) OR-게이트들(436, 438)을 인에이블시키고, Sel<1> 및 Sel<2> 신호가 또한 하이로 구동되어 AND-게이트들(466, 468)을 인에이블시킨다. 결과적으로, 4개의 트랜지스터들(402-408)이 턴온되어 출력 단자(420)를 하이로 구동하거나, 4개의 트랜지스터들(452-458)이 턴온되어 출력 단자(420)를 로우로 구동한다. 마지막으로, 보상 회로(400)가 다이 #3 상에 있는 경우, SelF<3> 신호는 또한 로우이고 Sel<3> 신호는 또한 하이이므로, 모두 5개의 트랜지스터들(402-410)이 턴온되어 출력 단자(420)를 하이로 구동하거나 모두 5개의 트랜지스터들(452-460)이 턴온되어 출력 단자(420)를 로우로 구동한다. 이와 같이, 기판으로부터 더 멀리 이격된 다이에는 더 큰 구동 세기 및 감소된 종단 임피던스가 제공될 수 있다.
다양한 실시예들에 따른 보상 회로들은 널리 다양한 반도체 디바이스들과 관련하여 이용될 수 있다. 예를 들면, 도 7은 메모리 다이(500)의 일부의 실시예를 예시하고 있다. 클럭 회로(550)의 실시예는 메모리 다이(500)에 포함될 수 있다. 클럭 회로들(100, 200)에 있어서와 같이, 클럭 회로(550)에 의해 생성된 내부 클럭 신호 ICLK의 타이밍은 스택된 디바이스와 같은 디바이스에서 다이(500)의 위치의 함수로서 조절될 수 있다. 메모리 다이(500)는 예를 들면 DRAM 메모리 셀들, SRAM 메모리 셀들, 플래시 메모리 셀들, 또는 일부 다른 타입들의 메모리 셀들일 수 있는 메모리 셀들의 어레이(502)를 포함할 수 있다. 메모리 다이(500)는 명령 버스(508)를 통해 메모리 명령들을 수신할 수 있고 메모리 다이(500) 내의 대응하는 제어 신호들을 생성하여 다양한 메모리 동작들을 수행할 수 있는 명령 디코더(506)를 포함할 수 있다. 로우 및 칼럼 어드레스 신호들은 어드레스 버스(520)를 통해 메모리 디바이스(500)에 인가되고 어드레스 래치(510)에 제공될 수 있다. 그리고나서, 어드레스 래치는 분리된 칼럼 어드레스 및 분리된 로우 어드레스를 출력할 수 있다.
로우 및 칼럼 어드레스들은 어드레스 래치(510)에 의해 로우 어드레스 디코더(522) 및 칼럼 어드레스 디코더(528)에 각각 제공될 수 있다. 칼럼 어드레스 디코더(528)는 각 칼럼 어드레스들에 대응하는 어레이(502)를 통해 연장되는 비트 라인들을 선택할 수 있다. 로우 어드레스 디코더(522)는 수신된 로우 어드레스들에 대응하는 어레이(502)의 메모리 셀들의 각각의 로우들을 활성화시킬 수 있는 워드 라인 드라이버(524)에 접속될 수 있다. 수신된 칼럼 어드레스에 대응하는 선택된 데이터 라인(예를 들면, 비트 라인 또는 비트 라인들)은 판독/기록 회로(530)에 결합되어 입력-출력 데이터 버스(540)를 통해 판독 데이터를 데이터 출력 버퍼(534)에 제공할 수 있다. 클럭 회로(550)는 ICLK 신호를 클럭 트리 회로(140)에 제공할 수 있다. ICLK 신호에 응답하여, 클럭 트리 회로(140)는 예를 들면 출력 버퍼(534)를 클럭킹하도록 타이밍을 위한 DCLK 신호를 제공할 수 있다. 도 7에 구체적으로 도시되어 있지는 않지만, 클럭 트리 회로(140)에 의해 출력된 DCLK 신호는 상이한 컴포넌트들을 또한 타이밍하는데 이용될 수 있다. 기록 데이터는 데이터 입력 버퍼(544) 및 메모리 어레이 판독/기록 회로(530)를 통해 메모리 어레이(502)에 인가될 수 있다. 명령 디코더(506)는 명령 버스(508)에 인가된 메모리 명령들에 응답하여 메모리 어레이(502) 상에서 다양한 동작들을 수행할 수 있다. 특히, 명령 디코더(506)는 메모리 어레이(502)로부터 데이터를 판독하고 이것에 데이터를 기록하는 내부 제어 신호를 생성하는데 이용될 수 있다. 그 종단 임피던스 및/또는 구동 세기와 같이, 메모리 다이(500)의 특성(예를 들면, 성능의 특성)에서의 다른 위치에 의해 유발된 변동들을 보상하는 회로들이 또한 메모리 다이(500)에 이용될 수 있다. 예를 들면, 그러한 회로는 복수의 반도체 다이의 각각의 위치의 표시를 제공할 수 있다. 그 표시에 응답하여, 다이의 회로의 특성은 위치에 의해 유발된 변동을 보상하도록 조절될 수 있다. 특정 실시예들이 개시되어 있지만, 본 기술분야의 숙련자들이라면 본 발명에서 벗어나지 않고서도 그 형태 및 세부사항들에서 변경들이 만들어질 수 있다는 것을 잘 알고 있을 것이다. 그러한 변형들은 본 기술분야의 통상의 기술자들의 기술 내에서 가능하다. 따라서, 본 발명은 첨부된 청구항들에 의한 것을 제외하고는 제한되지 않는다.

Claims (28)

  1. 복수의 반도체 다이들;
    전기 커넥터 - 상기 전기 커넥터는 상기 복수의 반도체 다이들의 각각에 전기적으로 결합됨 - ; 및
    신호들이 상기 복수의 반도체 다이들의 각각과 상기 전기 커넥터 사이에서 결합되는 방식에 있어서의 차이들을 보상하도록 구성된 보상 회로
    를 포함하고,
    상기 보상 회로는,
    입력 주기 신호를 수신하고 출력 주기 신호를 생성하도록 구성된 고정형-루프를 포함하고,
    상기 고정형 루프는 위상 검출기와, 지연 유닛을 포함하는 피드백 경로를 포함하고, 상기 피드백 경로는 피드백 신호를 상기 위상 검출기에 결합하고,
    상기 피드백 경로의 상기 지연 유닛은 상기 피드백 신호를 지연에 의해 지연시키도록 구성되고, 상기 지연 유닛은 선택 신호를 수신하고 상기 선택 신호의 함수로서 상기 지연 유닛의 지연을 조절하도록 구성되는 반도체 디바이스.
  2. 제1항에 있어서, 상기 보상 회로는 상기 디바이스의 상기 복수의 반도체 다이들의 각각과 상기 전기 커넥터 사이의 신호 전파 지연들의 차이들을 보상하도록 구성된 반도체 디바이스.
  3. 삭제
  4. 제1항에 있어서, 상기 고정형-루프는 지연 고정 루프를 포함하는 반도체 디바이스.
  5. 제1항에 있어서, 상기 지연 유닛은 서로 직렬로 결합된 복수의 지연 회로들을 포함하고, 상기 지연 회로들의 각각은 해당 선택 신호에 의해 인에이블되어 해당 지연을 제공하는 반도체 디바이스.
  6. 제5항에 있어서, 상기 지연 유닛의 복수의 지연 회로들의 각각의 지연은, 상기 복수의 반도체 다이들 중 인접하는 반도체 다이와 상기 전기 커넥터 사이의 신호 전파 지연에 대한, 상기 복수의 반도체 다이들 중 해당 반도체 다이와 상기 전기 커넥터 사이의 신호 전파 지연에 대응하는 반도체 디바이스.
  7. 제1항에 있어서, 상기 지연 유닛은 서로 병렬로 결합된 복수의 지연 회로들을 포함하고, 상기 지연 회로들의 각각은 해당 선택 신호에 의해 인에이블되어 해당 지연을 제공하는 반도체 디바이스.
  8. 제1항에 있어서, 상기 고정형-루프로부터 상기 출력 주기 신호를 수신하도록 결합되는 클럭 트리를 더 포함하는 반도체 디바이스.
  9. 제8항에 있어서, 상기 지연 유닛은 상기 클럭 트리의 적어도 일부를 통해 상기 출력 주기 신호를 결합할 때의 지연을 보상하도록 더 구성되는 반도체 디바이스.
  10. 제1항에 있어서, 상기 보상 회로는, 상기 복수의 반도체 다이들의 각각 내에 제조되고 상기 전기 커넥터에 결합되는 신호 드라이버들의 구동 세기에서의 차이들을 보상하도록 구성되는 반도체 디바이스.
  11. 제1항에 있어서, 상기 보상 회로는 상기 복수의 반도체 다이들의 각각에 대한 상기 전기 커넥터의 임피던스의 차이들을 보상하도록 구성되는 반도체 디바이스.
  12. 제1항에 있어서, 상기 보상 회로는,
    상기 전기 커넥터에 결합된 복수의 저항들; 및
    소스 및 드레인이 제1 전압원과 상기 전기 커넥터 사이에서 상기 복수의 저항들의 각각과 직렬로 결합되는 각각의 트랜지스터
    를 포함하고, 상기 트랜지스터들의 각각은 해당 선택 신호에 의해 도전 상태로 스위칭되도록 구성된 반도체 디바이스.
  13. 제12항에 있어서, 복수의 로직 회로들을 더 포함하고,
    상기 로직 회로들의 각각은,
    상기 트랜지스터들 중 해당 트랜지스터에 결합된 출력,
    인에이블 신호를 수신하도록 결합된 제1 입력, 및
    상기 해당 선택 신호를 수신하도록 결합된 제2 입력
    을 구비하는 반도체 디바이스.
  14. 제12항에 있어서, 상기 보상 회로는,
    상기 전기 커넥터에 결합된 제2 복수의 저항들; 및
    소스 및 드레인이 상기 전기 커넥터와 상기 제1 전압원에 상보적인 제2 전압원 사이에서 상기 제2 복수의 저항들의 각각과 직렬로 결합되는 각각의 제2 트랜지스터
    를 더 포함하고, 상기 제2 트랜지스터들의 각각은 해당 선택 신호에 의해 도전 상태로 스위칭되도록 구성되는 반도체 디바이스.
  15. 제1항에 있어서, 상기 보상 회로는, 신호들이 상기 복수의 반도체 다이들 중 하나의 반도체 다이와 상기 전기 커넥터 사이에서 결합되는 방식에 있어서의 차이들을, 상기 디바이스에서의 상기 복수의 반도체 다이들 중 해당 반도체 다이의 위치의 표시를 제공하는 선택 신호에 응답하여 보상하도록 구성되는 반도체 디바이스.
  16. 제15항에 있어서, 상기 선택 신호를 생성하도록 구성된 프로그램 가능한 옵션을 더 포함하는 반도체 디바이스.
  17. 제15항에 있어서, 상기 복수의 반도체 다이들의 각각은 해당 반도체 다이의 복수의 전기 커넥터들 중 해당 전기 커넥터들에 인가되는 전압 레벨들의 조합에 기초하여 상기 선택 신호를 제공하도록 구성되고,
    상기 해당 반도체 다이의 상기 전기 커넥터들의 제1 세트는 상기 해당 반도체 다이의 제1 표면 상에 위치하며, 상기 해당 반도체 다이의 상기 전기 커넥터들의 제2 세트는 상기 해당 반도체 다이의 상기 제1 표면 반대쪽의 제2 표면 상에 위치하고, 상기 복수의 반도체 다이들의 적어도 일부는 상기 제2 세트의 적어도 하나의 전기 커넥터가 상기 복수의 반도체 다이들 중 인접하는 반도체 다이의 상기 제1 세트의 적어도 하나의 전기 커넥터에 접속되고, 상기 제1 세트의 해당 전기 커넥터들에 접속된 상기 제2 세트의 전기 커넥터들의 개수는 반도체 다이 스택에서의 상기 해당 반도체 다이의 위치의 함수로서 변화하는 반도체 디바이스.
  18. 제1항에 있어서, 상기 전기 커넥터는 외부 전기 커넥터이고,
    상기 복수의 반도체 다이들 중 제1 반도체 다이의 제1 세트의 전기 커넥터들의 적어도 일부는 기판의 제2 표면 상의 해당 전기 커넥터들에 결합되며,
    상기 기판의 제2 표면 상의 전기 커넥터는 상기 외부 전기 커넥터에 결합되고,
    상기 외부 전기 커넥터는 상기 기판의 제1 표면 상에 있는 반도체 디바이스.
  19. 제17항에 있어서, 상기 제2 세트의 상기 전기 커넥터들은 볼 그리드 어레이를 통해 상기 복수의 반도체 다이들 중 인접하는 반도체 다이의 상기 제1 세트의 해당 전기 커넥터들에 접속되는 반도체 디바이스.
  20. 제19항에 있어서, 상기 볼 그리드 어레이는 복수의 도전성 볼들을 포함하고, 상기 볼 그리드 어레이의 볼들의 개수는 상기 반도체 다이 스택에서의 상기 복수의 반도체 다이들의 위치의 함수로서 변화하는 반도체 디바이스.
  21. 고정형-루프를 포함하는 보상 수단을 포함하고,
    상기 고정형 루프는,
    입력 및 출력을 구비하는 지연 라인 - 상기 지연 라인은 그를 통해 지연된 시간량을 제공하도록 구성됨 - ;
    제1 및 제2 입력들을 구비하는 위상 검출기 - 상기 제1 입력은 상기 지연 라인의 입력에 결합되고, 상기 위상 검출기는 상기 지연 라인의 지연된 시간량의 조절을 유발하도록 동작 가능함 -; 및
    상기 지연 라인의 출력에 결합된 입력 및 상기 위상 검출기의 제2 입력에 결합된 출력을 구비하여 상기 위상 검출기에 피드백 신호를 제공하는 지연 회로 - 상기 지연 회로는 선택 신호의 함수로서 상기 지연 회로의 지연을 선택적으로 조절하도록 구성됨 -
    를 포함하고,
    상기 보상 수단은 상기 지연 회로의 지연을 이용하여 상기 지연 라인의 지연된 시간량을 조절함으로써 상기 위상 검출기의 제1 및 제2 입력들 간의 시간 차를 보상하는 반도체 다이.
  22. 제21항에 있어서, 상기 선택 신호는 상기 반도체 다이의 복수의 전기 커넥터들 중 해당 전기 커넥터들에 인가되는 전압 레벨들의 조합에 기초하고,
    상기 반도체 다이의 상기 전기 커넥터들의 제1 세트는 상기 반도체 다이의 제1 표면 상에 위치하며 상기 반도체 다이의 상기 전기 커넥터들의 제2 세트는 상기 반도체 다이의 상기 제1 표면 반대쪽의 제2 표면 상에 위치하고,
    인접하는 반도체 다이 상에 스택되는 경우에, 상기 반도체 다이는 상기 제2 세트의 적어도 하나의 전기 커넥터가 상기 인접하는 반도체 다이의 전기 커넥터들의 제1 세트의 적어도 하나의 전기 커넥터에 접속되며,
    상기 인접하는 반도체 다이의 상기 전기 커넥터들의 제1 세트의 해당 전기 커넥터들에 접속된 상기 제2 세트의 전기 커넥터들의 개수는 반도체 다이 스택에서의 상기 반도체 다이의 위치의 함수로서 변화하는 반도체 다이.
  23. 복수의 반도체 다이와 각각의 외부적으로 액세스 가능한 전기 커넥터들 사이에서 신호들을 결합하는 방법으로서,
    상기 복수의 반도체 다이의 각각과 상기 외부적으로 액세스 가능한 전기 커넥터들 사이에서 신호가 결합될 때의 전기적 특성이 상기 복수의 반도체 다이의 각각에 대해 동일하도록, 상기 복수의 반도체 다이의 각각과 상기 외부적으로 액세스 가능한 전기 커넥터들 사이에서 신호가 결합되는 방식에 있어서의 차이들을 보상 회로를 이용하여 보상하는 단계를 포함하고,
    상기 보상 회로는,
    입력 주기 신호를 수신하고 출력 주기 신호를 생성하도록 구성된 고정형-루프를 포함하고,
    상기 고정형 루프는 위상 검출기와, 지연 유닛을 포함하는 피드백 경로를 포함하고, 상기 피드백 경로는 피드백 신호를 상기 위상 검출기에 결합하고,
    상기 피드백 경로의 상기 지연 유닛은 상기 피드백 신호를 지연에 의해 지연시키도록 구성되고, 상기 지연 유닛은 선택 신호를 수신하고 상기 선택 신호의 함수로서 상기 지연 유닛의 지연을 조절하도록 구성되는 신호 결합 방법.
  24. 제23항에 있어서, 상기 복수의 반도체 다이의 각각과 상기 외부적으로 액세스 가능한 전기 커넥터들 사이에서 신호가 결합되는 방식에 있어서의 차이들을 보상하는 단계는,
    상기 복수의 반도체 다이의 각각으로부터 상기 외부적으로 액세스 가능한 전기 커넥터들의 하나에 신호가 송신되는 타이밍을 상기 외부적으로 액세스 가능한 전기 커넥터들의 하나에 대한 상기 복수의 반도체 다이 중 해당 반도체 다이의 위치의 함수로서 조절하는 단계를 포함하는 신호 결합 방법.
  25. 제23항에 있어서, 상기 복수의 반도체 다이의 각각과 상기 외부적으로 액세스 가능한 전기 커넥터들 사이에서 신호가 결합되는 방식에 있어서의 차이들을 보상하는 단계는,
    상기 복수의 반도체 다이의 각각에 의해 수신된 신호가 상기 복수의 반도체 다이 중 해당 반도체 다이에서 캡쳐되는 타이밍을 상기 외부적으로 액세스 가능한 전기 커넥터들에 대한 상기 복수의 반도체 다이 중 해당 반도체 다이의 위치의 함수로서 조절하는 단계를 포함하는 신호 결합 방법.
  26. 제23항에 있어서, 상기 복수의 반도체 다이의 각각과 상기 외부적으로 액세스 가능한 전기 커넥터들 사이에서 신호가 결합되는 방식에 있어서의 차이들을 보상하는 단계는,
    상기 복수의 반도체 다이의 각각으로부터 상기 외부적으로 액세스 가능한 전기 커넥터들의 하나에 신호가 송신되는 구동 세기를 상기 외부적으로 액세스 가능한 전기 커넥터들의 하나에 대한 상기 복수의 반도체 다이 중 해당 반도체 다이의 위치의 함수로서 조절하는 단계를 포함하는 신호 결합 방법.
  27. 제23항에 있어서, 상기 복수의 반도체 다이의 각각과 상기 외부적으로 액세스 가능한 전기 커넥터들 사이에서 신호가 결합되는 방식에 있어서의 차이들을 보상하는 단계는,
    상기 외부적으로 액세스 가능한 전기 커넥터들의 하나가 결합되는 상기 복수의 반도체 다이의 각각의 노드의 종단 저항을 상기 외부적으로 액세스 가능한 전기 커넥터들의 하나에 대한 상기 복수의 반도체 다이 중 해당 반도체 다이의 위치의 함수로서 조절하는 단계를 포함하는 신호 결합 방법.
  28. 복수의 반도체 다이와 각각의 외부적으로 액세스 가능한 전기 커넥터들 사이에서 신호들이 결합되는 방식에 있어서의 차이들을 보상 회로를 이용하여 보상하는 신호 결합 방법으로서,
    상기 복수의 반도체 다이의 각각의 위치의 표시를 제공하는 단계; 및
    상기 표시에 응답하여, 위치에 의해 유발된 변동을 보상하도록 상기 다이의 회로의 특성을 조절하는 단계
    를 포함하고,
    상기 보상 회로는,
    입력 주기 신호를 수신하고 출력 주기 신호를 생성하도록 구성된 고정형-루프를 포함하고,
    상기 고정형 루프는 위상 검출기와, 지연 유닛을 포함하는 피드백 경로를 포함하고, 상기 피드백 경로는 피드백 신호를 상기 위상 검출기에 결합하고,
    상기 피드백 경로의 상기 지연 유닛은 상기 피드백 신호를 지연에 의해 지연시키도록 구성되고, 상기 지연 유닛은 선택 신호를 수신하고 상기 선택 신호의 함수로서 상기 지연 유닛의 지연을 조절하도록 구성되는 신호 결합 방법.
KR1020127006055A 2009-08-27 2010-08-02 다이 위치 보상 Active KR101443463B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/548,883 US9160349B2 (en) 2009-08-27 2009-08-27 Die location compensation
US12/548,883 2009-08-27
PCT/US2010/044123 WO2011028348A2 (en) 2009-08-27 2010-08-02 Die location compensation

Publications (2)

Publication Number Publication Date
KR20120056268A KR20120056268A (ko) 2012-06-01
KR101443463B1 true KR101443463B1 (ko) 2014-09-23

Family

ID=43623926

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127006055A Active KR101443463B1 (ko) 2009-08-27 2010-08-02 다이 위치 보상

Country Status (6)

Country Link
US (2) US9160349B2 (ko)
EP (1) EP2471180B1 (ko)
KR (1) KR101443463B1 (ko)
CN (1) CN102484477B (ko)
TW (1) TWI459722B (ko)
WO (1) WO2011028348A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025128899A1 (en) * 2023-12-15 2025-06-19 Advanced Micro Devices, Inc. Apparatus, system, and method for distributing die-specific signals across die stacks

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7327592B2 (en) * 2005-08-30 2008-02-05 Micron Technology, Inc. Self-identifying stacked die semiconductor components
US9160349B2 (en) 2009-08-27 2015-10-13 Micron Technology, Inc. Die location compensation
EP2302403A1 (en) * 2009-09-28 2011-03-30 Imec Method and device for testing TSVs in a 3D chip stack
KR101047059B1 (ko) * 2009-10-30 2011-07-06 주식회사 하이닉스반도체 반도체 메모리 장치
US8461889B2 (en) * 2010-04-09 2013-06-11 Micron Technology, Inc. Clock signal generators having a reduced power feedback clock path and methods for generating clocks
JP2011234157A (ja) * 2010-04-28 2011-11-17 Elpida Memory Inc 半導体装置
US8729941B2 (en) 2010-10-06 2014-05-20 Micron Technology, Inc. Differential amplifiers, clock generator circuits, delay lines and methods
WO2012061633A2 (en) 2010-11-03 2012-05-10 Netlist, Inc. Method and apparatus for optimizing driver load in a memory package
US8587340B2 (en) 2012-03-27 2013-11-19 Micron Technology, Inc. Apparatuses including scalable drivers and methods
US9478502B2 (en) * 2012-07-26 2016-10-25 Micron Technology, Inc. Device identification assignment and total device number detection
KR102089613B1 (ko) 2013-01-02 2020-03-16 삼성전자주식회사 불 휘발성 메모리 장치 및 그것을 포함한 메모리 시스템
US9417685B2 (en) * 2013-01-07 2016-08-16 Micron Technology, Inc. Power management
KR20150133327A (ko) * 2014-05-19 2015-11-30 에스케이하이닉스 주식회사 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법
KR20150138703A (ko) * 2014-06-02 2015-12-10 에스케이하이닉스 주식회사 스택 패키지
US9842633B2 (en) 2014-12-11 2017-12-12 Micron Technology, Inc. Tracking and correction of timing signals
KR102373543B1 (ko) * 2015-04-08 2022-03-11 삼성전자주식회사 멀티칩 패키지에서 온도 편차를 이용하여 동작 제어하는 방법 및 장치
KR20190068301A (ko) * 2017-12-08 2019-06-18 삼성전자주식회사 지연 고정 루프를 포함하는 메모리 장치 및 메모리 장치의 동작 방법
US10600770B2 (en) * 2018-05-14 2020-03-24 Micron Technology, Inc. Semiconductor dice assemblies, packages and systems, and methods of operation
US10530367B2 (en) * 2018-12-28 2020-01-07 Intel Corporation Clock synchronization in multi-die field programmable gate array devices
US10803962B1 (en) * 2019-04-01 2020-10-13 Micron Technology, Inc. Current monitoring in semiconductor packages
US12008236B2 (en) * 2021-08-30 2024-06-11 Micron Technology, Inc. Tuned datapath in stacked memory device
US20250088193A1 (en) * 2023-09-13 2025-03-13 Advanced Micro Devices, Inc. Systems and methods for driver calibration in die-to-die interfaces

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070122077A (ko) * 2006-06-23 2007-12-28 삼성전자주식회사 스택 패키지(ｓｔａｃｋ ｐａｃｋａｇｅ)용 반도체메모리장치 및 이의 독출 데이터 스큐 조절방법
US20080204091A1 (en) * 2007-02-28 2008-08-28 Samsung Electronics Co., Ltd. Semiconductor chip package and method for fabricating semiconductor chip
US20090154285A1 (en) * 2007-12-14 2009-06-18 Mosaid Technologies Incorporated Memory controller with flexible data alignment to clock

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1301261C (en) * 1988-04-27 1992-05-19 Wayne D. Grover Method and apparatus for clock distribution and for distributed clock synchronization
JPH02105910A (ja) * 1988-10-14 1990-04-18 Hitachi Ltd 論理集積回路
US5442776A (en) * 1994-06-30 1995-08-15 International Business Machines, Corp. Electronically tuneable computer clocking system and method of electronically tuning distribution lines of a computer clocking system
JP2561037B2 (ja) * 1994-08-30 1996-12-04 日本電気株式会社 クロック信号分配回路
US5570054A (en) * 1994-09-26 1996-10-29 Hitachi Micro Systems, Inc. Method and apparatus for adaptive clock deskewing
US5852640A (en) * 1995-06-26 1998-12-22 Kliza; Phillip S. Clock distribution apparatus with current sensed skew cancelling
JP3403551B2 (ja) * 1995-07-14 2003-05-06 沖電気工業株式会社 クロック分配回路
US5565816A (en) * 1995-08-18 1996-10-15 International Business Machines Corporation Clock distribution network
US5696951A (en) * 1996-01-03 1997-12-09 Credence Systems Corporation Signal deskewing system for synchronous logic circuit
US6124744A (en) * 1996-03-26 2000-09-26 Kabushiki Kaisha Toshiba Electronic circuit apparatus having circuits for effectively compensating for clock skew
US6150866A (en) * 1997-04-01 2000-11-21 Fujitsu Limited Clock supplying circuit and integrated circuit device using it
US5867448A (en) * 1997-06-11 1999-02-02 Cypress Semiconductor Corp. Buffer for memory modules with trace delay compensation
US5949262A (en) * 1998-01-07 1999-09-07 International Business Machines Corporation Method and apparatus for coupled phase locked loops
US6191632B1 (en) * 1998-07-24 2001-02-20 Matsushita Electric Industrial Co., Ltd. Clock generation circuit and semiconductor integrated circuit
JP3515708B2 (ja) * 1999-05-17 2004-04-05 日本電気株式会社 半導体記憶装置
US6452428B1 (en) * 1999-11-23 2002-09-17 Intel Corporation Slew rate control circuit
US6323714B1 (en) * 2000-02-03 2001-11-27 Hewlett-Packard Company System and method for deskewing synchronous clocks in a very large scale integrated circuit
KR100513806B1 (ko) * 2000-12-30 2005-09-13 주식회사 하이닉스반도체 반도체 장치
KR100364635B1 (ko) 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
US6535038B2 (en) 2001-03-09 2003-03-18 Micron Technology, Inc. Reduced jitter clock generator circuit and method for applying properly phased clock signals to clocked devices
JP3959264B2 (ja) 2001-09-29 2007-08-15 株式会社東芝 積層型半導体装置
US6605969B2 (en) 2001-10-09 2003-08-12 Micron Technology, Inc. Method and circuit for adjusting the timing of ouput data based on an operational mode of output drivers
US6686785B2 (en) * 2001-10-11 2004-02-03 Sun Microsystems, Inc. Deskewing global clock skew using localized DLLs
US6952123B2 (en) * 2002-03-22 2005-10-04 Rambus Inc. System with dual rail regulated locked loop
US7135903B2 (en) 2002-09-03 2006-11-14 Rambus Inc. Phase jumping locked loop circuit
US7319728B2 (en) * 2002-05-16 2008-01-15 Micron Technology, Inc. Delay locked loop with frequency control
DE10320792B3 (de) * 2003-04-30 2004-10-07 Infineon Technologies Ag Vorrichtung zur Synchronisation von Taktsignalen
US6861884B1 (en) * 2003-08-04 2005-03-01 Rambus Inc. Phase synchronization for wide area integrated circuits
US7180165B2 (en) 2003-09-05 2007-02-20 Sanmina, Sci Corporation Stackable electronic assembly
US7015741B2 (en) * 2003-12-23 2006-03-21 Intel Corporation Adaptive body bias for clock skew compensation
KR100613059B1 (ko) * 2004-04-20 2006-08-16 주식회사 하이닉스반도체 지연 동기 루프
KR100546135B1 (ko) * 2004-05-17 2006-01-24 주식회사 하이닉스반도체 지연 고정 루프를 포함하는 메모리 장치
JP4577688B2 (ja) 2005-05-09 2010-11-10 エルピーダメモリ株式会社 半導体チップ選択方法、半導体チップ及び半導体集積回路装置
US7726197B2 (en) 2006-04-26 2010-06-01 Honeywell International Inc. Force sensor package and method of forming same
KR100837278B1 (ko) * 2007-02-27 2008-06-11 삼성전자주식회사 클럭 스큐 컨트롤러 및 그것을 포함하는 집적 회로
US7514974B2 (en) 2007-04-18 2009-04-07 Lsi Corporation Method and apparatus for adjusting on-chip delay with power supply control
KR100917630B1 (ko) * 2008-04-30 2009-09-17 주식회사 하이닉스반도체 지연 고정 루프 회로
US8289806B2 (en) * 2008-06-27 2012-10-16 Micron Technology, Inc. Multiple device apparatus, systems, and methods
US9160349B2 (en) 2009-08-27 2015-10-13 Micron Technology, Inc. Die location compensation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070122077A (ko) * 2006-06-23 2007-12-28 삼성전자주식회사 스택 패키지(ｓｔａｃｋ ｐａｃｋａｇｅ)용 반도체메모리장치 및 이의 독출 데이터 스큐 조절방법
US20080043548A1 (en) * 2006-06-23 2008-02-21 Won-Chang Jung Semiconductor memory device for stack package and read data skew control method thereof
US20080204091A1 (en) * 2007-02-28 2008-08-28 Samsung Electronics Co., Ltd. Semiconductor chip package and method for fabricating semiconductor chip
US20090154285A1 (en) * 2007-12-14 2009-06-18 Mosaid Technologies Incorporated Memory controller with flexible data alignment to clock

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025128899A1 (en) * 2023-12-15 2025-06-19 Advanced Micro Devices, Inc. Apparatus, system, and method for distributing die-specific signals across die stacks

Also Published As

Publication number Publication date
EP2471180A2 (en) 2012-07-04
CN102484477A (zh) 2012-05-30
US10063241B2 (en) 2018-08-28
TW201130230A (en) 2011-09-01
US9160349B2 (en) 2015-10-13
EP2471180B1 (en) 2020-10-07
CN102484477B (zh) 2015-06-24
WO2011028348A3 (en) 2011-04-28
TWI459722B (zh) 2014-11-01
EP2471180A4 (en) 2013-08-28
WO2011028348A2 (en) 2011-03-10
US20150381189A1 (en) 2015-12-31
US20110050303A1 (en) 2011-03-03
KR20120056268A (ko) 2012-06-01

Similar Documents

Publication Publication Date Title
KR101443463B1 (ko) 다이 위치 보상
US10120591B2 (en) Memory devices, systems and methods employing command/address calibration
US9378783B2 (en) I/O circuit with phase mixer for slew rate control
US7525360B1 (en) I/O duty cycle and skew control
US9397661B2 (en) On-die termination circuit and on-die termination method
US9373381B2 (en) System including memories sharing calibration reference resistor and calibration method thereof
US9036435B2 (en) Semiconductor apparatus, method for delaying signal thereof, stacked semiconductor memory apparatus, and method for generating signal thereof
KR102047930B1 (ko) 임피던스 조정 기능을 갖는 적층형 반도체 회로
JP2012008881A (ja) メモリシステム及びその制御方法
KR20060062551A (ko) 온다이 터미네이션용 지연 회로

Legal Events

Date Code Title Description
A201 Request for examination
PA0105 International application

Patent event date: 20120307

Patent event code: PA01051R01D

Comment text: International Patent Application

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20130409

Patent event code: PE09021S01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20131212

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20140813

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20140916

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20140916

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20170822

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20170822

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20180903

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20180903

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20190905

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20190905

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20200903

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20210907

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20240827

Start annual number: 11

End annual number: 11