KR101422939B1

KR101422939B1 - 역률 보상 회로 구동 장치

Info

Publication number: KR101422939B1
Application number: KR1020120140169A
Authority: KR
Inventors: 정인화; 허창재; 서범석; 임재현
Original assignee: 삼성전기주식회사
Priority date: 2012-12-05
Filing date: 2012-12-05
Publication date: 2014-07-23
Anticipated expiration: 2032-12-05
Also published as: CN103856037B; US9312749B2; KR20140072540A; US20140153307A1; CN103856037A

Abstract

본 발명은 역률 보상 회로 구동 장치에 관한 것으로, 소정의 위상차를 가지고 스위칭 동작하는 제1 메인 스위치 및 제2 메인 스위치를 구비하고, 상기 제1 메인 스위치 및 상기 제2 메인 스위치의 온 동작 전에 각각 존재하는 잉여 전원의 전달 경로를 형성하는 제1 보조 스위치 및 제2 보조 스위치를 구비한 역률 보상 회로를 구동하는 구동 장치에 있어서, 복수의 입력 신호를 획득하는 입력부, 상기 복수의 입력 신호에 근거하여 상기 제1 메인 스위치에 대한 제1 제어 신호, 상기 제2 메인 스위치에 대한 제2 제어 신호, 상기 제1 보조 스위치에 대한 제3 제어 신호 및 상기 제2 보조 스위치에 대한 제4 제어 신호를 출력하는 출력부를 포함할 수 있다.

Description

역률 보상 회로 구동 장치 {DERIVER DEVICE FOR POWER FACTOR CORRECTION CIRCUIT}

본 발명은 스위칭 손실을 저감할 수 있는 브릿지리스 방식의(Bridgeless) 역률 보상 회로를 구동할 수 있는 구동 장치에 관한 것이다.

최근 들어, 여러 국가의 각 정부는 에너지 효율 정책에 따라 에너지의 효율적인 사용을 권장하고 있다. 특히 이러한 에너지의 효율적인 사용은 전자 제품, 가전 제품에 널리 권장되고 있다.

이러한 권장에 따라 전자 제품, 가전 제품 등에 전원을 공급하는 전원 장치에 에너지의 효율적인 사용을 위한 개선 회로가 적용되고 있다.

이러한 개선 회로로는 역률 보상 회로를 예로 들 수 있는데, 역률 보상 회로는 입력된 전원을 스위칭하여 입력된 전원의 전류와 전압의 위상차(역률)를 조정하여 후단에 전달되는 전원이 효율적으로 전달되도록 하는 회로이다.

일반적으로 역률 보상 회로는 크게 수동형 방식과 능동형 방식으로 나눌 수 있다.

수동형 방식은 인덕터나 컨덴서를 가지고 역률을 보상하는 방법으로, 특히 단상에서는 역률 보상에 한계를 나타내는 것으로 알려져 있다.

능동형 방식은 부스트(boost) 방식의 토폴로지를 사용하여 인덕터와 스위칭 소자의 조합으로 스위칭해서 역률을 보상하는 방법이다. 상기 능동형 방식은 비교적 낮은 효율과 높은 내부 전류, 전압 리플, EMI 노이즈 문제 때문에 중대용량의 전원장치에는 적용되기 쉽지 않다.

특히, 능동형 방식의 역률 보상 회로는 입력된 전원을 스위칭하는 과정에서 스위칭 손실이 발생한다.

따라서 스위칭 효율을 개선한 역률 보상 회로가 도입될 필요가 있으며, 상기 역률 보상 회로를 구동하기 위한 구동 장치에 대한 필요성이 높아지고 있다.

하기 선행기술문헌에 기재된 특허문헌 1은, 펄스 폭 제어 회로에 관한 것으로, 전력 변환시의 스위칭 효율이 개선된 회로를 구동하기 위한 사항을 개시하고 있지 않다.

한국공개특허 제1999-0078273

본 명세서는 역률 보상을 위한 스위칭 전에 잉여 전원을 접지에 전달하여 역률 보상 스위칭시에 발생되는 스위칭 손실을 저감하는 역률 보상 회로를 구동하기 위한 구동 장치를 제공하고자 한다.

또, 본 명세서는 이엠아이(EMI) 노이즈 레벨을 저감하는 역률 보상 회로를 구동하기 위한 구동 장치를 제공하고자 한다.

본 발명의 일 양상에 따른 역률 보상 회로 구동 장치는, 소정의 위상차를 가지고 스위칭 동작하는 제1 메인 스위치 및 제2 메인 스위치를 구비하고, 상기 제1 메인 스위치 및 상기 제2 메인 스위치의 온 동작 전에 각각 존재하는 잉여 전원의 전달 경로를 형성하는 제1 보조 스위치 및 제2 보조 스위치를 구비한 역률 보상 회로를 구동하는 구동 장치에 있어서, 복수의 입력 신호를 획득하는 입력부, 상기 복수의 입력 신호에 근거하여 상기 제1 메인 스위치에 대한 제1 제어 신호, 상기 제2 메인 스위치에 대한 제2 제어 신호, 상기 제1 보조 스위치에 대한 제3 제어 신호 및 상기 제2 보조 스위치에 대한 제4 제어 신호를 출력하는 출력부를 포함할 수 있다.

상기 입력부는, 제1 입력 신호 및 제2 입력 신호를 획득할 수 있다.

상기 제1 입력 신호 및 상기 제2 입력 신호 중 하나는 펄스폭 변조(PWM, Pulse Width Modulation) 신호이고, 다른 하나는 하이(high) 신호일 수 있다.

상기 역률 보상 회로 구동 장치는, 상기 제1 입력 신호 및 상기 제2 입력 신호에 근거하여 제1 내부 신호인 펄스폭 변조 신호를 선택적으로 통과시키는 PWM 선택부를 더 포함할 수 있다.

상기 역률 보상 회로 구동 장치는, 상기 제1 내부 신호에 근거하여 상기 제1 내부 신호보다 위상 지연된 제2 내부 신호 및 상기 제1 내부 신호보다 위상이 지연되고 펄스폭이 감소된 제3 내부 신호를 출력하는 펄스 생성부를 더 포함할 수 있다.

상기 제2 내부 신호는 상기 제3 내부 신호보다 위상 지연? 수 있다.

상기 역률 보상 회로 구동 장치는, 상기 제1 입력 신호 및 상기 제2 입력 신호에 근거하여 입력 신호 정보를 포함하는 제4 내부 신호를 출력하는 확인부를 더 포함할 수 있다.

상기 확인부는, 상기 제1 입력 신호가 펄스폭 변조 신호인 경우, 하이(high) 신호를 출력하고, 상기 제2 입력 신호가 펄스폭 변조 신호인 경우, 로우(Low) 신호를 출력할 수 있다.

상기 역률 보상 회로 구동 장치는, 상기 제2 내부 신호 및 상기 제4 내부 신호에 근거하여 제1 제어 신호 및 제2 제어 신호를 출력하는 메인 신호 생성부를 더 포함할 수 있다.

상기 메인 신호 생성부는, 상기 제4 내부 신호가 하이(high) 신호인 경우, 상기 제2 내부 신호를 제1 제어 신호로 출력하고, 하이(high) 신호를 제2 제어 신호로 출력할 수 있다.

상기 메인 신호 생성부는, 상기 제4 내부 신호가 로우(low) 신호인 경우, 하이(high) 신호를 제1 제어 신호로 출력하고, 상기 제2 내부 신호를 제2 제어 신호로 출력할 수 있다.

상기 메인 신호 생성부는, 상기 제3 내부 신호 및 상기 제4 내부 신호에 근거하여 제3 제어 신호 및 제4 제어 신호를 출력하는 보조 신호 생성부를 더 포함할 수 있다.

상기 보조 신호 생성부는, 상기 제4 내부 신호가 하이(high) 신호인 경우, 제3 내부 신호를 제3 제어 신호로 출력하고, 로우(low) 신호를 제4 제어 신호로 출력할 수 있다.

상기 보조 신호 생성부는, 상기 제4 내부 신호가 로우(low) 신호인 경우, 로우(low) 신호를 제3 제어 신호로 출력하고, 제3 내부 신호를 제4 제어 신호로 출력할 수 있다.

본 발명의 다른 양상에 따른 역률 보상 회로 구동 장치는, 복수의 입력 신호 중 하나의 입력 신호를 선택하여 제1 내부 신호를 출력하는 PWM 선택부, 상기 PWM 선택부에서 출력된 제1 내부 신호에 근거하여 상기 제1 내부 신호보다 위상이 지연된 제2 내부 신호 및 상기 제1 내부 신호보다 위상이 지연되고 상기 제1 내부 신호보다 좁은 펄스폭을 갖는 제3 내부 신호를 출력하는 펄스 생성부, 복수의 입력 신호에 근거하여 입력 신호에 대한 정보를 포함하는 제4 내부 신호를 출력하는 확인부, 상기 제2 내부 신호 및 상기 제4 내부 신호에 근거하여 제1 메인 스위치에 대한 제1 제어 신호 및 제2 메인 스위치에 대한 제2 제어 신호를 출력하는 메인 신호 생성부, 상기 제3 내부 신호 및 상기 제4 내부 신호에 근거하여 제1 보조 스위치에 대한 제3 제어 신호 및 제2 보조 스위치에 대한 제4 제어 신호를 출력하는 보조 신호 생성부를 포함할 수 있다.

상기 복수의 입력 신호는, 제1 입력 신호 및 제2 입력 신호를 포함하며, 상기 제1 입력 신호 및 상기 제2 입력 신호 중 하나는 펄스폭 변조(PWM, Pulse Width Modulation) 신호이고, 다른 하나는 하이(High) 신호일 수 있다.

상기 제1 내부 신호는, 펄스폭 변조(PWM) 신호일 수 있다.

상기 제2 내부 신호는, 상기 제3 내부 신호보다 위상 지연될 수 있다.

상기 확인부는, 상기 제1 입력 신호가 펄스폭 변조(PWM) 신호인 경우, 하이(High) 신호를 출력하고, 상기 제2 입력 신호가 펄스폭 변조(PWM) 신호인 경우, 로우(Low) 신호를 출력할 수 있다.

본 명세서의 개시에 의해, 역률 보상을 위한 스위칭 전에 잉여 전원을 접지에 전달하여 역률 보상 스위칭시에 발생되는 스위칭 손실을 저감하는 역률 보상 회로를 구동하기 위한 구동 장치를 제공할 수 있다.

또, 본 명세서의 개시에 의해, 이엠아이(EMI) 노이즈 레벨을 저감하는 역률 보상 회로를 구동하기 위한 구동 장치를 제공할 수 있다.

도 1 및 도 2는 본 발명의 일 실시예에 의한 역률 보상 회로(100)를 나타낸 도면이다.
도 3은 본 발명의 다른 실시예에 의한 역률 보상 회로를 나타낸 도면이다.
도 4는 전원 입력부가 포지티브 하프 사이클 상태인 경우, 본 발명의 역률 보상 회로에 채용된 메인 스위치부와 보조 스위치부의 스위칭 제어 신호 그래프이다.
도 5는 도 4의 A 부분을 확대하여 도시한 그래프이다.
도 6은 전원 입력부가 네거티브 하프 사이클 상태인 경우, 본 발명의 역률 보상 회로에 채용된 메인 스위치부와 보조 스위치부의 스위칭 제어 신호 그래프이다.
도 7은 도 6의 B 부분을 확대하여 도시한 그래프이다.
도 8은 본 발명의 일 실시예에 의한 구동 장치를 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 의한 구동 장치의 블록도이다.
도 10은 PWM 선택부의 입출력 파형을 나타낸 도면이다.
도 11은 펄스 생성부의 입출력 파형을 나타낸 도면이다.
도 12, 13은 메인 신호 생성부, 보조 신호 생성부의 입출력 파형을 나타낸 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 그러나 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.

도 1 및 도 2는 본 발명의 일 실시예에 의한 역률 보상 회로(100)를 나타낸 도면이다.

도 1을 참조하면, 상기 역률 보상 회로(100)는 전원 입력부(180), 메인 스위치부(110), 보조 스위치부(120), 인덕터부(130), 보조 인덕터부(160), 다이오드부(140)를 포함할 수 있다. 여기서 상기 전원 입력부의 일단을 제1 입력 라인(185)이라고 정의하기로 하고, 상기 전원 입력부의 타단을 제2 입력 라인(186)이라고 정의하기로 한다. 또, 상기 역률 보상 회로(100)가 부하와 연결되는 일단을 제1 출력 라인(191)이라고 정의하기로 하고, 상기 역률 보상 회로(100)가 부하와 연결되는 타단을 제2 출력 라인(192)이라고 정의하기로 한다.

메인 스위치부(110)는 입력 전원의 역률을 개선하기 위하여 소정의 위상차를 가지고 스위칭 동작하는 제1 메인 스위치(S1), 제2 메인 스위치(S2)를 포함할 수 있다. 도 1에 도시되어 있는 바와 같이, 상기 제1 메인 스위치(S1)는 상기 제1 인덕터(L1) 및 상기 제1 다이오드(D1)의 연결단과 상기 제2 출력 라인(192) 사이에 배치될 수 있다. 또, 상기 제2 메인 스위치(S2)는 상기 제2 인덕터(L2) 및 상기 제2 다이오드(D2)의 연결단과 상기 제2 출력 라인(192) 사이에 배치될 수 있다.

한편, 상기 제1 메인 스위치(S1)와 상기 제2 메인 스위치(S2)는 서로 180˚의 위상차를 가지고 스위칭 동작할 수 있다.

이 때, 입력 전원은 상기 전원 입력부(180)로부터 인가된 전원일 수 있다. 또, 상기 전원 입력부(180)로부터 인가되는 전원은 교류이다.

또, 상기 메인 스위치부(110)는 제1 역전류 방지 다이오드(DI1), 제2 역전류 방지 다이오드(DI2)를 포함할 수 있다. 상기 제1 역전류 방지 다이오드(DI1)는 상기 제1 메인 스위치(S1)의 역전류를 방지할 수 있다. 상기 제2 역전류 방지 다이오드(DI2)는 상기 제2 메인 스위치(S2)의 역전류를 방지할 수 있다.

제1 역전류 방지 다이오드(DI1) 및 제2 역전류 방지 다이오드(DI2)는 제1 메인 스위치(S1) 및 제2 메인 스위치(S2)가 트랜지스터로 구성되는 경우에 바디에 형성되는 다이오드일 수 있으나 이에 한정되는 것은 아니고 별도로 부가된 다이오드일 수 있다.

상기 인덕터부(130)는 입력 전원이 인가되는 전원 입력부(180)와 메인 스위치부(110) 사이에 연결되어, 상기 메인 스위치부(110)의 스위칭에 따라 에너지를 축적 또는 방출할 수 있다. 구체적으로 인덕터부(130)는 제1 인덕터(L1), 제2 인덕터(L2)를 포함할 수 있다. 상기 제1 인덕터(L1)는 제1 입력 라인(185)과 제1 메인 스위치(S1) 사이에 연결될 수 있다. 또, 상기 제2 인덕터(L2)는 제2 입력 라인(186)과 제2 메인 스위치(S2) 사이에 연결될 수 있다.

상기 다이오드부(140)는 메인 스위치부(110)의 스위칭 동작에 따라 인덕터부(130)로부터 방출되는 전원의 전달 경로를 제공할 수 있다. 구체적으로 다이오드부(140)는 제1 다이오드(D1), 제2 다이오드(D2)를 포함할 수 있다. 상기 제1 다이오드(D1)는 상기 제1 인덕터(L1)와 상기 제1 출력 라인(191) 사이에 배치될 수 있다. 상기 제2 다이오드(D2)는 상기 제2 인덕터(L2)와 상기 제1 출력 라인(191) 사이에 배치될 수 있다.

상기 제1 다이오드(D1)는 제1 메인 스위치(S1)의 스위칭 동작에 따라 상기 제1 인덕터(L1)로부터 방출되는 전원의 전달 경로를 제공할 수 있다. 또, 상기 제2 다이오드(D2)는 제2 메인 스위치(S2)의 스위칭 동작에 따라 상기 제2 인덕터(L2)로부터 방출되는 전원의 전달 경로를 제공할 수 있다.

상기 제1 다이오드(D1), 상기 제2 다이오드(D2)는 제1 메인 스위치(S1), 제2 메인 스위치(S2)의 온/오프에 동기되어 정확한 도전 통로를 제공하여야 하므로, 특성이 좋은 다이오드인 것이 바람직하다. 예컨대, 상기 제1 다이오드(D1), 상기 제2 다이오드(D2)는 역 회복 특성(reverse recovery characteristic)이 좋은 패스트 리커버리 다이오드(FRD, Fast Recovery Diode)를 포함할 수 있다.

캐패시터(C)는 출력단에 병렬 연결되어 다이오드부(140)로부터 출력되는 전원을 안정화할 수 있다.

보조 스위치부(120)는 메인 스위치부(110)의 온 동작 전에 잉여 전원의 전달 경로를 형성할 수 있다.

상기 보조 스위치부(120)는 제1 보조 스위치(Sn1), 제2 보조 스위치(Sn2)를 포함할 수 있다. 상기 제1 보조 스위치(Sn1)는 상기 제1 메인 스위치(S1)와 병렬로 연결될 수 있다. 상기 제2 보조 스위치(Sn2)는 상기 제2 메인 스위치(S2)와 병렬로 연결될 수 있다.

상기 제1 보조 스위치(Sn1)는 상기 제1 메인 스위치(S1)의 온 동작 전에 존재하는 잉여 전원의 전달 경로를 형성할 수 있다. 또, 상기 제2 보조 스위치(Sn2)는 상기 제2 메인 스위치(S2)의 온 동작 전에 존재하는 잉여 전원의 전달 경로를 형성할 수 있다.

상기 보조 인덕터부(160)는 보조 스위치부(120)의 스위칭 동작시 보조 스위치부(120)에 흐르는 전류량을 조절할 수 있다.

상기 보조 인덕터부(160)는 제1 보조 인덕터(Ls1), 제2 보조 인덕터(Ls2)를 포함할 수 있다. 상기 제1 보조 인덕터(Ls1)는 상기 제1 메인 스위치(S1)와 병렬로 연결될 수 있다. 또, 상기 제1 보조 인덕터(Ls1)는 상기 제1 보조 스위치(Sn1)와 직렬로 연결될 수 있다. 즉, 상기 제1 보조 인덕터(Ls1)는 상기 제1 메인 스위치(S1)와 상기 제1 인덕터(L1)의 연결단과 상기 제1 보조 스위치(Sn1) 사이에 배치될 수 있다. 또, 상기 제2 보조 인덕터(Ls2)는 상기 제2 메인 스위치(S2)와 병렬로 연결될 수 있다. 상기 제2 보조 인덕터(Ls2)는 상기 제2 보조 스위치(Sn2)와 직렬로 연결될 수 있다. 즉, 상기 제2 보조 인덕터(Ls2)는 상기 제2 메인 스위치(S2)와 상기 제2 인덕터(L2)의 연결단과 상기 제2 보조 스위치(Sn2) 사이에 배치될 수 있다.

제어부(150)는 제1 메인 스위치(S1), 제2 메인 스위치(S2), 제1 보조 스위치(Sn1) 및 제2 보조 스위치(Sn2)의 스위칭 동작을 제어하는 스위칭 제어 신호(G1, G2, Gn1, Gn2)를 제공할 수 있다.

한편, 상기 제어부(150)는 별도의 집적 회로(Integrated Circuit, IC)로 구현될 수 있다.

상기 제어부(150)는 제1 입력 신호(IN1), 제2 입력 신호(IN2)에 근거하여 스위칭 제어 신호(G1, G2, Gn1, Gn2)를 출력할 수 있다. 상기 제어부(150)가 상기 스위칭 제어 신호를 획득하는 구체적인 방법에 대해서는 후술하기로 한다.

본 발명의 제1 메인 스위치(S1), 제2 메인 스위치(S2), 제1 보조 스위치(Sn1) 및 제2 보조 스위치(Sn2)는 IGBT(Insulated gate bipolar transistor), MOS-FET(metal oxide semiconductor field-effect transistor) 및 BJT(bipolar junction transistor) 중 하나로 구성될 수 있다. 도 2를 참조하면 BJT로 구성된 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.

본 발명의 역률 보상 회로(100)의 메인 스위치부는 스위칭 동작하여 입력 전원의 전압과 전류간의 위상차를 조정함으로써 역률을 개선하는데, 이 때 보조 스위치부(120)는 메인 스위치부(110)의 스위칭 동작시에 남은 잉여 전원의 전달 경로를 형성할 수 있다.

우선, 보조 스위치부(Sn1, Sn2)의 동작을 제외한 브릿지리스 방식의(Bridgeless) 역률 보상 회로의 동작을 살펴보기로 한다. 상기 보조 스위치부(Sn1, Sn2)의 동작에 대해서는 도 4 내지 도 7를 통하여 구체적으로 살펴보기로 한다.

상기 전원 입력부(180)는 포티지브 하프 사이클(181, positive half cycle)과 네거티브 하프 사이클(182, negative half cycle) 상태가 반복적으로 이루어져서 교류 전원을 발생시킨다. 포지티브 하프 사이클(181)이 유지되는 동안, 전류는 제1 인덕터(L1)를 통해 흐른다. 이 때, 제1 메인 스위치(S1)가 턴 온 되면, 상기 전류는 제1 메인 스위치(S1), 제2 메인 스위치(S2), 제2 인덕터(L2)를 통해 전원 입력부(180)로 돌아올 수 있다. 이 과정에서 제1 인덕터(L1)는 에너지가 증가하는 충전 상태를 유지할 수 있다. 반면에 제1 메인 스위치(S1)가 턴 오프 되면, 상기 제1 인덕터(L1)는 에너지가 감소되는 방전 상태가 되고, 전류는 제1 다이오드(D1)를 통해 부하로 흐를 수 있다. 이와 같이 전원 입력부(180)가 포지티브 하프 사이클(181)인 동안에는 제1 스위치(S1)에 의해서만 전도 손실이 발생되며, 제2 스위치(S2)에 의해서는 전도 손실이 발생되지 않는다.

다음으로, 네거티브 하프 사이클(182)이 유지되는 동안, 전류는 제2 인덕터(L2)를 통해 흐른다. 이 때, 제2 메인 스위치(S2)가 턴 온 되면, 상기 전류는 제2 메인 스위치(S2), 제1 메인 스위치(S1), 제1 인덕터(L1)를 통해 전원 입력부(180)로 돌아올 수 있다. 이 과정에서 제2 인덕터(L2)는 에너지가 증가하는 충전 상태를 유지할 수 있다. 반면에 제2 메인 스위치(S2)가 턴 오프 되면, 상기 제2 인덕터(L2)는 에너지가 감소되는 방전 상태가 되고, 전류는 제2 다이오드(D2)를 통해 부하로 흐를 수 있다. 이와 같이 전원 입력부(180)가 네거티브 하프 사이클(182)인 동안에는 제2 스위치(S2)에 의해서만 전도 손실이 발생되며, 제1 스위치(S1)에 의해서는 전도 손실이 발생되지 않는다.

도 3은 본 발명의 다른 실시예에 의한 역률 보상 회로를 나타낸 도면이다.

도 3을 참조하면, 상기 역률 보상 회로(100)는 출력 전류 검출을 위한 저항기(R)를 더 포함할 수 있다. 구체적으로, 상기 저항기(R)의 일단은 제1 역전류 방지 다이오드(DI1) 및 제2 역전류 방지 다이오드(DI2)의 애노드에 연결될 수 있다. 또, 상기 저항기(R)의 타단은 제2 출력 라인(192)에 연결될 수 있다.

상기 저항기(R)이외의 구성은 도 1, 2에 도시된 구성과 동일하므로, 그에 대한 구제적인 설명은 생략하기로 한다.

도 4는 전원 입력부가 포지티브 하프 사이클 상태인 경우, 본 발명의 역률 보상 회로(100)에 채용된 메인 스위치부(110)와 보조 스위치부(120)의 스위칭 제어 신호 그래프이며, 도 5는 도 4의 A 부분을 확대하여 도시한 그래프이다.

도 1, 도 4, 도 5를 참조하면, 상기 전원 입력부(180)가 포지티브 하프 사이클 상태(181)인 경우, 상기 제어부(150)는 상기 제2 메인 스위치(S2)에 하이(High) 신호(G2)를 인가할 수 있다. 또, 상기 제어부(150)는 상기 제2 보조 스위치(Sn2)에 로우(LOW)신호(Gn2)를 인가할 수 있다.

즉, 본 발명의 일 실시예에 의하면, 상기 전원 입력부(180)가 포지티브 하프 사이클 상태(181)인 경우, 상기 제2 메인 스위치(S2)는 온 상태이고, 상기 제2 보조 스위치(Sn2)는 오프 상태일 수 있다.

또, 도 1, 도 4, 도 5를 참조하면 본 발명의 역률 보상 회로(100)의 보조 스위치부(120)는 메인 스위치부(110)의 온 동작 전에 잉여 전원의 전달 경로를 형성할 수 있다. 즉, 다시 말하면, 메인 스위치부(110)의 영전압 스위칭 조건을 제공함으로써 스위칭 손실을 제거할 수 있다.

구체적으로, 잉여 전원의 전달 경로 형성을 위하여, 제어부(150)는 제1 스위치(S1)의 온 동작 전에 제1 보조 스위치(Sn1)를 온 동작시키는 스위칭 제어신호(G1, Gn1)를 전달할 수 있다. 스위칭 제어신호가 하이 신호 일 때 각 스위치(S1, Sn1)는 온 동작하고, 스위칭 제어신호가 로우 신호 일 때, 각 스위치(S1, Sn1)는 오프 동작할 수 있다.

구체적으로 설명하면, 제1 보조 스위치(Sn1)는 제1 메인 스위치(S1)의 온 동작 전에 존재하는 잉여 전원의 전달 경로를 형성할 수 있다.

이를 위하여, 도 4 및 도 5에 도시되어 있듯이, 제1 보조 스위치(Sn1)는 제1 메인 스위치(S1)가 온 동작하기 전에 온 동작하고, 제1 메인 스위치(S1)가 오프 동작하기 전에 오프 동작할 수 있다. 이를 제1 스위칭 동작이라 지칭할 수 있다.

한편, 제1 보조 스위치(Sn1)가 제1 메인 스위치(S1)의 잉여 전원의 전달 경로를 형성하여 제1 메인 스위치(S1)의 스위칭 손실을 저감할 수 있으나, 제1 보조 스위치(Sn1)의 스위칭 손실이 발생할 수 있다.

다시 말하면, 제1 보조 스위치(Sn1)의 오프 동작시점에 과도 전원에 따른 피크성 전압이 제1 보조 스위치(Sn1)의 양단에 발생하여 스위칭 손실이 발생할 수 있다.

이러한 문제점을 해결하기 위하여, 도 1을 참조하면, 역률 보상 장치의 제1 보조 스위치(Sn1)의 스위칭 동작시 제1 보조 스위치(Sn1)에 흐르는 전류량을 조절하는 제1 보조 인덕터(Ls1)를 더 포함할 수 있다.

한편, 도 5를 참조하면, 상기 제1 보조 스위치(Sn1)에 대한 제어 신호(Gn1)의 폭은 적절하게 조절될 수 있다.

예컨대, 상기 제어 신호(Gn1)의 펄스폭(T1)은 상기 제1 메인 스위치(S1)의 영전압 스위칭 조건을 발생시킬 수 있어야 한다.

또, 상기 제1 다이오드(D1)를 통해 흐르는 전류가 커지는 경우, 제1 보조 스위치(Sn1)의 턴-오프(Turn-Off)시 발생하는 스파이크 전압을 감소시키기 위하여 상기 제어 신호(Gn1)의 펄스폭(T1)은 넓어지는 것이 바람직하다. 왜냐하면, 상기 제어 신호(Gn1)의 펄스폭(T1)이 넓어지는 경우, 상기 제1 보조 스위치(Sn1)의 턴-오프(Turn-Off) 시점에 흐르는 전류를 감소시킬 수 있기 때문이다.

또, 상기 제1 보조 인덕터(Ls1)의 인덕턴스가 증가하는 경우, 상기 제1 다이오드(D1)의 역회복 전류가 감소하므로, 보다 빠른 시간 내에 제1 메인 스위치(S1)의 영전압 스위칭이 이루어지도록 상기 제어 신호(Gn1)의 펄스폭(T1)은 감소하는 것이 바람직하다.

또, 상기 제어 신호(G1, Gn1)의 스위칭 주파수가 커지는 경우, 제어 신호의 왜곡을 방지하고 제1 보조 스위치(Sn1)의 턴-온(Turn-On) 시간 동안에 발생하는 상기 제1 보조 스위치(Sn1)의 도통 손실을 감소시키기 위하여, 상기 제어 신호(Gn1)의 펄스폭(T1)은 감소하는 것이 바람직하다.

이와 같이 본 발명의 일 실시예에 의하면, 상기 제1 메인 스위치(S1)가 영전압 스위칭 조건에서 동작하므로, 제1 메인 스위치(S1)의 스위칭 손실이 저감될 수 있다. 또, 이를 통하여 역률 보상 장치의 효율이 크게 향상될 수 있다.

도 6은 전원 입력부가 네거티브 하프 사이클 상태인 경우, 본 발명의 역률 보상 회로(100)에 채용된 메인 스위치부(110)와 보조 스위치부(120)의 스위칭 제어 신호 그래프이며, 도 7은 도 6의 B 부분을 확대하여 도시한 그래프이다.

도 1, 도 6, 도 7을 참조하면, 상기 전원 입력부(180)가 네거티브 하프 사이클 상태(182)인 경우, 상기 제어부(150)는 상기 제1 메인 스위치(S1)에 하이(High) 신호(G1)를 인가할 수 있다. 또, 상기 제어부(150)는 상기 제1 보조 스위치(Sn1)에 로우(LOW)신호(Gn1)를 인가할 수 있다.

즉, 본 발명의 일 실시예에 의하면, 상기 전원 입력부(180)가 네거티브 하프 사이클 상태(182)에서, 상기 제1 메인 스위치(S1)는 온 상태이고, 상기 제1 보조 스위치(Sn1)는 오프 상태일 수 있다.

또, 도 1, 도 6, 도 7을 참조하면 본 발명의 역률 보상 회로(100)의 보조 스위치부(120)는 메인 스위치부(110)의 온 동작 전에 잉여 전원의 전달 경로를 형성할 수 있다. 즉, 다시 말하면, 메인 스위치부(110)의 영전압 스위칭 조건을 제공함으로써 스위칭 손실을 제거할 수 있다.

구체적으로, 잉여 전원의 전달 경로 형성을 위하여, 제어부(150)는 제2 스위치(S2)의 온 동작 전에 제2 보조 스위치(Sn2)를 온 동작시키는 스위칭 제어신호(G2, Gn2)를 전달할 수 있다. 스위칭 제어신호가 하이 신호 일 때 각 스위치(S2, Sn2)는 온 동작하고, 스위칭 제어신호가 로우 신호 일 때, 각 스위치(S2, Sn2)는 오프 동작할 수 있다.

구체적으로 설명하면, 제2 보조 스위치(Sn2)는 제2 메인 스위치(S2)의 온 동작 전에 존재하는 잉여 전원의 전달 경로를 형성할 수 있다.

이를 위하여, 도 6 및 도 7에 도시되어 있듯이, 제2 보조 스위치(Sn2)는 제2 메인 스위치(S2)가 온 동작하기 전에 온 동작하고, 제2 메인 스위치(S2)가 오프 동작하기 전에 오프 동작할 수 있다. 이를 제2 스위칭 동작이라 지칭할 수 있다.

한편, 제2 보조 스위치(Sn2)가 제2 메인 스위치(S2)의 잉여 전원의 전달 경로를 형성하여 제2 메인 스위치(S2)의 스위칭 손실을 저감할 수 있으나, 제2 보조 스위치(Sn2)의 스위칭 손실이 발생할 수 있다.

다시 말하면, 제2 보조 스위치(Sn2)의 오프 동작시점에 과도 전원에 따른 피크성 전압이 제2 보조 스위치(Sn2)의 양단에 발생하여 스위칭 손실이 발생할 수 있다.

이러한 문제점을 해결하기 위하여, 도 1을 참조하면, 역률 보상 장치의 제2 보조 스위치(Sn2)의 스위칭 동작시 제2 보조 스위치(Sn2)에 흐르는 전류량을 조절하는 제2 보조 인덕터(Ls2)를 더 포함할 수 있다.

한편, 도 7을 참조하면, 상기 제2 보조 스위치(Sn2)에 대한 제어 신호(Gn2)의 폭은 적절하게 조절될 수 있다.

예컨대, 상기 제어 신호(Gn2)의 펄스폭(T2)은 상기 제2 메인 스위치(S2)의 영전압 스위칭 조건을 발생시킬 수 있어야 한다.

또, 상기 제2 다이오드(D2)를 통해 흐르는 전류가 커지는 경우, 제2 보조 스위치(Sn2)의 턴-오프(Turn-Off)시 발생하는 스파이크 전압을 감소시키기 위하여 상기 제어 신호(Gn2)의 펄스폭(T2)은 넓어지는 것이 바람직하다. 왜냐하면, 상기 제어 신호(Gn2)의 펄스폭(T2)이 넓어지는 경우, 상기 제2 보조 스위치(Sn2)의 턴-오프(Turn-Off) 시점에 흐르는 전류를 감소시킬 수 있기 때문이다.

또, 상기 제2 보조 인덕터(Ls2)의 인덕턴스가 증가하는 경우, 상기 제2 다이오드(D2)의 역회복 전류가 감소하므로, 보다 빠른 시간 내에 제2 메인 스위치(S2)의 영전압 스위칭이 이루어지도록 상기 제어 신호(Gn2)의 펄스폭(T2)은 감소하는 것이 바람직하다.

또, 상기 제어 신호(G2, Gn2)의 스위칭 주파수가 커지는 경우, 제어 신호의 왜곡을 방지하고 제2 보조 스위치(Sn2)의 턴-온(Turn-On) 시간 동안에 발생하는 상기 제2 보조 스위치(Sn2)의 도통 손실을 감소시키기 위하여, 상기 제어 신호(Gn2)의 펄스폭(T2)은 감소하는 것이 바람직하다.

이와 같이 본 발명의 일 실시예에 의하면, 상기 제2 메인 스위치(S2)가 영전압 스위칭 조건에서 동작하므로, 제2 메인 스위치(S2)의 스위칭 손실이 저감될 수 있다. 또, 이를 통하여 역률 보상 장치의 효율이 크게 향상될 수 있다.

도 8은 본 발명의 일 실시예에 의한 구동 장치를 나타낸 도면이다.

앞에서 설명한 바와 같이, 상기 제어부(150)는 제1 메인 스위치(S1), 제2 메인 스위치(S2), 제1 보조 스위치(Sn1) 및 제2 보조 스위치(Sn2)의 스위칭 동작을 제어하는 스위칭 제어 신호(G1, G2, Gn1, Gn2)를 제공할 수 있다.

상기 제어부(150)는 별도의 집적 회로(Integrated Circuit, IC)로 구현될 수 있다. 또, 상기 제어부(150)는 별도의 구동 장치로 구현될 수 있다.

여기서는, 설명의 편의를 위하여, 상기 제1 메인 스위치(S1)를 구동하는 스위칭 제어 신호를 제1 제어 신호(G1)라고 정의하기로 한다. 또, 상기 제2 메인 스위치(S2)를 구동하는 스위칭 제어 신호를 제2 제어 신호(G2)라고 정의하기로 한다. 또, 상기 제1 보조 스위치(Sn1)를 구동하는 스위칭 제어 신호를 제3 제어 신호(Gn1)라고 정의하기로 한다. 또, 상기 제2 보조 스위치(Sn2)를 구동하는 스위칭 제어 신호를 제4 제어 신호(Gn2)라고 정의하기로 한다.

도 8을 참조하면, 상기 구동 장치(200)는 IC로 구현될 수 있다.

또, 상기 구동 장치(200)는 제1 입력 신호를 획득하는 제1 입력부(IN1), 제2 입력 신호(IN2)를 획득하는 제2 입력부를 포함할 수 있다. 또, 상기 구동 장치는(200)는 제1 제어 신호를 출력하는 제1 출력부(OUT_G1), 제2 제어 신호를 출력하는 제2 출력부(OUT_G2), 제3 제어 신호를 출력하는 제3 출력부(OUT_Gn1), 제4 제어 신호를 출력하는 제4 출력부(OUT_Gn2)를 포함할 수 있다. 또, 상기 구동 장치(200)는 전원을 입력받기 위한 단자(Vcc)와 접지에 연결되기 위한 단자(COM)를 포함할 수 있다.

도 9는 본 발명의 일 실시예에 의한 구동 장치의 블록도이다.

도 9를 참조하면, 상기 구동 장치(200)는 입력부(210), PWM 선택부(220), 펄스 생성부(230), 확인부(240), 메인 신호 생성부(250), 보조 신호 생성부(260), 출력부(270)를 포함할 수 있다.

상기 입력부(210)는 복수의 입력 신호를 획득할 수 있다. 상기 입력부(210)는 제1 입력부, 제2 입력부를 포함할 수 있다. 상기 제1 입력부는 제1 입력 신호(IN1)를 획득할 수 있다. 상기 제2 입력부는 제2 입력 신호(IN2)를 획득할 수 있다.

여기서, 상기 제1 입력 신호(IN1) 및 상기 제2 입력 신호 중 하나는 펄스폭 변조(PWM, Pulse Width Modulation) 신호이고, 다른 하나는 하이(high) 신호일 수 있다.

여기서, 하이(high) 신호는 해당 스위칭 소자를 온 시킬 수 있다. 또, 로우(low) 신호는 해당 스위칭 소자를 오프 시킬 수 있다.

상기 PWM 선택부(220)는 상기 제1 입력 신호(IN1) 및 상기 제2 입력 신호(IN2)에 근거하여 제1 내부 신호(a1)를 출력할 수 있다. 예컨대, 상기 PWM 선택부(220)는 상기 제1 입력 신호(IN1) 및 상기 제2 입력 신호(IN2) 중 펄스폭 변조 신호를 선택적으로 통과시킬 수 있다. 따라서 상기 제1 내부 신호(a1)는 펄스폭 변조 신호일 수 있다.

도 10은 PWM 선택부의 입출력 파형을 나타낸 도면이다.

도 10(a)를 참조하면, 제1 입력 신호(IN1)는 펄스폭 변조 신호일 수 있고, 제2 입력 신호(IN2)는 하이(high) 신호일 수 있다. 이 때, 상기 PWM 선택부(220)는 상기 제1 입력 신호(IN1), 상기 제2 입력 신호(IN2)를 수신하고, 제1 내부 신호(a1)를 출력할 수 있다. 이 때, 상기 제1 내부 신호(a1)는 상기 제1 입력 신호(IN1)와 동일한 신호일 수 있다.

도 10(b)를 참조하면, 제1 입력 신호(IN1)는 하이(high) 신호일 수 있고, 제2 입력 신호(IN2)는 펄스폭 변조 신호일 수 있다. 이 때, 상기 PWM 선택부(220)는 상기 제1 입력 신호(IN1), 상기 제2 입력 신호(IN2)를 수신하고, 제1 내부 신호(a1)를 출력할 수 있다. 이 때, 상기 제1 내부 신호(a1)는 상기 제2 입력 신호(IN2)와 동일한 신호일 수 있다.

상기 펄스 생성부(230)는 상기 제1 내부 신호(a1)에 근거하여 상기 제1 내부 신호(a1)보다 위상이 지연된 제2 내부 신호(a2)를 출력할 수 있다. 또, 상기 펄스 생성부(230)는 상기 제1 내부 신호(a1)에 근거하여 상기 제1 내부 신호(a1)보다 위상이 지연되고 펄스폭이 감소된 제3 내부 신호를 출력할 수 있다. 이 때, 상기 제2 내부 신호(a2)는 상기 제3 내부 신호(a3)보다 더 위상 지연될 수 있다.

도 11은 펄스 생성부의 입출력 파형을 나타낸 도면이다.

도 11을 참조하면, 상기 펄스 생성부(230)는 소정의 펄스폭(Tw)을 가진 제1 내부 신호(a1)를 획득할 수 있다.

상기 펄스 생성부(230)는 상기 제1 내부 신호(a1)에서 소정 위상이 지연된 제2 내부 신호(a2)를 출력할 수 있다. 여기서 상기 제2 내부 신호(a2)의 위상 지연 폭을 T1이라고 정의하기로 한다.

또, 상기 펄스 생성부(230)는 상기 제1 내부 신호(a1)에서 소정 위상이 지연되고, 펄스폭이 감소된 제3 내부 신호(a3)를 출력할 수 있다. 여기서 상기 제3 내부 신호(a3)의 위상 지연 폭을 T2라고 정의하기로 한다. 또, 상기 제3 내부 신호(a3)의 펄스폭을 T3라고 정의하기로 한다.

이 때, 상기 제2 내부 신호(a2)의 위상 지연 폭(T1)은 상기 제3 내부 신호(a3)의 위상 지연 폭(T2)보다 클 수 있다. 또, 상기 제3 내부 신호(a3)의 펄스폭(T3)은 상기 제1 내부 신호(a1)의 펄스폭(Tw)보다 좁다.

상기 확인부(240)는 상기 제1 입력 신호 및 상기 제2 입력 신호에 근거하여 입력 신호 정보를 포함하는 제4 내부 신호(a4)를 출력할 수 있다.

상기 입력 신호 정보는 제1 입력 신호 및 제2 입력 신호 중 어느 입력 신호가 펄스폭 변조 신호인지 여부를 나타낼 수 있다. 예컨대, 상기 제1 입력 신호가 펄스폭 변조 신호인 겨우, 상기 확인부(240)는 하이(high) 신호를 출력할 수 있다. 또, 상기 제2 입력 신호가 펄스폭 변조 신호인 경우, 상기 확인부(240)는 로우(low) 신호를 출력할 수 있다.

도 12, 13은 메인 신호 생성부, 보조 신호 생성부의 입출력 파형을 나타낸 도면이다.

본 발명의 일 실시예에 의하면, 상기 메인 신호 생성부(250)는 상기 제2 내부 신호(a2) 및 상기 제4 내부 신호(a4)에 근거하여 제1 제어 신호(G1) 및 제2 제어 신호(G2)를 출력할 수 있다.

도 12를 참조하면, 상기 메인 신호 생성부(250)는 상기 제4 내부 신호(a4)가 하이(high) 신호인 경우, 상기 제2 내부 신호(a2)를 제1 제어 신호(G1)로 출력하고, 하이(high) 신호를 제2 제어 신호(G2)로 출력할 수 있다.

도 13을 참조하면, 상기 메인 신호 생성부(250)는 상기 제4 내부 신호(a4)가 로우(low) 신호인 경우, 하이(high) 신호를 제1 제어 신호(G1)로 출력하고, 상기 제2 내부 신호(a2)를 제2 제어 신호(G2)로 출력할 수 있다.

본 발명의 일 실시예에 의하면, 상기 보조 신호 생성부(260)는 상기 제3 내부 신호(a3) 및 상기 제4 내부 신호(a4)에 근거하여 제3 제어 신호(Gn1) 및 제4 제어 신호(Gn2)를 출력할 수 있다.

도 12를 참조하면, 상기 메인 신호 생성부(250)는 상기 제4 내부 신호가 하이(high) 신호인 경우, 상기 제3 내부 신호(a3)를 제3 제어 신호(Gn1)로 출력하고, 로우(low) 신호를 제4 제어 신호(Gn2)로 출력할 수 있다.

도 13을 참조하면, 상기 보조 신호 생성부(260)는 상기 제4 내부 신호가 로우(low) 신호인 경우, 로우(low) 신호를 제3 제어 신호로 출력하고, 제3 내부 신호(a3)를 제4 제어 신호(Gn2)로 출력할 수 있다.

도 12의 제1 제어 신호(G1), 제2 제어 신호(G2), 제3 제어 신호(Gn1), 제4 제어 신호(Gn2)는 도 4에 도시된 제어 신호와 동일하다.

즉, 이와 같은 방법에 의하여, 상기 구동 장치(200)는 전원 입력부의 포지티브 하프 사이클 상태에서 적용되는 스위칭 제어 신호를 출력할 수 있다.

또, 도 13의 제1 제어 신호(G1), 제2 제어 신호(G2), 제3 제어 신호(Gn1), 제4 제어 신호(Gn2)는 도 6에 도시된 제어 신호와 동일하다.

즉, 이와 같은 방법에 의하여, 상기 구동 장치(200)는 전원 입력부의 네거티브 하프 사이클 상태에서 적용되는 스위칭 제어 신호를 출력할 수 있다.

한편, 상기 출력부(270)는 제1 제어 신호(G1), 제2 제어 신호(G2), 제3 제어 신호(Gn1), 제4 제어 신호(Gn2)를 출력할 수 있다.

상기 출력부(270)는 제1 출력기(271), 제2 출력기(273), 제3 출력기(272), 제4 출력기(274)를 포함할 수 있다.

상기 제1 출력기(271)는 상기 제1 제어 신호(G1)를 제1 출력부(OUT_G1)로 전달할 수 있다. 상기 제3 출력기(272)는 상기 제3 제어 신호(Gn1)를 제3 출력부(OUT_Gn1)로 전달할 수 있다. 상기 제2 출력기(273)는 상기 제2 제어 신호(G2)를 제2 출력부(OUT_G2)로 전달할 수 있다. 상기 제4 출력기(274)는 상기 제4 제어 신호(Gn2)를 제4 출력부(OUT_Gn2)로 전달할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 후술하는 특허청구범위에 의해 한정되며, 본 발명의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그 구성을 다양하게 변경 및 개조할 수 있다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 쉽게 알 수 있다.

100 : 역률 보상 회로 110 : 메인 스위치부
120 : 보조 스위치부 130 : 인덕터부
140 : 다이오드부 150 : 제어부
160 : 보조 인덕터부 180 : 전원 입력부
200 : 구동 장치 210 : 입력부
220 : PWM 선택부 230 : 펄스 생성부
240 : 확인부 250 : 메인 신호 생성부
260 : 보조 신호 생성부 270 : 출력부

Claims

제1 입력 라인 및 제2 입력 라인에 각각 연결되는 제1 인덕터 및 제2 인덕터를 포함하는 인덕터부, 상기 제1 인덕터와 제1 출력 라인 사이에 배치되는 제1 다이오드 및 상기 제2 인덕터와 상기 제1 출력 라인 사이에 배치되는 제2 다이오드를 포함하는 다이오드부, 상기 제1 인덕터 및 상기 제1 다이오드의 접속 노드와 제2 출력 라인 사이에 배치되는 제1 메인 스위치 및 상기 제2 인덕터 및 상기 제2 다이오드의 접속 노드와 상기 제2 출력 라인에 배치되는 제2 메인 스위치를 포함하는 메인 스위치부, 및 상기 제1 메인 스위치 및 상기 제2 메인 스위치와 각각 병렬로 배치되는 제1 보조 스위치 및 제2 보조 스위치를 포함하는 보조 스위치부를 구비한 역률 보상 회로를 구동하는 구동 장치에 있어서,
복수의 입력 신호를 획득하는 입력부; 및
상기 복수의 입력 신호에 근거하여 상기 제1 메인 스위치에 대한 제1 제어 신호, 상기 제2 메인 스위치에 대한 제2 제어 신호, 상기 제1 보조 스위치에 대한 제3 제어 신호 및 상기 제2 보조 스위치에 대한 제4 제어 신호를 출력하는 출력부를 포함하는 역률 보상 회로 구동 장치.
제1 항에 있어서, 상기 입력부는,
제1 입력 신호 및 제2 입력 신호를 획득하는 역률 보상 회로 구동 장치.
제2 항에 있어서,
상기 제1 입력 신호 및 상기 제2 입력 신호 중 하나는 펄스폭 변조(PWM, Pulse Width Modulation) 신호이고, 다른 하나는 하이(high) 신호인 역률 보상 회로 구동 장치.
제3 항에 있어서,
상기 제1 입력 신호 및 상기 제2 입력 신호에 근거하여 제1 내부 신호인 펄스폭 변조 신호를 선택적으로 통과시키는 PWM 선택부를 더 포함하는 역률 보상 회로 구동 장치.
제4 항에 있어서,
상기 제1 내부 신호에 근거하여 상기 제1 내부 신호보다 위상 지연된 제2 내부 신호 및 상기 제1 내부 신호보다 위상이 지연되고 펄스폭이 감소된 제3 내부 신호를 출력하는 펄스 생성부를 더 포함하는 역률 보상 회로 구동 장치.
제5 항에 있어서,
상기 제2 내부 신호는 상기 제3 내부 신호보다 위상 지연된 역률 보상 회로 구동 장치.
제5 항에 있어서,
상기 제1 입력 신호 및 상기 제2 입력 신호에 근거하여 입력 신호 정보를 포함하는 제4 내부 신호를 출력하는 확인부를 더 포함하는 역률 보상 회로 구동 장치.
제7 항에 있어서, 상기 확인부는,
상기 제1 입력 신호가 펄스폭 변조 신호인 경우, 하이(high) 신호를 출력하고,
상기 제2 입력 신호가 펄스폭 변조 신호인 경우, 로우(Low) 신호를 출력하는 역률 보상 회로 구동 장치.
제7 항에 있어서,
상기 제2 내부 신호 및 상기 제4 내부 신호에 근거하여 제1 제어 신호 및 제2 제어 신호를 출력하는 메인 신호 생성부를 더 포함하는 역률 보상 회로 구동 장치.
제9 항에 있어서, 상기 메인 신호 생성부는,
상기 제4 내부 신호가 하이(high) 신호인 경우, 상기 제2 내부 신호를 제1 제어 신호로 출력하고, 하이(high) 신호를 제2 제어 신호로 출력하는 역률 보상 회로 구동 장치.
제9 항에 있어서, 상기 메인 신호 생성부는,
상기 제4 내부 신호가 로우(low) 신호인 경우, 하이(high) 신호를 제1 제어 신호로 출력하고, 상기 제2 내부 신호를 제2 제어 신호로 출력하는 역률 보상 회로 구동 장치.
제9 항에 있어서,
상기 제3 내부 신호 및 상기 제4 내부 신호에 근거하여 제3 제어 신호 및 제4 제어 신호를 출력하는 보조 신호 생성부를 더 포함하는 역률 보상 회로 구동 장치.
제12 항에 있어서, 상기 보조 신호 생성부는,
상기 제4 내부 신호가 하이(high) 신호인 경우, 제3 내부 신호를 제3 제어 신호로 출력하고, 로우(low) 신호를 제4 제어 신호로 출력하는 역률 보상 회로 구동 장치.
제12 항에 있어서, 상기 보조 신호 생성부는,
상기 제4 내부 신호가 로우(low) 신호인 경우, 로우(low) 신호를 제3 제어 신호로 출력하고, 제3 내부 신호를 제4 제어 신호로 출력하는 역률 보상 회로 구동 장치.
복수의 입력 신호 중 하나의 입력 신호를 선택하여 제1 내부 신호를 출력하는 PWM 선택부;
상기 PWM 선택부에서 출력된 제1 내부 신호에 근거하여 상기 제1 내부 신호보다 위상이 지연된 제2 내부 신호 및 상기 제1 내부 신호보다 위상이 지연되고 상기 제1 내부 신호보다 좁은 펄스폭을 갖는 제3 내부 신호를 출력하는 펄스 생성부;
복수의 입력 신호에 근거하여 입력 신호에 대한 정보를 포함하는 제4 내부 신호를 출력하는 확인부;
상기 제2 내부 신호 및 상기 제4 내부 신호에 근거하여 제1 메인 스위치에 대한 제1 제어 신호 및 제2 메인 스위치에 대한 제2 제어 신호를 출력하는 메인 신호 생성부; 및
상기 제3 내부 신호 및 상기 제4 내부 신호에 근거하여 제1 보조 스위치에 대한 제3 제어 신호 및 제2 보조 스위치에 대한 제4 제어 신호를 출력하는 보조 신호 생성부;를 포함하는 역률 보상 회로 구동 장치.
제15 항에 있어서, 상기 복수의 입력 신호는,
제1 입력 신호 및 제2 입력 신호를 포함하며,
상기 제1 입력 신호 및 상기 제2 입력 신호 중 하나는 펄스폭 변조(PWM, Pulse Width Modulation) 신호이고, 다른 하나는 하이(High) 신호인 역률 보상 회로 구동 장치.
제15 항에 있어서, 상기 제1 내부 신호는,
펄스폭 변조(PWM) 신호인 역률 보상 회로 구동 장치.
제15 항에 있어서, 상기 제2 내부 신호는,
상기 제3 내부 신호보다 위상 지연된 역률 보상 회로 구동 장치.
제16 항에 있어서, 상기 확인부는,
상기 제1 입력 신호가 펄스폭 변조(PWM) 신호인 경우, 하이(High) 신호를 출력하고,
상기 제2 입력 신호가 펄스폭 변조(PWM) 신호인 경우, 로우(Low) 신호를 출력하는 역률 보상 회로 구동 장치.
제15 항에 있어서, 상기 메인 신호 생성부는,
상기 제4 내부 신호가 하이(high) 신호인 경우, 상기 제2 내부 신호를 제1 제어 신호로 출력하고, 하이(high) 신호를 제2 제어 신호로 출력하는 역률 보상 회로 구동 장치.
제15 항에 있어서, 상기 메인 신호 생성부는,
상기 제4 내부 신호가 로우(low) 신호인 경우, 하이(high) 신호를 제1 제어 신호로 출력하고, 상기 제2 내부 신호를 제2 제어 신호로 출력하는 역률 보상 회로 구동 장치.
제15 항에 있어서, 상기 보조 신호 생성부는,
상기 제4 내부 신호가 하이(high) 신호인 경우, 제3 내부 신호를 제3 제어 신호로 출력하고, 로우(low) 신호를 제4 제어 신호로 출력하는 역률 보상 회로 구동 장치.
제15 항에 있어서, 상기 보조 신호 생성부는,
상기 제4 내부 신호가 로우(high) 신호인 경우, 로우(low) 신호를 제3 제어 신호로 출력하고, 제3 내부 신호를 제4 제어 신호로 출력하는 역률 보상 회로 구동 장치.