KR101421054B1 - 버퍼를 이용한 연산 분산 방법 및 이를 이용한 연산 분산시스템 - Google Patents
버퍼를 이용한 연산 분산 방법 및 이를 이용한 연산 분산시스템 Download PDFInfo
- Publication number
- KR101421054B1 KR101421054B1 KR1020070078668A KR20070078668A KR101421054B1 KR 101421054 B1 KR101421054 B1 KR 101421054B1 KR 1020070078668 A KR1020070078668 A KR 1020070078668A KR 20070078668 A KR20070078668 A KR 20070078668A KR 101421054 B1 KR101421054 B1 KR 101421054B1
- Authority
- KR
- South Korea
- Prior art keywords
- unit
- result
- field
- buffer
- stored
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/54—Interprogram communication
- G06F9/544—Buffers; Shared memory; Pipes
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
- G06F9/3858—Result writeback, i.e. updating the architectural state or memory
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/44—Decoders specially adapted therefor, e.g. video decoders which are asymmetric with respect to the encoder
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
- H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
Description
Claims (17)
- 버퍼;제 1 연산을 수행하고, 상기 제 1 연산의 수행 결과를 상기 버퍼에 저장하는 제 1 연산 장치; 및상기 버퍼에 저장된 제 1 연산의 수행 결과를 이용하여 제 2 연산을 수행하는 제 2 연산 장치를 포함하고,상기 버퍼는 다수의 단위 버퍼들을 포함하고, 상기 단위 버퍼들 각각은 상기 제 1 연산 장치의 연산의 결과가 저장되는 제 1 필드 및 상기 제 1 필드의 상태를 나타내는 파라미터가 저장되는 제 2 필드를 포함하며,상기 제 1 연산 장치와 상기 제 2 연산 장치는 각각 상기 제 1 연산과 상기 제 2 연산을 수행한 후 상기 제 1 필드의 상태를 나타내는 파라미터의 값을 서로 다른 값으로 변경하는 것을 특징으로 하는 연산 분산 시스템.
- 제 1 항에 있어서,상기 제 1 연산 장치는 상기 제 1 연산의 수행 결과가 상기 제 1 필드에 저장된 경우, 상기 제 2 필드에, 상기 제 1 연산의 결과가 상기 제 1 필드에 저장되어 있음을 나타내는 제 1 값을 저장하고,상기 제 2 연산 장치는 상기 제 2 필드에 저장된 제 1 값에 따라 상기 제 2 연산의 수행하는 것을 특징으로 하는 연산 분산 시스템.
- 제 2 항에 있어서,상기 버퍼는 FIFO 버퍼이고,상기 제 2 연산 장치는 상기 제 1 연산의 수행 결과가 저장된 제 1 필드의 상태를 나타내는 파라미터의 값이 상기 제 1 값이면, 상기 제 2 연산의 수행을 시작하는 것을 특징으로 하는 연산 분산 시스템.
- 제 1 항에 있어서,상기 제 2 연산 장치는 상기 제 2 연산의 수행이 완료된 경우, 상기 제 2 필드에 상기 제 2 연산의 수행이 완료되었음을 나타내는 제 2 값을 저장하고,상기 제 1 연산 장치는 제 3 연산을 수행하고, 상기 제 2 필드에 저장된 제 2 값에 따라 상기 제 3 연산의 수행 결과를 상기 제 1 필드에 저장하는 것을 특징으로 하는 연산 분산 시스템.
- 제 4 항에 있어서,상기 버퍼는 FIFO 버퍼이고,상기 제 1 연산 장치는 상기 제 3 연산을 수행하고, 상기 파라미터의 값이 상기 제 2 값이면, 상기 제 3 연산의 수행 결과를 상기 제 1 필드에 저장하는 것을 특징으로 하는 연산 분산 시스템.
- 제 1 항에 있어서,상기 제 1 연산 장치는 상기 제 1 연산의 수행을 시작하면, 상기 제 1 필드에 연산 결과가 저장되어 있음을 나타내는 파라미터를 상기 제 2 연산 장치가 읽도록 하는 구동신호를 상기 제 2 연산 장치로 전송하는 것을 특징으로 하고,상기 제 2 연산 장치는 상기 구동신호를 수신하면, 상기 제 1 필드에 연산 결과가 저장되어 있음을 나타내는 파라미터의 값을 읽기 시작하는 것을 특징으로 하는 연산 분산 시스템.
- 제 1 항에 있어서,상기 제 1 연산 장치가 상기 제 1 연산의 수행을 완료하면, 제 2 연산 장치로 상기 제 1 연산 장치의 연산 수행이 완료되었다는 완료신호를 전송하는 것을 특징으로 하고,상기 제 2 연산 장치는 상기 완료신호를 수신하고, 상기 제 1 필드에 제 1 연산 장치의 수행 결과가 저장되어 있지 않으면, 상기 제 2 연산 장치에 할당된 연산이 모두 수행된 것으로 판단하여 상기 제 2 연산을 완료하는 것을 특징으로 하는 연산 분산 시스템.
- 제 1 항에 있어서,상기 제 1 연산 및 상기 제 2 연산은 동영상 복호화를 위한 연산들 중 일부 연산인 것을 특징으로 하는 연산 분산 시스템.
- 제 1 연산을 수행하고, 상기 제 1 연산의 수행 결과를 버퍼에 저장하는 단계; 및상기 버퍼에 저장된 상기 제 1 연산의 수행 결과가 다른 연산 장치에 의해 사용된 것으로 판단되면, 제 3 연산을 수행하고, 상기 제 3 연산의 수행 결과를 상기 버퍼에 저장하는 단계를 포함하고,상기 버퍼는 다수의 단위 버퍼들을 포함하고, 상기 단위 버퍼들 각각은 상기 제 1 연산을 포함하는 다수의 연산 결과들 중 어느 하나가 저장되는 제 1 필드 및 상기 제 1 필드의 상태를 나타내는 파라미터가 저장되는 제 2 필드를 포함하며,상기 제 1 연산 및 상기 제 3 연산을 수행하는 장치와 상기 다른 연산 장치는 상기 제 1 필드의 상태를 나타내는 파라미터의 값을 서로 다른 값으로 변경하는 것을 특징으로 하는 연산 방법.
- 제 9 항에 있어서,상기 제 1 연산의 수행 결과를 저장하는 단계는,상기 제 2 필드에, 상기 제 1 연산의 결과가 상기 제 1 필드에 저장되어 있음을 나타내는 제 1 값을 저장하는 단계를 더 포함하고,상기 제 3 연산의 수행 결과를 저장하는 단계는,상기 제 2 필드에, 상기 제 1 연산의 결과가 상기 다른 연산장치에 의해 사용되었음을 나타내는 제 2 값이 저장된 경우에는 제 3 연산을 수행하고, 상기 제 3 연산의 수행 결과를 상기 제 1 필드에 저장하는 단계임을 특징으로 하는 연산 방법.
- 제 9 항에 있어서,상기 버퍼는 FIFO 버퍼이고,상기 제 1 연산의 수행 결과를 저장하는 단계는,상기 제 1 필드에 상기 제 1 연산의 수행 결과를 저장하면, 상기 제 2 필드의 파라미터의 값을 제 1 값으로 저장하는 단계를 더 포함하고,상기 제 3 연산의 수행 결과를 저장하는 단계는,상기 제 2 필드의 파라미터의 값이 상기 다른 연산 장치에 의해 제 2 값으로 변경된 경우에는 제 3 연산을 수행하고 상기 제 3 연산의 수행 결과를 상기 제 1 필드에 저장하는 단계임을 특징으로 하는 연산 방법.
- 제 9 항에 있어서,상기 제 1 연산의 수행을 시작하면, 상기 제 1 필드에 연산 결과가 저장되어 있음을 나타내는 파라미터를 읽도록 하는 구동신호를 연산을 분담하는 상기 다른 연산 장치로 전송하는 단계를 더 포함하고,상기 제 1 연산의 수행을 완료하면, 연산을 분담하는 상기 다른 연산 장치로 연산 수행이 완료되었다는 완료신호를 전송하는 단계를 더 포함함을 특징으로 하는 연산 방법.
- 버퍼에 저장된 연산의 수행 결과를 이용하여 제 2 연산을 수행하는 단계; 및상기 버퍼에 다른 연산 장치에 의해 다른 연산의 수행 결과가 저장되면, 상기 다른 연산의 수행 결과를 이용하여 제 4 연산을 수행하는 단계를 포함하고,상기 버퍼는 다수의 단위 버퍼들을 포함하고, 상기 단위 버퍼들 각각은 연산의 결과가 저장되는 제 1 필드 및 상기 제 1 필드의 상태를 나타내는 파라미터가 저장되는 제 2 필드를 포함하며,상기 제 2 연산 및 상기 제 4 연산을 수행하는 장치와 상기 다른 연산 장치는 상기 제 1 필드의 상태를 나타내는 파라미터의 값을 서로 다른 값으로 변경하는 것을 특징으로 하는 연산 방법.
- 제 13 항에 있어서,상기 제 2 연산을 수행하는 단계는,상기 제 2 필드에, 연산의 수행 결과가 저장되어 있음을 나타내는 제 1 값이 저장되어 있는지 판단하는 단계;상기 판단결과 제 1 값이 저장되어 있으면, 상기 제 1 필드에 저장된 연산의 수행결과를 이용하여 제 2 연산을 수행하는 단계; 및상기 제 1 필드에 저장된 연산의 수행 결과가 사용되었음을 나타내는 제 2 값을 상기 제 2 필드에 저장하는 단계를 포함하는 것을 특징으로 하는 연산 방법.
- 제 13 항에 있어서,상기 버퍼는 FIFO 버퍼이고,상기 제 2 연산을 수행하는 단계는,상기 제 2 필드의 파라미터 값이 연산의 수행 결과가 저장되어 있음을 나타내는 제 1 값인지 판단하는 단계;상기 판단결과 파라미터의 값이 제 1 값이라고 판단하면, 상기 제 1 필드에 저장된 연산의 수행 결과를 이용하여 제 2 연산을 수행하는 단계; 및상기 파라미터 값을 연산의 수행 결과가 사용되었음을 나타내는 제 2 값으로 변경하는 단계를 포함하는 것을 특징으로 하는 연산 방법.
- 제 13 항에 있어서,연산을 분담하는 상기 다른 연산 장치로부터 상기 제 1 필드에 연산 결과가 저장되어 있음을 나타내는 파라미터를 읽도록 하는 구동신호를 수신하면, 상기 제 1 필드에 연산 결과가 저장되어 있음을 나타내는 파라미터의 값을 읽기 시작하는 것을 특징으로 하고,연산을 분담하는 상기 다른 연산 장치로부터 연산 수행이 완료되었다는 완료신호를 수신하고, 상기 제 1 필드에 수행 결과가 저장되어 있지 않으면, 연산 수행을 종료하는 단계를 더 포함하는 것을 특징으로 하는 연산 방법.
- 제 9 항 내지 제 16 항 중에 어느 한 항의 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070078668A KR101421054B1 (ko) | 2007-08-06 | 2007-08-06 | 버퍼를 이용한 연산 분산 방법 및 이를 이용한 연산 분산시스템 |
US11/984,992 US20090043987A1 (en) | 2007-08-06 | 2007-11-26 | Operation distribution method and system using buffer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070078668A KR101421054B1 (ko) | 2007-08-06 | 2007-08-06 | 버퍼를 이용한 연산 분산 방법 및 이를 이용한 연산 분산시스템 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20090014601A KR20090014601A (ko) | 2009-02-11 |
KR101421054B1 true KR101421054B1 (ko) | 2014-07-18 |
Family
ID=40347572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070078668A Expired - Fee Related KR101421054B1 (ko) | 2007-08-06 | 2007-08-06 | 버퍼를 이용한 연산 분산 방법 및 이를 이용한 연산 분산시스템 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20090043987A1 (ko) |
KR (1) | KR101421054B1 (ko) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101984635B1 (ko) * | 2012-07-19 | 2019-05-31 | 삼성전자주식회사 | 어플리케이션을 고속으로 처리하는 연산 처리 장치 및 방법 |
CN106371806B (zh) * | 2016-08-24 | 2019-06-14 | 广东威创视讯科技股份有限公司 | 判断操作动作有效性的方法和系统 |
KR102126857B1 (ko) * | 2018-05-10 | 2020-06-25 | 서울대학교산학협력단 | 행 단위 연산 뉴럴 프로세서 및 이를 이용한 데이터 처리 방법 |
KR102267920B1 (ko) * | 2020-03-13 | 2021-06-21 | 성재모 | 매트릭스 연산 방법 및 그 장치 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0512110A (ja) * | 1990-12-25 | 1993-01-22 | Matsushita Electric Ind Co Ltd | 情報処理装置 |
US6442627B1 (en) * | 1999-07-06 | 2002-08-27 | Mitsubishi Denki Kabushiki Kaisha | Output FIFO data transfer control device |
US20070245059A1 (en) * | 1994-05-28 | 2007-10-18 | Jerome Tjia | Bus Connection Device |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4381541A (en) * | 1980-08-28 | 1983-04-26 | Sperry Corporation | Buffer memory referencing system for two data words |
US4692893A (en) * | 1984-12-24 | 1987-09-08 | International Business Machines Corp. | Buffer system using parity checking of address counter bit for detection of read/write failures |
GB9206651D0 (en) * | 1992-03-26 | 1992-05-06 | Solid State Logic Ltd | Video processing |
US5450547A (en) * | 1992-10-01 | 1995-09-12 | Xerox Corporation | Bus interface using pending channel information stored in single circular queue for controlling channels of data transfer within multiple FIFO devices |
US5384744A (en) * | 1992-11-23 | 1995-01-24 | Paradigm Technology, Inc. | Look ahead flag for FIFO |
US5522050A (en) * | 1993-05-28 | 1996-05-28 | International Business Machines Corporation | Bus-to-bus bridge for a multiple bus information handling system that optimizes data transfers between a system bus and a peripheral bus |
JP2682407B2 (ja) * | 1993-10-22 | 1997-11-26 | 日本電気株式会社 | ページングシステム制御装置 |
US5751951A (en) * | 1995-10-30 | 1998-05-12 | Mitsubishi Electric Information Technology Center America, Inc. | Network interface |
US6606301B1 (en) * | 1999-03-01 | 2003-08-12 | Sun Microsystems, Inc. | Method and apparatus for early random discard of packets |
US7266634B2 (en) * | 2000-01-05 | 2007-09-04 | Rambus Inc. | Configurable width buffered module having flyby elements |
US7054925B2 (en) * | 2001-11-21 | 2006-05-30 | International Business Machines Corporation | Efficient method for determining record based I/O on top of streaming protocols |
JP2004220216A (ja) * | 2003-01-14 | 2004-08-05 | Hitachi Ltd | San/nas統合型ストレージ装置 |
US20050010701A1 (en) * | 2003-06-30 | 2005-01-13 | Intel Corporation | Frequency translation techniques |
DE102004047658B3 (de) * | 2004-09-30 | 2005-08-25 | Infineon Technologies Ag | Verfahren zur Steuerung der Datenkommunikation zwischen einem ersten Prozessor und einem mit dem ersten Prozessor gekoppelten zweiten Prozessor sowie Zweiprozessoranordnung und mobiles Funkkommunikationsgerät |
KR100647295B1 (ko) * | 2004-11-10 | 2006-11-23 | 삼성전자주식회사 | 비디오 디코더에서의 인접 정보 처리 장치 및 방법과 그방법을 수행하기 위한 프로그램이 저장된 기록 매체 |
JP4749002B2 (ja) * | 2005-02-25 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | データ転送装置、画像処理装置及びデータ転送制御方法 |
US20070174411A1 (en) * | 2006-01-26 | 2007-07-26 | Brokenshire Daniel A | Apparatus and method for efficient communication of producer/consumer buffer status |
JP4888860B2 (ja) * | 2006-08-21 | 2012-02-29 | 株式会社メガチップス | メモリ装置 |
US7600098B1 (en) * | 2006-09-29 | 2009-10-06 | Sun Microsystems, Inc. | Method and system for efficient implementation of very large store buffer |
-
2007
- 2007-08-06 KR KR1020070078668A patent/KR101421054B1/ko not_active Expired - Fee Related
- 2007-11-26 US US11/984,992 patent/US20090043987A1/en not_active Abandoned
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0512110A (ja) * | 1990-12-25 | 1993-01-22 | Matsushita Electric Ind Co Ltd | 情報処理装置 |
US20070245059A1 (en) * | 1994-05-28 | 2007-10-18 | Jerome Tjia | Bus Connection Device |
US6442627B1 (en) * | 1999-07-06 | 2002-08-27 | Mitsubishi Denki Kabushiki Kaisha | Output FIFO data transfer control device |
Non-Patent Citations (1)
Title |
---|
Bart Kienhuis et al. An Approach for Quantitative Analysis of Application-Specific Dataflow Architectures * |
Also Published As
Publication number | Publication date |
---|---|
US20090043987A1 (en) | 2009-02-12 |
KR20090014601A (ko) | 2009-02-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11551065B2 (en) | Neural network architecture using control logic determining convolution operation sequence | |
CN114008586B (zh) | 使用处理元件阵列的转置运算 | |
CN107704922B (zh) | 人工神经网络处理装置 | |
US11275561B2 (en) | Mixed precision floating-point multiply-add operation | |
CN113435682A (zh) | 分布式训练的梯度压缩 | |
US20100107174A1 (en) | Scheduler, processor system, and program generation method | |
KR20160082678A (ko) | 학습 메커니즘을 갖는 전자 시스템 및 그것의 동작 방법 | |
US20110238963A1 (en) | Reconfigurable array and method of controlling the reconfigurable array | |
CN114127702A (zh) | 在存储器受限设备上执行大型人工智能模型 | |
US11941528B2 (en) | Neural network training in a distributed system | |
US11494326B1 (en) | Programmable computations in direct memory access engine | |
CN114626516B (zh) | 一种基于对数块浮点量化的神经网络加速系统 | |
Beaumont et al. | Optimal GPU-CPU offloading strategies for deep neural network training | |
US20220318604A1 (en) | Sparse machine learning acceleration | |
KR20110075296A (ko) | 멀티코어 시스템 상에서 단위 작업을 할당하는 방법 및 그 장치 | |
KR20220045026A (ko) | 신경망 계산 가속화를 위한 하드웨어 회로 | |
KR101421054B1 (ko) | 버퍼를 이용한 연산 분산 방법 및 이를 이용한 연산 분산시스템 | |
US8634470B2 (en) | Multimedia decoding method and multimedia decoding apparatus based on multi-core processor | |
EP3968238A1 (en) | Operation method of host processor and accelerator, and electronic device including the same | |
CN114008589B (zh) | 用于在顺序处理器上进行多次执行的动态代码加载 | |
US8775767B2 (en) | Method and system for allocating memory to a pipeline | |
CN114356510A (zh) | 用于调度的方法和电子装置 | |
US11797280B1 (en) | Balanced partitioning of neural network based on execution latencies | |
WO2024131170A1 (zh) | 算子的处理方法、装置、芯片、计算设备及存储介质 | |
US20230143270A1 (en) | Apparatus and method with scheduling |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20070806 |
|
PG1501 | Laying open of application | ||
A201 | Request for examination | ||
PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20120327 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20070806 Comment text: Patent Application |
|
E902 | Notification of reason for refusal | ||
PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20131022 Patent event code: PE09021S01D |
|
E701 | Decision to grant or registration of patent right | ||
PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20140414 |
|
GRNT | Written decision to grant | ||
PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20140714 Patent event code: PR07011E01D |
|
PR1002 | Payment of registration fee |
Payment date: 20140715 End annual number: 3 Start annual number: 1 |
|
PG1601 | Publication of registration | ||
FPAY | Annual fee payment |
Payment date: 20170629 Year of fee payment: 4 |
|
PR1001 | Payment of annual fee |
Payment date: 20170629 Start annual number: 4 End annual number: 4 |
|
FPAY | Annual fee payment |
Payment date: 20180628 Year of fee payment: 5 |
|
PR1001 | Payment of annual fee |
Payment date: 20180628 Start annual number: 5 End annual number: 5 |
|
PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20200425 |