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KR101412837B1 - Ｆｉｎｆｅｔ 및 그 제조방법 - Google Patents

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KR101412837B1
KR101412837B1 KR1020120109918A KR20120109918A KR101412837B1 KR 101412837 B1 KR101412837 B1 KR 101412837B1 KR 1020120109918 A KR1020120109918 A KR 1020120109918A KR 20120109918 A KR20120109918 A KR 20120109918A KR 101412837 B1 KR101412837 B1 KR 101412837B1
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 개시내용은 핀 전계 효과 트랜지스터(FinFET)에 관한 것이다. FinFET을 위한 예시적인 구조물은 주면을 포함한 기판; 제1 폭을 가지며 기판의 주면으로부터 아랫방향으로 제1 높이까지 연장하는 복수의 제1 트렌치들로서, 인접해 있는 제1 트렌치들간의 제1 간격은 제1 핀을 정의하는 것인, 복수의 제1 트렌치들; 및 제1 폭보다 작은 제2 폭을 가지며 기판의 주면으로부터 아랫방향으로 제1 높이보다 큰 제2 높이까지 연장하는 복수의 제2 트렌치들로서, 인접해 있는 제2 트렌치들간의 제2 간격은 제2 핀을 정의하는 것인, 복수의 제2 트렌치들을 포함한다.

Description

ＦＩＮＦＥＴ 및 그 제조방법{FINFETS AND METHOD OF FABRICATING THE SAME}
본 개시내용은 직접 회로 제조에 관한 것이며, 보다 구체적으로는 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)에 관한 것이다.
반도체 산업이 보다 높은 디바이스 밀도, 보다 높은 성능, 및 보다 낮은 비용을 추구하기 위해 나노미터 기술 공정 노드들로 진행해옴에 따라, 제조 및 설계 문제들 모두로부터의 도전과제들은 핀 전계 효과 트랜지스터(FinFET)와 같은 삼차원 설계들의 개발을 불러왔다. 전형적인 FinFET은 예컨대 기판의 실리콘층의 일부분을 에칭하여 제거함으로써 형성된 기판으로부터 연장하는 얇은 수직형 "핀"(또는 핀 구조물)를 갖추도록 제조된다. FinFET의 채널은 이러한 수직형 핀에서 형성된다. 게이트는 핀 위에서 (예컨대, 핀을 둘러싸면서) 제공된다. 채널의 양측면상에 게이트를 갖춘 것은 양측면으로부터의 채널의 게이트 제어를 가능하게 한다. 또한, 선택적으로 성장된 실리콘 게르마늄(SiGe)을 활용한 FinFET의 소스/드레인(S/D) 부분들 내의 스트레인드 물질들은 캐리어 이동도를 증대시키기 위해 이용될 수 있다.
하지만, 상보적 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 제조에서의 이러한 피처들 및 공정들의 구현에 대해서는 도전과제들이 남아있다. 예를 들어, 얕은 트렌치 격리(shallow trench isolation; STI) 산화물의 높은 응력은 FinFET의 핀 변형을 야기시키고, 이로써 디바이스 성능을 저하시킨다.
실시예들에 따르면, 핀 전계 효과 트랜지스터(FinFET)는 주면을 포함한 기판; 제1 폭을 가지며 상기 기판의 주면으로부터 아랫방향으로 제1 높이까지 연장하는 복수의 제1 트렌치들로서, 인접해 있는 제1 트렌치들간의 제1 간격은 제1 핀을 정의하는 것인, 상기 복수의 제1 트렌치들; 및 제1 폭보다 작은 제2 폭을 가지며 상기 기판의 주면으로부터 아랫방향으로 상기 제1 높이보다 큰 제2 높이까지 연장하는 복수의 제2 트렌치들로서, 인접해 있는 제2 트렌치들간의 제2 간격은 제2 핀을 정의하는 것인, 상기 복수의 제2 트렌치들을 포함한다.
또 다른 실시예들에 따르면, 반도체 디바이스는 주면을 포함한 기판; 제1 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET); 및 제2 FinFET을 포함하며, 상기 제1 FinFET은, 제1 폭을 가지며 상기 기판의 주면으로부터 아랫방향으로 제1 높이까지 연장하는 복수의 제1 트렌치들로서, 인접해 있는 제1 트렌치들간의 제1 간격은 제1 핀을 정의하는 것인, 상기 복수의 제1 트렌치들; 및 상기 제1 핀의 윗면과 측벽들상의 제1 게이트 유전체; 및 상기 제1 게이트 유전체 상의 제1 게이트 전극을 포함하며, 상기 제2 FinFET은, 제1 폭보다 작은 제2 폭을 가지며 상기 기판의 주면으로부터 아랫방향으로 상기 제1 높이보다 큰 제2 높이까지 연장하는 복수의 제2 트렌치들로서, 인접해 있는 제2 트렌치들간의 제2 간격은 제2 핀을 정의하는 것인, 상기 복수의 제2 트렌치들; 상기 제2 핀의 윗면과 측벽들상의 제2 게이트 유전체; 및 상기 제2 게이트 유전체 상의 제2 게이트 전극을 포함한다.
또 다른 실시예들에 따르면, 반도체 디바이스를 제조하는 방법은 주면을 포함한 기판 위에 패턴화된 하드마스크층을 형성하는 단계; 및 약 90℃와 120℃ 사이의 정전 척(ESC) 온도에서 수행되는, 복수의 제1 트렌치들과 복수의 제2 트렌치들을 형성하는 단계를 포함하며, 복수의 제1 트렌치들은 제1 폭을 가지며 기판의 주면으로부터 아랫방향으로 제1 높이까지 연장하며, 복수의 제2 트렌치들은 제1 폭보다 작은 제2 폭을 가지며 기판의 주면으로부터 아랫방향으로 제1 높이보다 큰 제2 높이까지 연장한다.
본 출원인의 방법은 외각 핀들에 대한 응력을 감소시키는데 도움을 줄 수 있고, 이로써 FinFET의 균일한 핀들을 제조하고 이에 따라 디바이스 성능을 향상시킬 수 있다.
본 발명개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 작도되지 않았으며 단지 설명을 목적으로 이용된다는 점을 강조해둔다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시내용의 다양한 양태들에 따라 FinFET을 제조하는 방법의 흐름도이다.
도 2a 내지 도 2g는 본 개시내용의 다양한 실시예에 따른 다양한 제조 단계들에서의 FinFET의 단면도들이다.
도 3a 및 도 3b는 각각 도 2c 및 도 2d와 비교될 수 있는 제조 단계들에서의 두 개의 예시적인 통상적인 FinFET들의 단면도들이다.
아래의 개시내용은 본 발명의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공하는 것으로 이해된다. 본 개시내용을 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시내용은 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
도 1을 참조하면, 도 1에서는 본 개시내용의 다양한 양태들에 따라 핀 전계 효과 트랜지스터(FinFET)를 제조하는 방법(100)의 흐름도가 도시된다. 본 방법(100)은 패턴화된 하드마스크층이 주면을 포함한 기판 위에서 형성되는 단계(102)로 시작한다. 본 방법(100)은 복수의 제1 트렌치들과 복수의 제2 트렌치들이 형성되는 단계(104)로 이어진다. 복수의 제1 트렌치들과 복수의 제2 트렌치들의 형성은 약 90℃와 120℃ 사이의 정전척(electrostatic chuck; ESC) 온도(즉, ESC가 온도를 갖도록 세팅됨)에서 수행되고, 복수의 제1 트렌치들은 제1 폭을 가지며 기판의 주면으로부터 아랫방향으로 제1 높이까지 연장하며, 복수의 제2 트렌치들은 제1 폭보다 작은 제2 폭을 가지며 기판의 주면으로부터 아랫방향으로 제1 높이보다 큰 제2 높이까지 연장한다. 이후의 논의는 도 1의 방법(100)에 따라 제조될 수 있는 FinFET들의 실시예들을 나타낸다.
도 2a 내지 도 2g는 본 개시내용의 다양한 실시예에 따른 다양한 제조 단계들에서의 핀 전계 효과 트랜지스터(FinFET)(200)의 단면도들이다. 본 개시내용에서 이용되는 FinFET(200)은 임의의 핀 기반 멀티 게이트 트랜지스터를 지칭한다. FinFET(200)은 마이크로프로세서, 메모리 셀, 및/또는 다른 집적 회로(IC) 내에 포함될 수 있다. 도 1의 방법은 완성된 FinFET(200)을 산출시키지 않는다는 것을 유념한다. 완성된 FinFET(200)은 상보적 금속 산화물 반도체(CMOS) 기술 공정을 이용하여 제조될 수 있다. 따라서, 추가적인 공정들이 도 1의 방법(100) 이전에, 그 도중에, 및 그 이후에 제공될 수 있다는 것과, 다른 몇몇의 공정들은 여기서 단지 간략하게 설명될 수 있다는 것이 이해된다. 또한, 도 2a 내지 도 2g는 본 개시내용의 개념들의 보다 나은 이해를 위해 단순화되었다. 예를 들어, 도 2a 내지 도 2g에서는 FinFET(200)만이 도시되지만, IC는 저항기들, 캐패시터들, 인덕터들, 퓨즈들 등을 포함한 복수의 다른 디바이스들을 포함할 수 있다는 것이 이해된다.
도 2a를 참조하면, 주면(202s)을 포함한 기판(202)이 제공되며, 기판(202)은 희소 영역(이것은 또한 "이소(iso) 영역"이라고도 칭해진다)(202a)과 밀집 영역(202b)을 포함한다. 밀집 영역은 핵심적인 디바이스들이 형성될 영역을 가리키는데, 그 이유는 핀 구조물들이 밀집하여 형성되기 때문이다. 희소 또는 이소 영역은 I/O 디바이스들이 형성될 주변 영역을 가리키는데, 그 이유는 핀 구조물들이 밀집 영역에 비해 밀집되어 형성되지 않기 때문이다.
도시된 실시예에서, 이소 영역(202a)은 입력/출력(I/O) 디바이스를 위해 구성될 수 있는 반면에, 밀집 영역(202b)은 핵심적인 디바이스를 위해 구성될 수 있다. 적어도 하나의 실시예에서, 기판(202)은 결정질 실리콘 기판(예컨대, 웨이퍼)을 포함한다. 기판(202)은 설계 요건들에 따라 다양한 도핑 영역들(예컨대, p형 기판 또는 n형 기판)을 포함할 수 있다. 몇몇 실시예들에서, 도핑 영역들은 p형 또는 n형 도펀트들로 도핑될 수 있다. 예를 들어, 도핑 영역들은 붕소 또는 BF2와 같은 p형 도펀트로 도핑될 수 있고, 인 또는 비소와 같은 n형 도펀트로 도핑될 수 있으며, 및/또는 이들의 조합으로 도핑될 수 있다. 도핑 영역들은 n형 FinFET을 형성하기 위해 이용가능할 수 있거나, 또는 이와 달리 p형 FinFET을 형성하기 위해 이용가능할 수 있다.
몇몇의 대안적인 실시예들에서, 기판(202)은 다이아몬드 또는 게르마늄와 같은 몇몇의 적절한 다른 원소 반도체; 갈륨 비소, 실리콘 카바이드, 인듐 비소, 또는 인듐 인과 같은 적절한 화합물 반도체; 또는 실리콘 게르마늄 카바이드, 갈륨 비소 인, 또는 갈륨 인듐 인과 같은 적절한 합금 반도체로 이루어질 수 있다. 더 나아가, 기판(202)은 에픽택셜층(epi 층)을 포함할 수 있고, 성능 강화를 위해 스트레이닝(strained)될 수 있으며, 및/또는 SOI(silicon-on-insulator) 구조물을 포함할 수 있다.
핀들은 기판(202)을 에칭함으로써 형성된다. 적어도 하나의 실시예에서, 패드층(204a)과 마스크층(204b)은 반도체 기판(202) 상에 형성된다. 도시된 실시예에서, 패드층(204a)과 마스크층(204b)을 하드마스크층(204)이라고 총칭한다. 패드층(204a)은 예를 들어, 열 산화 공정을 이용하여 형성된 실리콘 산화물을 포함한 박막일 수 있다. 패드층(204a)은 반도체 기판(202)과 마스크층(204b) 사이에서 접착층으로서 역할을 할 수 있다. 패드층(204a)은 또한 마스크층(204b)을 에칭하기 위한 에칭 저지층으로서 역할을 할 수 있다. 몇몇의 실시예들에서, 마스크층(204b)은 예를 들어 저압 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD) 또는 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD)을 이용하여 실리콘 질화물로 형성된다. 마스크층(204b)은 후속하는 포토리소그래피 공정 동안에 하드마스크로서 이용된다. 감광성층(206)은 마스크층(204b)상에 형성되고, 그런 후 패턴화되어, 감광성층(206)에서 복수의 제1 개구들(208a)과 복수의 제2 개구들(208b)을 형성한다. 도시된 실시예에서, 복수의 제1 개구들(208a)은 제1 폭(W1)을 갖는 반면에, 복수의 제2 개구들(208b)은 제1 폭(W1)보다 작은 제2 폭(W2)을 갖는다. 다시 말하면, 복수의 제1 개구들(208a)은 이소 영역(200a) 위에 있는 반면에, 복수의 제2 개구들(208b)은 밀집 영역(200b) 위에 있다.
도 2b를 참조하면, 감광성층(206)에서의 복수의 제1 개구들(208a)과 복수의 제2 개구들(208b)의 형성에 후속하여, 마스크층(204b)과 패드층(204a)은 복수의 제1 개구들(208a)과 복수의 제2 개구들(208b)을 통해 에칭되어 패턴화된 하드마스크층(204)을 형성함으로써, 아래에 위치한 반도체 기판(202)을 노출시킨다. 패턴화된 하드마스크층(204)은 제1 폭(W1)을 갖는 복수의 제3 개구들(210a)과 제1 폭(W1)보다 작은 제2 폭(W2)을 갖는 복수의 제4 개구들(210b)을 포함한다.
적어도 하나의 실시예에서, 에칭 단계는 건식 에칭 공정을 이용하여 수행될 수 있으며, 예를 들어, 건식 에칭 공정은 에칭 가스로서 NF3, CF4, 및 SF6으로부터 선택된 화학물질을 이용하여, 약 2mTorr 내지 20mTorr의 압력과 약 500 내지 1000W의 소스 전력하에서 약 45℃와 65℃ 사이의 정전 척(ESC) 온도에서 수행될 수 있다. 그런 후, 감광성층(206)은 제거된다.
지금까지의 공정 단계들은 주면(202s)을 포함한 기판(202) 위에 패턴화된 하드마스크층(204)을 갖는 기판(202)을 제공하였으며, 이로써 아래에 놓인 반도체 기판(202)을 노출시킨다. 그런 후 노출된 반도체 기판(202)은 에칭되고 기판의 주면(202s)으로부터 아랫방향으로 연장하는 트렌치들을 형성한다. 트렌치들 사이의 반도체 기판(202)의 부분들은 반도체 핀들을 형성한다.
도 3a는 도 2c와 비교될 수 있는 제조 단계에서의 통상적인 FinFET들의 단면도이다. 통상적으로, 에칭 단계는 건식 에칭 공정을 이용하여 수행될 수 있다. 건식 에칭 공정 동안의 복수의 제4 개구들(210b)을 통한 트렌치들의 표면상의 보다 많은 수의 폴리머 형성으로 인해, 복수의 제4 개구들(210b)을 통해 형성된 밀집 영역(202b)에서의 복수의 제4 트렌치들(312b)의 제4 높이(H4)는 복수의 제3 개구(210a)를 통해 형성된 이소 영역(202a)에서의 복수의 제3 트렌치들(312a)의 제3 높이(H3)보다 작다. 적어도 하나의 구성에서, 복수의 제3 트렌치들(312a)과 복수의 제4 트렌치들(312b) 사이의 반도체 기판(202)의 부분들은 외각 핀들(314a, 314e)과 같은, 복수의 반도체 핀들을 형성한다. 또 다른 구성에서, 복수의 제4 트렌치들(312b) 사이의 반도체 기판(202)의 부분들은 내부 핀들(314b, 314c, 314d)과 같은, 복수의 반도체 핀들을 형성한다. 도 3a에서 도시된 구성에서, 하나의 FinFET의 반도체 핀들(314)의 서브세트는 외각 핀들(314a, 314e) 및 내부 핀들(314b, 314c, 314d)을 포함할 수 있다.
도 3b는 도 2d와 비교될 수 있는 제조 단계에서의 통상적인 FinFET들의 단면도이다. 하지만, 복수의 제3 트렌치들(312a)과 복수의 제4 트렌치들(312b)을 얕은 트렌치 격리(STI) 산화물(316)로 채운 후에는, 동일한 높이(H3)를 갖는 유사한 트렌치들(312b)에 인접해 있는 내부 핀들(314b, 314c, 314d)에 대한 응력은 낮은 반면에, 상이한 높이들(H3, H4)을 갖는 상이한 트렌치들(312a, 312b)에 인접해 있는 외각 핀들(314a, 314e)에 대한 응력은 높다. STI 산화물(316)의 높은 응력은 외각 핀들(314a, 314e)을 변형시킬 수 있고(도 3b에서 도시됨), 이로써 디바이스 성능을 저하시킨다.
따라서, 도 2c와 도 2d를 참조하여 아래에서 논의되는 공정은 복수의 제4 개구들(210b)을 통한 트렌치들의 표면상에서의 보다 적은 수의 폴리머 형성과 함께 반도체 기판(202)을 에칭하여 밀집 영역(202b)에서의 트렌치 높이를 증가시킬 수 있다. 이것은 외각 핀들에 대한 응력을 감소시키는데 도움을 줄 수 있고, 이로써 FinFET(200)의 균일한 핀들을 제조하고 이에 따라 디바이스 성능을 향상시킬 수 있다.
도시된 실시예에서, 패턴화된 하드마스크층(204)을 형성하여 아래에 놓인 반도체 기판(202)을 노출시킨 후, 노출된 반도체 기판(202)은 에칭되어 기판의 주면(202s)으로부터 아랫방향으로 연장하는 트렌치들을 형성한다. 도 2c는 복수의 제1 트렌치들(212a)과 복수의 제2 트렌치들(212b)을 형성한 후의 도 2b의 FinFET(200)을 도시한다. 복수의 제1 트렌치들(212a)은 제1 폭(W1)을 가지며 기판의 주면(202s)으로부터 아랫방향으로 제1 높이(H1)까지 연장한다. 복수의 제2 트렌치들(212b)은 제1 폭(W1)보다 작은 제2 폭(W2)을 가지며 기판의 주면(202s)으로부터 아랫방향으로 제1 높이(H1)보다 큰 제2 높이(H2)까지 연장한다. 제2 높이(H2)는 제1 높이(H1)보다 크므로, 이것은 STI 산화물 형성 이후 외각 핀들에 대한 응력을 감소시키는데 도움을 줄 수 있고, 이로써 FinFET(200)의 균일한 핀들을 제조하고 이에 따라 디바이스 성능을 향상시킬 수 있다.
적어도 하나의 실시예에서, 제2 폭(W2)은 약 300Å 내지 약 1500Å의 범위에 이른다. 몇몇의 실시예들에서, 제2 폭(W2) 대 제1 폭(W1)의 비율은 약 0.1 내지 약 0.5 이다. 또 다른 실시예에서, 제2 높이(H2)는 약 1200Å 내지 약 2500Å의 범위에 이를 수 있다. 또 다른 실시예에서, 제2 높이(H2) 대 제1 높이(H1)의 비율은 약 1.05 내지 약 1.25 이다. 하지만, 본 설명들에 걸쳐 언급한 치수들과 값들은 단지 예시들에 불과하며, 이것들은 집적 회로들의 상이한 규모들에 어울리도록 변경될 수 있다는 것을 본 업계의 당업자는 알 것이다.
적어도 하나의 실시예에서, 복수의 제1 트렌치들(212a)은 (FinFET(200)의 위에서 바라볼 때에) 서로 평행하며 서로에 대해 이격되어 있는 스트립들일 수 있다. 인접해 있는 제1 트렌치들(212a)간의 제1 간격(S1)은 제1 핀(214f)을 정의한다. 도시된 실시예에서, 제1 핀(214f)은 실질적으로 수직한 측벽들을 포함한다. 몇몇의 대안적인 실시예에서, 제1 핀(214f)은 테이퍼드(tapered) 측벽들(미도시됨)을 포함한다.
또 다른 실시예에서, 복수의 제2 트렌치들(212b)은 (FinFET(200)의 위에서 바라볼 때에) 서로 평행하며 서로에 대해 이격되어 있는 스트립들일 수 있다. 인접해 있는 제2 트렌치들(212b)간의 제2 간격(S2)은 내부 핀들(214b, 214c, 214d)과 같은, 제2 핀들의 서브세트를 정의한다. 도시된 실시예에서, 내부 핀들(214b, 214c, 214d) 각각은 실질적으로 수직한 측벽들을 포함한다. 몇몇의 대안적인 실시예에서, 내부 핀들(214b, 214c, 214d) 각각은 테이퍼드 측벽들(미도시됨)을 포함한다. 몇몇의 실시예들에서, 제2 간격(S2)은 제1 간격(S1)보다 작거나 또는 이와 동일하다. 몇몇의 실시예들에서, 제2 간격(S2) 대 제1 간격(S1)의 비율은 약 0.5 내지 약 1 이다.
더 나아가, 인접해 있는 제1 트렌치(212a)와 제2 트렌치(212b)간의 제3 간격(S3)은 외각 핀들(214a, 214e)과 같은, 제2 핀들의 또 다른 서브세트를 정의한다. 도시된 실시예에서, 외각 핀들(214a, 214e) 각각은 실질적으로 수직한 측벽들을 포함한다. 몇몇의 대안적인 실시예에서, 외각 핀들(214a, 214e) 각각은 테이퍼드 측벽들(미도시됨)을 포함한다. 몇몇의 실시예들에서, 제3 간격(S3)은 제2 간격(S2)과 실질적으로 동일하다. 몇몇의 실시예들에서, 제3 간격(S3) 대 제2 간격(S2)의 비율은 약 0.9 내지 약 1.1 이다. 도시된 실시예에서, FinFET(200)의 제2 핀들(214)의 서브세트는 외각 핀들(214a, 214e) 및 내부 핀들(214b, 214c, 214d)을 포함할 수 있다.
적어도 하나의 실시예에서, 에칭 단계는 건식 에칭 공정을 이용하여 수행될 수 있으며, 예를 들어, 건식 에칭 공정은 에칭 가스로서 NF3, CF4, 및 SF6으로부터 선택된 화학물질을 이용하여, 약 2mTorr 내지 20mTorr 의 압력과 약 500 내지 1000W의 소스 전력 및 펄스 바이어스 전압하에서 약 90℃와 120℃ 사이의 정전 척(ESC) 온도에서 수행될 수 있다. 다음으로, 세정이 수행되어 반도체 기판(202)의 자연 산화물(native oxide)을 제거할 수 있다. 세정은 DHF(diluted hydrofluoric) 산을 이용하여 수행될 수 있다.
그런 후, 택일적 사항으로서 라이너 산화물(미도시됨)이 복수의 제1 트렌치들(212a)과 복수의 제2 트렌치들(212b)에서 형성된다. 실시예에서, 라이너 산화물은 약 20Å 내지 약 500Å의 범위의 두께를 갖는 열 산화물일 수 있다. 몇몇의 실시예들에서, 라이너 산화물은 ISSG(in-situ steam generation) 등을 이용하여 형성될 수 있다. 라이너 산화물의 형성은 트렌치들(212a, 212b)의 모서리들을 둥글게 만드는데, 이것은 전기장을 감소시키고, 이에 따라 결과적인 집적 회로의 성능을 향상시킨다.
도 2d는 트렌치들(212a, 212b)을 유전체 물질(216)로 채운 후의 결과적인 구조물을 도시한다. 몇몇의 실시예들에서, 유전체 물질(216)은 실리콘 산화물을 포함할 수 있고, 이에 따라 이것을 본 개시내용에서 산화물(216)이라고도 칭한다. 몇몇의 실시예들에서, 실리콘 질화물, 실리콘 산화질화물, FSG(fluoride-doped silicate glass), 또는 저k 유전체 물질과 같은 다른 유전체 물질들이 또한 이용될 수 있다. 실시예에서, 산화물(216)은 HDP(high-density-plasma) CVD 공정을 이용하고, 실란(SiH4) 및 산소(O2)를 반응 전구체들로서 이용하여 형성될 수 있다. 다른 실시예에서, 산화물(216)은 SACVD(sub-atmospheric CVD) 공정 또는 HARP(high aspect-ratio process)을 이용하여 형성될 수 있으며, 공정 가스들은 TEOS(tetraethylorthosilicate) 및 오존(O3)을 포함할 수 있다. 또 다른 몇몇의 실시예들에서, 산화물(216)은 HSQ(hydrogen silsesquioxane) 또는 MSQ(methyl silsesquioxane)과 같은, SOD(spin-on-dielectric) 공정을 이용하여 형성될 수 있다. 제2 높이(H2)는 제1 높이(H1)보다 크므로, 이것은 STI 산화물(216) 형성 이후 외각 핀들에 대한 응력을 감소시키는데 도움을 줄 수 있고, 이로써 FinFET(200)의 균일한 핀들을 제조하고 이에 따라 디바이스 성능을 향상시킬 수 있다.
도 2e를 참조하면, 트렌치들(212a, 212b)을 유전체 물질(216)로 채운 후, 화학적 기계적 폴리싱이 수행되고, 이어서 마스크층(204b)과 패드층(204a)의 제거가 뒤따른다. CMP 공정 및 마스크층(204b)과 패드층(204a)의 제거는 도 2e에서 도시된 구조물을 산출시킨다. 적어도 하나의 실시예에서, 마스크층(204b)은 실리콘 질화물로 형성되며, 마스크층(204b)은 뜨거운 H3PO4를 이용한 웨팅(wet) 공정을 이용하여 제거될 수 있는 반면, 패드층(204a)은 실리콘 산화물로 형성된 경우, 희석된 HF 산을 이용하여 제거될 수 있다. 몇몇의 대안적인 실시예들에서, 마스크층(204b)과 패드층(204a)의 제거는 절연층들(216)의 리세싱 이후에 수행될 수 있고, 리세싱 단계는 도 2f에서 도시된다.
다음, 도 2f에서 도시된 바와 같이, 절연층들(216)은 에칭 단계에 의해 리세싱되고, 결과적으로 리세스들(218)이 초래된다. 적어도 하나의 실시예에서, 에칭 단계는 예컨대 기판(202)을 HF(hydrofluoric acid)에 담가둠으로써 습식 에칭 공정을 이용하여 수행될 수 있다. 또 다른 실시예에서, 에칭 단계는 건식 에칭 공정을 이용하여 수행될 수 있으며, 예컨대 건식 에칭 공정은 CHF3 또는 BF3를 에칭 가스들로서 이용하여 수행될 수 있다.
남아있는 절연층(216)은 기판의 주면(202s)으로부터 아랫방향으로 제1 높이(H1) 및 제2 높이(H2)보다 작은 제5 높이(H5)까지 연장하는 윗면(216t)을 포함하며, 제1 핀(214f)의 윗부분(224f)과 제2 핀(214b)의 윗부분(224b)은 절연층(216)의 윗면(216t)을 넘어 연장한다. 적어도 하나의 실시예에서, 제5 높이(H5)는 약 300Å와 약 1000Å 사이일 수 있지만 이것은 또한 이보다 더 클 수 있거나 또는 더 작을 수 있다. 도시된 실시예에서, 제1 핀(214f)의 윗부분(224f)은 윗면(224f_1)과 측벽들(224f_2, 224f_3)을 포함할 수 있는 반면에, 제2 핀(214b)의 윗부분(224b)은 윗면(224b_1)과 측벽들(224b_2, 224b_3)을 포함한다.
도 2c와 도 2f 뿐만이 아니라 도 2g를 참조하면, 리세스들(218)을 형성한 이후에, 제1 게이트 스택(220a)이 제1 핀(214f)의 윗부분(224f) 위에서 형성되는 반면에, 제2 게이트 스택(220b)은 제2 핀(214b)의 윗부분(224b) 위에서 형성된다. 제1 게이트 스택(220a)과 제2 게이트 스택(220b)은 유전체(230)에 의해 서로 이격된다. 몇몇의 실시예들에서, 제1 게이트 스택(220a)과 제2 게이트 스택(220b) 각각은 게이트 유전체층(226) 및 게이트 유전체층(226) 위의 게이트 전극층(228)을 포함한다. 따라서, FinFET(200)은 제1 FinFET(200a)과 제2 FinFET(200b)을 포함한다. 적어도 하나의 실시예에서, 제1 FinFET(200a)은 제1 폭(W1)을 가지며 기판의 주면(202s)으로부터 아랫방향으로 제1 높이(H1)까지 연장하는 복수의 제1 트렌치들(212a)을 포함하며, 인접해 있는 제1 트렌치들(212a)간의 제1 간격(S1)은 제1 핀(214f), 제1 핀(214f)의 윗면(224f_1)과 측벽들(224f_2, 224f_3)상의 제1 게이트 유전체(226a), 및 제1 게이트 유전체(226a)상의 제1 게이트 전극(228a)을 정의한다. 또 다른 실시예에서, 제2 FinFET(200b)은 제1 폭(W1)보다 작은 제2 폭(W2)을 가지며 기판의 주면(202s)으로부터 아랫방향으로 제1 높이(H1)보다 큰 제2 높이(H2)까지 연장하는 복수의 제2 트렌치들(212b)을 포함하며, 인접해 있는 제2 트렌치들(212b)간의 제2 간격(S2)은 제2 핀(214b), 제2 핀(214b)의 윗면(224b_1)과 측벽들(224b_2, 224b_3)상의 제2 게이트 유전체(226b), 및 제2 게이트 유전체(226b)상의 제2 게이트 전극(228b)을 정의한다.
도시된 실시예에서, 게이트 유전체(226)는 제1 핀(214f)의 윗부분(224f)과 제2 핀(214b)의 윗부분(224b)을 덮도록 형성된다. 몇몇의 실시예들에서, 게이트 유전체(226)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 고k 유전체들을 포함할 수 있다. 고k 유전체들은 금속 산화물들을 포함한다. 고k 유전체들을 위해 이용된 금속 산화물들의 예시들에는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및 이들의 혼합물의 산화물들이 포함된다. 본 실시예에서, 게이트 유전체(226)는 약 10 내지 30옹스트롬의 범위의 두께를 갖는 고k 유전체층이다. 게이트 유전체(226)는 ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition), 열 산화, UV 오존 산화, 또는 이들의 조합과 같은 적절한 공정을 이용하여 형성될 수 있다. 게이트 유전체(226)는 (제2 핀(214b)의 윗부분(224b) 및) 제1 핀(214f)의 윗부분(224f)과 게이트 유전체(226) 사이의 손상을 감소시키기 위한 계면층(미도시됨)을 더 포함할 수 있다. 계면층은 실리콘 산화물을 포함할 수 있다.
그런 후 게이트 전극(228)은 게이트 유전체(226) 위에서 형성된다. 적어도 하나의 실시예에서, 제1 핀(214f)의 윗부분(224f)은 I/O 디바이스의 부분일 수 있는, 제1 FinFET(200a)과 같은 별개의 FinFET을 형성하기 위해 이용될 수 있다. 몇몇의 대안적인 실시예들에서, 게이트 전극(228)은 하나 보다 많은 반도체 핀(214b)의 윗부분(224b)을 덮을 수 있고, 결과적인 FinFET은 핵심적인 디바이스의 부분일 수 있는, 제2 FinFET(200b)와 같은 하나 보다 많은 핀을 포함한다.
몇몇의 실시예들에서, 게이트 전극(228)은 단일층 또는 다중층 구조를 포함할 수 있다. 본 실시예에서, 게이트 전극(228)은 폴리실리콘을 포함할 수 있다. 더 나아가, 게이트 전극(228)은 균일하거나 또는 비균일한 도핑을 갖는 도핑된 폴리실리콘일 수 있다. 몇몇의 대안적인 실시예들에서, 게이트 전극층(228)은 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, NiSi, CoSi과 같은 금속, 기판 물질과 필적한 일함수를 갖는 다른 도전성 물질들, 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 게이트 전극(228)은 약 30nm 내지 약 60nm의 범위의 두께를 포함한다. 게이트 전극(228)은 CVD, PVD, ALD, 도금 또는 이들의 조합과 같은 적절한 공정을 이용하여 형성될 수 있다.
FinFET(200)은 추가적인 CMOS 공정처리를 받아서 소스/드레인 영역들, 콘택트/비아들, 상호접속 금속층들, 유전체층들, 패시베이션층들 등과 같은 다양한 피처들을 형성할 수 있다는 것이 이해된다. 따라서, 본 출원인의 방법은 외각 핀들에 대한 응력을 감소시키는데 도움을 줄 수 있고, 이로써 FinFET(200)의 균일한 핀들을 제조하고 이에 따라 디바이스 성능을 향상시킬 수 있다.
본 발명은 예시를 통해, 바람직한 실시예 측면에서 설명되었지만, 본 발명은 개시된 실시예들로 한정되지 않는다는 것을 이해하여야 한다. 이와는 달리, 본 발명은 (본 발명분야의 당업자에게 자명할) 다양한 변형들과 유사한 구성들을 커버하도록 의도되었다. 그러므로, 첨부된 청구항들의 범위는 이와 같은 변형들과 유사 구성들을 모두 포함하도록 하는 광범위 해석과 일치되어야 한다.

Claims (10)

  1. 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)에 있어서,
    주면을 포함한 기판;
    제1 폭을 가지며 상기 기판의 주면으로부터 아랫방향으로 제1 높이까지 연장하는 복수의 제1 트렌치들로서, 인접해 있는 제1 트렌치들간의 제1 간격은 제1 핀을 정의하는 것인, 상기 복수의 제1 트렌치들; 및
    상기 제1 폭보다 작은 제2 폭을 가지며 상기 기판의 주면으로부터 아랫방향으로 상기 제1 높이보다 큰 제2 높이까지 연장하는 복수의 제2 트렌치들로서, 인접해 있는 제2 트렌치들간의 제2 간격은 제2 핀을 정의하는 것인, 상기 복수의 제2 트렌치들
    을 포함한, 핀 전계 효과 트랜지스터(FinFET).
  2. 제1항에 있어서, 상기 제2 간격은 상기 제1 간격 이하인 것인, 핀 전계 효과 트랜지스터(FinFET).
  3. 제1항에 있어서, 상기 제1 핀은 수직한 측벽들을 포함한 것인, 핀 전계 효과 트랜지스터(FinFET).
  4. 제1항에 있어서, 상기 제2 핀은 테이퍼드(tapered) 측벽들을 포함한 것인, 핀 전계 효과 트랜지스터(FinFET).
  5. 반도체 디바이스에 있어서,
    주면을 포함한 기판;
    제1 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET); 및
    제2 FinFET
    을 포함하며, 상기 제1 FinFET은,
    제1 폭을 가지며 상기 기판의 주면으로부터 아랫방향으로 제1 높이까지 연장하는 복수의 제1 트렌치들로서, 인접해 있는 제1 트렌치들간의 제1 간격은 제1 핀을 정의하는 것인, 상기 복수의 제1 트렌치들; 및
    상기 제1 핀의 윗면과 측벽들상의 제1 게이트 유전체; 및
    상기 제1 게이트 유전체 상의 제1 게이트 전극
    을 포함하며, 상기 제2 FinFET은,
    제1 폭보다 작은 제2 폭을 가지며 상기 기판의 주면으로부터 아랫방향으로 상기 제1 높이보다 큰 제2 높이까지 연장하는 복수의 제2 트렌치들로서, 인접해 있는 제2 트렌치들간의 제2 간격은 제2 핀을 정의하는 것인, 상기 복수의 제2 트렌치들;
    상기 제2 핀의 윗면과 측벽들상의 제2 게이트 유전체; 및
    상기 제2 게이트 유전체 상의 제2 게이트 전극을 포함한 것인, 반도체 디바이스.
  6. 반도체 디바이스를 제조하는 방법에 있어서,
    주면을 포함한 기판 위에 패턴화된 하드마스크층을 형성하는 단계; 및
    90℃와 120℃ 사이의 정전척(electrostatic chuck; ESC) 온도에서 수행되는, 복수의 제1 트렌치들과 복수의 제2 트렌치들을 형성하는 단계
    를 포함하며, 상기 복수의 제1 트렌치들은 제1 폭을 가지며 상기 기판의 주면으로부터 아랫방향으로 제1 높이까지 연장하며, 상기 복수의 제2 트렌치들은 상기 제1 폭보다 작은 제2 폭을 가지며 상기 기판의 주면으로부터 아랫방향으로 상기 제1 높이보다 큰 제2 높이까지 연장한 것인, 반도체 디바이스 제조 방법.
  7. 제6항에 있어서, 상기 복수의 제1 트렌치들과 복수의 제2 트렌치들의 형성 단계는 NF3, CF4, 및 SF6로부터 선택된 화학물질을 에칭 가스로서 이용하여 수행되는 것인, 반도체 디바이스 제조 방법.
  8. 제6항에 있어서, 상기 복수의 제1 트렌치들과 복수의 제2 트렌치들의 형성 단계는 2mTorr 내지 20mTorr의 압력하에서 수행되는 것인, 반도체 디바이스 제조 방법.
  9. 제6항에 있어서, 상기 복수의 제1 트렌치들과 복수의 제2 트렌치들의 형성 단계는 500 내지 1000W의 소스 전력하에서 수행되는 것인, 반도체 디바이스 제조 방법.
  10. 제6항에 있어서, 상기 복수의 제1 트렌치들과 복수의 제2 트렌치들의 형성 단계는 펄스 바이어스 전압하에서 수행되는 것인, 반도체 디바이스 제조 방법.
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