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KR101407245B1 - 절연 게이트 바이폴라 트랜지스터 폴트 보호 시스템 - Google Patents

절연 게이트 바이폴라 트랜지스터 폴트 보호 시스템 Download PDF

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KR101407245B1
KR101407245B1 KR1020060115186A KR20060115186A KR101407245B1 KR 101407245 B1 KR101407245 B1 KR 101407245B1 KR 1020060115186 A KR1020060115186 A KR 1020060115186A KR 20060115186 A KR20060115186 A KR 20060115186A KR 101407245 B1 KR101407245 B1 KR 101407245B1
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Abstract

절연 게이트 바이폴라 트랜지스터의 폴트 보호시스템은, 절연 게이트 바이폴라 트랜지스터의 게이트 전압 패턴을 분석하여 폴트 상태 여부를 판단하는 게이트 전압 패턴 분석기와, 게이트 전압 패턴 분석기에서 폴트 상태인 경우 출력하는 출력신호에 따라 절연 게이트 바이폴라 트랜지스터의 게이트 전압이 증가하는 것을 차단하는 게이트 전압 클램퍼와, 그리고 게이트 전압 패턴 분석기에서 폴트 상태인 경우 출력하는 출력신호에 따라 절연 게이트 바이폴라 트랜지스터를 서서히 턴 오프 시키는 소프트 오프를 구비한다.
절연 게이트 바이폴라 트랜지스터(IGBT), 단락 회로 폴트, 폴트 언더 로드(FUL)

Description

절연 게이트 바이폴라 트랜지스터 폴트 보호 시스템{System for fault protection in IGBT}
도 1은 절연 게이트 바이폴라 트랜지스터의 스위칭 파형을 나타내 보인 도면이다.
도 2는 정상 조건과 단락회로 폴트 조건에서의 게이트 전압 파형을 비교하기 위하여 나타내 보인 그래프이다.
도 3은 정상 조건과 폴트 언더 로드(FUL) 조건에서의 게이트 전압 파형을 비교하기 위하여 나타내 보인 그래프이다.
도 4는 본 발명에 따른 절연 게이트 바이폴라 트랜지스터 폴트 보호 시스템을 나타내 보인 도면이다.
도 5는 도 4의 게이트 전압 패턴 분석기의 일 예를 나타내 보인 회로도이다.
도 6은 도 4의 게이트 전압 클램퍼 및 소프트 오프의 일 예를 나타내 보인 회로도이다.
본 발명은 단락 회로 폴트나 폴트 언더 로드(Fault Under Load)과 같은 폴트 상태에서 절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor)를 보호하는 시스템에 관한 것이다.
전력을 제어하고 변환하는 장치에는 전력용 트랜지스터들이 사용된다. 이와 같은 전력용 트랜지스터들을 일정한 간격으로 스위칭 온 또는 스위칭 오프시킴으로써 전력 제어나 전력 변환의 목적을 달성할 수 있다. 상기 소자들은 과부하 조건들 뿐만 아니라 정상조건들 하에서의 회로 전류들을 안정적으로 취급할 수 있도록 선택된다. 그러나 단락 조건이나 FUL(Fault Under Load)과 같은 폴트하에서, 소자는 매우 높은 서지(surge) 전류에 의해 영향을 받게 되며, 따라서 이를 방지하기 위해서는 폴트 전류를 적절하게 제어하고 제거하여야 할 필요가 있다.
전력용 트랜지스터들 중에서 특히 절연 게이트 바이폴라 트랜지스터(IGBT)에는 심각한 폴트 조건들 하에서 소자의 정격치보다 10배 이상으로 큰 크기의 전류가 흐를 수 있다. 단락회로 전류에 의한 절연 게이트 바이폴라 트랜지스터(IGBT)의 높은 전력손실과 파괴를 막기 위해서는, 수㎲와 같은 짧은 시간 내에 적절한 폴트 치유 동작이 이루어져야 한다. 통상적으로, 절연 게이트 바이폴라 트랜지스터(IGBT)를 보호하기 위한 여러 접근들이 제시되고 있다. 예컨대 감지 절연 게이트 바이폴라 트랜지스터(IGBT), 에미터 저항, 그리고 고전압 다이오드를 사용하는 방법들이 있다. 현재 이와 같은 방법들이 널리 사용되고 있지만, 고전력 성분들 및 감지 절연 게이트 바이폴라 트랜지스터(IGBT) 때문에 게이트 구동 집적회로에 집적시키는 것이 용이하지 않은 실정이다.
본 발명이 이루고자 하는 기술적 과제는, 폴트 발생시 폴트 전류를 제한하고 절연 게이트 바이폴라 트랜지스터(IGBT)를 안전하게 셧 다운시킬 수 있는 절연 게이트 바이폴라 트랜지스터 폴트 보호시스템을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 절연 게이트 바이폴라 트랜지스터 폴트 보호시스템은, 절연 게이트 바이폴라 트랜지스터의 게이트 전압 패턴을 분석하여 폴트 상태 여부를 판단하는 게이트 전압 패턴 분석기; 상기 게이트 전압 패턴 분석기에서 폴트 상태인 경우 출력하는 출력신호에 따라 상기 절연 게이트 바이폴라 트랜지스터의 게이트 전압이 증가하는 것을 차단하는 게이트 전압 클램퍼; 및 상기 게이트 전압 패턴 분석기에서 폴트 상태인 경우 출력하는 출력신호에 따라 상기 절연 게이트 바이폴라 트랜지스터를 서서히 턴 오프 시키는 소프트 오프를 구비한다.
상기 게이트 전압 패턴 분석기로부터의 출력 신호를 일정 시간 지연시킨 후에 상기 소프트 오프로 전달하는 시간 지연기를 더 구비할 수 있다.
상기 게이트 전압 패턴 분석기에서 폴트 상태인 경우 출력하는 출력신호에 따라 상기 절연 게이트 바이폴라 트랜지스터의 게이트 입력 신호를 버퍼링하는 버퍼의 동작을 중단시키는 버퍼 차단기를 더 구비할 수 있다.
상기 게이트 전압 패턴 분석기는, 상기 절연 게이트 바이폴라 트랜지스터의 게이트 전압을 입력받아 상기 폴트 상태 여부를 판단하는 비교기; 및 상기 비교기의 출력에 따라 상기 폴트 상태인 경우 하이 신호를 출력하는 SR 래치를 포함할 수 있다.
상기 비교기는, 상기 절연 게이트 바이폴라 트랜지스터의 단락 회로 폴트 여부를 판단하기 위한 제1 비교기; 및 상기 절연 게이트 바이폴라 트랜지스터의 폴트 언더 로드 여부를 판단하기 위한 제2 비교기를 포함할 수 있다.
상기 제1 비교기 및 제2 비교기는 OP 앰프일 수 있다.
게이트 드라이버와 상기 절연 게이트 바이폴라 트랜지스터의 게이트 단자 사이에 버퍼 및 저항이 배치되고, 상기 제1 비교기의 비반전 단자에는 상기 저항과 상기 게이트 단자 사이의 게이트 신호가 입력되고, 반전 단자에는 상기 버퍼와 상기 저항 사이의 게이트 신호중 제1 저항 및 제2 저항에 의해 나누어진 분할 게이트 신호가 입력되며, 상기 제2 비교기의 반전 단자에는 상기 버퍼와 상기 저항 사이의 게이트 신호가 입력되고, 비반전 단자에는 상기 저항과 상기 게이트 단자 사이의 게이트 신호중 제3 저항 및 제4 저항에 의해 나누어진 분할 게이트 신호가 입력될 수 있다.
상기 제1 비교기 및 제2 비교기의 출력을 입력받아 상기 SR 래치의 S 입력단자로 입력시키는 OR 게이트를 더 구비할 수 있다.
상기 버퍼와 저항 사이의 게이트 신호를 입력받아 반전시킨 후에 상기 SR 래치의 R 입력단자로 입력시키는 인버터를 더 구비할 수 있다.
상기 게이트 전압 클램퍼는, 상기 절연 게이트 바이폴라 트랜지스터의 게이트 단자에 캐소드가 연결되도록 배치되는 제너 다이오드; 및 상기 제너 다이오드의 애노드가 컬렉터에 연결되고 에미터는 접지되며 게이트에는 상기 게이트 전압 패턴 분석기의 출력단자가 연결되도록 배치되는 트랜지스터를 포함할 수 있다.
상기 소프트 오프는, 상기 절연 게이트 바이폴라 트랜지스터의 게이트 단자에 연결되는 고 저항; 및 상기 고 저항이 컬렉터에 연결되고 에미터는 접지되며 게이트에는 상기 게이트 전압 패턴 분석기의 출력단자가 연결되도록 배치되는 트랜지스터를 포함할 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1은 절연 게이트 바이폴라 트랜지스터의 스위칭 파형을 나타내 보인 도면이다.
도 1을 참조하면, 절연 게이트 바이폴라 트랜지스터를 유도성 부하를 갖는 회로 내에서 스위칭소자로 사용하는 경우로서, 구체적으로 제1 시간(t0) 영역에서, 게이트 전류는 기생 입력 커패시턴스(Cge 및 Cgc)를 충전시키고, 게이트-에미터 전압(Vge)는 게이트 문턱전압(Vge(th))까지 상승한다. 도면상에는 게이트-에미터 전압(Vge)의 상승 파형을 선형으로 나타냈지만, 실제로는 Rg(Cge+Cgc)의 시정수를 갖는 지수 커브(exponential curve) 형태를 갖는다. 상기 영역에서 컬렉터-에미터 전압(Vce)과 컬렉터 전류(ic)는 변화하지 않는다. 이 영역에서 턴 온 지연의 대부분이 발생하는데, 여기서 지연 시간은 게이트 전압이 게이트 최대전압(Vgg+)의 10%에서부터 컬렉터 전류(ic)가 풀 로드(full load) 전류(Io)의 10%에 이르는데까지 걸 리는 시간으로 정의된다.
제2 시간(t1) 영역에서, 게이트-에미터 전압(Vge)이 게이트 문턱전압(Vge(th))을 넘어가고, 이에 따라 게이트절연막 아래의 p 베이스영역 위에 채널이 형성되고, 전류가 도통되기 시작한다. 이 시간 동안에, 절연 게이트 바이폴라 트랜지스터는 액티브 영역 내에 들어서고, 컬렉터 전류(ic)는 게이트-에미터 전압(Vge)에 대응해서 증가된다. 이 영역에서, 컬렉터 전류(ic)는 점점 증가하여 최종적으로는 풀 로드 전류(Io)에 도달하게 된다. 제2 시간(t1) 및 제3 시간(t2) 영역에서, 컬렉터-에미터 전압(Vce)값은 dic/dt 및 스트레이 인덕턴스(stray inductance)(Ls)의 크기에 비례해서 줄어드는 반면에, 컬렉터 전류(ic)는 프리휠링 다이오드의 역 회복 전류에 의해 연속적으로 증가한다.
제3 시간(t2) 및 제4 시간(t3) 영역에서, 프리휠링 다이오드의 역 회복 전류가 나타나기 시작한다. 이 전류는 제4 시간(t4) 영역이 시작되면서 감소하기 시작한다. 이때, 프리휠링 다이오드 양단 전압은 증가하고, 반면에 컬렉터-에미터 전압(Vce)는 떨어진다. 게이트-컬렉터 커패시턴스(Cgc)가 작고 dc 전압(Vdc)가 높으면, 컬렉터-에미터 전압(Vce)는 급격하게 감소된다. 제4 시간(t3) 영역에서, 게이트-컬렉터 커패시턴스(Cgc)는 게이트 드라이브로부터 전류와 게이트-에미터 커패시턴스(Cge)로부터의 방전 전류를 방전시킨다. 제4 시간(t3) 영역의 끝에서는, 다이오드의 역 회복이 끝나게 된다.
제5 시간(t4) 영역에서, 게이트 전류(ig)는 게이트-에미터 커패시턴스(Cge)를 충전시키고, 게이트-에미터 전압(Vge)은 풀 로드 게이트-에미터 전압(Vge,Io)를 유지시키고, 그리고 컬렉터 전류(ic)는 풀 로드 전류(Io)를 유지시킨다. 반면에 컬렉터-에미터 전압(Vce)은 (Vgg-vge,Io)/(RgCgc)의 비율로 떨어진다. 제6 시간(t5) 영역에서, 게이트-에미터 전압(Vge)은, 게이트 최대전압(Vgg+)에 이르기까지 Rg(Cge+Cgc,miller)의 시정수로 다시 증가한다. 여기서 Cgc,miller는 밀러 효과에 의해 낮은 컬렉터-에미터 전압(Vce)로부터 발생하는 게이트-컬렉터 커패시턴스(Cgc)이다. 이 영역에서, 컬렉터-에미터 커패시턴스(Cgc)는 컬렉터-에미터 온 상태 전압에 이르기까지 서서히 감소하여 완전히 포화된다.
도 2는 정상 조건과 단락회로 폴트 조건에서의 게이트 전압 파형을 비교하기 위하여 나타내 보인 그래프이다. 도 3은 정상 조건과 폴트 언더 로드(FUL) 조건에서의 게이트 전압 파형을 비교하기 위하여 나타내 보인 그래프이다.
먼저 도 2를 참조하면, 정상 조건과 단락회로 폴트 조건에서 게이트 전압 파형은 제4 시간(t3) 및 제5 시간(t4) 영역에서 다르게 나타난다. 구체적으로 도면에 실선으로 나타낸 바와 같이 정상 조건에서는 게이트 전압이 일정하지만, 도면에 점선으로 나타낸 바와 같이 단락회로 폴트 조건에서는 게이트 전압이 일정하지 않다. 도 1을 참조하여 설명한 바와 같이, 제4 시간(t3) 및 제5 시간(t4) 영역에서, 게이트 전압은 밀러 효과에 의해 일정하게 유지되어야만 한다. 그러나 단락회로 폴트 조건하에서는 모든 턴-온 영역들에서 게이트 전압이 일정하기 않는데, 그 이유는 절연 게이트 바이폴라 트랜지스터의 컬렉터-에미터 전압(Vce)이 단락회로 폴트 상황에서 변하지 않기 때문이다.
다음에 도 3을 참조하면, 단락회로 폴트 조건과는 다소 다르게, 폴트 언더 로드 조건에서의 게이트 전압 파형은 정상 조건에서의 게이트 전압 파형과 제6 시간(t5) 이후의 영역, 특히 폴트 언더 로드 영역(FUL)에서 다르게 나타난다. 구체적으로 도면에 실선으로 나타낸 바와 같이 정상 조건에서는 게이트 전압이 일정하지만, 도면에 점선으로 나타낸 바와 같이 폴트 언더 로드 조건에서는 게이트 전압이 일정하지 않다. 폴트 언더 로드는 소자가 온 상태일 때 단락 회로가 발생하는 상황이므로, 단락 회로가 발생하기 전의 컬렉터-에미터 전압(Vce)은 낮다. 폴트 언더 로드 테스트 회로에서, 테스트 회로 소자가 턴 온을 유지하는 동안 반대쪽 절연 게이트 바이폴라 트랜지스터가 턴 온되면, 단락 회로가 발생되어 슛-스루(shoot-through) 전류가 흐른다. 즉 전류가 신속하게 증가하고, 절연 게이트 바이폴라 트랜지스터는 완전한 도통 상태에서 벗어나서 액티브 영역으로 들어간다. 컬렉터-에미터 전압(Vce)이 증가하고, 게이트-컬렉터 전류(igc)가 밀러 커패시턴스인 게이트-컬렉터 커패시턴스(Cgc) 안으로 흐르기 시작한다. 이때 게이트 저항이 크다면, 그 크기는 게이트 최대전압(Vgg+) 이상으로 도달할 것이다. 게이트-에미터 전압(Vge)이 게이트 최대전압(Vgg+)과 같은 상태에서의 폴트 전류는 정격 전류 이상으로 상승하게 되고, 소자의 브레이크다운 가능성은 더욱 더 커진다. 따라서 폴트 언더 로드를 억제하는 수단들 중 하나로서 낮은 게이트 저항을 이용하기도 한다.낮은 게이트 저항은 폴트 언더 로드 동안에 게이트-에미터 전압(Vge)이 단락 전류를 제한하도록 상승하는 것을 방지해준다.
도 4는 본 발명에 따른 절연 게이트 바이폴라 트랜지스터 폴트 보호 시스템을 나타내 보인 도면이다.
도 4를 참조하면, 절연 게이트 바이폴라 트랜지스터(400)는 게이트 드라이버(410)로부터 신호를 받는다. 절연 게이트 바이폴라 트랜지스터(400)의 게이트 단자와 게이트 드라이버(410) 사이에는 버퍼(420) 및 저항(R)이 배치된다. 게이트 드라이버(410)는 절연 게이트 바이폴라 트랜지스터(400)의 게이트 신호를 발생시킨다. 버퍼(420)는 게이트 드라이버(410)로부터의 신호를 버퍼링하며, 이를 위하여 내부에 적어도 2개 이상의 스위칭소자를 포함한다. 버퍼(420)로부터 출력되는 게이트 전압은 저항(R)을 통해 절연 게이트 바이폴라 트랜지스터(400)의 게이트 단자에 입력된다.
이와 같이 배치되는 절연 게이트 바이폴라 트랜지스터(400)의 폴트 보호 시스템(500)은, 게이트 전압 패턴 분석기(GVPA; Gate Voltage Pattern Analyzer)(510), 버퍼 차단기(520), 게이트 전압 클램퍼(530), 시간 지연기(540) 및 소프트 오프(soft off)(550)를 포함하여 구성된다. 게이트 전압 패턴 분석기(510)는, 버퍼(420)와 절연 게이트 바이폴라 트랜지스터(400)의 게이트 단자 사이에 배치되는 저항(R) 양단의 접점 "A" 및 "B"에서의 게이트 신호를 입력받아, 폴트 상황인지의 여부에 따라서 하이 신호 또는 로우 신호를 출력시킨다. 버퍼 차단기(520)는 게이트 전압 패턴 분석기(510)의 출력 신호를 입력받는데, 폴트 상황임을 알리는 하이 신호가 입력되면 버퍼(420)의 동작을 중지시킨다. 게이트 전압 클램퍼(530)도 또한 게이트 전압 패턴 분석기(510)의 출력 신호를 입력받는데, 폴트 상황임을 알리는 하이 신호가 입력되면 게이트 전압이 계속적으로 증가하는 것을 차단시킨다. 시간 지연기(540)는 게이트 전압 패턴 분석기(510)로부터의 출력 신호 를 일정 시간 지연시킨 후에 출력한다. 소프트 오프(550)는 시간 지연기(540)에 의해 일정 시간 지연된 게이트 전압 패턴 분석기(510)의 하이 출력 신호에 의해 절연 게이트 바이폴라 트랜지스터(400)를 서서히 턴 오프 시킨다.
상기 폴트 보호 시스템(500)의 폴트 보호 동작을 보다 구체적으로 설명하면, 게이트 전압 패턴 분석기(510)에서는 저항(R) 양단의 단자인 "A" 및 "B"에서의 게이트 신호를 입력받아 현재 상황이 폴트 상황인지 정상 상황인지를 판단한다. 이 과정에 대해서는 뒤에 보다 상세하게 설명하기로 한다. 상기 판단 결과, 폴트 상황인 것으로 판단되면 하이 신호를 발생시키고, 이 하이 신호는 버퍼 차단기(520), 게이트 전압 클램퍼(530) 및 소프트 오프(550)로 입력된다. 버퍼 차단기(520)는 버퍼(420)의 동작을 오프시킨다. 게이트 전압 클램퍼(530)는 게이트 전압의 증가를 차단시킨다. 소프트 오프(550)는 시간 지연기(540)에 의해 일정 시간 지연된 후에 게이트 전압을 서서히 감소시켜 절연 게이트 바이폴라 트랜지스터(400)를 턴 오프 시킨다. 게이트 전압 패턴 분석기(440)로부터의 분석 결과, 정상 상태인 경우에는 하이 신호 대신 로우 신호가 출력되고, 이 로우 신호를 입력받는 버퍼 차단기(520), 게이트 전압 클램퍼(530) 및 소프트 오프(550)는 동작하지 않고, 따라서 절연 게이트 바이폴라 트랜지스터(400)가 어떠한 손실 없이 정상적으로 동작되도록 한다.
도 5는 도 4의 게이트 전압 패턴 분석기의 일 예를 나타내 보인 회로도이다.
도 5를 참조하면, 게이트 전압 패턴 분석기(510)는 1개의 SR 래치(511)와 2개의 비교기(512, 513)를 포함한다. 제1 비교기(512)는 단락 회로 폴트 상황을 검 출하기 위한 것이고, 제2 비교기(513)는 폴트 언더 로드 상황을 검출하기 위한 것이다. 제1 비교기(512) 및 제2 비교기(513)는 OP 앰프로 이루어진다. 제1 비교기(512)의 비반전단자(+)에는 저항(R)과 절연 게이트 바이폴라 트랜지스터(400)의 게이트 단자 사이의 단자 "B"로부터의 게이트 신호가 입력된다. 제1 비교기(512)의 반전단자(-)에는 버퍼(420)와 저항(R) 사이의 단자 "A"로부터의 게이트 신호 중에서 제1 저항(R1) 및 제2 저항(R2)에 의해 나누어진 게이트 신호가 입력된다. 제2 비교기(513)의 반전 단자(-)에는 단자 "A"로부터의 게이트 신호가 입력된다. 제2 비교기(513)의 비반전 단자(+)에는 단자 "B"로부터의 게이트 신호 중에서 제3 저항(R3) 및 제4 저항(R4)에 의해 나누어진 게이트 신호가 입력된다. 제1 저항(R1) 및 제2 저항(R2)의 저항값은, 제1 저항(R1) 및 제2 저항(R2)에 의해 나누어진 게이트 신호의 크기가 특정 과전류 레벨을 제한할 수 있을 정도의 값을 갖는다. 마찬가지로 제3 저항(R3) 및 제4 저항(R4)의 저항값은, 제3 저항(R3) 및 제4 저항(R4)에 의해 나누어진 게이트 신호의 크기가 특정 과전류 레벨을 제한할 수 있을 정도의 값을 갖는다.
제1 비교기(512)의 출력신호 및 제2 비교기(513)의 출력신호는 OR 게이트(515)의 입력단자로 입력된다. OR 게이트(515)의 어느 한 입력 단자에는 리셋 회로(514)와 연결되며, 경우에 따라서 리셋 회로(514)에 의해 리셋 입력신호가 입력될 수도 있다. OR 게이트(515)의 출력 단자는 SR 래치(511)의 S 입력단자와 연결된다. SR 래치(511)의 R 입력단자에는 인버터(516)가 연결되는데, 인버터(516)에는 단자 "A"에서의 게이트 신호가 입력된다. SR 래치(511)의 Q 출력단자는 게이트 전 압 패턴 분석기(510)의 출력신호를 발생시킨다.
절연 게이트 바이폴라 트랜지스터(400)가 턴 오프 되어 있는 동안에는 단자 "A"에서의 게이트 신호가 로우 신호이므로, 인버터(516)에 의해 SR 래치(511)의 R 입력단자에는 하이 신호가 입력되고, 따라서 SR 래치(511)가 리셋되어 Q 출력단자에는 로우 신호가 입력된다. 따라서 절연 게이트 바이폴라 트랜지스터(400)가 턴 오프 되어 있는 동안에는 버퍼 차단기(520), 게이트 전압 클램퍼(530) 및 소프트 오프(550)가 동작하지 않는다. 절연 게이트 바이폴라 트랜지스터(400)가 턴 온 되어 있는 동안에는 단자 "A"에서의 게이트 신호가 하이 신호이므로, 인버터(516)에 의해 SR 래치(511)의 R 입력단자에는 로우 신호가 입력되고, 따라서 SR 래치(511)의 Q 출력단자로부터의 출력신호는 SR 래치(511)의 S 입력단자로 입력되는 입력신호에 따라 결정된다.
SR 래치(511)의 S 입력단자로 입력되는 입력신호가 하이 신호가 되면, Q 출력단자에는 하이 신호가 출력되고, 반면에 로우 신호가 되면 로우 신호가 출력된다. 따라서 단락회로 폴트 상황이 발생되거나, 폴트 언더 로드 상황이 발생되면, SR 래치(511)의 S 입력단자에는 하이 신호가 입력되어야 한다. 단락회로 폴트 상황을 먼저 살펴보면, 절연 게이트 바이폴라 트랜지스터가 턴 온 되면, 제2 시간(t1) 영역 내지 제5 시간(t4) 영역 동안에, 단자 "B"에서의 게이트 전압과 단자 "A"에서의 게이트 전압의 분할 전압이 제1 비교기(512)에 의해 비교된다. 앞서 언급한 바와 같이, 단자 "A"에서의 게이트 전압의 분할 전압의 크기는 특정 과전류 레벨을 제한하도록 설정되는데, 절연 게이트 바이폴라 트랜지스터의 출력 전류가 증가함에 따라 제4 시간(t3) 및 제5 시간(t4) 동안에 밀러 효과에 의해 절연 게이트 바이포라 트랜지스터의 평평한 게이트 전압 레벨이 증가하기 때문이다. 따라서 단자 "B"에서의 게이트 전압이 단자 "A"의 분할 게이트 전압보다 큰 경우에는, SR 래치(511)의 S 입력단자는 로우 신호에서 하이 신호로 변경되고, SR 래치(511)의 Q 출력단자로는 하이 신호가 출력된다. SR 래치(511)의 Q 출력단자가 게이트 전압 패턴 분석기(510)의 출력단자가 되므로, 이 하이 신호의 출력에 의해 게이트 전압은 더 이상의 증가가 차단된다. 리셋 회로(514)는 제5 시간(t5)이후의 SR 래치(511)의 출력 상태를 유지하기 위하여 동작하며, 일정 시간이 경과된 후에 절연 게이트 바이폴라 트랜지스터(400)가 턴 오프되면, SR 래치(511)의 Q 출력단자는 로우 신호로 리셋된다.
다음에 제5 시간(t4) 이후의 폴트 언더 로드 상황을 살펴보면, 제2 비교기(513)가 동작하여 단자 "A"에서의 게이트 전압과 단자 "B"에서의 게이트 전압 중 제3 저항(R3) 및 제4 저항(R4)에 의해 나누어진 분할 전압을 비교한다. 이 비교에서, 폴트 언더 로드에 따른 (Cgc×dv/dt) 효과에 의해 단자 "B"에서의 분할전압이 단자 "A"에서의 전압보다 큰 경우, SR 래치(511)의 S 입력단자의 상태는 로우에서 하이로 바뀐다. 그러면 SR 래치(511)의 Q 출력단자는 하이 상태가 된다.
도 6은 도 4의 게이트 전압 클램퍼 및 소프트 오프의 일 예를 나타내 보인 회로도이다.
도 6을 참조하면, 게이트 전압 클램퍼(530)는 제너 다이오드(531) 및 트랜지스터(532)로 구성될 수 있다. 제너 다이오드(531)의 캐소드는 절연 게이트 바이폴 라 트랜지스터(400)의 게이트 단자와 저항(R) 사이에 연결되고, 애노드는 트랜지스터(532)의 컬렉터 단자에 연결된다. 트랜지스터(532)의 에미터 단자는 접지되며, 게이트 단자는 게이트 전압 패턴 분석기(510)의 출력 단자로부터 신호를 입력받는다. 단락 회로 폴트 상황이나 폴트 언더 로드 상황이 발생하여 게이트 전압 패턴 분석기(510)로부터 하이 신호가 트랜지스터(532)의 게이트로 입력되는 경우, 트랜지스터(532)가 턴 온 되어 제너 다이오드(531)가 동작하며, 이 제너 다이오드(531)의 동작으로 절연 게이트 바이폴라 트랜지스터(400)의 게이트 전압은 더 이상 증가하지 않는다. 이에 따라 절연 게이트 바이폴라 트랜지스터(400)의 폴트 전류가 감소된다.
소프트 오프(550)는 높은 저항값을 갖는 저항(551) 및 트랜지스터(552)로 구성될 수 있다. 저항(551)의 일 단자는 절연 게이트 바이폴라 트랜지스터(400)의 게이트 단자와 저항(R) 사이에 연결되고, 다른 단자는 트랜지스터(552)의 컬렉터 단자에 연결된다. 트랜지스터(552)의 에미터 단자는 접지되며, 게이트 단자는 시간 지연기(540)로부터 신호를 입력받는다. 단락 회로 폴트 상황이나 폴트 언더 로드 상황이 발생하여 게이트 전압 패턴 분석기(510)로부터 하이 신호가 발생되고, 이 하이 신호가 시간 지연기(540)를 통과하여 트랜지스터(552)의 게이트로 입력되는 경우, 트랜지스터(552)가 턴 온 되고, 이에 따라 절연 게이트 바이폴라 트랜지스터(400)는 높은 저항값을 갖는 저항(551)에 의해 서서히(softly) 턴 오프된다.
지금까지 설명한 바와 같이, 본 발명에 따른 절연 게이트 바이폴라 트랜지스 터 폴트 보호 시스템에 따르면, 게이트 전압 패턴을 분석하여 단락 회로 폴트나 폴트 언더 로드 상황에 대처함으로써, 에미터 저항, 고전압 다이오드 등이 불필요하며, 논리소자와 저전압 소자들로 구성됨으로써 하나의 게이트 드라이브 집적회로나 고전압 집적회로 내에 용이하게 집적할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (11)

  1. 게이트 신호를 출력하는 게이트 드라이버와 절연 게이트 바이폴라 트랜지스터의 게이트 단자 사이에 배치되는 버퍼 및 저항;
    상기 버퍼와 저항 사이의 게이트 신호가 입력되는 제1 단자와, 상기 저항과 게이트 단자 사이의 게이트 신호가 입력되는 제2 단자와, 그리고 상기 제1 단자로 입력되는 제1 게이트 신호 및 상기 제2 단자로 입력되는 제2 게이트 신호를 서로 비교하여 상기 절연 게이트 바이폴라 트랜지스터의 단락 회로 폴트 상태 여부를 판단하는 제1 비교기를 포함하는 게이트 전압 패턴 분석기;
    상기 게이트 전압 패턴 분석기에서 폴트 상태인 경우 출력하는 출력신호에 따라 상기 절연 게이트 바이폴라 트랜지스터의 게이트 전압이 증가하는 것을 차단하는 게이트 전압 클램퍼; 및
    상기 게이트 전압 패턴 분석기에서 폴트 상태인 경우 출력하는 출력신호에 따라 상기 절연 게이트 바이폴라 트랜지스터를 서서히 턴 오프 시키는 소프트 오프를 구비하는 절연 게이트 바이폴라 트랜지스터의 폴트 보호 시스템.
  2. 제1항에 있어서,
    상기 게이트 전압 패턴 분석기로부터의 출력 신호를 일정 시간 지연시킨 후에 상기 소프트 오프로 전달하는 시간 지연기를 더 구비하는 절연 게이트 바이폴라 트랜지스터의 폴트 보호 시스템.
  3. 제1항에 있어서,
    상기 게이트 전압 패턴 분석기에서 폴트 상태인 경우 출력하는 출력신호에 따라 상기 절연 게이트 바이폴라 트랜지스터의 게이트 입력 신호를 버퍼링하는 버퍼의 동작을 중단시키는 버퍼 차단기를 더 구비하는 절연 게이트 바이폴라 트랜지 스터의 폴트 보호 시스템.
  4. 제1항에 있어서,
    상기 제1 단자로 입력되는 제1 게이트 신호 및 상기 제2 단자로 입력되는 제2 게이트 신호를 서로 비교하여 상기 절연 게이트 바이폴라 트랜지스터의 폴트 언더 로드 여부를 판단하는 제2 비교기를 더 포함하는 절연 게이트 바이폴라 트랜지스터의 폴트 보호 시스템.
  5. 제4항에 있어서,
    상기 제1 및 제2 비교기의 출력에 따라 폴트 상태인 경우 하이 신호를 출력하는 SR 래치를 더 포함하는 절연 게이트 바이폴라 트랜지스터의 폴트 보호 시스템.
  6. 제4항에 있어서,
    상기 제1 비교기 및 제2 비교기는 OP 앰프인 절연 게이트 바이폴라 트랜지스터의 폴트 보호 시스템.
  7. 제6항에 있어서,
    상기 제1 비교기의 비반전 단자에는 상기 저항과 상기 게이트 단자 사이의 게이트 신호가 입력되고, 반전 단자에는 상기 버퍼와 상기 저항 사이의 게이트 신호중 제1 저항 및 제2 저항에 의해 나누어진 분할 게이트 신호가 입력되며,
    상기 제2 비교기의 반전 단자에는 상기 버퍼와 상기 저항 사이의 게이트 신호가 입력되고, 비반전 단자에는 상기 저항과 상기 게이트 단자 사이의 게이트 신호중 제3 저항 및 제4 저항에 의해 나누어진 분할 게이트 신호가 입력되는 절연 게이트 바이폴라 트랜지스터의 폴트 보호 시스템.
  8. 제5항에 있어서,
    상기 제1 비교기 및 제2 비교기의 출력을 입력받아 상기 SR 래치의 S 입력단자로 입력시키는 OR 게이트를 더 구비하는 절연 게이트 바이폴라 트랜지스터의 폴트 보호 시스템.
  9. 제8항에 있어서,
    상기 버퍼와 저항 사이의 게이트 신호를 입력받아 반전시킨 후에 상기 SR 래치의 R 입력단자로 입력시키는 인버터를 더 구비하는 절연 게이트 바이폴라 트랜지스터의 폴트 보호 시스템.
  10. 제1항에 있어서, 상기 게이트 전압 클램퍼는,
    상기 절연 게이트 바이폴라 트랜지스터의 게이트 단자에 캐소드가 연결되도록 배치되는 제너 다이오드; 및
    상기 제너 다이오드의 애노드가 컬렉터에 연결되고 에미터는 접지되며 게이트에는 상기 게이트 전압 패턴 분석기의 출력단자가 연결되도록 배치되는 트랜지스터를 포함하는 절연 게이트 바이폴라 트랜지스터 폴트 보호 시스템.
  11. 제1항에 있어서, 상기 소프트 오프는,
    상기 절연 게이트 바이폴라 트랜지스터의 게이트 단자에 연결되는 저항기; 및
    상기 저항기가 컬렉터에 연결되고 에미터는 접지되며 게이트에는 상기 게이트 전압 패턴 분석기의 출력단자가 연결되도록 배치되는 트랜지스터를 포함하는 절연 게이트 바이폴라 트랜지스터 폴트 보호 시스템.
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