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KR101396088B1 - 3-dimensional cmos field effect transistor and method for manufacturing the same - Google Patents

3-dimensional cmos field effect transistor and method for manufacturing the same Download PDF

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KR101396088B1
KR101396088B1 KR1020120142723A KR20120142723A KR101396088B1 KR 101396088 B1 KR101396088 B1 KR 101396088B1 KR 1020120142723 A KR1020120142723 A KR 1020120142723A KR 20120142723 A KR20120142723 A KR 20120142723A KR 101396088 B1 KR101396088 B1 KR 101396088B1
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송윤흡
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한양대학교 산학협력단
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

3차원 CMOS 전계효과 트랜지스터 및 이의 제조방법을 제공한다. 상기 전계효과 트랜지스터는 제1 핀을 구비하는 NMOS 활성영역 및 제2 핀을 구비하는 PMOS 활성영역을 포함하되, 상기 제1 핀은 n채널영역 및 상기 n채널영역으로부터 연장되는 소스/드레인 영역을 포함하고, 상기 제2 핀은 p채널영역 및 상기 p채널영역으로부터 연장되는 소스/드레인 영역을 포함하는 반도체기판, 상기 n채널영역의 상부 및 양 측벽들을 덮는 NMOS 게이트전극, 상기 p채널영역의 상부 및 양 측벽들을 덮는 PMOS 게이트전극 및 상기 게이트전극들과 상기 채널영역들 사이에 개재된 게이트 절연막들을 포함하되, 상기 제2 핀의 높이는 상기 제1 핀의 높이의 1.5배 ∼ 3배로 채택되어 NMOS 전계효과 트랜지스터와 PMOS 전계효과 트랜지스터 간의 전기적 특성 차이를 현저하게 개선할 수 있으며, 인버터로 구현 가능한 밸런스 CMOS 전계효과 트랜지스터를 제공할 수 있다. A three-dimensional CMOS field effect transistor and a method of manufacturing the same are provided. The field effect transistor includes an NMOS active region having a first fin and a PMOS active region having a second fin, the first fin including an n-channel region and a source / drain region extending from the n-channel region Wherein the second fin comprises a semiconductor substrate comprising a p-channel region and source / drain regions extending from the p-channel region, an NMOS gate electrode covering the top and both sidewalls of the n-channel region, And a gate insulating film interposed between the gate electrodes and the channel regions, wherein the height of the second fin is 1.5 to 3 times the height of the first fin, and the NMOS field effect The difference in electrical characteristics between the transistor and the PMOS field effect transistor can be remarkably improved, and a balanced CMOS field effect transistor, which can be implemented by an inverter, It can be done.

Description

3차원 CMOS 전계효과 트랜지스터 및 이의 제조방법{3-Dimensional CMOS field effect transistor and method for manufacturing the same} [0001] The present invention relates to a three-dimensional CMOS field effect transistor and a method of manufacturing the same,

본 발명은 반도체 장치 및 이의 제조방법에 관한 것으로, 보다 상세하게는 핀(Fin) 구조의 3차원 CMOS 전계효과 트랜지스터 및 이의 제조방법에 관한 것이다. The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a three-dimensional CMOS field-effect transistor having a Fin structure and a method of manufacturing the same.

일반적으로, 반도체 소자의 스위칭을 위해 MOS(metal oxide semiconductor) 전계효과 트랜지스터와 같은 개별 소자들이 주로 이용된다. 최근 반도체 산업의 급속한 발전으로 반도체 소자의 집적도가 증가함에 따라, MOS 전계효과 트랜지스터는 점차 스케일 다운(scale down)되는 추세이다. 그러나, MOS 전계효과 트랜지스터의 스케일 다운은 채널 면적 및 채널 길이의 감소를 가져오며, 이는 단채널 효과(short channel effect), 게이트 제어력 저하 등의 문제점을 발생시켜 반도체 소자의 고집적화를 어렵게 한다.In general, discrete components such as metal oxide semiconductor (MOS) field effect transistors are mainly used for switching semiconductor devices. Recently, as the degree of integration of semiconductor devices increases due to the rapid development of the semiconductor industry, MOS field effect transistors are gradually scaled down. However, the scaling down of the MOS field effect transistor leads to a decrease in the channel area and the channel length, which causes problems such as a short channel effect and a deterioration in the gate control force, which makes it difficult to highly integrate the semiconductor devices.

상기 문제점을 해결하기 위해 일반적으로, 채널 영역 내에 채널 이온들을 고농도로 도핑하는 방법을 사용한다. 그러나, 이 경우, 채널 저항이 증가하여 전류구동능력이 감소되는 문제점이 발생한다. In order to solve the above problem, generally, a method of highly doping channel ions in a channel region is used. However, in this case, the channel resistance increases and the current driving capability is reduced.

따라서, 반도체 소자의 고집적을 위한 다른 해결 방안으로서, 구조를 3차원으로 확장한 전계효과 트랜지스터에 대한 연구가 널리 진행되고 있다. 이중에서도, 핀(Fin) 형태로 채널 영역을 돌출시키고, 이를 포함하는 반도체 기판의 상부에 게이트 전극을 형성하여 채널 면적을 증가시키는 핀 전계효과 트랜지스터에 대한 연구가 활발하게 진행되고 있다.Therefore, as another solution for the high integration of semiconductor devices, researches on field effect transistors whose structures are extended in three dimensions have been widely carried out. In this case, research has been actively conducted on a pin field effect transistor which increases a channel area by protruding a channel region in the form of a fin and forming a gate electrode on the semiconductor substrate including the channel region.

한편, 일반적으로 반도체 소자는 NMOS 전계효과 트랜지스터와 PMOS 전계효과 트랜지스터를 구비하는 CMOS 전계효과 트랜지스터를 채용한다. 이 때, 상기 CMOS 전계효과 트랜지스터를 채용하는 반도체 소자의 종류에 따라 NMOS 전계효과 트랜지스터와 PMOS 전계효과 트랜지스터 각각에 요구되는 전류구동능력 등의 전기적 특성은 서로 다를 수 있다. In general, a semiconductor device employs a CMOS field effect transistor including an NMOS field effect transistor and a PMOS field effect transistor. At this time, electrical characteristics such as current driving capability required for each of the NMOS field effect transistor and the PMOS field effect transistor may be different depending on the type of the semiconductor device employing the CMOS field effect transistor.

상기 반도체 소자가 인버터인 경우, NMOS 전계효과 트랜지스터와 PMOS 전계효과 트랜지스터의 전기적 특성은 균형을 이루어야 한다. 그러나, 일반적으로 동일한 구조에서, PMOS 전계효과 트랜지스터의 전류구동능력은 NMOS 전계효과 트랜지스터의 전류구동능력의 약 1/2 ∼ 1/3 수준이다. 따라서, 인버터의 구현을 위해서는 PMOS 전계효과 트랜지스터의 전류구동능력을 NMOS 전계효과 트랜지스터의 전류구동능력과 동일하거나 유사한 수준으로 향상시키는 것이 필요하다.When the semiconductor device is an inverter, the electrical characteristics of the NMOS field effect transistor and the PMOS field effect transistor must be balanced. However, generally, in the same structure, the current drive capability of the PMOS field effect transistor is about 1/2 to 1/3 the current drive capability of the NMOS field effect transistor. Therefore, in order to implement the inverter, it is necessary to improve the current driving capability of the PMOS field effect transistor to the same or similar level as the current driving ability of the NMOS field effect transistor.

종래에는 PMOS 전계효과 트랜지스터의 전류구동능력을 개선시키기 위해 상기 PMOS 전계효과 트랜지스터의 게이트 폭을 NMOS 전계효과 트랜지스터 대비 약 2 ∼ 3배 증가시키는 기술을 사용하였다. 그러나, 상기 기술을 적용하는 경우, 인버터의 동작 속도가 늦어지고, 스위칭시 큰 오프셋(offset) 잡음이 유발되는 문제점이 있었다. 이는, 기본적으로 NMOS 전계효과 트랜지스터와 PMOS 전계효과 트랜지스터 간의 전하 전달 특성에 차이가 있어, 단지 게이트 폭 증가에 의한 전류의 제어만으로는 스위칭시 균형을 맞추는 것에 한계가 있기 때문인 것으로 풀이된다.Conventionally, a technique of increasing the gate width of the PMOS field-effect transistor by about 2 to 3 times as much as the NMOS field-effect transistor has been used to improve the current driving capability of the PMOS field-effect transistor. However, when the above-described technique is applied, there is a problem that the operation speed of the inverter is delayed and a large offset noise is caused in switching. This is because the charge transfer characteristics between the NMOS field-effect transistor and the PMOS field-effect transistor are basically different from each other, and only the control of the current by the increase of the gate width limits the balance in the switching.

이를 개선하기 위해 일본 도호쿠(Tohoku) 대학의 T.Ohmi 교수는 기판의 배향(orientation) 조절을 통한 CMOS 전계효과 트랜지스터를 제안하였다. 상기 CMOS 전계효과 트랜지스터는 PMOS 전계효과 트랜지스터의 기판으로 (551) 배향의 실리콘 기판으로 사용하여 전하의 이동도(mobility)를 크게 개선시켰다. 그러나, 상기 기술은 기판의 배향 조절을 이용하므로, 하나의 기판 배향에서 NMOS 전계효과 트랜지스터와 PMOS 전계효과 트랜지스터를 동시에 구현하기 어려운 문제점이 있다.To improve this, Professor T. Ohmi of Tohoku University in Japan proposed a CMOS field effect transistor by controlling the orientation of the substrate. The CMOS field effect transistor is used as a substrate of a PMOS field effect transistor as a (551) oriented silicon substrate, which greatly improves the mobility of charge. However, since the above-described technique uses the orientation control of the substrate, it is difficult to implement the NMOS field effect transistor and the PMOS field effect transistor simultaneously in one substrate orientation.

이와 같이, 종래 기술로는 인버터의 구현을 위해 NMOS 전계효과 트랜지스터와 PMOS 전계효과 트랜지스터 간의 전기적 특성 차이를 개선하는 데 한계가 있었다.As described above, there has been a limit in improving the electrical characteristic difference between the NMOS field effect transistor and the PMOS field effect transistor for the implementation of the inverter in the prior art.

본 발명이 해결하고자 하는 과제는 NMOS 전계효과 트랜지스터와 PMOS 전계효과 트랜지스터 간의 전기적 특성 차이가 개선된 3차원 밸런스(balanced) CMOS 전계효과 트랜지스터 및 이의 제조방법을 제공함에 있다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a three-dimensional balanced CMOS field effect transistor with improved electrical characteristics between an NMOS field effect transistor and a PMOS field effect transistor, and a method of manufacturing the same.

상기 과제를 이루기 위하여 본 발명의 일 측면은 3차원 CMOS 전계효과 트랜지스터를 제공한다. 상기 CMOS 전계효과 트랜지스터는 제1 핀을 구비하는 NMOS 활성영역 및 제2 핀을 구비하는 PMOS 활성영역을 포함하되, 상기 제1 핀은 n채널영역 및 상기 n채널영역으로부터 연장되는 소스/드레인 영역을 포함하고, 상기 제2 핀은 p채널영역 및 상기 p채널영역으로부터 연장되는 소스/드레인 영역을 포함하는 반도체기판, 상기 n채널영역의 상부 및 양 측벽들을 덮는 NMOS 게이트전극, 상기 p채널영역의 상부 및 양 측벽들을 덮는 PMOS 게이트전극 및 상기 게이트전극들과 상기 채널영역들 사이에 개재된 게이트 절연막들을 포함하되, 상기 제2 핀의 높이는 상기 제1 핀의 높이의 1.5배 ∼ 3배이다.According to an aspect of the present invention, there is provided a three-dimensional CMOS field-effect transistor. The CMOS field effect transistor includes an NMOS active region having a first fin and a PMOS active region having a second fin, the first fin having an n-channel region and a source / drain region extending from the n- Wherein the second fin comprises a semiconductor substrate comprising a p-channel region and source / drain regions extending from the p-channel region, an NMOS gate electrode covering the top and both sidewalls of the n-channel region, And PMOS gate electrodes covering both sidewalls, and gate insulating films interposed between the gate electrodes and the channel regions, wherein the height of the second fin is 1.5 to 3 times the height of the first fin.

상기 제1 핀과 상기 제2 핀은 복수개 구비될 수 있다. 상기 제1 핀과 상기 제2 핀은 상기 반도체기판을 식각하여 형성될 수 있다.A plurality of the first pins and the second pins may be provided. The first fin and the second fin may be formed by etching the semiconductor substrate.

상기 반도체기판은 실리콘 기판일 수 있다. The semiconductor substrate may be a silicon substrate.

상기 PMOS 게이트 전극에 의해 덮히는 상기 제2 핀의 양 측벽의 높이는 상기 NMOS 게이트 전극에 의해 덮히는 상기 제1 핀의 양 측벽의 높이보다 높을 수 있다.The height of both sidewalls of the second fin covered by the PMOS gate electrode may be greater than the height of both sidewalls of the first fin covered by the NMOS gate electrode.

상기 과제를 이루기 위하여 본 발명의 일 측면은 3차원 CMOS 전계효과 트랜지스터의 제조방법을 제공한다. 상기 제조방법은 반도체기판 내에 NMOS 활성영역과 PMOS 활성영역의 분리를 위한 분리막을 형성하는 단계, 상기 분리막을 사이에 두고 일 영역의 상기 반도체기판을 식각하여 제1 핀을 형성하고, 상기 제1 핀 내에 n채널영역을 한정하여 NMOS 활성영역을 구비하는 단계, 상기 분리막을 사이에 두고 타 영역의 상기 반도체기판을 식각하여 제2 핀을 형성하고, 상기 제2 핀 내에 p채널영역을 한정하여 PMOS 활성영역을 구비하는 단계, 상기 n채널영역 및 p채널영역이 한정된 반도체기판 상에 게이트 절연막을 형성하는 단계 및 상기 n채널영역 및 p채널영역의 측벽들 및 상부면들을 덮도록 게이트 전극을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a three-dimensional CMOS field-effect transistor. The method includes forming a separation layer for separating an NMOS active region and a PMOS active region in a semiconductor substrate, etching the semiconductor substrate in one region with the separation layer therebetween to form a first fin, Forming a second fin by etching the semiconductor substrate in another region with the isolation film interposed therebetween; defining a p-channel region in the second fin to define a PMOS active Forming a gate insulating film on the semiconductor substrate defining the n-channel region and the p-channel region, and forming a gate electrode to cover the sidewalls and upper surfaces of the n-channel region and the p-channel region, .

상기 제1 핀과 상기 제2 핀은 복수개 형성될 수 있다. 상기 제2 핀의 높이는 상기 제1 핀의 높이보다 1.5배 ∼ 3배 높게 형성될 수 있다.A plurality of the first pins and the second pins may be formed. The height of the second fin may be 1.5 to 3 times higher than the height of the first fin.

상기 PMOS 활성영역의 반도체기판의 식각 깊이는 상기 NMOS 활성영역의 반도체기판의 식각 깊이보다 깊을 수 있다.The etching depth of the semiconductor substrate of the PMOS active region may be deeper than the etching depth of the semiconductor substrate of the NMOS active region.

상기 p채널영역을 한정하기 위해 p채널이온을 주입하고, 상기 n채널영역을 한정하기 위해 n채널이온을 주입할 수 있다.P-channel ions may be implanted to define the p-channel region, and n-channel ions may be implanted to define the n-channel region.

상기 게이트 전극을 형성하는 단계 이후, 상기 NMOS 활성영역 및 PMOS 활성영역 내에 소스/드레인 영역들을 형성하는 단계를 더 포함할 수 있다.After forming the gate electrode, forming the source / drain regions in the NMOS active region and the PMOS active region may further include forming the source / drain regions.

상기 반도체기판은 실리콘 기판일 수 있다.The semiconductor substrate may be a silicon substrate.

본 발명에 따르면, NMOS 전계효과 트랜지스터와 PMOS 전계효과 트랜지스터 간의 전기적 특성 차이를 현저하게 개선하여, 인버터로 구현 가능한 밸런스 CMOS 전계효과 트랜지스터를 제공할 수 있다. 더욱이, 간단하고 용이한 방법을 통해 핀의 높이를 서로 다르게 형성하여 NMOS 전계효과 트랜지스터와 PMOS 전계효과 트랜지스터의 전기적 특성의 균형을 맞출 수 있다. 또한, 3차원 핀 구조를 채용하여 고집적에 유리한 이점이 있다. According to the present invention, a difference in electrical characteristics between the NMOS field effect transistor and the PMOS field effect transistor can be remarkably improved, thereby providing a balanced CMOS field effect transistor that can be implemented as an inverter. Moreover, the height of the fins can be made different from each other by a simple and easy method, so that the electrical characteristics of the NMOS field effect transistor and the PMOS field effect transistor can be balanced. In addition, a three-dimensional fin structure is employed, which is advantageous in high integration.

본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical effects of the present invention are not limited to those mentioned above, and other technical effects not mentioned can be clearly understood by those skilled in the art from the following description.

도 1은 본 발명의 일 실시예에 의한 3차원 CMOS 전계효과 트랜지스터의 평면도이다.
도 2는 도 1의 절단선 I-I'를 따라 취해진 단면도이다.
도 3a 내지 도 3j는 본 발명의 일 실시예에 의한 3차원 CMOS 전계효과 트랜지스터의 제조방법을 나타내는 단면도들이다.
도 4는 본 발명의 일 실시예에 의한 3차원 CMOS 전계효과 트랜지스터의 전류-전압을 전산모사한 결과를 나타내는 그래프이다.1 is a plan view of a three-dimensional CMOS field effect transistor according to an embodiment of the present invention.
2 is a cross-sectional view taken along the line I-I 'of FIG.
3A to 3J are cross-sectional views illustrating a method of manufacturing a three-dimensional CMOS field-effect transistor according to an embodiment of the present invention.
4 is a graph illustrating a result of a computer simulation of a current-voltage of a three-dimensional CMOS field-effect transistor according to an embodiment of the present invention.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It is to be understood, however, that the present invention is not limited to the embodiments described herein but may be embodied in other forms and includes all equivalents and alternatives falling within the spirit and scope of the present invention.

본 명세서에서 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 본 명세서에서 위쪽, 상(부), 상면 등의 방향적인 표현은 그 기준에 따라 아래쪽, 하(부), 하면 등의 의미로 이해될 수 있다. 즉, 공간적인 방향의 표현은 상대적인 방향으로 이해되어야 하며 절대적인 방향을 의미하는 것으로 한정 해석되어서는 안 된다.When a layer is referred to herein as being "on" another layer or substrate, it may be formed directly on another layer or substrate, or a third layer may be interposed therebetween. In the present specification, directional expressions of the upper side, upper side, upper side, and the like can be understood as meaning lower, lower, lower, and the like according to the standard. That is, the expression of the spatial direction should be understood in the relative direction and should not be construed as limiting in the absolute direction.

도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 또는 생략된 것일 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
In the drawings, the thicknesses of the layers and regions may be exaggerated or omitted for the sake of clarity. Like reference numerals designate like elements throughout the specification.

도 1은 본 발명의 일 실시예에 의한 3차원 CMOS 전계효과 트랜지스터의 평면도이다.1 is a plan view of a three-dimensional CMOS field effect transistor according to an embodiment of the present invention.

도 2는 도 1의 절단선 I-I'를 따라 취해진 단면도이다.2 is a cross-sectional view taken along the line I-I 'of FIG.

도 1 및 도 2a 및 도 2b를 참조하면, 반도체기판(10) 평면의 일 기준을 중심으로, NMOS 활성영역(A) 및 PMOS 활성영역(B)이 위치할 수 있다. 일 예로, 분리막(20)을 기준으로, 상기 NMOS 활성영역(A) 및 PMOS 활성영역(B)이 위치할 수 있다. 상기 NMOS 활성영역(A)은 n형 MOSFET 소자로, 상기 PMOS 활성영역(B)은 p형 MOSFET 소자로 구동할 수 있다. Referring to FIGS. 1 and 2A and 2B, an NMOS active region A and a PMOS active region B may be positioned around a reference plane of the semiconductor substrate 10. For example, the NMOS active region A and the PMOS active region B may be positioned based on the separator 20. The NMOS active region (A) may be an n-type MOSFET device and the PMOS active region (B) may be a p-type MOSFET device.

상기 NMOS 활성영역(A)은 제1 핀(12)을 구비할 수 있다. 상기 제1 핀(12)은 n채널영역(12a)과, 상기 n채널영역(12a)으로부터 연장되는 소스/드레인(12b, 12c) 영역을 포함할 수 있다. 즉, 상기 소스/드레인 영역(12b, 12c)은 상기 n채널영역(12a)에 의해 이격될 수 있다. 상기 소스/드레인 영역(12b, 12c)은 각각 소스/드레인 전극(50a, 50b)과 전기적으로 연결될 수 있다. The NMOS active region (A) may include a first fin (12). The first fin 12 may include an n-channel region 12a and source / drain regions 12b and 12c extending from the n-channel region 12a. That is, the source / drain regions 12b and 12c may be separated by the n-channel region 12a. The source / drain regions 12b and 12c may be electrically connected to the source / drain electrodes 50a and 50b, respectively.

한편, 상기 PMOS 활성영역(B)은 제2 핀(14)을 구비할 수 있다. 상기 제2 핀(14)은 p채널영역(14a)과, 상기 p채널영역(14a)으로부터 연장되는 소스/드레인(14b, 14c) 영역을 포함할 수 있다. 즉, 상기 소스/드레인 영역(14b, 14c)은 상기 p채널영역(14a)에 의해 이격될 수 있다. 상기 소스/드레인 영역(14b, 14c)은 각각 소스/드레인 전극(60a, 60b)과 전기적으로 연결될 수 있다. Meanwhile, the PMOS active region (B) may include a second fin (14). The second fin 14 may include a p-channel region 14a and source / drain regions 14b and 14c extending from the p-channel region 14a. That is, the source / drain regions 14b and 14c may be separated by the p-channel region 14a. The source / drain regions 14b and 14c may be electrically connected to the source / drain electrodes 60a and 60b, respectively.

이와 같이, 상기 n채널영역(12a)은 제1 핀(12) 내에, p채널영역(14a)은 제2 핀(14) 내에 형성되므로, 3차원 채널영역이 정의될 수 있다. Thus, since the n-channel region 12a is formed in the first fin 12 and the p-channel region 14a is formed in the second fin 14, a three-dimensional channel region can be defined.

상기 반도체기판(10)은 실리콘 기판일 수 있다. 이 경우, 상기 제1 핀(12)과 상기 제2 핀(14)은 상기 반도체기판(10)을 식각하여 형성될 수 있다. 즉, 상기 NMOS 활성영역(A)과 PMOS 활성영역(B)은 상기 반도체기판(10) 내에 형성되며, 상기 반도체기판(10)과 일체로 연결될 수 있다.The semiconductor substrate 10 may be a silicon substrate. In this case, the first fin 12 and the second fin 14 may be formed by etching the semiconductor substrate 10. That is, the NMOS active region A and the PMOS active region B may be formed in the semiconductor substrate 10 and may be integrally connected to the semiconductor substrate 10.

이 때, 상기 제2 핀(14)의 높이는 상기 제1 핀(12)의 높이보다 높을 수 있다. 보다 구체적으로, 상기 제2 핀(14)의 높이는 상기 제1 핀(12)의 높이의 1.5배 ∼ 3배일 수 있다. In this case, the height of the second pin 14 may be higher than the height of the first pin 12. More specifically, the height of the second fin 14 may be 1.5 to 3 times the height of the first fin 12.

상기 n채널영역(12a)의 상부 및 측벽들을 덮도록 NMOS 게이트전극(40a)이 배치되고, 상기 p채널영역(14a)의 상부 및 측벽들을 덮도록 PMOS 게이트전극(40b)이 배치된다. 상기 NMOS 게이트전극(40a) 및 PMOS 게이트전극(40b)은 도전성 물질로 이루어질 수 있다. 일 예로, 상기 NMOS 게이트전극(40a)은 n형 도핑된 폴리 실리콘 물질로, 상기 PMOS 게이트전극(40b)은 p형 도핑된 폴리 실리콘 물질로 이루어질 수 있다. An NMOS gate electrode 40a is disposed to cover upper and side walls of the n-channel region 12a and a PMOS gate electrode 40b is disposed to cover upper and side walls of the p-channel region 14a. The NMOS gate electrode 40a and the PMOS gate electrode 40b may be formed of a conductive material. For example, the NMOS gate electrode 40a may be an n-type doped polysilicon material, and the PMOS gate electrode 40b may be a p-type doped polysilicon material.

이 때, 상기 제2 핀(14)의 높이가 제1 핀(12)에 비해 높기 때문에, 상기 PMOS 게이트 전극(40b)에 의해 덮히는 상기 제2 핀(14)의 양 측벽의 높이는, 상기 NMOS 게이트 전극(40a)에 의해 덮히는 상기 제1 핀(12)의 양 측벽의 높이보다 높을 수 있다. Since the height of the second fin 14 is higher than that of the first fin 12 at this time, the height of both side walls of the second fin 14 covered by the PMOS gate electrode 40b is greater than the height of the NMOS May be higher than the height of both side walls of the first fin (12) covered by the gate electrode (40a).

이로써, p형 MOSFET 소자의 전류구동능력이 상기 n형 MOSFET 소자의 전류구동능력 수준으로 맞춰질 수 있다. 즉, 양 MOSFET 소자의 전기적 특성 차이가 개선될 수 있다. Thereby, the current driving capability of the p-type MOSFET device can be adjusted to the current driving capability level of the n-type MOSFET device. That is, the difference in electric characteristics of both MOSFET devices can be improved.

상기 n채널영역(12a)과 NMOS 게이트전극(40a) 사이 및 상기 p채널영역(14a)과 PMOS 게이트전극(40b) 사이에 게이트 절연막(30)이 개재된다. 상기 게이트 절연막(30)은 SiO2막일 수 있다. 또한, 상기 게이트 절연막(30)은 Si3N4, Al2O3, CeO2, HfO2, La2O3, Ta2O5, Y2O3, ZrO2, ZrAlO, HfAlO, ZrTiO4, SnTiO4 및 SrTiO3 중에서 선택되는 적어도 어느 하나로 이루어지는 고유전막일 수도 있다.A gate insulating film 30 is interposed between the n-channel region 12a and the NMOS gate electrode 40a and between the p-channel region 14a and the PMOS gate electrode 40b. The gate insulating film 30 may be a SiO 2 film. The gate insulating film 30 may be formed of a material such as Si 3 N 4 , Al 2 O 3 , CeO 2 , HfO 2 , La 2 O 3 , Ta 2 O 5 , Y 2 O 3 , ZrO 2 , ZrAlO, HfAlO, ZrTiO 4 , SnTiO 4, and SrTiO 3 .

도 1 및 도 2a 및 도 2b에서는 제1 핀(12) 및 제2 핀(14)이 각각 하나인 경우에 대해 도시하였으나, 상기 제1 핀(12) 및 제2 핀(14)은 반도체기판(10) 상에 복수개 배치될 수도 있다.Although the first pin 12 and the second pin 14 are shown in FIGS. 1 and 2A and 2B, the first pin 12 and the second pin 14 are formed on the semiconductor substrate 10).

도 3a 내지 도 3e는 본 발명의 일 실시예에 의한 3차원 CMOS 전계효과 트랜지스터의 제조방법을 나타내는 단면도들이다. 3A to 3E are cross-sectional views illustrating a method of fabricating a three-dimensional CMOS field-effect transistor according to an embodiment of the present invention.

도 3a를 참조하면, 반도체기판(10) 내에 분리막(20)을 형성한다. 상기 반도체기판(10)은 실리콘 기판일 수 있다. 상기 분리막(20)은 NMOS 활성영역과 PMOS 활성영역을 분리하는 역할을 수행할 수 있다. 즉, 상기 NMOS 활성영역과 PMOS 활성영역은 상기 분리막(20)에 의해 고립될 수 있다. Referring to FIG. 3A, a separation layer 20 is formed in a semiconductor substrate 10. The semiconductor substrate 10 may be a silicon substrate. The isolation layer 20 may serve to separate the NMOS active region and the PMOS active region. That is, the NMOS active region and the PMOS active region may be isolated by the isolation layer 20.

상기 분리막(20)은 얕은 트렌치 소자분리(shallow trench isolation; STI) 공정을 통해 형성할 수 있다. 보다 구체적으로, 먼저 상기 반도체기판(10)을 패터닝하여 상기 반도체기판(10)의 소정 영역들을 한정하기 위한 트렌치를 형성할 수 있다. 그 후, 상기 트렌치를 매립하는 분리막(20)을 형성할 수 있다. 이를 통해 NMOS 활성영역과 PMOS 활성영역으로 사용될 공간이 정의될 수 있다. The isolation layer 20 may be formed through a shallow trench isolation (STI) process. More specifically, the semiconductor substrate 10 may be patterned to form a trench for defining predetermined regions of the semiconductor substrate 10. Thereafter, a separation film 20 for burying the trench can be formed. Through this, the space to be used as the NMOS active region and the PMOS active region can be defined.

도 3b 내지 도 3d를 참조하면, 분리막(20)을 사이에 두고 일 영역의 반도체기판(10)을 식각하여 제1 핀(12)을 형성한다. 보다 구체적으로, 먼저 반도체기판(10)의 일 영역(A)에 제1 하드 마스크 패턴(70a)을 형성할 수 있다. 이 때, 상기 제1 하드 마스크 패턴(70a)은 분리막(20)에 대하여 식각 선택비를 가지는 물질로 이루어진 막일 수 있다. 이후, 상기 제1 하드 마스크 패턴(70a)을 식각 마스크로 하여 상기 반도체기판(10)을 식각할 수 있다. 상기 식각은 반도체기판(10)에 대해 수직 방향으로 수행될 수 있다. 이로써, 상기 제1 핀(12)이 형성될 수 있다. 이 때, 상기 제1 핀(12)은 복수개 형성될 수 있다. 이후, 상기 제1 핀(12) 내에 n채널영역(12a)을 한정하고, 상기 제1 하드 마스크 패턴(70a)을 제거할 수 있다. 이 때, 이온주입을 이용하여 상기 n채널영역(12a)을 한정할 수 있다. 일 예로, 상기 n채널영역(12a)은 상기 제1 하드 마스크 패턴(70a)을 이온주입 마스크로 사용하여 상기 제1 핀(12) 내에 n채널이온을 주입하여 형성될 수 있다. 이로써, NMOS 활성영역(A)이 형성될 수 있다. 3B to 3D, the first fin 12 is formed by etching the semiconductor substrate 10 in one region with the separator 20 interposed therebetween. More specifically, first hard mask patterns 70a may be formed on one region A of the semiconductor substrate 10. [ At this time, the first hard mask pattern 70a may be a film made of a material having an etch selectivity with respect to the separation film 20. [ Thereafter, the semiconductor substrate 10 may be etched using the first hard mask pattern 70a as an etch mask. The etching may be performed in a direction perpendicular to the semiconductor substrate 10. Thus, the first fin 12 can be formed. At this time, a plurality of the first pins 12 may be formed. Thereafter, the n-channel region 12a may be defined in the first fin 12, and the first hard mask pattern 70a may be removed. At this time, the n-channel region 12a can be defined by ion implantation. For example, the n-channel region 12a may be formed by implanting n-channel ions into the first fin 12 using the first hard mask pattern 70a as an ion implantation mask. Thereby, the NMOS active region (A) can be formed.

도 3e 내지 도 3g를 참조하면, 분리막(20)을 사이에 두고 다른 영역의 반도체기판(10)을 식각하여 제2 핀(14)을 형성한다. 상기 다른 영역은 분리막(20)을 사이에 두고 일 영역과 대향하는 영역일 수 있다. 먼저 반도체기판(10)의 다른 영역(B)에 제2 하드 마스크 패턴(70b)을 형성할 수 있다. 이 때, 상기 제2 하드 마스크 패턴(70b)은 분리막(20)에 대하여 식각 선택비를 가지는 물질로 이루어진 막일 수 있다. 상기 제2 하드 마스크 패턴(70b)은 제1 하드 마스크 패턴(70a)과 동일하거나, 다른 물질로 이루어진 막일 수 있다. 상기 제2 하드 마스크 패턴(70b)은 제1 하드 마스크 패턴(70a)과 동일한 패턴을 가질 수 있다. 이후, 상기 제2 하드 마스크 패턴(70b)을 식각 마스크로 하여 상기 반도체기판(10)을 식각할 수 있다. 상기 식각은 반도체기판(10)에 대해 수직 방향으로 수행될 수 있다.3E to 3G, the second fin 14 is formed by etching the semiconductor substrate 10 in another region with the separator 20 interposed therebetween. The other region may be a region opposed to one region with the separator 20 interposed therebetween. The second hard mask pattern 70b may be formed on the other region B of the semiconductor substrate 10. [ In this case, the second hard mask pattern 70b may be a film made of a material having an etch selectivity with respect to the separation film 20. The second hard mask pattern 70b may be the same as or different from the first hard mask pattern 70a. The second hard mask pattern 70b may have the same pattern as the first hard mask pattern 70a. Thereafter, the semiconductor substrate 10 may be etched using the second hard mask pattern 70b as an etch mask. The etching may be performed in a direction perpendicular to the semiconductor substrate 10.

상기 반도체기판(10)의 식각 깊이는 NMOS 활성영역(A)의 식각 깊이에 비해 깊을 수 있다. 일 예로, 상기 제2 하드 마스크 패턴(70b)이 제1 하드 마스크 패턴(70a)과 동일한 재질로 이루어진 경우, 식각 시간을 조절하여 식각 깊이를 변화시킬 수 있다. 이로써, 제1 핀(12)의 높이보다 높은 제2 핀(14)이 형성될 수 있다. 이 때, 상기 제2 핀(14)의 높이는 상기 제1 핀(12)의 높이보다 1.5배 ∼ 3배 높게 형성되도록 식각 시간 등의 공정 조건을 조절할 수 있다. The etch depth of the semiconductor substrate 10 may be deeper than the etch depth of the NMOS active region (A). For example, if the second hard mask pattern 70b is made of the same material as the first hard mask pattern 70a, the etch depth may be changed by controlling the etch time. Thereby, the second pin 14 higher than the height of the first fin 12 can be formed. At this time, the process conditions such as the etching time can be adjusted so that the height of the second fin 14 is 1.5 to 3 times higher than the height of the first fin 12.

상기 제2 핀(14)은 복수개 형성될 수 있다. 이후, 상기 제2 핀(14) 내에 p채널영역(14a)을 한정하고, 상기 제2 하드 마스크 패턴(70b)을 제거할 수 있다. 이 때, 이온주입을 이용하여 상기 p채널영역(14a)을 한정할 수 있다. 일 예로, 상기 p채널영역(14a)은 상기 제2 하드 마스크 패턴(70b)을 이온주입 마스크로 사용하여 상기 제2 핀(14) 내에 p채널이온을 주입하여 형성될 수 있다. 이로써, PMOS 활성영역(B)이 형성될 수 있다. A plurality of the second pins 14 may be formed. Thereafter, the p-channel region 14a may be defined in the second fin 14, and the second hard mask pattern 70b may be removed. At this time, the p-channel region 14a can be defined using ion implantation. For example, the p-channel region 14a may be formed by implanting p-channel ions into the second fin 14 using the second hard mask pattern 70b as an ion implantation mask. Thereby, the PMOS active region B can be formed.

도 3b 내지 도 3g에서는 편의상 제1 핀(12)을 형성한 후, 제2 핀(14)을 형성하는 방법에 대해 도시하였으나, 이에 한정되는 것은 아니다. 즉, 제2 핀(14)을 먼저 형성한 후, 제1 핀(12)을 형성할 수도 있다. 또한, 반도체기판(10)의 전면에 하드 마스크 패턴을 형성한 후, 식각을 수행하고, PMOS 활성영역(B)에 대해 한번 더 식각을 수행하여 제2 핀(14)의 높이를 제1 핀(12)에 비해 더 높게 형성할 수도 있다. 3B to 3G illustrate a method of forming the second fin 14 after forming the first fin 12 for convenience, but the present invention is not limited thereto. That is, after forming the second fin 14 first, the first fin 12 may be formed. After the hard mask pattern is formed on the entire surface of the semiconductor substrate 10, the etching is performed and the etch is further performed on the PMOS active region B to increase the height of the second fin 14 to the first fin 12). ≪ / RTI >

도 3h를 참조하면, 제1 핀(12) 및 제2 핀(14)이 형성된 반도체기판(10) 상에 게이트 절연막(30)을 형성한다. 상기 게이트 절연막(30)은 상기 제1 핀(12)의 n채널영역(12a)의 측벽들 및 상부면, 상기 제2 핀(14)의 p채널영역(14a)의 측벽들 및 상부면을 덮도록 형성될 수 있다. 상기 게이트 절연막(30)은 SiO2막일 수 있다. 또한, 상기 게이트 절연막(30)은 Si3N4, Al2O3, CeO2, HfO2, La2O3, Ta2O5, Y2O3, ZrO2, ZrAlO, HfAlO, ZrTiO4, SnTiO4 및 SrTiO3 중에서 선택되는 적어도 어느 하나로 이루어지는 고유전막일 수도 있다. 상기 게이트 절연막(30)은 일 예로, 원자층 증착법(atomic layer deposition), 스퍼터링법(sputtering) 또는 화학 기상 증착법(chemical vapor deposition) 등 통상의 증착법을 이용하여 형성할 수 있다. Referring to FIG. 3H, a gate insulating film 30 is formed on a semiconductor substrate 10 on which a first fin 12 and a second fin 14 are formed. The gate insulating film 30 covers sidewalls and upper surface of the n-channel region 12a of the first fin 12, sidewalls and upper surface of the p-channel region 14a of the second fin 14, . The gate insulating film 30 may be a SiO 2 film. The gate insulating film 30 may be formed of a material such as Si 3 N 4 , Al 2 O 3 , CeO 2 , HfO 2 , La 2 O 3 , Ta 2 O 5 , Y 2 O 3 , ZrO 2 , ZrAlO, HfAlO, ZrTiO 4 , SnTiO 4 And SrTiO 3 . The gate insulating layer 30 may be formed using a conventional deposition method such as atomic layer deposition, sputtering, or chemical vapor deposition.

도 3i 및 도 3j를 참조하면, n채널영역(12a) 및 p채널영역(14a)의 측벽들 및 상부면들을 덮도록 게이트 전극(40)을 형성한다. 상기 게이트 전극(40)은 NMOS 게이트 전극(40a)과 PMOS 게이트 전극(40b)을 포함할 수 있다. 먼저, 게이트 절연막(30)이 형성된 반도체기판(10) 상에 게이트 도전막(41)을 형성할 수 있다. 일 예로, 상기 게이트 도전막(41)은 폴리 실리콘막일 수 있다. 이후, 상기 게이트 도전막(41)을 패터닝하여 n채널영역(12a) 및 p채널영역(14a)의 측벽들 및 상부면들을 덮는 게이트 전극(40)을 형성할 수 있다. 상기 게이트 전극(40)은 NMOS 게이트 전극(40a)과 PMOS 게이트 전극(40b)을 동시에 형성할 수도 있고, 따로 형성할 수도 있다. Referring to FIGS. 3I and 3J, a gate electrode 40 is formed to cover sidewalls and upper surfaces of the n-channel region 12a and the p-channel region 14a. The gate electrode 40 may include an NMOS gate electrode 40a and a PMOS gate electrode 40b. First, the gate conductive film 41 may be formed on the semiconductor substrate 10 on which the gate insulating film 30 is formed. In one example, the gate conductive film 41 may be a polysilicon film. The gate conductive layer 41 may be patterned to form a gate electrode 40 covering the sidewalls and upper surfaces of the n-channel region 12a and the p-channel region 14a. The gate electrode 40 may form the NMOS gate electrode 40a and the PMOS gate electrode 40b at the same time or may be formed separately.

이후, 상기 게이트전극(40)을 이온주입 마스크로 사용하여 n채널영역(12a)으로부터 연장되는 제1 핀(12) 내에 소스/드레인 영역을 각각 형성하고, p채널영역(14a)으로부터 연장되는 제2 핀(14) 내에 소스/드레인 영역을 각각 형성할 수 있다.Thereafter, a source / drain region is formed in the first fin 12 extending from the n-channel region 12a using the gate electrode 40 as an ion implantation mask, and a source / drain region extending from the p- Source / drain regions can be formed in the two-pin 14, respectively.

도 4는 본 발명의 일 실시예에 의한 3차원 CMOS 전계효과 트랜지스터의 전류-전압을 전산모사한 결과를 나타내는 그래프이다. 게이트 절연막으로 두께가 20nm인 SiO2막을 사용하였으며, NMOS 활성영역의 제1 핀의 높이를 48nm, PMOS 활성영역의 제2 핀의 높이를 80nm로 설정하였다.4 is a graph illustrating a result of a computer simulation of a current-voltage of a three-dimensional CMOS field-effect transistor according to an embodiment of the present invention. A SiO 2 film having a thickness of 20 nm was used as a gate insulating film, the height of the first fin of the NMOS active region was set to 48 nm, and the height of the second fin of the PMOS active region was set to 80 nm.

도 4를 참조하면, PMOS 활성영역의 p형 MOSFET 소자의 문턱전압은 -0.409V, NMOS 활성영역의 n형 MOSFET 소자의 문턱전압(Vth)은 +0.471V로서 거의 유사함을 확인할 수 있다. 또한, PMOS 활성영역의 p형 MOSFET 소자의 서브문턱 기울기(SS)는 -82.3mV/decade, NMOS 활성영역의 n형 MOSFET 소자의 서브문턱 기울기(SS)는 +79.8mV/decade로서 거의 유사함을 확인할 수 있다. 따라서, PMOS 활성영역의 제2 핀의 높이(80nm)가 NMOS 활성영역의 제1 핀(48m)에 비해 약 1.7배 높은 경우, 양 MOSFET 소자의 전기적 특성은 거의 유사한 값을 나타냄을 알 수 있다.Referring to FIG. 4, it can be seen that the threshold voltage of the p-type MOSFET device in the PMOS active region is -0.409 V and the threshold voltage (V th ) of the n-type MOSFET device in the NMOS active region is approximately 0.471 V. The subthreshold slope (SS) of the p-type MOSFET device in the PMOS active region is -82.3 mV / decade, and the subthreshold slope (SS) of the n-type MOSFET device in the NMOS active region is approximately equal to + 79.8 mV / decade Can be confirmed. Therefore, when the height (80 nm) of the second fin of the PMOS active region is about 1.7 times higher than that of the first fin (48m) of the NMOS active region, it can be seen that the electric characteristics of both MOSFET devices exhibit substantially similar values.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, This is possible.

10: 반도체기판 12: 제1 핀
12a: n채널영역 12b, 12c, 14b, 14c: 소스/드레인 영역
14: 제2 핀 20: 분리막
30: 게이트 절연막 40: 게이트 전극
50a, 50b, 60a, 60b: 소스/드레인 전극
70a, 70b: 제1 및 제2 하드 마스크 패턴 10: semiconductor substrate 12: first pin
12a: n-channel regions 12b, 12c, 14b, 14c: source / drain regions
14: second pin 20: separator
30: gate insulating film 40: gate electrode
50a, 50b, 60a, 60b: source / drain electrodes
70a, 70b: first and second hard mask patterns

Claims (12)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 반도체기판 내에 NMOS 활성영역과 PMOS 활성영역의 분리를 위한 분리막을 형성하는 단계;
상기 반도체기판을 식각하여 일 영역인 상기 NMOS 활성영역에 제1핀을 형성하고 다른 영역인 상기 PMOS 활성영역에 제2핀 높이의 일부분을 형성한 후 상기 PMOS 활성영역을 더 식각하여 상기 제2핀 높이의 전부를 형성하는 단계;
상기 n채널영역 및 p채널영역이 한정된 반도체기판 상에 게이트 절연막을 형성하는 단계; 및
상기 n채널영역 및 p채널영역의 측벽들 및 상부면들을 덮도록 게이트 전극을 형성하는 단계를 포함하고,
상기 제2핀은 상기 제1핀 보다 더 높이가 더 높은 것인,
3차원 CMOS 전계효과 트랜지스터의 제조방법. Forming a separator for separating the NMOS active region and the PMOS active region in the semiconductor substrate;
Etching the semiconductor substrate to form a first fin in the NMOS active region, forming a portion of the second fin height in the PMOS active region, which is another region, and further etching the PMOS active region, Forming all of the height;
Forming a gate insulating film on the semiconductor substrate having the n-channel region and the p-channel region defined therein; And
Forming a gate electrode to cover sidewalls and top surfaces of the n-channel region and the p-channel region,
Wherein the second pin is higher in height than the first pin.
Method for fabricating a three - dimensional CMOS field effect transistor. 제6항에 있어서,
상기 제1 핀과 상기 제2 핀은 복수개 형성되는 3차원 CMOS 전계효과 트랜지스터의 제조방법. The method according to claim 6,
Wherein a plurality of the first fin and the second fin are formed. 제6항에 있어서,
상기 제2 핀의 높이는 상기 제1 핀의 높이보다 1.5배 ∼ 3배 높게 형성되는 3차원 CMOS 전계효과 트랜지스터의 제조방법. The method according to claim 6,
Wherein the height of the second fin is 1.5 to 3 times higher than the height of the first fin. 삭제delete 제6항에 있어서,
상기 p채널영역을 한정하기 위해 p채널이온을 주입하고, 상기 n채널영역을 한정하기 위해 n채널이온을 주입하는 3차원 CMOS 전계효과 트랜지스터의 제조방법.The method according to claim 6,
Implanting p-channel ions to define the p-channel region, and implanting n-channel ions to define the n-channel region. 제6항에 있어서,
상기 게이트 전극을 형성하는 단계 이후,
상기 NMOS 활성영역 및 PMOS 활성영역 내에 소스/드레인 영역들을 형성하는 단계를 더 포함하는 3차원 CMOS 전계효과 트랜지스터의 제조방법.The method according to claim 6,
After forming the gate electrode,
And forming source / drain regions in the NMOS active region and the PMOS active region. 제6항에 있어서,
상기 반도체기판은 실리콘 기판인 3차원 CMOS 전계효과 트랜지스터의 제조방법.
The method according to claim 6,
Wherein the semiconductor substrate is a silicon substrate.
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