KR101369407B1

KR101369407B1 - probe card and method of manufacturing the same

Info

Publication number: KR101369407B1
Application number: KR1020070004048A
Authority: KR
Inventors: 전태운; 김정식
Original assignee: (주) 미코에스앤피
Priority date: 2007-01-15
Filing date: 2007-01-15
Publication date: 2014-03-06
Anticipated expiration: 2027-01-15
Also published as: KR20080067026A

Abstract

프로브 카드의 성능과 신뢰도와 안정성을 프로브 카드는, 피검사체로 테스트 전류를 인가하기 위한 테스트 헤드, 상기 피검사체와 전기적으로 접속되는 팁부를 갖는 다수의 프로브, 및 상기 프로브가 수용되는 가이드 슬릿과, 상기 테스트 헤드와 상기 프로브를 전기적으로 연결시키는 회로 패턴을 갖는 가이드 블록을 포함한다. 따라서, 프로브와 회로 패턴 사이의 전기적 및 물리적 결합력을 향상시키고, 프로브 카드 성능의 신뢰도와 정확성을 향상시킨다.The probe card includes a test head for applying a test current to an inspected object, a plurality of probes having a tip portion electrically connected to the inspected object, and a guide slit in which the probe is accommodated. And a guide block having a circuit pattern for electrically connecting the test head and the probe. Thus, the electrical and physical coupling force between the probe and the circuit pattern is improved, and the reliability and accuracy of the probe card performance is improved.

Description

Probe card and method of manufacturing the same

도 1은 본 발명의 일 실시예에 따른 프로브 카드를 도시한 단면도이다.1 is a cross-sectional view showing a probe card according to an embodiment of the present invention.

도 2는 도 1의 프로브 카드를 도시한 평면도이다.FIG. 2 is a plan view illustrating the probe card of FIG. 1.

도 3a 내지 도 3j는 본 발명의 일 실시예에 따른 프로브 카드의 제조 방법을 설명하기 위한 단면도들이다.3A to 3J are cross-sectional views illustrating a method of manufacturing a probe card according to an exemplary embodiment of the present invention.

도 4a 내지 도 4e는 본 발명의 다른 실시예에 따른 프로브 카드의 제조 방법을 설명하기 위한 단면도들이다.4A to 4E are cross-sectional views illustrating a method of manufacturing a probe card according to another exemplary embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Description of the Related Art [0002]

1,2 : 프로브 카드 10,20 : 베이스 플레이트1,2: probe card 10,20: base plate

11,21 : 산화막 12,22 : 시드막11,21 oxide film 12,22 seed film

13 : 제1 도금막 15,15a,25 : 포토레지스트 패턴13: first plating film 15, 15a, 25: photoresist pattern

100,200 : 가이드 블록 101,201 : 가이드 슬릿100,200: guide block 101,201: guide slit

101a : 예비 가이드 슬릿 110,210 : 프로브101a: preliminary guide slit 110210: probe

111,211 : 팁부 112,212 : 결합부111,211: Tip portion 112,212: Coupling portion

120,220 : 회로 패턴 121 : 제2 도금막120,220: circuit pattern 121: second plating film

130,230 : 범프 150,250 : 테스트 헤드130,230 bump 150,250 test head

151,251 : 연성회로기판 152,252 : 메인기판151,251: Flexible Circuit Board 152,252: Main Board

본 발명은 반도체 소자 등의 피검사체의 전기적 특성을 검사하기 위한 프로브 카드 및 그 제조 방법에 관한 것으로, 보다 상세하게는 피검사체로 테스트 전류를 인가하기 위한 테스트 헤드와 프로브 사이의 전기적 연결성을 향상시키고, 성능 및 안정성과 신뢰도를 향상시킨 프로브 카드와, 상기 프로브 카드를 제조하는 방법에 관한 것이다.The present invention relates to a probe card for inspecting electrical characteristics of an object under test, such as a semiconductor device, and a method of manufacturing the same. The present invention relates to a probe card having improved performance, stability, and reliability, and a method of manufacturing the probe card.

최근 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 소자도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 소자는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여, 상기 반도체 소자는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 반도체 공정 기술이 발전되고 있다.In recent years, with the rapid spread of information media such as computers, semiconductor devices are also rapidly developing. In terms of its function, the semiconductor element is required to operate at high speed and have a large storage capacity. In response to these demands, semiconductor processing technologies have been developed in the direction of improving the integration, reliability, response speed, and the like of the semiconductor devices.

일반적으로 반도체 소자는 반도체 기판으로 사용되는 실리콘 기판 상에 전기 소자들을 포함하는 전기적인 회로를 형성하는 팹(Fab) 공정과, 상기 팹 공정에서 형성된 다수의 칩의 전기적인 특성을 검사하기 위한 EDS(electrical die sorting) 공정과, 상기 칩을 각각 에폭시 수지로 봉지하고 절단하여 개별 칩 단위로 개별화시키기 위한 패키지 조립 공정을 통해 제조된다.In general, a semiconductor device includes a Fab process for forming an electrical circuit including electrical devices on a silicon substrate used as a semiconductor substrate, and an EDS (EDS) for inspecting electrical characteristics of a plurality of chips formed in the fab process. electrical die sorting) and a package assembly process for encapsulating and chipping the chips with epoxy resin and individualizing the chips into individual chip units.

상기 EDS 공정은 상기 패키지 공정을 수행하기 전에 상기 반도체 소자가 정 상적으로 작동하는 지 여부를 체크하는 필수적인 공정으로서, 프로브 카드에 의해 수행된다.The EDS process is an essential process of checking whether the semiconductor device operates normally before performing the package process, and is performed by a probe card.

상기 프로브 카드는 피검사체로 테스트 전류를 인가하고, 상기 테스트 전류에 대응하는 응답신호를 검출함으로써 상기 피검사체의 전기적 정상 작동 여부를 확인하는 장치이다. 특히, 상기 프로브 카드는 상기 반도체 소자의 칩에 각각 대응되는 다수의 프로브(probe)를 가진다.The probe card is a device for checking whether the test object is electrically operated by applying a test current to the test object and detecting a response signal corresponding to the test current. In particular, the probe card has a plurality of probes each corresponding to a chip of the semiconductor device.

한편, 기술 발전에 의해 상기 반도체 소자는 점차 고집적화 및 소형화됨에 따라, 상기 프로브 카드 역시 상기 프로브를 조밀하게 배치하여야 한다.On the other hand, as the semiconductor device is gradually integrated and miniaturized by the development of technology, the probe card also has to be densely arranged the probe.

그러나, 상기 반도체 소자의 미세 피치에 대응되도록 상기 프로브들을 배치하는 것은 상기 프로브 자체의 두께로 인하여 현실적으로 한계가 있다. 예를 들어, 상기 프로브가 너무 인접하게 배치되었을 경우, 서로 이웃하는 프로브들 사이에 간섭이 발생하여 검사의 정확도가 저하되는 문제점이 있다.However, the arrangement of the probes to correspond to the fine pitch of the semiconductor device is practically limited due to the thickness of the probe itself. For example, when the probes are disposed too close to each other, interference between neighboring probes may occur, thereby reducing the accuracy of the test.

종래의 프로브 카드는 별도의 개체로 프로브를 형성하고, 상기 프로브 및 테스트 헤드를 조립하였다. 따라서, 상기 프로브 카드는, 상기 프로브와 상기 테스트 헤드를 전기적으로 연결시키기 위한 회로 패턴 및 연결 회로 기판 등의 구성 요소를 필요로 한다. 그런데, 종래의 프로브 카드는 상기 프로브와 상기 회로 패턴이 유동적으로 접촉되는 구조를 가지므로, 상기 프로브와 상기 회로 패턴 사이의 전기적 접속이 불안정하고, 이로 인해 프로브 카드의 성능 및 신뢰도가 저하되는 문제점이 있다.Conventional probe cards form probes as separate objects and assemble the probe and test head. Accordingly, the probe card requires components such as a circuit pattern and a connection circuit board for electrically connecting the probe and the test head. However, the conventional probe card has a structure in which the probe and the circuit pattern are in fluid contact with each other, and thus the electrical connection between the probe and the circuit pattern is unstable, thereby degrading the performance and reliability of the probe card. have.

또한, 종래의 프로브 카드는 다수의 구성요소들로 이루어지므로, 그 구조가 복잡하고, 상기 구성요소들 간의 결합이 용이하지 않아 조립성이 떨어지며, 효율 및 생산성이 낮은 문제점이 있다.In addition, the conventional probe card is composed of a plurality of components, the structure is complicated, there is a problem that the coupling between the components is not easy to assemble, and the efficiency and productivity is low.

본 발명은 상술한 바와 같은 문제점들을 해소하고자 안출된 것으로서, 본 발명의 일 목적은 프로브와 회로 패턴을 안정적이고 견고하게 결합시킬 수 있고, 조립성을 향상시킨 프로브 카드를 제공하는 것이다.The present invention has been made to solve the problems described above, an object of the present invention is to provide a probe card that can stably and firmly combine the probe and the circuit pattern, improved assembly.

또한, 본 발명의 다른 목적은 상기 프로브 카드를 제조하는 데 적합한 방법을 제공하는 것이다.Another object of the present invention is to provide a method suitable for producing the probe card.

상기 본 발명의 일 목적을 달성하기 위해 본 발명의 일 실시예에 따른 프로브 카드는, 피검사체로 테스트 전류를 인가하기 위한 테스트 헤드, 상기 피검사체와 전기적으로 접속되는 팁부를 갖는 다수의 프로브 및 상기 프로브가 수용되는 가이드 슬릿과, 상기 테스트 헤드와 상기 프로브를 전기적으로 연결시키는 회로 패턴을 갖는 가이드 블록을 포함한다.Probe card according to an embodiment of the present invention to achieve the object of the present invention, a test head for applying a test current to the test object, a plurality of probes having a tip portion electrically connected to the test object and the And a guide block having a guide slit for receiving a probe and a circuit pattern for electrically connecting the test head and the probe.

실시예에서, 상기 프로브 카드는, 상기 회로 패턴과 상기 프로브를 전기적으로 연결시키기 위한 도전성 범프가 상기 가이드 블록 상에 형성될 수 있다. 여기서, 상기 범프는 상기 가이드 슬릿에 인접하게 배치되어 상기 회로 패턴과 상기 프로브를 연결시키도록 형성될 수 있다.In example embodiments, the probe card may include a conductive bump formed on the guide block to electrically connect the circuit pattern to the probe. Here, the bump may be disposed adjacent to the guide slit to connect the circuit pattern and the probe.

실시예에서, 상기 가이드 슬릿은 상기 프로브를 개별적으로 수용할 수 있도록 형성되는 것이 바람직하다. 또한, 상기 가이드 슬릿은 상기 프로브의 팁부가 상 기 가이드 블록 외부로 노출되도록 상기 가이드 블록을 관통하여 형성될 수 있다.In an embodiment, the guide slit is preferably formed to accommodate the probe individually. In addition, the guide slit may be formed through the guide block so that the tip portion of the probe is exposed to the outside of the guide block.

실시예에서, 상기 테스트 헤드는, 상기 피검사체에 테스트 전류를 인가하기 위한 메인기판과, 상기 메인기판과 상기 회로 패턴을 전기적으로 연결시키는 연성회로기판(flexible printed circuit board, FPCB)을 포함할 수 있다.In an embodiment, the test head may include a main board for applying a test current to the inspected object, and a flexible printed circuit board (FPCB) electrically connecting the main board and the circuit pattern. have.

실시예에서, 상기 가이드 블록은 실리콘 또는 도전성 재질로 형성될 수 있다. 또한, 상기 가이드 블록의 표면에는 상기 회로 패턴의 전기적 절연을 위한 절연층이 형성될 수 있다. 또는, 상기 가이드 블록은 절연체 또는 부도체로 형성될 수 있다.In an embodiment, the guide block may be formed of silicon or a conductive material. In addition, an insulating layer for electrically insulating the circuit pattern may be formed on a surface of the guide block. Alternatively, the guide block may be formed of an insulator or an insulator.

또한, 상기 본 발명의 다른 목적을 달성하기 위해 본 발명의 일 실시예에 따른 프로브 카드 제조 방법은, 가이드 블록 상면에 피검사체와 전기적으로 접속하는 프로브를 수용하기 위한 다수의 가이드 슬릿을 형성한다. 다음으로, 상기 가이드 블록 상면에 회로 패턴을 형성하고, 상기 프로브를 상기 가이드 슬릿에 삽입하여 상기 회로 패턴과 상기 프로브를 전기적으로 연결시킨다. 다음으로, 상기 프로브와 회로 패턴을 상기 피검사체로 테스트 전류를 인가하기 위한 테스트 헤드에 전기적으로 연결시킨다.In addition, the probe card manufacturing method according to an embodiment of the present invention in order to achieve the other object of the present invention, a plurality of guide slits for accommodating the probe electrically connected to the object under test. Next, a circuit pattern is formed on the upper surface of the guide block, and the probe is inserted into the guide slit to electrically connect the circuit pattern and the probe. Next, the probe and the circuit pattern are electrically connected to a test head for applying a test current to the object under test.

상기 회로 패턴 형성 단계는, 상기 가이드 블록의 상면에 시드막(seed layer)을 형성하고, 상기 시드막 상에 상기 시드막을 일부 노출시키는 포토레지스트 패턴을 형성한다. 다음으로, 상기 포토레지스트 패턴을 이용하여 상기 시드막 상에 도전성 범프를 형성하고, 상기 포토레지스트 패턴을 제거하여 회로 패턴을 형성할 수 있다.In the circuit pattern forming step, a seed layer is formed on an upper surface of the guide block, and a photoresist pattern is formed on the seed layer to partially expose the seed layer. Next, a conductive bump may be formed on the seed layer using the photoresist pattern, and the circuit pattern may be formed by removing the photoresist pattern.

실시예에서, 상기 시드막은 크롬(Cr), 구리(Cu), 금(Au), 티타늄(Ti) 또는 니켈(Ni) 중 한 금속으로 형성할 수 있다. 또한, 상기 시드막 형성 단계는 스퍼터링 방법을 이용할 수 있다.In an embodiment, the seed layer may be formed of one metal of chromium (Cr), copper (Cu), gold (Au), titanium (Ti), or nickel (Ni). In addition, the seed layer forming step may use a sputtering method.

실시예에서, 상기 범프는 주석(Sn) 또는 주석과 은(Sn-Ag), 주석과 납(Sn-Pb) 등의 주석계 합금 중 어느 하나를 사용하여 형성할 수 있다. 또한, 상기 범프 형성 단계는 이온 플레이팅(plating) 방법을 이용할 수 있다. 상기 범프는 상기 회로 패턴과 상기 가이드 슬릿을 연결하도록 형성할 수 있다.In an embodiment, the bump may be formed using any one of tin-based alloys such as tin (Sn) or tin and silver (Sn-Ag), tin and lead (Sn-Pb). In addition, the bump forming step may use an ion plating method. The bump may be formed to connect the circuit pattern and the guide slit.

실시예에서, 상기 가이드 블록은 실리콘으로 형성될 수 있다. 그리고, 상기 가이드 블록 상에는 상기 회로 패턴의 전기적 절연을 위한 산화막을 형성할 수 있다.In an embodiment, the guide block may be formed of silicon. In addition, an oxide film for electrical insulation of the circuit pattern may be formed on the guide block.

따라서, 프로브와 회로 패턴을 안정적으로 결합시키고, 검사의 정확성과 신뢰도를 향상시킨다. 또한, 프로브 카드의 구조를 단순하게 함으로써 프로브 카드 제조 공정이 단순해지고, 조립효율 및 생산성을 향상시키는 효과가 있다.Therefore, the probe and the circuit pattern can be reliably combined and the inspection accuracy and reliability are improved. In addition, by simplifying the structure of the probe card, the probe card manufacturing process is simplified, and the assembly efficiency and productivity are improved.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 프로브 카드 및 그 제조 방법에 대해 상세히 설명한다.Hereinafter, a probe card and a method of manufacturing the same according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

하지만, 본 발명이 하기의 실시예들에 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 구조물들이 다른 구조물들의 "상에", "상부"에 또는 " 하부"에 위치하는 것으로 언급되는 경우에는 각 구조물들이 직접 다른 구조물들 위에 위치하거나 또는 아래에 위치하는 것을 의미하거나, 또 다른 구조물들이 상기 구조물들 사이에 추가적으로 형성될 수 있다. 또한, 각 구조물들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 구조물들을 구분하기 위한 것이다. 따라서, "제1", "제2" 및/또는 "제3"은 각 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.However, the present invention is not limited to the following embodiments, and those skilled in the art may implement the present invention in various other forms without departing from the technical spirit of the present invention. In the accompanying drawings, the dimensions of the structures are enlarged to illustrate the present invention in order to clarify the present invention. In the present invention, when each structure is referred to as being located "on", "above" or "below" of other structures, it means that each structure is located directly above or below other structures, or Still further structures may be additionally formed between the structures. In addition, where each structure is referred to as "first," "second," and / or "third," it is not intended to limit these members, but merely to distinguish each structure. Thus, "first", "second" and / or "third" may be used either selectively or interchangeably for each structure.

도 1은 본 발명의 바람직한 실시예에 따른 프로브 카드의 일 예를 설명하기 위한 단면도이고, 도 2는 도 1의 프로브 카드에서 프로브 및 회로 패턴의 배치를 설명하기 위한 평면도이다.1 is a cross-sectional view illustrating an example of a probe card according to an exemplary embodiment of the present invention, and FIG. 2 is a plan view illustrating an arrangement of a probe and a circuit pattern in the probe card of FIG. 1.

이하, 도 1과 도 2를 참조하여 본 발명에 일 실시예에 따른 프로브 카드에 대해 상세히 설명한다. 여기서, 본 발명의 실시예는 반도체 소자의 전기적 특성을 검사하는 프로브 카드를 예로 들어 설명한다.Hereinafter, a probe card according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 1 and 2. Here, the embodiment of the present invention will be described taking a probe card for inspecting the electrical characteristics of the semiconductor device as an example.

도 1과 도 2에 도시한 바와 같이, 프로브 카드(1)는, 피검사체인 반도체 소자로 테스트 전류를 인가하기 위한 테스트 헤드(150)와, 상기 피검사체와 전기적으로 접속되는 다수의 프로브(110) 및 상기 프로브(110)를 지지하는 가이드 블록(100)을 포함한다. 한편, 본 발명이 이에 한정되는 것은 아니며, 상기 피검사체는 반도체 소자를 비롯하여 액정표시장치(LCD)를 포함할 수 있을 것이다.As shown in FIG. 1 and FIG. 2, the probe card 1 includes a test head 150 for applying a test current to a semiconductor device, which is a test object, and a plurality of probes 110 electrically connected to the test object. And a guide block 100 for supporting the probe 110. Meanwhile, the present invention is not limited thereto, and the test object may include a liquid crystal display (LCD) including a semiconductor device.

상기 가이드 블록(100)은 상기 프로브(110)를 수용하는 다수의 가이드 슬릿(101)과, 상기 테스트 헤드(150)와 상기 프로브(110)를 전기적으로 연결시키기 위한 회로 패턴(120)을 포함할 수 있다.The guide block 100 may include a plurality of guide slits 101 for receiving the probe 110 and a circuit pattern 120 for electrically connecting the test head 150 and the probe 110. Can be.

상기 테스트 헤드(150)는 상기 피검사체로 테스트 전류를 인가하고, 상기 테스트 전류에 대응되는 응답 신호를 검출하는 메인기판(152) 및 상기 메인기판(152)과 상기 프로브(110)를 전기적으로 연결시키기 위한 연성회로기판(flexible printed circuit board, FPCB)(151)을 포함할 수 있다.The test head 150 applies a test current to the test object and electrically connects the main board 152 and the main board 152 and the probe 110 to detect a response signal corresponding to the test current. It may include a flexible printed circuit board (FPCB) 151 to make.

상기 프로브(110)는 상기 피검사체에 직접 접촉하는 부분으로서, 상기 프로브(110)는 상기 피검사체의 미세 피치에 대응할 수 있도록 박판의 플레이트 형상으로 형성될 수 있다.The probe 110 is a part in direct contact with the test object, and the probe 110 may be formed in a plate shape of a thin plate so as to correspond to the fine pitch of the test object.

상기 프로브(110)는 상기 피검사체와 직접 접촉되는 팁부(111)와, 상기 회로 패턴(120)에 결합되는 결합부(112)를 포함할 수 있다.The probe 110 may include a tip part 111 directly contacting the object under test and a coupling part 112 coupled to the circuit pattern 120.

여기서, 상기 프로브(110)는, 상기 팁부(111)를 상기 피검사체에 가압 접촉시킴으로써 상기 팁부(111)와 상기 피검사체 사이의 접속 신뢰도를 확보할 수 있다. 예를 들어, 도 1에 도시한 바와 같이, 상기 프로브(110)는 상기 팁부(111)에 해당하는 부분이 절곡되게 형성됨으로써, 상기 팁부(111)에 대한 가압 및 복원이 가능하도록 하는 소정 크기의 탄성력을 가질 수 있다. 또한, 상기 프로브(110)는 절곡부를 통해 소정의 여유 변위(over drive, OD)를 가지게 된다. 여기서, 상기 여유 변위는 다수의 프로브(110)가 동시에 상기 피검사체에 접촉될 수 있도록 한다. 그러나, 상기 프로브(110)의 형상이 이에 한정되는 것은 아니며, 상기 프로브(100)는 상기 피검사체와의 가압 접촉이 가능하도록 소정 크기의 탄성과 여유변위를 가질 수 있는 실질적으로 다양한 형상 및 구조를 가질 수 있을 것이다.The probe 110 may secure connection reliability between the tip 111 and the test object by pressing the tip 111 to the test object. For example, as shown in FIG. 1, the probe 110 has a portion corresponding to the tip portion 111 to be bent, so that the probe 110 may be pressed and restored to the tip portion 111. It may have an elastic force. In addition, the probe 110 has a predetermined overdrive (OD) through the bent portion. Here, the allowable displacement allows a plurality of probes 110 to be in contact with the test subject at the same time. However, the shape of the probe 110 is not limited thereto, and the probe 100 may have substantially various shapes and structures that may have elasticity and allowable displacement of a predetermined size to enable pressure contact with the test subject. I can have it.

한편, 상기 팁부(111)는 상기 피검사체와의 접속 신뢰성을 높이기 위하여 첨 단부를 가질 수 있다. 예를 들어, 상기 피검사체인 반도체 소자의 패드에서, 상기 패드의 표면에는 산화막이 형성되어 있으므로, 상기 프로브(110)와 상기 피검사체가 전기적으로 접속되기 위해서는 상기 팁부(111)가 상기 산화막을 뚫을 수 있도록 첨단부를 가질 수 있을 것이다. 또한, 상기 팁부(111)는 상기 피검사체와 반복적으로 접촉하게 되므로 소정의 내마모성을 가지는 것이 바람직하다.On the other hand, the tip portion 111 may have a tip end in order to increase the connection reliability with the test subject. For example, since an oxide film is formed on a surface of the pad of the semiconductor device, which is the test object, the tip portion 111 penetrates the oxide film in order to electrically connect the probe 110 and the test object. You will have the tip to help. In addition, since the tip portion 111 is repeatedly in contact with the test subject, it is preferable to have a predetermined wear resistance.

상기 결합부(112)는, 상기 프로브(110)는 상기 가이드 슬릿(101)에 수용되었을 때, 상기 가이드 슬릿(101)의 외부로 노출되도록 형성된다. 즉, 상기 결합부(112)는 상기 회로 패턴(120)에 결합됨과 동시에 상기 가이드 블록(100)에 의해 지지됨으로써 상기 프로브(110)를 고정시키는 역할을 한다. 예를 들어, 상기 결합부(112)는 상기 프로브(110)의 양단부가 상기 가이드 슬릿(101)보다 돌출되게 형성될 수 있다. 한편, 상기 프로브(110)는 그 일부가 상기 가이드 슬릿(101)의 외부로 노출되어 상기 회로 패턴(120)과 결합될 수 있도록 하는 실질적으로 다양한 형태를 가질 수 있을 것이다.The coupling part 112 is formed to be exposed to the outside of the guide slit 101 when the probe 110 is accommodated in the guide slit 101. That is, the coupling part 112 is coupled to the circuit pattern 120 and supported by the guide block 100 to fix the probe 110. For example, the coupling part 112 may be formed such that both ends of the probe 110 protrude from the guide slit 101. On the other hand, the probe 110 may have a substantially various shape so that a portion thereof may be exposed to the outside of the guide slit 101 to be combined with the circuit pattern 120.

상기 가이드 블록(100)의 상면에는 상기 프로브(110)를 개별적으로 수용하는 다수의 가이드 슬릿(101)과, 상기 가이드 슬릿(101)에 수용된 프로브(110)와 상기 테스트 헤드(150)를 전기적으로 연결시키는 회로 패턴(120)이 형성된다.The upper surface of the guide block 100 electrically connects the plurality of guide slits 101 for individually receiving the probe 110, the probe 110 accommodated in the guide slit 101, and the test head 150. A circuit pattern 120 for connecting is formed.

여기서, 상기 가이드 블록(100)은 도전성 재질로 형성될 수 있으며, 상기 가이드 블록(100) 상에는 상기 회로 패턴(120)의 절연을 위한 절연층이 형성될 수 있다. 예를 들어, 상기 가이드 블록(100)은 실리콘을 포함하는 반도체 블록이고, 상기 절연층은 산화실리콘(SiO2)일 수 있다. 여기서, 상기 산화실리콘막은 상기 실리 콘 블록을 산화시키거나, 또는 상기 실리콘 블록 상에 산화실리콘을 증착시킴으로써 형성될 수 있다. 한편, 본 실시예는 이에 한정되는 것은 아니며, 상기 가이드 블록(100)을 유리 기판과 같이 부도체 또는 절연체로 형성하는 실시예도 가능할 것이다. 이 경우, 상기 회로 패턴(120)의 절연을 위한 절연층은 형성하지 않을 수 있다.Here, the guide block 100 may be formed of a conductive material, and an insulating layer for insulating the circuit pattern 120 may be formed on the guide block 100. For example, the guide block 100 may be a semiconductor block including silicon, and the insulating layer may be silicon oxide (SiO 2). The silicon oxide film may be formed by oxidizing the silicon block or by depositing silicon oxide on the silicon block. On the other hand, this embodiment is not limited to this, it will also be possible to form an embodiment in which the guide block 100 made of a non-conductor or insulator, such as a glass substrate. In this case, an insulating layer for insulating the circuit pattern 120 may not be formed.

상기 가이드 슬릿(101)은 상기 프로브(110)의 형상에 대응되게 형성되며, 다수의 가이드 슬릿(101)이 조밀하게 배치된다. 예를 들어, 상기 가이드 슬릿(101)은 상기 프로브(110)의 길이 및 두께에 대응되는 장방형으로 형성되고, 최대한 조밀하도록 상기 가이드 슬릿(101)의 장변끼리 인접하여 배치될 수 있다. 또는, 도 2에 도시한 바와 같이, 서로 인접하는 프로브(110)가 소정 길이만큼 어긋나도록 상기 가이드 슬릿(101)을 형성하는 것도 가능할 것이다.The guide slit 101 is formed to correspond to the shape of the probe 110, and a plurality of guide slits 101 are densely arranged. For example, the guide slit 101 may be formed in a rectangle corresponding to the length and thickness of the probe 110 and may be disposed adjacent to the long sides of the guide slit 101 so as to be as compact as possible. Alternatively, as shown in FIG. 2, the guide slits 101 may be formed such that the probes 110 adjacent to each other are shifted by a predetermined length.

또한, 상기 가이드 슬릿(101)은 상기 프로브(110)가 수용되었을 때, 상기 가이드 블록(100)의 상면과 반대쪽 저면에서 상기 팁부(111)가 상기 가이드 블록(100) 외부로 소정 길이 노출될 수 있도록, 상기 가이드 블록(100)을 관통하여 형성된다. 여기서, 상기 가이드 블록(100)의 두께는 상기 프로브(110)의 높이, 즉, 상기 팁부(111)부터 상기 결합부(112)까지의 길이에 의해 결정된다.In addition, when the probe 110 is accommodated in the guide slit 101, the tip 111 may be exposed to the outside of the guide block 100 by a predetermined length from a bottom surface opposite to the top surface of the guide block 100. It is formed through the guide block 100 so as to. Here, the thickness of the guide block 100 is determined by the height of the probe 110, that is, the length from the tip portion 111 to the coupling portion 112.

예를 들어, 상기 회로 패턴(120)은 상기 가이드 블록(100) 상면에서 상기 가이드 슬릿(101)으로부터 일측으로 길게 연장된 금속 배선일 수 있다. 즉, 상기 회로 패턴(120)은 각각의 가이드 슬릿(101)으로부터 하나씩 길게 연장된 금속 배선일 수 있으며, 다수의 금속 배선이 일측으로 평행하게 배치될 수 있다. 또한, 상기 회 로 패턴(120)은 상기 가이드 슬릿(101)에 연결된 단부와 반대쪽 단부에는 상기 연성회로기판(151)이 결합된다.For example, the circuit pattern 120 may be a metal wire extending from the guide slit 101 to one side on the upper surface of the guide block 100. That is, the circuit pattern 120 may be metal wires extending one long from each guide slit 101, and a plurality of metal wires may be arranged in parallel to one side. In addition, the flexible circuit board 151 is coupled to the circuit pattern 120 at an end opposite to the end connected to the guide slit 101.

한편, 상기 회로 패턴(120)은 반도체 제조 공정의 박막증착(deposition)과 포토리소그래피(photolithography) 방법을 이용하여 형성할 수 있다. 예를 들어, 상기 회로 패턴(120)은 스퍼터링(sputtering) 방법을 이용하여 구리(Cu) 또는 크롬(Cr)을 포함하는 막을 상기 가이드 블록(100) 상에 형성하고, 상기 막을 포토레지스트 패턴을 식각 마스크로 이용하여 식각하여 형성할 수 있다. 여기서, 반도체 제조 공정을 이용함으로써 미세하고 정밀한 회로 패턴(120)을 형성할 수 있고, 높은 집적도를 갖는 피검사체에 대응되도록 상기 프로브(110)의 조밀한 배치가 가능하여, 상기 피검사체의 집적도가 높아지는 데에 대한 대응이 용이하며, 안정성 및 신뢰도를 향상시킬 수 있다.The circuit pattern 120 may be formed using a thin film deposition and photolithography method of a semiconductor manufacturing process. For example, the circuit pattern 120 may form a film including copper (Cu) or chromium (Cr) on the guide block 100 by using a sputtering method, and etching the photoresist pattern on the film. It can be formed by etching using a mask. Here, by using a semiconductor manufacturing process, it is possible to form a fine and precise circuit pattern 120, the densely arranged arrangement of the probe 110 to correspond to the test object having a high degree of integration, the degree of integration of the test object It is easy to respond to the increase, and stability and reliability can be improved.

상기 가이드 블록(100) 상에는 상기 프로브(110)와 상기 회로 패턴(120)을 물리적으로 결합시키고, 전기적으로 연결시키기 위한 범프(130)가 형성된다. 예를 들어, 상기 범프(130)는 상기 회로 패턴(120) 상에서 상기 결합부(112)를 덮을 수 있도록 상기 가이드 슬릿(101)의 양측에 형성될 수 있다. 그러나, 본 실시예들이 이에 한정되는 것은 아니며, 상기 범프(130)는 상기 프로브(110)와 상기 회로 패턴(120) 사이에서 전기적으로 연결시킬 수 있고, 상기 프로브(110)를 상기 가이드 블록(100)에 고정시킬 수 있는 실질적으로 다양한 형상을 가질 수 있을 것이다.A bump 130 is formed on the guide block 100 to physically couple and electrically connect the probe 110 and the circuit pattern 120. For example, the bumps 130 may be formed at both sides of the guide slit 101 to cover the coupling part 112 on the circuit pattern 120. However, the exemplary embodiments are not limited thereto, and the bump 130 may be electrically connected between the probe 110 and the circuit pattern 120, and the probe 110 may be connected to the guide block 100. It may have a variety of shapes that can be fixed to).

또한, 상기 범프(130)는 열에 의해 융착되는 도전성 솔더(solder)일 수 있다. 예를 들어, 상기 범프(130)는 결합신뢰도 및 전기전도도가 양호한 주석(Sn) 또 는 주석과 은(Sn-Ag) 및 주석과 납(Sn-Pb) 등의 주석계 합금 중 어느 하나를 포함할 수 있다.In addition, the bump 130 may be a conductive solder fused by heat. For example, the bump 130 may include any one of tin (Sn) or tin-based alloys such as tin and silver (Sn-Ag) and tin and lead (Sn-Pb) having good bonding reliability and electrical conductivity. can do.

도 3a 내지 도 3j는 본 발명의 일 실시예에 따른 프로브 카드 제조 방법을 설명하기 위한 단면도들이다.3A to 3J are cross-sectional views illustrating a method of manufacturing a probe card according to an exemplary embodiment of the present invention.

도 3a와 도 3b에 도시한 바와 같이, 베이스 플레이트(10) 상에 프로브(110)를 수용하기 위한 다수의 가이드 슬릿(101)을 형성한다.As shown in FIGS. 3A and 3B, a plurality of guide slits 101 are formed on the base plate 10 to accommodate the probe 110.

상기 베이스 플레이트(10)는 소정의 두께를 갖는 도전성 재질의 블록을 포함할 수 있으며, 예를 들어, 상기 베이스 플레이트(10)는 상기 프로브(110)의 높이에 대응되는 두께를 갖는 실리콘 블록일 수 있다. 여기서, 상기 베이스 플레이트(10)는 상기 프로브(110)가 상기 가이드 슬릿(101)에 수용되었을 때, 상기 프로브(110)의 결합부(112) 및 팁부(111)가 상기 베이스 플레이트(10) 외부로 노출될 수 있도록 하는 두께를 가질 수 있다.The base plate 10 may include a block of a conductive material having a predetermined thickness. For example, the base plate 10 may be a silicon block having a thickness corresponding to the height of the probe 110. have. Here, when the probe 110 is accommodated in the guide slit 101, the coupling part 112 and the tip 111 of the probe 110 are external to the base plate 10. It may have a thickness to be exposed to.

상기 가이드 슬릿(101)은 초박형의 플레이트 형상을 갖는 프로브(110)를 하나씩 개별적으로 수용할 수 있도록 형성될 수 있다. 또한, 상기 가이드 슬릿(101)은 상기 프로브(110)가 최대한 조밀하게 배치될 수 있도록 형성되는 것이 바람직하다.The guide slit 101 may be formed to individually receive the probes 110 having an ultra-thin plate shape one by one. In addition, the guide slit 101 is preferably formed so that the probe 110 can be arranged as densely as possible.

여기서, 상기 가이드 슬릿(101)은 반도체 제조 공정의 식각 공정을 이용하여 형성될 수 있다. 예를 들어, 상기 가이드 슬릿(101)은 플라즈마를 이용한 건식 식각 또는 화학작용을 이용한 습식 식각 방법을 이용하여 형성될 수 있다.The guide slit 101 may be formed using an etching process of a semiconductor manufacturing process. For example, the guide slit 101 may be formed using a dry etching method using a plasma or a wet etching method using a chemical reaction.

한편, 상기 가이드 슬릿(101)을 형성하는 방법을 살펴보면, 먼저, 상기 베이 스 플레이트(10) 상면에 포토레지스트를 도포하여 포토레지스트막을 형성한다. 다음으로, 상기 포토레지스트막에 노광 공정 및 현상 공정을 수행하여 상기 베이스 플레이트(10)에서 상기 가이드 슬릿(101)이 형성될 부분을 노출시키는 포토레지스트 패턴을 형성한다. 다음으로, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 베이스 플레이트(10)를 식각하고, 애싱 및/또는 스트립 공정을 이용하여 상기 포토레지스트 패턴을 제거함으로써 가이드 슬릿(101)을 형성할 수 있다.Meanwhile, referring to the method of forming the guide slit 101, first, a photoresist is applied to the upper surface of the base plate 10 to form a photoresist film. Next, an exposure process and a development process are performed on the photoresist film to form a photoresist pattern exposing a portion where the guide slit 101 is to be formed in the base plate 10. Next, the guide slit 101 may be formed by etching the base plate 10 by using the photoresist pattern as an etching mask and removing the photoresist pattern using an ashing and / or strip process.

상기 가이드 슬릿(101)은 상기 가이드 블록(100)을 관통하도록 형성된다. 그런데, 상기 베이스 플레이트(10)와 같이 비교적 두꺼운 블록 상에 상기 가이드 슬릿(101)과 같이 미세한 슬릿을 형성하는 경우, 형성된 가이드 슬릿(101)의 단면적이 균일하지 않을 수 있다. 예를 들어, 식각 방향, 즉, 상기 베이스 플레이트(10)의 깊이 방향을 따라 상기 가이드 슬릿(101)이의 단면적이 점차 축소되어 테이퍼지게 형성될 수 있다.The guide slit 101 is formed to penetrate the guide block 100. By the way, when forming a fine slit like the guide slit 101 on a relatively thick block, such as the base plate 10, the cross-sectional area of the formed guide slit 101 may not be uniform. For example, the cross-sectional area of the guide slit 101 may be gradually reduced and tapered along the etching direction, that is, the depth direction of the base plate 10.

본 실시예에서는, 균일한 단면적을 갖는 가이드 슬릿(101)을 형성하기 위해, 상기 가이드 슬릿(101)을 적어도 1회 이상의 식각 공정을 수행하여 형성할 수 있다. 예를 들어, 도 3a와 도3b에 도시한 바와 같이, 상기 베이스 플레이트(10)의 상면을 소정 깊이로 식각하여 예비 가이드 슬릿(101a)을 형성한 후, 상기 상면과 반대쪽의 상기 베이스 플레이트(10)의 하면을 상기 예비 가이드 슬릿(101a)과 연결될 때까지 식각함으로써, 상기 가이드 슬릿(101)을 형성할 수 있다.In the present embodiment, to form the guide slit 101 having a uniform cross-sectional area, the guide slit 101 may be formed by performing at least one etching process. For example, as shown in FIGS. 3A and 3B, after forming the preliminary guide slit 101a by etching the upper surface of the base plate 10 to a predetermined depth, the base plate 10 opposite to the upper surface is formed. The guide slit 101 may be formed by etching the lower surface of the substrate 때 until it is connected to the preliminary guide slit 101a.

도 3c에 도시한 바와 같이, 상기 베이스 플레이트(10)의 표면에 산화막(11)을 형성한다.As shown in FIG. 3C, an oxide film 11 is formed on the surface of the base plate 10.

상기 산화막(11)은, 상기 베이스 플레이트(10)의 표면을 산화시킴으로써 형성할 수 있다. 또는, 상기 산화막(11)은 증착을 이용하여 상기 베이스 플레이트(10)의 상면에 산화물(예를 들어, 산화실리콘(SiO2)) 막을 형성할 수 있다. 한편, 본 실시예에서는 실리콘 재질의 베이스 플레이트(10)를 사용하므로, 상기 회로 패턴(120)의 절연을 위한 산화막(11)을 형성하였으나, 유리를 포함하여 부도체 또는 절연체로 상기 베이스 플레이트(10)를 형성할 수 있으며, 이 경우 별도의 절연막 형성 공정이나 절연처리 공정이 필요하지 않다.The oxide film 11 can be formed by oxidizing the surface of the base plate 10. Alternatively, the oxide film 11 may form an oxide (eg, silicon oxide (SiO 2)) film on the top surface of the base plate 10 by vapor deposition. In the present embodiment, since the base plate 10 made of silicon is used, the oxide film 11 for insulating the circuit pattern 120 is formed. In this case, a separate insulating film forming process or an insulation treatment process is not necessary.

도 3d에 도시한 바와 같이, 상기 산화막(11) 상에 상기 회로 패턴(120)을 형성하기 위한 시드막(seed layer)(12)을 형성한다. 여기서 상기 시드막(12)은 스퍼터링(sputtering) 방법을 이용하여 형성할 수 있으며, 구리(Cu), 크롬(Cr), 금(Au), 티타늄(Ti) 또는 니켈(Ni) 중 한 금속을 포함할 수 있다. 또한, 상기 시드막(12)은 상기 가이드 슬릿(101)을 제외한 상기 산화막(11) 상에 일정한 두께로 형성된다. 여기서, 상기 시드막(12)은 상기 스퍼터링 공정 이외에도, 열증착(thermal evaporation), e-beam 증착(e-beam evaporation), 화학증착(CVD), 유기금속화학증착(MOCVD), 분자빔결정법(MBE) 등의 다양한 방법을 이용하여 형성할 수 있을 것이다.As shown in FIG. 3D, a seed layer 12 for forming the circuit pattern 120 is formed on the oxide film 11. The seed layer 12 may be formed using a sputtering method, and may include one metal of copper (Cu), chromium (Cr), gold (Au), titanium (Ti), or nickel (Ni). can do. In addition, the seed film 12 is formed to have a predetermined thickness on the oxide film 11 except for the guide slit 101. In addition to the sputtering process, the seed film 12 may include thermal evaporation, e-beam evaporation, chemical vapor deposition, organic metal chemical vapor deposition, and molecular beam crystallization. MBE) may be formed using various methods.

도 3e와 도 3f에 도시한 바와 같이, 상기 시드막(12) 상에 회로 패턴(120)을 형성하기 위한 포토레지스트 패턴(15)을 형성한다. 예를 들어, 상기 포토레지스트 패턴(15)은 상기 시드막(12) 상에서 상기 회로 패턴(120)이 형성될 부분을 노출시키는 개구(15a)를 가질 수 있다. 즉, 상기 포토레지스트 패턴(15)의 개구(15a)를 매립시킴으로써 상기 회로 패턴(120)을 형성할 수 있다.As shown in FIGS. 3E and 3F, a photoresist pattern 15 for forming a circuit pattern 120 is formed on the seed layer 12. For example, the photoresist pattern 15 may have an opening 15a exposing a portion where the circuit pattern 120 is to be formed on the seed layer 12. That is, the circuit pattern 120 may be formed by filling the opening 15a of the photoresist pattern 15.

여기서, 상기 포토레지스트 패턴(15) 형성 방법을 살펴보면, 상기 시드막(12) 상에 소정의 두께로 균일하게 포토레지스트를 도포하여 포토레지스트막을 형성한다. 다음으로, 상기 포토레지스트막 상에 상기 회로 패턴(120) 정보를 갖는 광을 선택적으로 조사하여 노광시키고, 상기 포토레지스트막에 현상액을 제공하여 노광된 포토레지스트막을 선택적으로 제거함으로써 포토레지스트 패턴(15)을 형성한다.Here, referring to the method of forming the photoresist pattern 15, a photoresist film is formed by uniformly applying a photoresist with a predetermined thickness on the seed film 12. Next, the photoresist pattern 15 is selectively irradiated with light having the circuit pattern 120 information on the photoresist film, and the developer is provided with the photoresist film to selectively remove the exposed photoresist film. ).

도 3g에 도시한 바와 같이, 상기 포토레지스트 패턴(15)의 개구(15a)를 매립하여 제1 도금막(13)을 형성한다. 여기서, 상기 제1 도금막(13)은 소정의 금속을 플레이팅(plating) 방법으로 형성될 수 있다. 즉, 상기 제1 도금막(13)은 상기 회로 패턴(120) 상에 형성되는 도금막으로서, 전해성 도금을 하는 것이 바람직하다. 예를 들어, 상기 제1 도금막(13)은 주석 또는 주석계 합금 중 어느 하나를 포함할 수 있다.As shown in FIG. 3G, the opening 15a of the photoresist pattern 15 is filled to form the first plating film 13. The first plating layer 13 may be formed by plating a predetermined metal. That is, the first plating film 13 is a plating film formed on the circuit pattern 120, it is preferable to perform electrolytic plating. For example, the first plating layer 13 may include any one of tin or a tin-based alloy.

한편, 상기 스퍼터링 공정은 회로 패턴 등과 같은 미세 구조물을 형성하기에 적합한 방법이므로, 본 실시예의 프로브 카드(1)의 회로 패턴(1120)과 같이 비교적 크기가 큰 구조물을 형성하는 경우에는, 상기 금속 배선의 두께가 원하는 두께에 비해 얇게 형성될 수 있다. 따라서, 상기 제1 도금막(13)은 상기 회로 패턴(120)의 두께를 보강하는 역할도 하게 된다.On the other hand, the sputtering process is a method suitable for forming a microstructure, such as a circuit pattern, so that when forming a relatively large structure, such as the circuit pattern 1120 of the probe card 1 of the present embodiment, the metal wiring The thickness of may be formed thinner than the desired thickness. Therefore, the first plating layer 13 also serves to reinforce the thickness of the circuit pattern 120.

도 3h에 도시한 바와 같이, 상기 포토레지스트 패턴(15)을 애싱(ashing) 및/또는 스트립(strip) 공정을 이용하여 제거함으로써 제2 도금막(121) 패턴을 형성하 고, 상기 제2 도금막(121)을 이용하여 상기 제2 도금막(121)에 의해 노출된 시드막(12)을 제거함으로써 상기 회로 패턴(120)을 형성한다. 예를 들어, 상기 회로 패턴(120)은 상기 제2 도금막(121)을 식각 마스크로 이용하여 상기 산화막(11)이 노출될 때까지 상기 시드막(12)을 식각함으로써 형성할 수 있다. 또한, 상기 시드막(12)은 건식 식각(dry etching)이나 습식 식각(wet etching)을 이용하여 제거할 수 있다.As shown in FIG. 3H, the photoresist pattern 15 is removed using an ashing and / or strip process to form a second plating layer 121 pattern, and the second plating. The circuit pattern 120 is formed by removing the seed film 12 exposed by the second plating film 121 using the film 121. For example, the circuit pattern 120 may be formed by etching the seed layer 12 using the second plating layer 121 as an etching mask until the oxide layer 11 is exposed. In addition, the seed layer 12 may be removed using dry etching or wet etching.

여기서, 본 실시예들에서와 같이, 상기 시드막(12) 및 회로 패턴(120)의 두께가 두껍고, 상기 회로 패턴(120)이 단순하며, 상기 시드막(12)과 같이 하나의 막에 대해서만 식각 공정이 수행되는 경우에는, 별도의 식각 마스크 없이, 상기 제2 도금막(121) 자체를 식각 마스크로 사용하는 것이 가능할 것이다.Here, as in the present exemplary embodiment, the thickness of the seed layer 12 and the circuit pattern 120 is thick, the circuit pattern 120 is simple, and only one film is formed like the seed layer 12. When the etching process is performed, it may be possible to use the second plating layer 121 itself as an etching mask without a separate etching mask.

그러나, 상기 회로 패턴(120)을 보다 정밀하게 형성하기 위해서, 상기 시드막(12)에 대한 식각 마스크로 사용할 제2 포토레지스트 패턴을 더 형성하는 실시예도 가능할 것이다. 즉, 상기 제2 도금막(121)을 형성하고, 상기 제2 도금막(121) 상에 제2 포토레지스트 패턴(미도시)를 형성한다. 여기서, 상기 제2 포토레지스트 패턴(미도시)는 상기 제2 도금막(121)을 모두 가리고, 상기 제2 도금막(121)을 제외한 나머지 영역의 시드막(12)을 노출시키도록 형성될 수 있다. 그리고, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 상기 산화막(11)이 노출될 때까지 상기 시드막(12)을 식각하고, 상기 제2 포토레지스트 패턴을 애싱 및/또는 스트립 공정을 이용하여 제거함으로써, 상기 회로 패턴(120)을 형성할 수 있다.However, in order to form the circuit pattern 120 more precisely, an embodiment of further forming a second photoresist pattern to be used as an etching mask for the seed layer 12 may be possible. That is, the second plating film 121 is formed, and a second photoresist pattern (not shown) is formed on the second plating film 121. Here, the second photoresist pattern (not shown) may be formed to cover all of the second plating layer 121 and to expose the seed layer 12 in the remaining regions except for the second plating layer 121. have. The seed layer 12 is etched using the second photoresist pattern as an etch mask until the oxide layer 11 is exposed, and the second photoresist pattern is ashed and / or stripped. The circuit pattern 120 may be formed by removing the circuit pattern 120.

도 3i에 도시한 바와 같이, 상기 회로 패턴(120) 상에 도전성 범프(130)를 형성한다.As shown in FIG. 3I, the conductive bumps 130 are formed on the circuit pattern 120.

예를 들어, 상기 범프(130)는 마스크(미도시)를 형성한 후, 상기 마스크(미도시)를 이용하여 형성할 수 있다. 즉, 상기 회로 패턴(120)과 상기 가이드 슬릿(101)의 일부를 각각 노출시키는 개구를 갖는 마스크(미도시)를 형성하고, 상기 마스크(미도시) 상의 개구를 매립함으로써 형성할 수 있다. 여기서, 상기 마스크(미도시)는 포토레지스트 패턴일 수 있으며, 통상적인 포토리소그래피 공정을 이용하여 형성될 수 있다. 또한, 상기 마스크(미도시)는 애싱 및/또는 스트립 공정을 이용하여 제거될 수 있다. 한편, 상기 범프(130)는 상기 마스크(미도시)를 형성하지 않고 상기 회로 패턴(120) 상에 직접 형성하는 것도 가능할 것이다.For example, the bump 130 may be formed using a mask (not shown) after forming a mask (not shown). That is, a mask (not shown) having openings for exposing the circuit pattern 120 and a part of the guide slit 101 may be formed, and the openings on the mask (not shown) may be filled. The mask (not shown) may be a photoresist pattern, and may be formed using a conventional photolithography process. In addition, the mask (not shown) may be removed using an ashing and / or strip process. Meanwhile, the bump 130 may be formed directly on the circuit pattern 120 without forming the mask (not shown).

여기서, 상기 범프(130)는 상기 회로 패턴(120)과 상기 프로브(110)를 전기적 및 물리적으로 결합시키기 위한 것으로서, 상기 회로 패턴(120)과 상기 프로브(110)를 연결시킬 수 있도록, 상기 가이드 슬릿(101)에 인접한 위치에 형성된다. 특히, 상기 범프(120)는 상기 회로 패턴(120) 상에 형성되며, 일측에서 상기 프로브(110)의 결합부(112)가 안착될 수 있는 위치에 형성된다. 예를 들어, 상기 범프(130)는 상기 가이드 슬릿(101)의 양쪽 주변부에 형성될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 상기 범프(130)는 상기 가이드 블록(100) 상에서 상기 회로 패턴(120)과 상기 가이드 슬릿(101)을 연결시킬 수 있는 실질적으로 다양한 형상과 위치를 가질 수 있을 것이다.Here, the bump 130 is for electrically and physically coupling the circuit pattern 120 and the probe 110, and the guide may be connected to the circuit pattern 120 and the probe 110. It is formed at a position adjacent to the slit 101. In particular, the bump 120 is formed on the circuit pattern 120 and is formed at a position where the coupling part 112 of the probe 110 can be seated on one side. For example, the bumps 130 may be formed at both peripheral portions of the guide slit 101. However, the present invention is not limited thereto, and the bumps 130 may have substantially various shapes and positions that may connect the circuit pattern 120 and the guide slit 101 on the guide block 100. Could be.

또한, 상기 범프(130)는 상기 회로 패턴(120)과 상기 프로브(110)가 전기적으로 양호하게 결합시킬 수 있도록, 전기전도도 및 결합신뢰도가 우수한 금속을 사 용하는 것이 바람직하다. 예를 들어, 상기 범프(130)는 주석(Sn) 또는 주석과 은(Sn-Ag), 주석과 납(Sn-Pb) 등의 주석계 합금 중 어느 하나를 사용할 수 있다.In addition, it is preferable that the bumps 130 use a metal having excellent electrical conductivity and coupling reliability so that the circuit pattern 120 and the probe 110 can be electrically coupled well. For example, the bump 130 may use any one of tin-based alloys such as tin (Sn) or tin and silver (Sn-Ag), tin and lead (Sn-Pb).

한편, 상기 범프(130)를 별도로 형성하지 않고, 상기 회로 패턴(120)을 상기 범프(130)의 재질로 도금하는 실시예도 가능할 것이다. 즉, 상기 범프(130)의 재질과 동일한 재질로 상기 제2 도금막(121)을 형성할 수 있다. 이 경우, 상기 제2 도금막(121) 자체가 상기 회로 패턴(120)과 상기 프로브(110)를 결합시키는 솔더의 역할을 할 수 있으며, 상기 범프(130)를 별도로 형성하지 않을 수 있다.Meanwhile, an embodiment of plating the circuit pattern 120 with the material of the bump 130 without forming the bump 130 separately may be possible. That is, the second plating layer 121 may be formed of the same material as that of the bump 130. In this case, the second plating layer 121 itself may serve as a solder to couple the circuit pattern 120 and the probe 110, and may not separately form the bump 130.

도 3j에 도시한 바와 같이, 상기 가이드 슬릿(101)에 상기 프로브(110)를 삽입하고, 상기 회로 패턴(120)의 일측에 연성회로기판(151)을 배치하고, 상기 프로브(110) 및 연성회로기판(151)에 대해 가열 압착시킴으로써, 상기 프로브(110)와 상기 연성회로기판(151)을 상기 회로 패턴(120)에 결합시킬 수 있다.As shown in FIG. 3J, the probe 110 is inserted into the guide slit 101, the flexible circuit board 151 is disposed on one side of the circuit pattern 120, and the probe 110 and the flexible substrate are disposed. By heating and compressing the circuit board 151, the probe 110 and the flexible circuit board 151 may be coupled to the circuit pattern 120.

예들 들어, 상기 연성회로기판(151)은 이방성 도전필름(anisotropic conductive film, ACF)을 사용하여 상기 회로 패턴(120)에 결합될 수 있다. 즉, 상기 연성회로기판(151)은 가열 압착에 의해 이방성 도전필름을 매개로 상기 연성회로기판(151)과 상기 회로 패턴(120)이 물리적 및 전기적으로 결합될 수 있다.For example, the flexible circuit board 151 may be coupled to the circuit pattern 120 using an anisotropic conductive film (ACF). That is, the flexible circuit board 151 may be physically and electrically coupled to the flexible circuit board 151 and the circuit pattern 120 through an anisotropic conductive film by heat compression.

한편, 상기 제2 도금막(121)을 상기 범프(130)와 동일한 솔더 재질로 형성하는 경우에는, 상기 제2 도금막(121)을 매개로 하여 상기 연성회로기판(151)과 상기 회로 패턴(120)이 결합될 수 있다.On the other hand, when the second plating film 121 is formed of the same solder material as the bump 130, the flexible circuit board 151 and the circuit pattern (through the second plating film 121) 120 may be combined.

상기 프로브(110) 및 연성회로기판(151)은 상기 가이드 블록(100) 및 회로 패턴(120)에 대해 위치가 고정되므로, 상기 구성요소들 사이의 오정렬이 방지되며, 안정적이고 견고하게 결합시킬 수 있다. 또한, 상기 구성요소들 사이의 신호 전달 경로를 최소화하여, 검사의 신뢰도를 향상시킬 수 있다.Since the probe 110 and the flexible circuit board 151 are fixed in position with respect to the guide block 100 and the circuit pattern 120, misalignment between the components can be prevented and can be coupled stably and firmly. have. In addition, by minimizing the signal transmission path between the components, it is possible to improve the reliability of the inspection.

다음으로, 도 4a 내지 도 4e를 참조하여 본 발명의 다른 실시예에 따른 프로브 카드 제조 방법에 대해 설명한다. 이하, 도 3a 내지 도 3j에서 설명한 프로브 카드의 구조 및 제조 방법과 동일한 구성 요소에 대해서는 동일한 도면부호를 부여하고, 중복되는 설명은 생략한다.Next, a method of manufacturing a probe card according to another exemplary embodiment of the present invention will be described with reference to FIGS. 4A to 4E. Hereinafter, the same reference numerals are given to the same components as the structure and manufacturing method of the probe card described with reference to FIGS. 3A to 3J, and redundant descriptions are omitted.

도 4a에 도시한 바와 같이, 프로브(210)를 수용하기 위한 다수의 가이드 슬릿(201)이 형성된 가이드 블록(200)을 마련한다. 상기 가이드 블록(200)은 실리콘 재질로 형성될 수 있으며, 베이스 플레이트(20) 상에는 회로 패턴(220)의 절연을 위한 산화막(21)을 형성할 수 있다. 한편, 상기 가이드 블록(200)은 유리를 포함하여 절연체 또는 부도체로 형성될 수 있다.As shown in FIG. 4A, a guide block 200 having a plurality of guide slits 201 for accommodating the probe 210 is provided. The guide block 200 may be formed of a silicon material, and an oxide film 21 for insulating the circuit pattern 220 may be formed on the base plate 20. Meanwhile, the guide block 200 may be formed of an insulator or an insulator including glass.

상기 가이드 슬릿(201)은 상기 프로브(210)를 하나씩 개별적으로 수용할 수 있도록 형성되며, 상기 가이드 블록(200)을 관통하여 형성된다. 예를 들어, 상기 가이드 슬릿(201)은 상기 프로브(210)가 수용되었을 때, 상기 프로브(210)의 상부 및 팁부(211)가 상기 가이드 블록(200)의 외부로 노출될 수 있도록 형성될 수 있다. 또한, 상기 가이드 슬릿(201)은 상기 프로브(210)가 최대한 조밀하게 배치될 수 있도록, 상기 가이드 슬릿(201)의 장변끼리 이웃하도록 형성될 수 있다. 또는, 상기 가이드 슬릿(201)은 상기 프로브(210)의 팁부(211)가 엇갈리도록 배치되도록 형성될 수 있다.The guide slit 201 is formed to individually receive the probes 210 one by one, and is formed through the guide block 200. For example, the guide slit 201 may be formed to expose the upper portion and the tip portion 211 of the probe 210 to the outside of the guide block 200 when the probe 210 is accommodated. have. In addition, the guide slits 201 may be formed such that the long sides of the guide slits 201 are adjacent to each other so that the probe 210 may be disposed as densely as possible. Alternatively, the guide slit 201 may be formed such that the tip portion 211 of the probe 210 is staggered.

도 4b에 도시한 바와 같이, 상기 가이드 블록(200) 상면에 회로 패턴(220)을 형성하기 위한 시드막(22)을 형성한다.As shown in FIG. 4B, the seed layer 22 for forming the circuit pattern 220 is formed on the upper surface of the guide block 200.

예를 들어, 상기 시드막(22)은 크롬(Cr), 구리(Cu), 금(Au), 티타늄(Ti) 또는 니켈(Ni) 중 한 금속을 포함하며, 상기 시드막(22)은 스퍼터링 방법을 이용하여 형성할 수 있다. 여기서, 상기 시드막(22)은 상기 가이드 슬릿(201)을 제외한 나머지 산화막(21) 상에 일정 두께로 형성될 수 있다.For example, the seed layer 22 includes one metal of chromium (Cr), copper (Cu), gold (Au), titanium (Ti), or nickel (Ni), and the seed layer 22 is sputtered. It can form using a method. Here, the seed film 22 may be formed on the remaining oxide film 21 except for the guide slit 201 to have a predetermined thickness.

도 4c에 도시한 바와 같이, 상기 시드막(22) 상에 상기 회로 패턴(220)을 형성하기 위한 포토레지스트 패턴(25)을 형성한다.As shown in FIG. 4C, a photoresist pattern 25 for forming the circuit pattern 220 is formed on the seed layer 22.

도 4d에 도시한 바와 같이, 상기 포토레지스트 패턴(25)은 상기 회로 패턴(220)이 형성될 부분에 형성될 수 있다. 즉, 상기 포토레지스트 패턴(25)은 상기 시드막(22) 상에서 상기 회로 패턴(220)이 형성될 부분을 제외한 나머지 영역의 상기 시드막(22)을 제거하기 위한 식각 마스크의 역할을 한다.As shown in FIG. 4D, the photoresist pattern 25 may be formed at a portion where the circuit pattern 220 is to be formed. That is, the photoresist pattern 25 serves as an etching mask for removing the seed layer 22 in the remaining region except for the portion where the circuit pattern 220 is to be formed on the seed layer 22.

그리고, 상기 포토레지스트 패턴(25)을 이용하여 상기 시드막(22)을 제거하고, 상기 포토레지스트 패턴(25)을 애싱 및/또는 스트립 공정을 이용하여 제거함으로써 상기 회로 패턴(120)을 형성할 수 있다. 여기서, 상기 시드막(22)은 건식 또는 습식 식각 공정을 이용하여 제거할 수 있다.The circuit pattern 120 may be formed by removing the seed layer 22 using the photoresist pattern 25 and removing the photoresist pattern 25 using an ashing and / or strip process. Can be. The seed layer 22 may be removed by using a dry or wet etching process.

도 4e에 도시한 바와 같이, 상기 회로 패턴(220) 상에 상기 회로 패턴(220)과 상기 프로브(210)를 결합시키기 위한 범프(230)를 형성하고, 상기 프로브(210) 및 연성회로기판(251)을 배치한다. 여기서, 상기 범프(230)는 상기 프로브(210)가 상기 가이드 슬릿(201)에 수용되었을 때, 상기 프로브(210)의 결합부(212)가 상기 범프(230) 상에 안착될 수 있도록 형성된다.As shown in FIG. 4E, a bump 230 is formed on the circuit pattern 220 to couple the circuit pattern 220 and the probe 210 to each other, and the probe 210 and the flexible circuit board ( 251). Here, the bump 230 is formed so that the coupling portion 212 of the probe 210 can be seated on the bump 230 when the probe 210 is accommodated in the guide slit 201. .

그리고, 상기 범프(230)가 용융되도록 열과 압력을 가함으로써, 상기 프로브(210) 및 연성회로기판(251)을 상기 회로 패턴(220) 및 가이드 블록200) 상에 고정시킨다. 예를 들어, 상기 범프(230)는 상기 프로브(210) 및 상기 회로 패턴(220)에 대한 결합성 및 전기전도도가 양호한 재질로 형성되며, 주석 또는 주석계 합금 중 어느 하나를 포함할 수 있다.The probe 210 and the flexible circuit board 251 are fixed to the circuit pattern 220 and the guide block 200 by applying heat and pressure to melt the bump 230. For example, the bump 230 may be formed of a material having good bonding and electrical conductivity with respect to the probe 210 and the circuit pattern 220, and may include any one of tin or a tin-based alloy.

한편, 상술한 본 발명의 실시예들에서는 반도체 소자를 검사하기 위한 프로브 카드에 대해서 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 예를 들어, 액정표시장치(LCD)의 전기적 특성을 검사하기 위한 프로브 카드에 대해서도 본 발명에 따른 프로브 카드 및 제조 방법을 적용하는 것이 가능할 것이다.Meanwhile, in the above-described embodiments of the present invention, a probe card for inspecting a semiconductor device has been described, but the present invention is not limited thereto. For example, the probe card for inspecting an electrical property of a liquid crystal display (LCD) may be used. It will be possible to apply the probe card and the manufacturing method according to the present invention also to the probe card.

상술한 바와 같이, 본 발명에 따른 프로브 카드는 프로브를 지지하는 가이드 블록 상에 프로브와 테스트 헤드를 전기적으로 연결시키는 회로 패턴을 형성하고, 상기 가이드 블록 상에서 상기 프로브 및 상기 테스트 헤드의 전기적 연결과 물리적 결합이 이루어지므로, 상기 프로브 등의 접속 불량을 방지한다. 또한, 상기 프로브 카드의 안정적인 동작을 가능하게 하고, 검사 성능에 대한 정확성과 신뢰도를 향상시킨다.As described above, the probe card according to the present invention forms a circuit pattern for electrically connecting the probe and the test head on the guide block supporting the probe, and the electrical connection and physical connection of the probe and the test head on the guide block. Since the coupling is made, poor connection of the probe or the like is prevented. It also enables stable operation of the probe card and improves accuracy and reliability of inspection performance.

그리고, 상기 프로브 카드는 상기 프로브의 지지부와 상기 테스트 헤드와의 결합부를 상기 가이드 블록이 일체로 담당하게 되므로, 상기 프로브 카드의 구조를 단순하게 하고, 조립을 용이하게 하여, 조립 효율 및 생산성을 향상시키고, 불량률을 저하시킨다.In addition, since the guide block is integrally responsible for the coupling between the support portion of the probe and the test head, the probe card simplifies the structure of the probe card and facilitates assembly, thereby improving assembly efficiency and productivity. To lower the defective rate.

또한, 본 발명의 실시예들에 의하면 다양한 회로 패턴을 형성할 수 있고, 자유롭게 상기 프로브를 배치할 수 있으므로, 피검사체에 대응하기가 용이하다.In addition, according to the embodiments of the present invention, various circuit patterns can be formed, and the probe can be freely disposed, so that it is easy to cope with the inspected object.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the present invention as defined by the following claims. It can be understood that it is possible.

Claims

A test head for applying a test current to the object under test;

A plurality of probes having tip portions electrically connected to the test object;

A guide block having a guide slit for receiving the probe and a circuit pattern for electrically connecting the test head and the probe; And

A probe card formed on the guide block and including a conductive bump for electrically connecting the circuit pattern and the probe.

delete

The probe card of claim 1, wherein the bumps are arranged adjacent to the guide slit to connect the probe and the circuit pattern.

The probe card of claim 1, wherein the guide slit is formed to individually receive the probe.

The probe card of claim 4, wherein the guide slit is formed through the guide block so that the probe is exposed to the outside of the guide block when the probe is inserted into the guide slit.

The test head of claim 1, wherein the test head includes a main board for applying a test current to the test object, and a flexible printed circuit board (FPCB) electrically connecting the main board and the circuit pattern. Probe card, characterized in that.

The probe card of claim 1, wherein the guide block comprises silicon and further includes an insulating layer formed on a surface of the guide block.

The probe card of claim 1, wherein the guide block is formed of an insulating material.

Forming a plurality of guide slits for receiving the probes penetrating the guide block and electrically connected to the object under test;

Forming a circuit pattern on an upper surface of the guide block;

Inserting the probe into the guide slit to electrically connect the circuit pattern with the probe; And

And electrically connecting the probe and the circuit pattern to a test head for applying a test current to the object under test.

The method of claim 9, wherein the circuit pattern forming step,

Forming a seed film on an upper surface of the guide block;

Forming a photoresist pattern partially exposing the seed film on the seed film;

Forming a conductive bump on the seed layer using the photoresist pattern; And

Removing the photoresist pattern to form a circuit pattern.

The method of claim 10, wherein the seed layer comprises any one metal of chromium (Cr), copper (Cu), gold (Au), titanium (Ti), or nickel (Ni).

11. The method of claim 10, wherein the seed film forming step uses a sputtering method.

The method of claim 10, wherein the bump comprises any one of tin (Sn) or a tin-based alloy.

The method of claim 10, wherein the bump forming step uses an ion plating method.

The method of claim 10, wherein the bump is formed to connect the circuit pattern and the guide slit.

The method of claim 9, further comprising forming an insulating layer on the guide block to insulate the circuit pattern.