KR101369298B1 - 방열성을 향상시킨 칩 온 필름 패키지 - Google Patents
방열성을 향상시킨 칩 온 필름 패키지 Download PDFInfo
- Publication number
- KR101369298B1 KR101369298B1 KR1020120014341A KR20120014341A KR101369298B1 KR 101369298 B1 KR101369298 B1 KR 101369298B1 KR 1020120014341 A KR1020120014341 A KR 1020120014341A KR 20120014341 A KR20120014341 A KR 20120014341A KR 101369298 B1 KR101369298 B1 KR 101369298B1
- Authority
- KR
- South Korea
- Prior art keywords
- chip
- dummy pattern
- insulating layer
- circuit
- via hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000017525 heat dissipation Effects 0.000 title claims abstract description 32
- 229910052751 metal Inorganic materials 0.000 claims description 27
- 239000002184 metal Substances 0.000 claims description 27
- 238000007747 plating Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 15
- 229920001721 polyimide Polymers 0.000 claims description 9
- 229910000679 solder Inorganic materials 0.000 claims description 9
- 239000004642 Polyimide Substances 0.000 claims description 4
- 238000013021 overheating Methods 0.000 abstract description 3
- 230000007257 malfunction Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 99
- 238000004806 packaging method and process Methods 0.000 description 13
- 239000010408 film Substances 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 239000011651 chromium Substances 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000000465 moulding Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910000990 Ni alloy Inorganic materials 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 229910000599 Cr alloy Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000000788 chromium alloy Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3736—Metallic materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Materials Engineering (AREA)
- Ceramic Engineering (AREA)
- Structure Of Printed Boards (AREA)
Abstract
본 발명은 방열성을 향상시킨 칩 온 필름(Chip On Film) 패키지를 개시한다. 본 발명의 일 실시예에 따른 칩 온 필름 패키지는 방열을 위한 비아홀이 형성된 절연층; 상기 절연층의 일 면 상에 위치된 회로부; 상기 회로부에 전기적으로 접속되며 칩 실장 영역에 실장되는 IC칩; 및 상기 회로부와 동일한 층에서 상기 칩 실장 영역에 대응하여 위치하며, 상기 회로부의 파워 단자에 연결된 더미 패턴부를 포함하며, 상기 비아홀은 상기 연장된 부분에 대응하여 형성되어 있다. 본 발명에 의해, COF 패키지로부터 발생하는 열을 효율적으로 외부로 발산하여 COF 칩이 과열되어 오동작하거나, 손상되는 것을 방지할 수 있다.
Description
본 발명은 칩 온 필름 패키지에 관한 것으로, 더욱 상세하게는 방열성을 향상시킨 칩 온 필름 패키지에 관한 것이다.
최근 반도체 장치의 박형화, 소형화, 고집적화, 고속화 및 다핀화 추세에 따라서 반도체 칩 실장 기술 분야에서는 테이프 배선 기판의 사용이 늘어나고 있다. 테이프 배선 기판은 폴리이미드 수지 등의 절연 재료로 구성된 얇은 필름에 배선 패턴 및 그와 연결된 리드가 형성된 구조로서, 반도체 칩 상에 미리 형성된 범프와 테이프 배선 기판의 리드를 일괄적으로 접합시키는 탭(TAB; Tape Automated Bonding) 기술의 적용이 가능하다. 이러한 특성으로 인하여 테이프 배선기판은 탭 테이프(TAB tape)라 불리기도 한다. 또한, 테이프 배선 기판과 그를 적용한 반도체 패키지의 일 예로 테이프 캐리어 패키지(TCP; Tape Carrier Package)가 있다.
그러나, 더 낮은 비용, 미세한 피치(fine pitch), 유연성, 및 수동 요소들을 운반할 수 있음(capable of carrying passive elements)으로 인해서, 대형 TFT-LCD 패널들에서 칩-온-글래스(COG: chip-on-glass) 패키징 및 칩-온-필름(COF: chip-on-film) 패키징을 채용하는 드라이버 IC들의 비율이 증가하고 있다.
그러므로, COG 및 COF 패키징을 갖춘 드라이버 IC들에 대한 시장 요구(market requirement)들이 더 많아지고 있다.
도 1은 선행 기술에 따른 COF 패키징 구조를 나타낸 도면이다.
도 1에 도시된 바와 같이, COF 패키징 구조는 폴리이미드 필름(110), 폴리이미드 필름(110)의 일 면 상에 위치된 접착층(adhesive layer)(120), 접착층(120) 상에 위치된 금속층(130), 금속층(130) 상에 배치된 솔더 레지스트층(140)을 포함한다. 금속층(130)은 에칭 공정을 통해 회로패턴층(130)이 되며, 회로패턴층(130) 상에 본딩패드로서 금속범프(150)들을 통해 IC칩(160)가 접합되어 있다. 그리고 IC칩(160)를 고정하고 보호하기 위해 수지 등을 이용하여 몰딩부가 형성될 수도 있다.
이러한 COF 패키징 구조에서 회로패턴을 형성하는 금속층(130)은 폴리이미드 필름(110) 및 솔더 레지스트층(140)에 의해 둘러싸여 있고, IC칩(16)이 또한 몰딩부에 의해 몰딩되어 있어서, COF 패키징 구조의 열 소산 능력(thermal dissipation capability)이 매우 낮다.
그런데, 대형 TFT-LCD 패널들에서 칩-온-글래스(COG: chip-on-glass) 패키징 및 칩-온-필름(COF: chip-on-film) 패키징을 채용하는 드라이버 IC들의 비율이 증가하고 있다. TFT-LCD 패널들에서 더 높은 프레임 주파수, 구동 전압, 및 더 높은 디스플레이 채널에 대한 요구들로 인해서, 드라이버 IC의 열 소산 능력(thermal dissipation capability)이 점점 더 중요해지고 있다.
그에 따라, COG 및 COF 패키징을 갖춘 드라이버 IC들에 대한 시장 요구(market requirement)들이 더 많아지고 있으므로, COF 패키징 구조에서 열 소산 능력을 향상시킬 필요가 있다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로서, 본 발명의 목적은, 열 소산 능력이 우수한 COF 패키지를 제공하는 데 있다.
전술한 문제를 해결하기 위한 본 발명의 일 실시형태에 따른 칩 온 필름(Chip On Film) 패키지는, 절연층, 절연층에 형성되는 비아홀, 절연층 상의 회로부, 절연층 상의 더미 패턴부, 및 더미 패턴부의 적어도 일부분에 대응하여 위치하는 IC칩을 포함하며, 여기서 더미 패턴부는 IC칩에 전력을 공급하는 회로부의 파워 단자에 연결되고, 비아홀은 더미 패턴부에 대응하여 위치한다.
상기 절연층은 폴리이미드(polyimide: PI) 필름으로 구현될 수 있다.
상기 더미 패턴부는 상기 회로부와 동시에 형성될 수 있다.
상기 칩 온 필름 패키지는 상기 절연층과 상기 회로부 사이에 위치하여 상기 회로부를 상기 절연층에 접착시키는 시드층을 더 포함할 수 있다.
상기 시드층은 상기 절연층에 형성된 상기 비아홀에 대응하여 홀을 포함할 수 있다.
상기 칩 온 필름 패키지는 상기 시드층의 홀을 금속으로 도금함으로써 형성된 방열 도금부를 더 포함하는 칩 온 필름 패키지.
상기 칩 온 필름 패키지는 상기 회로부 상에 상기 회로부의 솔더링을 방지하기 위한 솔더 레지스트층을 더 포함할 수 있다.
상기 칩 온 필름 패키지는 상기 회로부와 상기 솔더 레지스트층 사이에 위치하며 상기 회로부를 도금한 도금층을 더 포함할 수 있다.
상기 칩 온 필름 패키지는 상기 절연층의 다른 면에 상기 비아홀에 대응하여 위치하고 부착된 방열 패드부를 더 포함할 수 있다.
상기 더미 패턴부는 상기 회로부에 연결될 수 있다.
상기 더미 패턴부는 상기 더미 패턴부로부터 연장되어 상기 회로부에 연결되는 연결부를 포함할 수 있다.
상기 비아홀은 상기 더미 패턴부보다 작은 크기를 가질 수 있다.
상기 더미 패턴부는 상기 회로부의 전력을 수신하는 파워 단자에 연결될 수 있다.
근래 디스플레이 장치에서 COF 패키징을 채용하는 드라이버 IC에 대한 수요가 증가함에 따라, COF 패키징 구조에서 열 소산 능력을 향상시킬 필요가 있었다.
본 발명은 COF 패키지에서 절연층 상의 회로부 상에 실장되는 전자회로칩의 열을 발산하기 위한 더미 패턴부를 회로부와 동일한 층에 포함하고, 더미 패턴부를 외부에 노출시키는 비아홀을 절연층에 형성하여 COF 패키지로부터 발생하는 열을 효율적으로 외부로 발산하여 반도체 칩이 과열되어 오동작하거나, 손상되는 것을 방지할 수 있다. 즉, 본 발명에 따르면, 칩의 온도는 낮추고 이를 통해 IC칩의 열에 의한 불량률을 현저하게 줄이는 효과가 있다.
도 1은 선행 기술에 따른 COF 패키징 구조를 나타낸 도면이다.
도 2은 본 발명의 일 실시예에 따른 테이프 캐리어의 정면을 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 COF 패키지의 단면을 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 COF 패키지의 정면을 확대한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 COF 패키지의 정면을 확대한 도면이다.
도 6 내지 도 8은 본 발명의 실시형태들에 따른 COF 패키지들의 단면을 나타낸 도면이다.
도 2은 본 발명의 일 실시예에 따른 테이프 캐리어의 정면을 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 COF 패키지의 단면을 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 COF 패키지의 정면을 확대한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 COF 패키지의 정면을 확대한 도면이다.
도 6 내지 도 8은 본 발명의 실시형태들에 따른 COF 패키지들의 단면을 나타낸 도면이다.
이하에서는 첨부한 도면을 참조하여 바람직한 실시형태에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
도 2은 본 발명의 일 실시예에 따른 테이프 캐리어의 정면을 도시한 도면이다.
도 2를 참조하면, 반도체장치인 테이프캐리어(200)는, 박막의 절연테이프(210)를 포함한다. 절연테이프(210)는, 유연한 절곡성을 갖도록 두께 10μm∼25μm의 박막을 사용하여 형성되어 있다. 그러나, 절연테이프(210)의 두께는 이에 한정되지 않고 당업계에 자명한 범위 내에서 결정될 수 있다. 절연테이프(210)는 예컨대 폴리이미드계의 수지에 의해 형성할 수 있다. 절연테이프(210)는 그 위에 실장된 복수개의 IC 칩 즉, 복수개의 발광소자가 서로 분리되도록 절단될 수 있다. 다시 말해, 절연테이프(210)는 띠형으로 형성되어 있고, 길이방향을 따라 일정간격으로 COF 패키지들이 배치된다.
구체적으로 설명하면, 절연 테이프(210) 상에 금속층이 형성된 후, 금속층을 패턴닝함으로써 회로부(230)가 형성된다. IC칩(발광 소자)이 칩 장착 영역(204)에 탑재된다. 이 경우, 회로부(230)의 배선은 IC칩의 대응하는 단자들과 전기적으로 접속된다. 본 발명에 따라, 회로부(230)의 형성시에 IC칩으로부터 발생하는 열이 전달되는 더미 패턴부(240)가 형성되는데, 더미 패턴부(240)는 금속층의 패턴닝 공정시 형성된다. 이후, 절연 테이프(210)는 COF 패키지들이 각각 분리되도록 절단된다. 도 3을 참조하여 하나의 OCF 패키지의 구성을 설명한다.
도 3은 본 발명의 일 실시예에 따른 COF 패키지의 단면을 나타낸 도면이다.
도 3을 참조하면, COF 패키지는 열 발산용 비아홀(212)이 형성된 절연층(210), 절연층(210)의 일 면 상에 형성된 회로부(230), 상기 회로부(230)와 동일한 층에 형성되는 더미 패턴부(240)를 포함한다. 또한, COF 패키지는 솔더 레지스트층 및 IC칩을 포함할 수 있다. IC칩은 회로부(230)와 전기적으로 접속되어 있다. IC칩은 발광소자, 예컨대, LED일 수 있다.
절연층(210)에는 열 발산을 위한 비아홀(212)이 형성되어 있다. 더미 패턴부(240)는 IC칩에 대응하여 위치하며, IC칩으로부터 발생하는 열을 전달받아 발산한다. 이러한 더미 패턴부(240)는 일 실시예에 따라 회로부(230)가 패터닝되는 금속층을 패터닝함으로써 형성될 수 있다.
비아홀(212)은 절연층(210)의 일부를 레이저로 식각함으로써 형성될 수 있다. 비아홀(212)은 더미 패턴부(240)를 외부에 노출시키도록 절연층에 형성된다. 구체적으로, COF 패키지에서 IC칩의 열을 발산하기 위한 더미 패턴부(240)가 회로부(230)와 동일한 층에 형성된다. 또한, 더미 패턴부(240)는 IC칩과 열 발산용 비아홀(212) 사이에 위치하며, 그에 따라, IC칩에서 발생하는 열은 더미 패턴부(240)로 전도되어 비아홀(212)을 통해 발산될 수 있다.
일 실시예에 따라, 비아홀(212)은 더미 패턴부(240)가 IC칩에 대응하여 위치하기 때문에, 절연층(210)에서 IC칩이 실장되는 영역에 대응하여 형성될 수 있다. 다른 실시예에 따라, 비아홀(212)는 절연층(210)에서 IC칩이 실장되는 영역의 밖에 형성될 수 있다. 이 경우, 더미 패턴부(240)는 IC칩이 실장되는 영역에 대응하여 뿐만 아니라 영역 밖으로 연장되어 형성된다. 그에 따라, 비아홀(212)은 칩 실장 영역 밖으로 연장된 더미 패턴부(240)에 대응하여 형성된다.
이러한 더미 패턴부(240)는 절연층(210) 상에 회로부(230)와 동시에 형성될 수 있다. 구체적으로, 회로부(230)는 절연층(210) 상에 금속층을 형성한 후, 금속층에 대해 에칭 공정을 수행함으로써 형성되는데, 이 때, 금속층은 회로부(230) 뿐만 아니라 방열을 위한 더미 패턴부(240)를 포함하는 패턴으로 에칭된다. 더미 패턴부(240)는 회로부가 형성되는 금속층으로부터 만들어지기 때문에, 열 전도도가 높다.
일 실시예에 따라, 더미 패턴부(240)는 선택적으로 회로부(230)와 물리적으로 연결될 수 있는데, 이 경우 회로부(230)로부터 발생하는 열이 더미 패턴부(240)로 전달된다. 다른 실시예에 따라, 더미 패턴부(240)는 상기 더미 패턴부로부터 연장되어 회로부(230)에 연결되는 연결부(도시 생략)를 포함할 수 있다.
그에 따라, IC칩 또는 회로부(230)로부터 발생하는 열은 더미 패턴부(240)에 전달된다. 열은 더미 패턴부(240)을 통해 발산되며, 또한 더미 패턴부(240)에 연결되도록 형성된 비아홀(212)을 통해 외부로 발산된다.
도 4는 본 발명의 일 실시예에 따른 COF 패키지의 정면을 확대한 도면이다.
도 4를 참조하면, 절연테이프의 일부가 확대되어 표시되어 있다. 칩 실장 영역(204)에는 IC칩(도시 생략)이 탑재된다. 절연테이프(210) 상에는 회로부(230)가 형성되어 있다. 또한, 회로부(230)와 동일한 층에 더미 패턴부(240)가 형성되어 있다. 본 실시예에서는 COF 패키지가 2개의 더미 패턴부(240)를 포함하는 것으로 도시되어 있지만, 본 발명은 이에 한정되지 않는다.
더미 패턴부들(240)은 도시된 바와 같이, 칩 실장 영역(204)에 대응하여 형성되어 있다. 또한, 더미 패턴부(240)들은 회로부(230)의 파워 단자들에 각각 연결되도록 형성되어 있다. 회로부(230)의 파워 단자들은 IC칩에 전력을 공급하는 단자이며, 전력의 공급시에 과열될 수 있다(may be heated). 그러므로, 더미 패턴부들(240)과 회로부(230)의 파워 단자들(233)을 각각 연결하면 더미 패턴부(240)는 전력 공급에 따라 파워 단자가 과열될 때 회로부(230)의 파워 단자로부터의 열을 수신할 수 있다.
그리고, 비아홀들(212)은 더미 패턴부들(240)에 각각 대응하여 형성되어 있다. 본 실시예에서는 하나의 더미 패턴부(240)를 위해 하나의 비아홀(212)이 형성되어 있지만, 본 발명은 이에 한정되지 않는다. 하나의 더미 패턴부(240)를 위한 비아홀(212)의 개수는 비아홀의 크기와 모양, 또는 더미 패턴부(240)의 크기와 모양에 따라 변경될 수 있다.
또한, 본 실시예에서는 회로부(230)의 파워 단자들(233)에 각각 대응하여 더미 패턴부들이 각각 형성되어 있지만, 본 발명은 이에 한정되지 않는다. 하나의 더미 패턴부가 회로부(230)의 모든 또는 선택적인 파워 단자들(233)에 연결되도록 형상을 가질 수 있다.
이에 따라, 칩 실장 영역(204)에 실장된 IC칩으로부터 발생되는 열은 이에 대응한 더미 패턴부(240)로 전달된다. 그런 다음 열은 더미 패턴부(240)에 대응하여 형성된 비아홀(212)을 통해 외부로 발산된다.
도 5는 본 발명의 다른 실시예에 따른 COF 패키지의 정면을 확대한 도면이다.
도 5(a) 및 5(b)를 참조하면, 절연층(210) 상에 회로부(230) 및 복수개의 더미 패턴부(240)가 형성되어 있다. 이 복수개의 더미 패턴부(240)는 IC칩이 실장되는 영역(204) 내에 위치되어 있다. 또한, 복수개의 더미 패턴부(240)에 대응한 위치에 복수개의 비아홀(212)이 형성되어 있는데, 도면에서는 점선으로 표시되어 있다. 비아홀(212)은 대응하는 더미 패턴부(240)의 크기보다 작은 것이 바람직하며, 그 형상은 더미 패턴부(240)의 형상과 유사할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 비아홀(212)의 크기가 대응하는 더미 패턴부(240)의 크기보다 클 수도 있다.
도 5(a)와 같이, 더미 패턴부(240)는 상기 더미 패턴부로부터 연장되어 회로부(230)에 물리적으로 연결하기 위한 연결부(244)를 포함할 수 있다. 이 경우, 더미 패턴부(240)와 연결된 회로부(230)의 단자는 IC칩에 전력을 공급하는 파워 단자인 것이 바람직하다. 전술한 바와 같이, 파원 단자는 전력을 공급하기 때문에, 전력 공급시 빨리 과열된다. 본 발명의 일 실시예에 따라, 회로부(230)의 파워 단자가 더미 패턴부(240)에 연결되면 파워 단자의 열이 더미 패턴부(240)에 의해 과열되는 것이 방지될 수 있다.
다르게는, 도 5(b)와 같이, 더미 패턴부(440)는 회로부(430)와 물리적으로 이격될 수 있다. 더미 패턴부(240)가 연결부(244)를 통해 회로부(230)에 연결되면, 회로부(230)로부터 발생하는 열이 더 잘 더미 패턴부(240)로 전달될 수 있다.
이에 따라, 칩 실장 영역(204)에 실장된 IC칩(도시 생략)으로부터 발생된 열은 IC칩 바로 아래 위치한 더미 패턴부(240)에 전달되고 다시 더미 패턴부(240)와 연결되도록 형성된 방열을 위한 비아홀(212)을 통하여 외부로 발산될 수 있다. 구체적으로, 더미 패턴부(240)는 IC칩에 의해 발생된 열에 의해 가열되는데(heated), 더미 패턴부(240)의 열은 더미 패턴부(240)를 외부로 노출시키는 비아홀(212)를 통해 발산된다. 그에 따라, COF 패키지의 방열이 용이하게 된다.
도 6 내지 도 8은 본 발명의 실시형태들에 따른 COF 패키지들의 단면을 나타낸 도면이다.
도 6에 도시된 COF 패키지는 방열용 비아홀(212)이 형성된 절연층(210), 절연층(210)의 일 면 상에 형성된 회로부(230), 상기 회로부(230)와 동일한 층에 형성되는 더미 패턴부(240), 솔더 레지스트층(250), IC칩(260) 및 IC칩(260)을 몰딩하는 몰딩부(265)을 포함한다.
절연층(210)의 일 면에는 회로부(230) 및 더미 패턴부(240)가 위치하며, 회로부(230) 및 더미 패턴부(240)는 동시에 형성될 수 있다. 회로부(230) 및 더미 패턴부(240)는 절연층(210)의 일 면 상에 금속층을 형성한 후 회로부(230) 및 더미 패턴부(240)의 패턴 대로 패턴닝됨으로써 형성된다. 예컨대, 절연층(210)의 일 면 상에는 금속층을 형성한 후, 금속층에 대해 회로부(230) 및 더미 패턴부(240)가 형성되도록 에칭 공정이 수행될 수 있다. 금속층은 절연층(210) 상에 구리를 도포함으로써 형성될 수 있다. 이하, 회로부(230)와 더미 패턴부(240)은 함께 하나의 금속층으로 언급될 수 있다.
솔더 레지스트층(250)은 회로부(230) 상에 도포됨으로써 형성된다. 솔더 레지스트층(250)은 회로부(230)를 덮어 부품 실장 때 이루어지는 납땜에 의해 의도하지 않은 접속이 발생하지 않도록 한다. 또한, COF 패키지는 절연층(210)과 금속층(230, 240) 사이에 시드층(215)를 포함한다. 시드층(215)은 니켈(Ni)과 크롬(Cr)의 합금으로 형성되어 있다. 이 경우, 합금에서 크롬의 함량비는 최소 1% 이상이어야 한다. 니켈/크롬의 합금에서 크롬의 함량비는 5% 이상이 바람직하며, 20% 까지도 가능하다. 시드층(215)은 절연층(210)의 회로부(230)가 형성될 일 면 상에 니켈/크롬의 합금을 도포함으로써 형성된다. 이 경우, 방열을 위한 비아홀(212)은 절연층(210) 상에 시드층(215)이 도포된 후에 형성된다. 비아홀(212)은 레이저에 의해 형성되거나, 펀칭 툴에 의해 형성될 수 있다. 이 경우, 시드층(215)에도 절연층(210)의 비아홀(212)에 대응하여 홀이 형성된다. 즉, 한 번의 공정에 의해 절연층(210)에 비아홀(212)가 형성되고 시드층(215)에 비아홀(212)에 대응하여 홀이 형성된다. 이러한 시드층(215)은 절연층(210) 상에 회로부(230) 및 더미 패턴부(240)를 접착시킨다.
그리고, COF 패키지는 금속층(230,240) 상에 금속, 바람직하게 주석(SN)으로 도금한 도금층(235)를 포함한다. 도금층(235)은 IC칩(260)과의 접속을 용이하게 하기 위해 금속층(230,240)에 대해 표면 처리를 수행함으로써 생성된다. 도금층(235)은 주석 뿐만 아니라 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag) 중 어느 하나로 형성될 수 있다.
IC칩(260)은 회로부(230) 상에 탑재될 수 있다. 이 경우, IC칩(260)은 범프(262)를 통해 회로부(230)에 연결될 수도 있다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 COF 패키지가 도시되어 있다. 도 7에 도시된 COF 패키지는 비아홀(212)에 형성되는 방열 도금부(270)을 제외하고 도 6에 도시된 COF 패키지와 유사한 구성을 갖는다.
전술한 바와 같이, COF 패키지가 시드층(215)을 포함하는 경우, 방열을 위한 비아홀(212)은 절연층(210) 상에 시드층(215)이 도포된 후에 형성되기 때문에, 시드층(215)에도 절연층(210)의 비아홀(212)에 대응하여 홀이 형성된다. 방열 도금부(270)는 시드층(215)에 형성된 홀에 금속을 도금함으로써 형성될 수 있다. 방열 도금부(270)는 절연층(210)의 비아홀(212)에 대응하여 시드층(215) 상에 형성되는 더미 패턴부(240)에 접한다. 따라서, 방열 도금부(270)는 더미 패턴부(240)를 통해 회로부(230) 또는 IC칩(260)으로부터의 열을 전달받을 수 있다. 방열 도금부(270)는 열 전도율이 높은 금속 예컨대, 주석으로 형성되기 때문에, 더미 패턴부(240)로부터 열을 잘 수신할 수 있다. 더미 패턴부(240)로부터 방열 도금부(270)으로 전달된 열은 절연층(210)에 형성된 비아홀(212)을 통해 외부로 발산된다. 이러한 구성에 의해, COF 패키지로부터 발생하는 열이 효율적으로 외부로 발산될 수 있다.
도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 COF 패키지가 도시되어 있다. 도 8에 도시된 COF 패키지는 비아홀(212)에 형성되는 방열 패드부(285)을 제외하고 도 7에 도시된 COF 패키지와 유사한 구성을 갖는다.
방열 패드부(285)는 절연층(210)의 회로부(230)가 형성되는 일 면에 대향하는 다른 면 상에 형성된다. 구체적으로 방열 패드부(285)는 접착층(280)을 통해 절연층(210)의 다른 면 상에 절연층(210)의 비아홀(212)에 대응하여 위치하고 부착된다.
방열 패드부(285)는 방열 도금부(270)와 유사하게, 열 전도율이 높은 금속 으로 형성되는 것이 바람직하다. 비아홀(212)을 통해 발산된 열은 비아홀(212)에 대응하여 위치한 방열 패드부(285)로 전달된다. 방열 패드부(285)는 비아홀(212)을 통해 전달되는 열을 흡수하여 COF 패키지가 과열되는 것을 방지할 수 있다.
이와 같이, 본 발명은 COF 패키지에서 절연층 상의 회로부 상에 실장되는 전자회로칩의 열을 발산하기 위한 더미 패턴부를 회로부와 동일한 층에 포함하고, 더미 패턴부를 외부에 노출시키는 비아홀을 절연층에 형성하여 COF 패키지로부터 발생하는 열을 효율적으로 외부로 발산하여 반도체 칩이 과열되어 오동작하거나, 손상되는 것을 방지할 수 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
210: 절연층 212: 비아홀
230: 회로부 240: 더미 패턴부
230: 회로부 240: 더미 패턴부
Claims (12)
- 절연층;
상기 절연층에 형성되는 비아홀;
상기 절연층 상의 회로부;
상기 절연층 상의 더미 패턴부; 및
상기 더미 패턴부의 적어도 일부분 상에 위치하며 상기 회로부에 전기적으로 접속되는 IC칩;
을 포함하고,
상기 더미 패턴부는 상기 IC칩에 전력을 공급하는 상기 회로부의 파워 단자에 연결되고,
상기 비아홀은 상기 더미 패턴부에 대응하여 마련되는 칩 온 필름(Chip On Film) 패키지. - 제1항에 있어서,
상기 절연층은 폴리이미드(polyimide: PI) 필름으로 마련되는 칩 온 필름 패키지. - 제1항에 있어서,
상기 더미 패턴부는 상기 회로부와 동시에 마련되는 칩 온 필름 패키지. - 제1항에 있어서,
상기 절연층과 상기 회로부 사이 및 상기 절연층과 상기 더미 패턴부 사이에 위치하며 상기 회로부와 상기 더미 패턴부를 상기 절연층에 접착시키는 시드층을 더 포함하는 칩 온 필름 패키지. - 제4항에 있어서,
상기 시드층은 상기 비아홀에 대응하여 마련되는 홀을 포함하는 칩 온 필름 패키지. - 제5항에 있어서,
상기 시드층의 홀 내에 노출되는 상기 더미 패턴부를 금속으로 도금함으로써 마련된 방열 도금부를 더 포함하는 칩 온 필름 패키지. - 제1항에 있어서,
상기 회로부 상의 솔더 레지스트층을 더 포함하는 칩 온 패키지. - 제7항에 있어서,
상기 회로부와 상기 더미 패턴부 상의 도금층을 더 포함하는 칩 온 패키지. - 제1항에 있어서,
상기 절연층의 다른 면 상에 상기 비아홀에 대응하여 위치하는 방열 패드부를 더 포함하는 칩 온 필름 패키지. - 삭제
- 제1항에 있어서,
상기 더미 패턴부와 상기 회로부의 상기 파워 단자를 연결하는 연결부를 더 포함하는 칩 온 필름 패키지. - 제1항에 있어서,
상기 비아홀의 단면적 또는 직경의 크기는 상기 더미 패턴부의 단면적 또는 직경의 크기보다 작은 칩 온 필름 패키지.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120014341A KR101369298B1 (ko) | 2012-02-13 | 2012-02-13 | 방열성을 향상시킨 칩 온 필름 패키지 |
| TW102104819A TWI524480B (zh) | 2012-02-13 | 2013-02-07 | 具有改善散熱之薄膜覆晶封裝件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120014341A KR101369298B1 (ko) | 2012-02-13 | 2012-02-13 | 방열성을 향상시킨 칩 온 필름 패키지 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130092808A KR20130092808A (ko) | 2013-08-21 |
| KR101369298B1 true KR101369298B1 (ko) | 2014-03-06 |
Family
ID=49217405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120014341A Active KR101369298B1 (ko) | 2012-02-13 | 2012-02-13 | 방열성을 향상시킨 칩 온 필름 패키지 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101369298B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180027685A (ko) * | 2016-09-05 | 2018-03-15 | 엘지디스플레이 주식회사 | 칩-온-필름 타입의 구동 회로, 회로 필름 및 이를 포함하는 표시장치 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220017171A (ko) * | 2020-08-04 | 2022-02-11 | 엘지이노텍 주식회사 | 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950006441A (ko) * | 1993-08-18 | 1995-03-21 | 김창규 | 자동차 정비 진단장치 |
| JP2005026368A (ja) * | 2003-06-30 | 2005-01-27 | Tdk Corp | 放熱用ビアホールを備えた積層基板および該基板を用いたパワーアンプモジュール |
| KR20080049916A (ko) * | 2006-12-01 | 2008-06-05 | 삼성전자주식회사 | 반도체 칩 패키지 및 이를 포함하는 인쇄 회로 기판어셈블리 |
| JP2008159869A (ja) * | 2006-12-25 | 2008-07-10 | Shinko Electric Ind Co Ltd | 半導体パッケージ |
-
2012
- 2012-02-13 KR KR1020120014341A patent/KR101369298B1/ko active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950006441A (ko) * | 1993-08-18 | 1995-03-21 | 김창규 | 자동차 정비 진단장치 |
| JP2005026368A (ja) * | 2003-06-30 | 2005-01-27 | Tdk Corp | 放熱用ビアホールを備えた積層基板および該基板を用いたパワーアンプモジュール |
| KR20080049916A (ko) * | 2006-12-01 | 2008-06-05 | 삼성전자주식회사 | 반도체 칩 패키지 및 이를 포함하는 인쇄 회로 기판어셈블리 |
| JP2008159869A (ja) * | 2006-12-25 | 2008-07-10 | Shinko Electric Ind Co Ltd | 半導体パッケージ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180027685A (ko) * | 2016-09-05 | 2018-03-15 | 엘지디스플레이 주식회사 | 칩-온-필름 타입의 구동 회로, 회로 필름 및 이를 포함하는 표시장치 |
| KR102680402B1 (ko) * | 2016-09-05 | 2024-07-03 | 엘지디스플레이 주식회사 | 칩-온-필름 타입의 구동 회로, 회로 필름 및 이를 포함하는 표시장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20130092808A (ko) | 2013-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4833683B2 (ja) | 光源モジュールの製造方法及び液晶表示装置の製造方法 | |
| TWI551198B (zh) | 具散熱功能之印刷電路板結構 | |
| TWI675497B (zh) | 發光裝置封裝及搭載發光裝置之封裝 | |
| US10314161B2 (en) | Circuit board and on-board structure of semiconductor integrated circuit | |
| US20070200209A1 (en) | Semiconductor device and heat radiation member | |
| US20150108630A1 (en) | Electronic device, electronic apparatus, and method for manufacturing electronic device | |
| KR20120002916A (ko) | 엘이디 모듈, 엘이디 패키지와 배선기판 및 그 제조방법 | |
| JP2008205142A (ja) | Ｃｏｆ用配線基板とその製造方法、並びに半導体装置 | |
| CN101958295B (zh) | 半导体装置 | |
| JP2012191002A (ja) | 半導体装置 | |
| JP4344766B2 (ja) | ソースドライバ、ソースドライバの製造方法、および液晶モジュール | |
| KR101369300B1 (ko) | 방열성을 향상시킨 칩 온 필름 패키지 | |
| US8796559B2 (en) | Lead pin for printed circuit board and printed circuit board using the same | |
| CN101419957B (zh) | 半导体器件及其制造方法 | |
| KR101370445B1 (ko) | 방열성을 향상시킨 칩 온 필름 패키지 | |
| KR101369298B1 (ko) | 방열성을 향상시킨 칩 온 필름 패키지 | |
| TWI509756B (zh) | 薄膜覆晶封裝結構 | |
| KR101369279B1 (ko) | 방열성을 향상시킨 칩 온 필름 패키지 | |
| CN105493279A (zh) | 用于将器件附接到柔性衬底的系统 | |
| TWI524480B (zh) | 具有改善散熱之薄膜覆晶封裝件 | |
| KR101369293B1 (ko) | 방열성을 향상시킨 칩 온 필름 패키지 | |
| KR102123813B1 (ko) | 연성 회로 기판 및 그 제조 방법 | |
| KR101259851B1 (ko) | 칩 패키지 및 그 제조 방법 | |
| KR101279469B1 (ko) | 방열성을 향상시킨 칩 온 필름 패키지 | |
| CN106328601A (zh) | 芯片封装结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20120213 |
|
| PA0201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20130711 Patent event code: PE09021S01D |
|
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20131220 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20140225 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20140226 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| FPAY | Annual fee payment |
Payment date: 20170105 Year of fee payment: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20170105 Start annual number: 4 End annual number: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20180105 Year of fee payment: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20180105 Start annual number: 5 End annual number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20190114 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20190114 Start annual number: 6 End annual number: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20200109 Year of fee payment: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20200109 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20210112 Start annual number: 8 End annual number: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20220117 Start annual number: 9 End annual number: 9 |