KR101362248B1

KR101362248B1 - 고속 저전력 레벨 시프터

Info

Publication number: KR101362248B1
Application number: KR1020120147350A
Authority: KR
Inventors: 이경록; 김석용; 정정인; 최승욱
Original assignee: (주)라닉스
Priority date: 2012-12-17
Filing date: 2012-12-17
Publication date: 2014-02-17
Anticipated expiration: 2032-12-17

Abstract

본 발명에 따른 고속 저전력 레벨 시프터는, PMOS 1, NMOS 1로 이루어진 인버터 구조에 게이트와 드레인이 Vdd에 연결된 NMOS 2, 상기 PMOS 1 및 상기 NMOS 1 사이에 직렬 연결된 NMOS 3, NMOS 4로 구성되며, 상기 PMOS 1 및 상기 NMOS 1에 입력되는 신호의 전압 레벨에 대응하여 공급 전압 Vdd를 제 1 공급 전압으로 제어하여 출력하는 제 1 전압 제어부와; 상기 제 1 전압 제어부의 PMOS 1에서 출력된 제 1 공급 전압을 NMOS 5의 게이트에 입력받고 공급 전압 Vdd을 NMOS 5의 드레인에 입력받아 제 2 공급 전압으로 출력하는 제 2 전압 제어부와; 상기 제 2 공급 전압을 PMOS 2의 소스에 입력받고, PMOS 2, NMOS 6의 게이트에 입력되는 신호의 전압 레벨에 대응하여 스위칭되어 출력하는 입력 인버터; 및 상기 입력 인버터에서 출력된 신호를 PMOS 4에서 풀업하여 PMOS 3, NMOS 7의 게이트에 입력하고, 그에 대응하도록 스위칭되어 출력하는 출력 인버터를 포함하는 점에 그 특징이 있다.
이상의 본 발명에 따르면, 전압 레벨에 따라 다르게 공급되는 전원을 단일 전원만을 이용하여 전원 배선과 레이아웃을 감소시키면서 전력 소비가 적고 고속 구동이 가능하다.

Description

고속 저전력 레벨 시프터{High speed and low power level shifter}

본 발명은 고속 저전력 레벨 시프터에 관한 것으로, 특히 전압 레벨에 따라 다르게 공급되는 전원을 단일 전원만을 이용하여 전원 배선과 레이아웃을 감소시키면서 전력 소비가 적고 고속 구동이 가능한 고속 저전력 레벨 시프터에 관한 것이다.

일반적으로 레벨 시프터는 반도체 장치에서 상이한 전압 레벨을 요구하는 회로들 간의 인터페이스를 위해 사용되는 회로이다. 레벨 시프터는 낮은 전압 레벨의 신호를 인가받아 높은 전압 레벨의 신호로 변화하여 출력하거나 높은 전압 레벨이 신호를 인가받아 낮은 전압 레벨의 신호로 변환하여 출력하는 장치이다. 즉, 레벨 시프터는 반도체 장치의 내부 회로 블록들 사이 또는 반도체 장치와 외부 장치 사이에 전송되는 신호들 간의 전압 레벨의 차이가 있는 경우 이 전압 레벨의 차이를 극복하고자 신호의 전압 레벨을 변환하는 회로이다.

도 1은 종래에 따른 레벨 시프터의 회로도이다. 도 1에 도시된 바와 같이, 종래의 레벨 시프터는, PMOS 트랜지스터(11)와 NMOS 트랜지스터(12)가 직렬로 연결된 전형적인 CMOS 인버터 회로로 구성된다. PMOS 트랜지스터(11)의 소스는 공급 전압 Vdd와 연결되고, NMOS 트랜지스터(14)의 소스는 접지 전압과 연결된다. 여기서 입력 신호 IN1은 PMOS 트랜지스터(11)의 게이트와 NMOS 트랜지스터(12)의 게이트에 입력되고, 출력 신호 OUT1은 PMOS 트랜지스터(11)의 드레인과 NMOS 트랜지스터(12)의 드레인이 연결된 노드에서 출력된다.

입력 신호 IN1이 로우레벨에서 하이레벨로 스윙하면 출력 신호 OUT1은 공급 전압 Vdd에서 0V로 스윙한다. 이때 낮은 레벨의 '하이'전압의 입력 신호가 인가 되는 경우 PMOS(11)가 완전히 턴오프 되지 않기 때문에 PMOS와 NMOS를 통하여 상당한 양의 정전류(static current)가 소비되는 단점이 있다.

도 2는 종래에 따른 또 다른 형태의 레벨 시프터의 회로도이다. 도 2에 도시된 바와 같이, 레벨 시프터는 입력부인 인버터(20)와 출력부인 래치(30) 회로로 구성되고, 래치(30)는 두 개의 PMOS(31, 32)와 두 개의 NMOS(33, 34)로 구성된다. PMOS(31, 32)의 소스는 공급 전압 Vdd와 연결되고 NMOS(33, 34)의 소스는 접지 전압과 연결된다. 그리고 NMOS(33)의 게이트는 인버터(20)의 출력 신호 OUT2와 연결되고 NMOS(34)의 게이트는 입력 신호 IN2와 연결되며, PMOS(31)의 게이트는 NMOS(34)의 드레인과 연결되고 PMOS(32)의 게이트는 NMOS(33)의 드레인과 연결된다. 출력 신호 OUT22는 PMOS(32)의 게이트와 NMOS(33)의 드레인이 연결되는 노드에서 출력된다.

인버터(20)의 입력 신호 IN2가 0V이면 출력 신호 OUT2가 VCC가 되고, 따라서 NMOS(33)은 턴온 되어 래치(30)의 출력 신호 OUT22는 0V가 된다. 이때 PMOS(32)도 턴온 되지만 NMOS(34)가 턴오프 되어 있기 때문에 정전류는 흐르지 않는다. 인버터의(20)의 입력 신호 IN2가 VCC가 되면 마찬가지 동작으로 출력 신호 OUT22는 VDD가 된다. 이와 같이 도 2는 도 1보다 정전류를 많이 감소시켰고 논리 신호는 그대로 전달해 준다. 그러나 VCC와 VDD의 다중 공급 전압이 필요한 단점이 있다.

본 발명이 해결하고자 하는 기술적 과제는 전압 레벨에 따라 다르게 공급되는 전원을 단일 전원만을 이용하여 전원 배선과 레이아웃을 감소시키면서 전력 소비가 적고 고속 구동이 가능한 고속 저전력 레벨 시프터를 제공하는 것이다.

본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 해결하기 위한 본 발명에 따른 고속 저전력 레벨 시프터는, PMOS 1, NMOS 1로 이루어진 인버터 구조에 게이트와 드레인이 Vdd에 연결된 NMOS 2, 상기 PMOS 1 및 상기 NMOS 1 사이에 직렬 연결된 NMOS 3, NMOS 4로 구성되며, 상기 PMOS 1 및 상기 NMOS 1에 입력되는 신호의 전압 레벨에 대응하여 공급 전압 Vdd를 제 1 공급 전압으로 제어하여 출력하는 제 1 전압 제어부와; 상기 제 1 전압 제어부의 PMOS 1에서 출력된 제 1 공급 전압을 NMOS 5의 게이트에 입력받고 공급 전압 Vdd을 NMOS 5의 드레인에 입력받아 제 2 공급 전압으로 출력하는 제 2 전압 제어부와; 상기 제 2 공급 전압을 PMOS 2의 소스에 입력받고, PMOS 2, NMOS 6의 게이트에 입력되는 신호의 전압 레벨에 대응하여 스위칭되어 출력하는 입력 인버터; 및 상기 입력 인버터에서 출력된 신호를 PMOS 4에서 풀업하여 PMOS 3, NMOS 7의 게이트에 입력하고, 그에 대응하도록 스위칭되어 출력하는 출력 인버터를 포함하는 점에 그 특징이 있다.

여기서, 특히 상기 입력 신호가 하이 레벨로 입력되면, PMOS 1은 입력 하이 레벨이 Vdd에 대비에 따라 턴 온 또는 턴 오프, NMOS 1은 턴 온, NMOS 6은 턴 온, NMOS 5가 턴 오프로 되고, 상기 출력 인버터에 입력되는 전압은 0 V가 되고 PMOS 3가 턴 온되어 공급 전압 Vdd 로 하이 레벨로 출력하는 점에 그 특징이 있다.

여기서, 특히 상기 입력 신호가 로우 레벨로 입력되면, PMOS 1은 턴 온, NMOS 1은 턴 오프, NMOS 5, PMOS 2가 턴 온되고, NMOS 6은 턴 오프되어, 상기 출력 인버터에 입력되는 전압은 PMOS 4에서 공급 전압 Vdd로 충전되어 NMOS 7가 턴 온되어 0 V로 로우 레벨로 출력하는 점에 그 특징이 있다.

여기서, 특히 상기 제 1 전압 제어부의 상기 제 1 공급 전압은 공급 전압 Vdd에서 NMOS2의 문턱 전압만큼 차감된 값으로 출력하는 점에 그 특징이 있다.

여기서, 특히 상기 제 1 전압 제어부의 상기 NMOS 3 및 NMOS 4는 게이트와 드레인을 단락시켜 저항 역할을 하는 점에 그 특징이 있다.

여기서, 특히 상기 제 2 전압 제어부의 NMOS 5의 출력되는 제 2 공급 전압은 게이트에 입력되는 제 1 공급 전압이 NMOS 5의 문턱 전압 값으로 차감되어 소스 단자로 출력하는 점에 그 특징이 있다.

여기서, 특히 상기 출력 인버터의 PMOS 4에서 상기 입력 인버터에서 출력되는 전압을 공급 전압 Vdd로 충전하여 상기 PMOS 3 및 NMOS 7 가 턴 온되는 시간을 줄이는 점에 그 특징이 있다.

여기서, 특히 상기 제 1 전압 제어부 및 상기 입력 인버터에 입력되는 신호가 로우 레벨인 경우의 최대 전압값이 0.5V 이하일 때 상기 출력 인버터에서 접지 전원의 로우 신호로 출력하는 점에 그 특징이 있다.

여기서, 특히 상기 제 1 전압 제어부 및 상기 입력 인버터에 입력되는 신호가 하이 레벨인 경우의 최소 전압값이 1.2V 이상일 때 상기 출력 인버터에서 전원 전압으로 2.3V ~ 3.8V 하이 신호로 출력하는 점에 그 특징이 있다.

이상의 본 발명에 따르면, 전압 레벨에 따라 다르게 공급되는 전원을 단일 전원만을 이용하여 전원 배선과 레이아웃을 감소시키면서 전력 소비가 적고 고속 구동이 가능하다.

도 1은 종래에 따른 레벨 시프터의 회로도.
도 2는 종래에 따른 또 다른 형태의 레벨 시프터의 회로도.
도 3은 본 발명의 레벨 시프터의 구성을 개략적으로 도시한 회로도.
도 4는 본 발명에 따른 입력 신호에 따른 출력되는 파형 신호를 도시한 도면.
도 5는 본 발명에 따른 입력이 0V에서 1.2V 일 때에 출력되는 신호의 변화를 도시한 도면.

이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.

또한, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.

덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 또한 어떤 구성 요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

이하 본 발명의 일 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.

도 3은 본 발명의 레벨 시프터의 구성을 개략적으로 도시한 회로도이다. 도 3에 도시된 바와 같이, 본 발명에 따른 고속 저전력 레벨 시프터(300)는, PMOS 1(P1), NMOS 1(N1)로 이루어진 인버터 구조에 게이트와 드레인이 Vdd에 연결된 NMOS 2(N2), 상기 PMOS 1(P1) 및 상기 NMOS 1(N1) 사이에 직렬 연결된 NMOS 3(N3), NMOS 4(N4)로 구성되며, 상기 PMOS 1(P1) 및 상기 NMOS 1(N1)에 입력되는 신호의 전압 레벨에 대응하여 공급 전압 Vdd를 제 1 공급 전압으로 제어하여 출력하는 제 1 전압 제어부(310)와; 상기 제 1 전압 제어부(310)의 PMOS 1(P1)에서 출력된 제 1 공급 전압을 NMOS 5(N5)의 게이트에 입력받고 공급 전압 Vdd을 NMOS 5(N5)의 드레인에 입력받아 제 2 공급 전압으로 출력하는 제 2 전압 제어부(320)와; 상기 제 2 공급 전압을 PMOS 2(P2)의 소스에 입력받고, PMOS 2(P2), NMOS 6(N6)의 게이트에 입력되는 신호의 전압 레벨에 대응하여 스위칭되어 출력하는 입력 인버터(330); 및 상기 입력 인버터(330)에서 출력된 신호가 로우일 때 PMOS 4(P4)에서 턴 온되어 풀업하여 PMOS 3(P3), NMOS 7(N7)의 게이트에 입력하고, 그에 대응하도록 스위칭되어 출력하는 출력 인버터(340)를 포함하여 구성된다.

상기 제 1 전압 제어부(310)는 게이트와 드레인이 공급 전원 Vdd에 연결되고 공급 전원 Vdd을 문턱 전압만큼 강하시키는 NMOS 2(N2)와, NMOS 2(N2)의 소스와 접지사이에 PMOS 2(P2), NMOS 3(N3), NMOS 4(N3,N4) 및 NMOS 1(N1)가 직렬로 연결되어 구성된다.

보다 구체적으로, 상기 제 1 전압 제어부(310)는 PMOS 1(P1)와 NMOS 1(N1)의 게이트는 입력 신호와 연결되어 있는 기본 인버터 구조로써 입력이 0V의 로우 레벨일 때, PMOS 1(P1)은 턴 온되어 A 노드의 제 1 공급 전압은 최대 공급 전압 Vdd에서 NMOS 2(N2)의 문턱전압 만큼 차감된 값을 갖는다.

또한, 입력이 1.2V의 낮은 하이 레벨일 때, PMOS 1(P1)와 NMOS 1(N1)가 모두 턴 온 된 상태로 PMOS 1(P1)의 드레인의 A 노드의 제 1 공급 전압은 어떤 일정한 값을 갖게 된다. 이때, PMOS 1(P1), NMOS 1(P1)가 모두 턴 온되었을 때, 흐르는 전류값을 최소화하기 위해서 NMOS 3(N3), NMOS 4(N4)를 추가하여 저항 역할을 하게 된다. 즉, NMOS 3(N3), NMOS 4(N4)는 게이트와 드레인을 단락시켜 저항처럼 동작하게 한다. 여기서, 상기 NMOS 3(N3), NMOS 4(N4)와 같이 저항 역할을 하기 위해 적절한 소자의 개수를 추가하거나 사이즈를 조절할 수 있다.

상기 제 2 전압 제어부(320)는 NMOS 5(N5)의 단일 소스 팔로워 구조로써 상기 제 1 전압 제어부(310)에서 출력된 A 노드의 제 1 공급 전압을 게이트를 통해 입력받고 공급 전압 Vdd은 드레인과 연결되어 소스와 연결된 B 노드에 제 2 공급 전압을 출력한다.

보다 구체적으로, 상기 제 2 전압 제어부(320)의 NMOS 5(N5)의 출력되는 제 2 공급 전압은 게이트에 입력되는 제 1 공급 전압이 NMOS 5(N5)의 문턱 전압 값으로 차감되어 소스 단자로 B 노드의 제 2 공급 전압을 출력하게 된다. 즉, B 노드의 제 2 공급 전압은 NMOS 5(N5)의 게이트 전압 A보다 Vtn(NMOS 5 문턱전압)만큼 낮은 값을 갖게 된다. 이때, 입력 신호의 하이 레벨이 낮고, 공급 전압이 클 때의 문제점을 해결하기 위해 입력 인버터(330)의 PMOS 2(P2) 소스 전압을 공급 전압보다 더 낮춤으로써 PMOS 2(P2)를 확실히 턴 오프시켜 전류 최소화해준다.

예를 들어, 입력이 1.2V의 하이 레벨이고, 공급 전압이 3.8V일 때, B 전압값은 1.2V+Vtp(PMOS 2 문턱전압)보다 낮으면 PMOS 2(P2)가 완전히 턴 오프 되고, 따라서 C 전압이 로우가 되어 최종 출력은 하이가 된다.

또한, 상기 제 2 전압 제어부(320)에서 그 구동 부하를 줄이기 위해 제 1 전압 제어부(310)를 별도로 분리하여 공급 전압을 제어하므로 속도에 유리한 면이 있다. 다시 말해, 공급 전압을 발생시키는데 있어서, 입력 인버터(330)의 부하로 작용되는 제 2 전압 제어부(320)를 단일 트랜지스터로만 구성하여 제 1 전압 제어부(310)를 분리함으로써 레벨 쉬프터의 고속 동작을 저해하는 부하를 최소화하게 된다.

상기 입력 인버터(330)는 PMOS 2(P2)와 NMOS 6(N6)로 구성된 기본 인버터 구조이다. PMOS 2(P2)의 게이트와 NMOS 6(N6)의 게이트는 입력 신호 IN에 연결되고, PMOS 2(P2)의 소스는 제 2 전압 제어부(320)의 NMOS 5(N5)의 소스와 연결되며, NMOS 6(N6)의 소스는 접지 전압과 연결된다.

예를 들어, PMOS 2(P2)의 소스에 바로 공급 전원 Vdd가 연결되어 있으면, 입력 0V이면 PMOS 2(P2)가 턴 온되고, NMOS 6(N6)가 턴 오프되어 C전압이 Vdd가 되어 출력 인버터를 거쳐 최종출력은 0V가 된다.

그러나, 입력의 하이 레벨이 낮을 때(1.2V)에는 NMOS 6(N6)는 턴 온되고 PMOS 2(P2)는 입력이 Vdd(2.3~3.8V)보다 Vtp(PMOS 2의 문턱전압)보다 작기 때문에 턴 온되어, NMOS 6(N6)와 PMOS 2(P2)가 모두 턴 온 된 상태로 전류가 흐르게 되는 문제를 해결하기 위해 PMOS 2(P2)의 소스 전압을 공급 전압보다 더 낮추어 PMOS 2(P2)가 확실히 턴 오프시켜 전류 최소화가 된다. 즉, 입력 인버터의 전원 역할을 하는 노드 B와 연결되고, 공급 전압 Vdd 보다 낮은 제 1 공급 전원으로 인해 입력 인버터의 PMOS 2(P2)와 NMOS 6(N6)에 흐르는 정적 전류를 최소화할 수 있다.

상기 출력 인버터(340)는 PMOS 3(P3)와 NMOS 7(N7)로 이뤄진 인버터와 피드백 트랜지스터 PMOS 4(P4)로 구성된다. PMOS 4(P4)의 드레인과 PMOS 3(P3)의 게이트와 NMOS 7(N7)의 게이트는 입력 인버터(330)의 출력 노드 C와 연결된다. 그리고 PMOS 4(P4)의 게이트와 PMOS 3(P3)의 드레인과 NMOS 7(N7)의 드레인은 출력 인버터의 OUT과 연결된다. 여기서 두 개의 PMOS 3(P3), PMOS 4(P4)의 소스는 공급 전원 Vdd에 연결되며, NMOS 7(N7)의 소스는 접지 전압과 연결되어 있다.

상기 출력 인버터(340)에서 PMOS 4(P4)의 피드백을 통해 노드 C가 Vdd로 충전되는 것을 도와줌으로써 출력 인버터의 PMOS 3(P3)와 NMOS 7(N7)가 모두 턴 온되는 시간을 줄이게 되어 흐르는 정적 전류의 소비를 줄일 수 있다. 즉, 로우 일 때 PMOS 4(P4)가 턴 온되어 입력을 Vdd로 빠르게 충전시켜 PMOS 3(P3)와 NMOS 7(N7)을 동시에 턴 온 되어 전류가 흐르는 시간을 줄이게 된다.

상기와 같은 구성을 갖는 본 발명의 레벨 시프터의 동작을 설명하기로 한다.

먼저, 입력신호 IN의 하이레벨, 로우레벨에 따라 NMOS 5(N5)과 NMOS 6(N6)가 각각 턴오프, 턴온으로 동시에 제어된다.

상기 입력 신호(IN)가 하이 레벨로 입력되면, PMOS 1(P1)은 턴 오프, NMOS 1(N1)은 턴 온, NMOS 6(N6)은 턴 온, NMOS 5(N5)가 턴 오프로 되고, 상기 출력 인버터에 입력되는 전압은 0 V가 되고 PMOS 3(P3)가 턴 온되어 공급 전압 Vdd 로 하이 레벨로 출력하게 된다. 여기서, 상기 입력의 하이 레벨이 Vdd 대비 값에 따라 PMOS 1(P1)은 턴온/턴 오프가 될 수 있다. 만약 Vdd가 3.8V이고 입력 하이레벨이 1.2V 라면 PMOS 1은 입력이 소스 전압 대비 문턱 전압보다 낮으므로 턴 온 된다. 이때, PMOS 1과 NMOS 1이 모두 턴 온 되어 그 전류를 줄이고자 저항 역할을 하게 된다. 즉, 입력 인버터에는 PMOS 2가 꺼지게 되어 전류가 거의 흐르지 않게 된다.

보다 구체적으로, 입력신호 IN이 하이레벨인 경우, NMOS 6(N6)가 턴 온 되고, NMOS 5(N5)가 턴 오프 이기 때문에 PMOS 2(P2)의 상태에 무관하게 Vdd와 접지 사이에 전류 경로가 존재하지 않는다. 노드 C는 0V가 되고, PMOS 2(P2)이 턴 온되어 출력신호 OUT은 공급 전압 Vdd가 된다.

여기서, 상기 제 1 전압 제어부(310) 및 상기 입력 인버터(330)에 입력되는 신호가 하이 레벨인 경우의 최소 전압값이 1.2V 이상일 때 상기 출력 인버터(340)에서 2.3V ~ 3.8V 하이 신호로 출력한다.

다시 말해, 입력이 NMOS 6(N6) 문턱전압 이상이 되면서 전류가 흐르기 시작하고, 출력 A전압은 Vdd-Vtn41값에서 서서히 감소하게 되며, 이에 따라 B 노드 전압 역시 감소하게 된다. B 노드 전압이 감소하면서 결국 입력 하이레벨 + Vtp(P2)보다 낮아지면, 입력부의 PMOS 2(P2)은 완전히 꺼지게 되고, C전압은 로우가 된다. 이때, 마진을 갖기 위해 입력 하이 레벨보다 다소 낮은 스위칭전압을 갖게 해준다. 따라서 입력이 최소 하이레벨(1.2V) 이상일 때, 최종출력은 하이가 되어야 한다.

또한, 상기 입력 신호가 로우 레벨로 입력되면, PMOS 1(P1)은 턴 온, NMOS 1(N1)은 턴 오프, NMOS 5(N5), PMOS 2(P2)가 턴 온되고, NMOS 6(N6)은 턴 오프되어, 상기 출력 인버터(340)에 입력되는 전압은 PMOS 4(P4)에서 공급 전압 Vdd로 충전되어 NMOS 7(N7)가 턴 온되어 0 V로 로우 레벨로 출력하게 된다.

다시 말해, 입력신호 IN이 로우 레벨인 경우, PMOS 1(P1)이 턴 온되어 A 노드의 전압은 공급 전압 Vdd에서 NMOS 2(N2)의 문턱 전압을 차감한 값이 되고, 이는 NMOS 5(N5)의 게이트에 인가되어 턴 온된다. 그리고 PMOS 2(P2)이 턴 온 되고, NMOS 6(P2)는 턴 오프 된다. 이때, NMOS 5(N5)에 의해 노드 B는 문턱 전압만큼 차감된 값을 갖게 되지만, 노드 C는 출력부의 피드백 트랜지스터 PMOS 4(P4)에 의해 Vdd로 충전되고, NMOS 7(N7)가 턴 온되어 출력신호 OUT은 0V가 된다. 이때, PMOS 4(P4)를 통해 노드 C가 Vdd로 충전되는 것을 도와줌으로써 출력부 PMOS 3(P3)와 NMOS 7(N7)에 흐르는 정적 전류의 소비를 줄여주는 역할을 한다.

여기서, 상기 제 1 전압 제어부(310) 및 상기 입력 인버터(330)에 입력되는 신호가 로우 레벨인 경우의 최대 전압값이 0.5V 이하일 때 상기 출력 인버터(340)에서 접지 전원의 로우 신호로 출력하게 된다.

도 4는 본 발명에 따른 입력 신호에 따른 출력되는 파형 신호를 도시한 도면이다. 도 4에 도시된 바와 같이, 입력 전압이 1.2V이면, 공급 전압에 관계없이 출력이 하이가 나와야 한다. 넓은 공급 전압에서 사용하기 위해서, 스위칭 전압 레벨을 2.3V일 때는 0.55V 정도, 3.8V일 때는 1.13V로 설정한 것을 보여주고 있다.

보다 구체적으로, 전원 전압이 각각 2.3V, 2.6V, 3.8V 일 때의 입력 전압에 따른 출력전압을 나타내는 것으로, 입력 전압은 0부터 전원전압까지로 되어 있다.

여기서, 전압이 2.4V일 때는 입력이 0.55V 이상이면 출력이 하이(2.3V)가 되고, 전원이 2.6V일 때는 입력이 0.69V이상이면 출력이 하이(2.6V)가 되고, 전원이 3.8V 일 때는 입력이 1.13V이상이면 출력이 하이(3.8V)가 된다. 따라서, 전원전압에 따라 스위칭되는 전압이 서로 다르고, 입력이 로우(0V), 하이(1.2V)일 때 출력이 로우, 하이로 출력되어 그 상태에서 전류가 거의 흐르지 않게 된다.

도 5는 본 발명에 따른 입력이 0V에서 1.2V 일 때에 출력되는 신호의 변화를 도시한 도면이다. 도 5에 도시된 바와 같이, 가로축은 시간이고, 세로축은 전압을 나타내는 것으로, Vdd(2.3V,2.6V,3.8V)전압에 따라 각각 입력으로 0V ~ 1.2V로 변하는 펄스 파형이 들어갔을 때 약간의 딜레이가 발생한 후, 출력파형이 로우와 하이로 출력되는 것을 보여주고 있다.

따라서, 본 발명의 레벨 시프터는 입력으로 로우레벨(최대0.5V)과 낮은 하이레벨(예 : 최소 1.2V) 신호를 받아, 각각 출력으로 접지전원과 넓은 범위의 공급전원(Vdd:2.3V~3.8V)으로 변환시켜준다. 예를 들어, 입력이 로우이면 출력이 로우(0V)가 되고, 입력이 최소 1.2V이상의 하이가 되면 출력이 하이(2.3V~3.8V)가 되도록 만들어준다. 일반적으로 입력신호의 최대 로우레벨과 최소 하이레벨은 스펙으로 고정된다.

이상에서 설명한 바와 같이, 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예에 관하여 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 따라서 본 발명의 권리 범위는 설명된 실시 예에 국한되어 정해져서는 안되며, 후술하는 청구범위뿐만 아니라, 이와 균등한 것들에 의해 정해져야 한다.

<도면의 주요부분에 대한 부호의 설명>
310 --- 제 1 전압 제어부 320 --- 제 2 전압 제어부
330 --- 입력 인버터 340 --- 출력 인버터

Claims

PMOS 1, NMOS 1로 이루어진 인버터 구조에 게이트와 드레인이 Vdd에 연결된 NMOS 2, 상기 PMOS 1 및 상기 NMOS 1 사이에 직렬 연결된 NMOS 3, NMOS 4로 구성되며, 상기 PMOS 1 및 상기 NMOS 1에 입력되는 신호의 전압 레벨에 대응하여 공급 전압 Vdd를 제 1 공급 전압으로 제어하여 출력하는 제 1 전압 제어부와;
상기 제 1 전압 제어부의 PMOS 1에서 출력된 제 1 공급 전압을 NMOS 5의 게이트에 입력받고 공급 전압 Vdd을 NMOS 5의 드레인에 입력받아 제 2 공급 전압으로 출력하는 제 2 전압 제어부와;
상기 제 2 공급 전압을 PMOS 2의 소스에 입력받고, PMOS 2, NMOS 6의 게이트에 입력되는 신호의 전압 레벨에 대응하여 스위칭되어 출력하는 입력 인버터; 및
상기 입력 인버터에서 출력된 신호를 PMOS 4에서 풀업하여 PMOS 3, NMOS 7의 게이트에 입력하고, 그에 대응하도록 스위칭되어 출력하는 출력 인버터를 포함하는 고속 저전력 레벨 시프터.
제 1 항에 있어서,
상기 입력 신호가 하이 레벨로 입력되면, PMOS 1은 입력 하이 레벨이 Vdd에 대비에 따라 턴 온 또는 턴 오프, NMOS 1은 턴 온, NMOS 6은 턴 온, NMOS 5가 턴 오프로 되고, 상기 출력 인버터에 입력되는 전압은 0 V가 되고 PMOS 3가 턴 온되어 공급 전압 Vdd 로 하이 레벨로 출력하는 것을 특징으로 하는 고속 저전력 레벨 시프터.
제 1항에 있어서,
상기 입력 신호가 로우 레벨로 입력되면, PMOS 1은 턴 온, NMOS 1은 턴 오프, NMOS 5, PMOS 2가 턴 온되고, NMOS 6은 턴 오프되어, 상기 출력 인버터에 입력되는 전압은 PMOS 4에서 공급 전압 Vdd로 충전되어 NMOS 7가 턴 온되어 0 V로 로우 레벨로 출력하는 것을 특징으로 하는 고속 저전력 레벨 시프터.
제 1항에 있어서,
상기 제 1 전압 제어부의 상기 제 1 공급 전압은 공급 전압 Vdd에서 NMOS 2의 문턱 전압만큼 차감된 값으로 출력하는 것을 특징으로 하는 고속 저전력 레벨 시프터.
제 1항에 있어서,
상기 제 1 전압 제어부의 상기 NMOS 3 및 NMOS 4는 게이트와 드레인을 단락시켜 저항 역할을 하는 것을 특징으로 하는 고속 저전력 레벨 시프터.
제 1항에 있어서,
상기 제 2 전압 제어부의 NMOS 5의 출력되는 제 2 공급 전압은 게이트에 입력되는 제 1 공급 전압이 NMOS 5의 문턱 전압 값으로 차감되어 소스 단자로 출력하는 것은 특징으로 하는 고속 저전력 레벨 시프터.
제 1항에 있어서,
상기 출력 인버터의 PMOS 4에서 상기 입력 인버터에서 출력되는 전압을 공급 전압 Vdd로 충전하여 상기 PMOS 3 및 NMOS 7 가 턴 온되는 시간을 줄이는 것을 특징으로 하는 고속 저전력 레벨 시프터.
제 1항에 있어서,
상기 제 1 전압 제어부 및 상기 입력 인버터에 입력되는 신호가 로우 레벨인 경우의 최대 전압값이 0.5V 이하일 때 상기 출력 인버터에서 접지 전원의 로우 신호로 출력하는 것을 특징으로 하는 고속 저전력 레벨 시프터.
제 1항에 있어서,
상기 제 1 전압 제어부 및 상기 입력 인버터에 입력되는 신호가 하이 레벨인 경우의 최소 전압값이 1.2V 이상일 때 상기 출력 인버터에서 전원 전압으로 2.3V ~ 3.8V 하이 신호로 출력하는 것을 특징으로 하는 고속 저전력 레벨 시프터.