KR101341831B1 - Fabrication Method of Back Contact Solar Cell - Google Patents
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Abstract
본 발명은 후면전극 태양전지의 제조방법에 관한 것으로, 상세하게, 본 발명에 따른 제조방법은 a) 제1도전형 반도체 기판의 두 대향 표면을 관통하도록 비아 홀을 형성하는 홀 형성단계; b) 상기 반도체 기판 표면에 제2도전형 불순물을 도핑하여 제2도전형층을 형성하는 도핑단계; c) 상기 두 대향 표면 중 일 표면에 상기 비아 홀의 개구부를 덮도록 에칭-레지스트 패턴을 형성하는 에칭-레지스트 형성단계; d) 상기 에칭-레지스트 패턴을 에칭 마스크로 상기 일 표면을 에칭하여, 상기 에칭-레지스트 패턴이 형성되지 않은 일 표면 영역에 존재하는 제2도전형층을 제거하는 선택적 에칭단계; 및 e) 상기 일 표면의 대향면인 다른 한 표면에 존재하는 제2도전형층을 부분적으로 제거하여 상기 다른 한 표면에 존재하는 제2도전형층의 불순물 농도를 제어하는 부분 에칭단계;를 포함한다.The present invention relates to a method of manufacturing a back electrode solar cell, and in detail, a method of manufacturing according to the present invention includes: a) forming a hole to penetrate two opposite surfaces of a first conductive semiconductor substrate; b) a doping step of forming a second conductive layer by doping a second conductive impurity on the surface of the semiconductor substrate; c) an etch-resist forming step of forming an etch-resist pattern on one of the two opposing surfaces to cover the opening of the via hole; d) etching the one surface with the etch-resist pattern with an etch mask to remove a second conductive layer present in one surface area where the etch-resist pattern is not formed; And e) a partial etching step of controlling the impurity concentration of the second conductive layer existing on the other surface by partially removing the second conductive layer existing on the other surface which is the opposite surface of the one surface.
Description
본 발명은 후면 전극 태양전지의 제조방법에 관한 것으로, 상세하게 단일한 도핑 공정에 의해, 수광면과 수광면의 대향면이 후광면이 서로 다른 면 저항을 가질 수 있으며, 높은 단락전류, 개방전압 및 충실도를 가져 우수한 광전 변환 효율을 갖는 후면 전극 태양전지의 제조방법에 관한 것이다.
The present invention relates to a method for manufacturing a back electrode solar cell, and in detail by a single doping process, the opposite surface of the light receiving surface and the light receiving surface may have a surface resistance different from the back light surface, high short-circuit current, open voltage And a method of manufacturing a back electrode solar cell having fidelity and having excellent photoelectric conversion efficiency.
최근 치솟는 유가 상승과 지구환경문제와 화석에너지의 고갈, 원자력발전의 폐기물처리 및 신규발전소 건설에 따른 위치선정 등의 문제로 인하여 신재생에너지에 대한 관심이 고조되고 있으며, 그 중에서도 무공해 에너지원인 태양전지에 대한 연구개발이 활발하게 진행되고 있다. In recent years, interest in renewable energy has increased due to rising oil prices, global environmental problems, depletion of fossil energy, waste disposal of nuclear power generation, and the selection of locations due to construction of new power plants. The research and development of the is actively progressing.
태양전지란 광기전력 효과를 이용하여 빛 에너지를 전기 에너지로 변환시키는 장치로서, 무공해, 자원의 무한정, 반 영구적 수명 등의 장점을 가지고 있으며, 환경 문제를 떠나서도 인류에 에너지 문제를 궁극적으로 해결할 수 있는 에너지원으로 기대되고 있다.A solar cell is a device that converts light energy into electrical energy by using the photovoltaic effect. It has advantages such as pollution-free, indefinite resource, and semi-permanent life, and can ultimately solve energy problems for humans regardless of environmental problems. It is expected to be a source of energy.
태양전지는 그 구성 물질에 따라서 실리콘 태양전지, 박막 태양전지, 염료감응 태양전지 및 유기고분자 태양전지 등으로 구분되는 결정질 실리콘 태양전지가 전세계 태양전지의 총 생산량의 대부부을 차지하고 있으며, 효율이 다른 전지에 비해서 높고, 계속 제조단가를 낮추는 기술이 개발되고 있기 때문에 가장 대중적인 태양전지라고 할 수 있다. Solar cells are divided into silicon solar cells, thin film solar cells, dye-sensitized solar cells, and organic polymer solar cells according to the material of the solar cell. The crystalline silicon solar cells account for most of the total production of solar cells in the world. This is the most popular solar cell because the technology is higher than that and continues to lower the manufacturing cost.
대한민국 공개특허 제2007-0004671호와 같이, 후면 전극 실리콘 태양전지 중 EWT(emitter wrap through) 구조는 통상적인 실리콘 태양전지에 비하여 몇 가지 장점을 갖는다. 첫 번째 장점은 후면 전극 전지는 전극에 의한 수광면적 감소(contact shadowing losses)가 제거됨에 따라 높은 변환 효율을 갖는다는 것이다. 두 번째 장점은 두 극의 컨택들이 모두 동일한 표면상에 있기 때문에 후면 전극 전지를 전기회로에 조립하는 것이 더욱 쉬어지고, 그에 따라 모듈제작 시 더욱 저렴한 공정단가로 생산할 수 있다는 것이다. 세 번째로 기존의 후면 전극 실리콘 태양전지(Interdigited Back Contact)는 전자의 수명이 긴 n형 기판에서 제조되었으나, 기판에 전자들이 이동할 수 있는 홀(hole)을 형성하여 제조원가가 저렴한 p형 기판에서도 제조될 수 있어 공정단가를 낮출 수 있다.As in Korean Patent Laid-Open Publication No. 2007-0004671, the EWT structure of the back electrode silicon solar cell has several advantages over the conventional silicon solar cell. The first advantage is that the back electrode cell has a high conversion efficiency as the contact shadowing losses due to the electrode are eliminated. The second advantage is that the contacts of both poles are on the same surface, making it easier to assemble the back-electrode cell into the electrical circuit, which makes it possible to produce the module at a lower cost. Third, conventional back-electrode silicon solar cells (Interdigited Back Contact) are manufactured on n-type substrates with long electron lifetimes, but they are also manufactured on p-type substrates with low manufacturing cost by forming holes through which electrons can move. This can lower the cost of the process.
후면 전극 실리콘 태양전지의 제조를 위한 몇 가지의 접근법이 있다. 이러한 접근법들은 메탈리제이션 랩 쓰루(MWT)는 후면 전극 전지를 제조하기 위하여 홀 내부와 후면 전극이 전극으로 연결되어 있다. 후면전극 태양전지가 MWT 태양전지에 비해 갖는 독특한 특징은 홀 내부와 후면 전극이 에미터로 연결되어 전자들이 이동한다는 점이다. 이러한 전도성 채널들은 실리콘 기판에 레이져로 홀을 생성시키고 그 후에 전면 및 후광면 상에 에미터를 형성함과 동시에 상기 홀 내부에 에미터를 형성함으로써 생산될 수 있다. 후면 전극 태양전지는 태양전지의 후광면에 음극과 양극 수집 접합을 모두 갖는다. 대부분의 빛은 전면 근처에서 흡수되므로 백접합 전지는 캐리어들이 후광면 상의 수집 접합과 함께 전면으로부터 후광면으로 확산될 충분한 시간을 확보하도록 매우 높은 물질 특성을 요구한다.There are several approaches for the fabrication of back electrode silicon solar cells. In these approaches, metallization wrap-throughs (MWTs) connect the inside of the hole and the back electrode to an electrode to fabricate a back electrode cell. The unique feature of the back-electrode solar cell compared to the MWT solar cell is that electrons move by connecting the inside of the hole and the back electrode to the emitter. Such conductive channels can be produced by creating holes in the silicon substrate with a laser and then forming emitters inside the holes while simultaneously forming emitters on the front and back surfaces. The back electrode solar cell has both a cathode and an anode collection junction on the backside of the solar cell. Since most of the light is absorbed near the front, the back junction cell requires very high material properties to ensure sufficient time for the carriers to diffuse from the front to the back with the collection junction on the back.
후면 전극 구조를 갖는 태양전지의 경우, 표면 재결합을 줄이고 전하의 이동을 용이하게 하기 위해서는 수광면과 후광면 각각의 면 저항을 정교하게 조절해야 하는데, 이를 위해 다단계 도핑 공정 또는 마스크를 이용한 에칭 방법들이 사용되고 있다. 그러나, 이러한 종래의 방법은 공정 시간이 길고, 단계가 복잡하여 생산성 향상에 걸림돌이 되고 있다.In the case of a solar cell having a back electrode structure, in order to reduce surface recombination and facilitate charge transfer, the surface resistance of each of the light receiving and backing surfaces must be finely adjusted. It is used. However, such a conventional method has a long process time and complicated steps, which impede productivity improvement.
본 발명은 단일한 도핑 공정을 통해 높은 단락전류, 개방전압 및 충실도를 가져 우수한 광전 변환 효율을 갖는 후면전극 태양전지의 제조방법을 제공하는 것이며, 전극 형성시 누설 전류의 생성이 방지되는 후면전극 태양전지의 제조방법을 제공하는 것이며, 공정 단계가 감소되고 제조 시간이 단축되어 원가 절감 및 생산성이 우수한 후면전극 태양전지의 제조방법을 제공하는 것이다.
The present invention provides a method of manufacturing a back electrode solar cell having high short circuit current, open voltage and fidelity through a single doping process, and having excellent photoelectric conversion efficiency. The present invention provides a method for manufacturing a battery, and provides a method for manufacturing a back electrode solar cell having excellent cost reduction and productivity due to reduced process steps and shortened manufacturing time.
본 발명에 따른 후면전극 태양전지의 제조방법은 a) 제1도전형 반도체 기판의 두 대향 표면을 관통하도록 비아 홀을 형성하는 홀 형성단계; b) 상기 반도체 기판 표면에 제2도전형 불순물을 도핑하여 제2도전형층을 형성하는 도핑단계; c) 상기 두 대향 표면 중 일 표면에 상기 비아 홀의 개구부를 덮도록 에칭-레지스트 패턴을 형성하는 에칭-레지스트 형성단계; d) 상기 에칭-레지스트 패턴을 에칭 마스크로 상기 일 표면을 에칭하여, 상기 에칭-레지스트 패턴이 형성되지 않은 일 표면 영역에 존재하는 제2도전형층을 제거하는 선택적 에칭단계; 및 e) 상기 일 표면의 대향면인 다른 한 표면에 존재하는 제2도전형층을 부분적으로 제거하여 상기 다른 한 표면에 존재하는 제2도전형층의 불순물 농도를 제어하는 부분 에칭단계; 를 포함한다. A method of manufacturing a back electrode solar cell according to the present invention includes a) forming a hole for penetrating two opposite surfaces of a first conductive semiconductor substrate; b) a doping step of forming a second conductive layer by doping a second conductive impurity on the surface of the semiconductor substrate; c) an etch-resist forming step of forming an etch-resist pattern on one of the two opposing surfaces to cover the opening of the via hole; d) etching the one surface with the etch-resist pattern with an etch mask to remove a second conductive layer present in one surface area where the etch-resist pattern is not formed; And e) a partial etching step of partially removing the second conductive layer present on the other surface opposite to the one surface to control the impurity concentration of the second conductive layer present on the other surface; .
본 발명의 일 실시예에 따른 후면전극 태양전지의 제조방법은 f) 상기 일 표면에 패시베이션막을 형성하고, 상기 다른 한 표면에 반사방지막을 형성하는 유전체막 형성단계; g) 상기 일 표면에, 패시베이션막을 에칭하는 에칭 페이스트를 부분적으로 도포하여, 상기 선택적 에칭단계에 의해 제2도전형층이 제거된 반도체 기판 영역을 노출시키는 패시베이션막 제거단계; 및 h) 상기 일 표면에, 노출된 반도체 기판 영역과 접속하는 제1전극 및 펀치-쓰루에 의해 상기 제2도전형층과 접속하는 제2전극을 형성하는 전극형성단계;를 더 포함할 수 있다.Method for manufacturing a back electrode solar cell according to an embodiment of the present invention includes the steps of f) forming a passivation film on the surface, and forming an anti-reflection film on the other surface; g) a passivation film removing step of partially applying an etching paste for etching a passivation film on the one surface to expose a semiconductor substrate region from which the second conductive layer is removed by the selective etching step; And h) forming an electrode on the one surface to form a first electrode connected to the exposed semiconductor substrate region and a second electrode connected to the second conductive layer by punch-through.
본 발명에 따른 후면전극 태양전지의 제조방법에 있어, 상기 선택적 에칭단계에 의해 제2도전형층이 제거되어 노출되는 반도체 기판 표면과 상기 에칭-레지스트 패턴 하부의 제2도전형층간 표면 단차가 형성될 수 있으며, 상기 표면 단차는 1 내지 15㎛일 수 있다.In the method of manufacturing a back electrode solar cell according to the present invention, a step difference between the surface of the semiconductor substrate and the second conductive layer under the etching-resist pattern is formed by removing the second conductive layer by the selective etching step. The surface step may be 1 to 15㎛.
본 발명에 따른 후면전극 태양전지의 제조방법에 있어, 상기 도핑단계에서 형성되는 제2도전형층의 면저항은 10~40Ω/sq.일 수 있으며, 상기 부분 에칭단계는 다른 한 표면에 위치하는 제2도전형층의 면저항이 30~150Ω/sq.가 되도록 상기 다른 한 표면의 제2도전형층을 부분적으로 제거할 수 있다. In the method of manufacturing a back electrode solar cell according to the present invention, the sheet resistance of the second conductive layer formed in the doping step may be 10 to 40 Ω / sq., And the partial etching step may include a second layer located on the other surface. The second conductive layer on the other surface may be partially removed so that the sheet resistance of the conductive layer is 30 to 150 Ω / sq.
본 발명에 따른 후면전극 태양전지의 제조방법에 있어, 상기 부분 에칭은 건식 에칭(Dry etching)에 의해 수행될 수 있다.In the method of manufacturing a back electrode solar cell according to the present invention, the partial etching may be performed by dry etching.
본 발명에 따른 후면전극 태양전지의 제조방법에 있어, 상기 부분 에칭에 의해, 상기 도핑 단계에서 비아 홀 내부 표면 형성된 제2도전형층의 두께가 제어될 수 있다.In the method of manufacturing a back electrode solar cell according to the present invention, by the partial etching, the thickness of the second conductive layer formed on the inner surface of the via hole in the doping step may be controlled.
본 발명에 따른 후면전극 태양전지의 제조방법에 있어, 상기 부분 에칭에 의해, 상기 비아 홀 내부 표면 형성된 제2도전형층은 상기 일 표면에서 상기 다른 한 표면 방향으로 두께가 감소할 수 있다.In the method of manufacturing a back electrode solar cell according to the present invention, the second conductive layer formed on the inner surface of the via hole may be reduced in thickness from one surface to the other by the partial etching.
본 발명에 따른 후면전극 태양전지의 제조방법에 있어, 상기 부분 에칭이 수행된 후, RCA(Radio Corporation of America) 세정법을 이용한 세정이 더 수행될 수 있다.In the method of manufacturing a back electrode solar cell according to the present invention, after the partial etching is performed, the cleaning using the RCA (Radio Corporation of America) cleaning method may be further performed.
본 발명에 따른 후면전극 태양전지의 제조방법에 있어, 상기 에칭 레지스트 패턴은 인쇄공정에 의해 형성될 수 있으며, 상기 인쇄공정은 스크린 프린팅을 포함할 수 있다.In the method of manufacturing a back electrode solar cell according to the present invention, the etching resist pattern may be formed by a printing process, and the printing process may include screen printing.
본 발명은 상술한 제조방법에 의해 제조되는 후면전극 태양전지를 포함한다.
The present invention includes a back electrode solar cell manufactured by the above-described manufacturing method.
본 발명의 제조방법은 단일한 도핑 공정을 통해 높은 단락전류, 개방전압 및 충실도를 가져 우수한 광전 변환 효율을 가지며, 전극 형성시 누설 전류의 생성이 방지되는 효과가 있으며, 공정 단계가 감소되고 제조 시간이 단축되어 원가 절감 및 생산성이 우수한 장점이 있다.
The manufacturing method of the present invention has a high short-circuit current, open voltage and fidelity through a single doping process, has excellent photoelectric conversion efficiency, has the effect of preventing the generation of leakage current when forming the electrode, the process step is reduced and manufacturing time This shortening has the advantage of excellent cost reduction and productivity.
도 1은 본 발명의 제조방법에 따른 공정도를 도시한 일 예이며,
도 2는 본 발명의 제조방법에서, 건식 에칭을 이용하여 부분 에칭이 수행된 경우, 비아 홀 단면을 관찰한 주사전자 현미경 사진이며,
도 3은 본 발명의 제조방법에 따른 공정도를 도시한 다른 일 예이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 제1도전형 반도체 기판 1 : 비아 홀
210 : 후면 에미터층 220 : 전면 에미터층
230 : 비아 홀 에미터층 300 : 에칭-레지스트 패턴
211 : 패턴화된 후면 에미터층 221 : 도핑농도가 조절된 전면 에미터층
400 : 반사방지막 500 : 패시베이션막
510 : 식각된 패시베이션막 600 : p형 전극
710 : 열처리 전 제1전극 720 : 제2전극
711 : 펀치 쓰루된 제1전극1 is an example showing a process diagram according to the manufacturing method of the present invention,
FIG. 2 is a scanning electron micrograph of the via hole cross section when the partial etching is performed by using dry etching in the manufacturing method of the present invention.
Figure 3 is another example showing a process diagram according to the manufacturing method of the present invention.
Description of the Related Art [0002]
100: first conductive semiconductor substrate 1: via hole
210: rear emitter layer 220: front emitter layer
230: via hole emitter layer 300: etching-resist pattern
211: patterned back emitter layer 221: front emitter layer with controlled doping concentration
400: antireflection film 500: passivation film
510: etched passivation film 600: p-type electrode
710: first electrode before heat treatment 720: second electrode
711: Punched through first electrode
이하 첨부한 도면들을 참조하여 본 발명의 제조방법을 상세히 설명한다. 다음에 소개되는 도면들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 제시되는 도면들에 한정되지 않고 다른 형태로 구체화될 수도 있으며, 이하 제시되는 도면들은 본 발명의 사상을 명확히 하기 위해 과장되어 도시될 수 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. Hereinafter, a manufacturing method of the present invention will be described in detail with reference to the accompanying drawings. The following drawings are provided by way of example so that those skilled in the art can fully understand the spirit of the present invention. Therefore, the present invention is not limited to the following drawings, but may be embodied in other forms, and the following drawings may be exaggerated in order to clarify the spirit of the present invention. Also, throughout the specification, like reference numerals designate like elements.
이때, 사용되는 기술 용어 및 과학 용어에 있어서 다른 정의가 없다면, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 통상적으로 이해하고 있는 의미를 가지며, 하기의 설명 및 첨부 도면에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 설명은 생략한다. Hereinafter, the technical and scientific terms used herein will be understood by those skilled in the art without departing from the scope of the present invention. Descriptions of known functions and configurations that may be unnecessarily blurred are omitted.
본 발명에 따른 후면전극 태양전지의 제조방법은 반도체 기판의 두 대향 표면을 관통하는 비아 홀이 형성된 제1도전형 반도체 기판 표면에 제2도전형 불순물을 도핑한 후, 상기 비아 홀의 개구부를 덮도록 상기 두 대향 표면의 적어도 일 표면에 에칭-레지스트 패턴을 형성하고, 상기 에칭-레지스트 패턴을 에칭 마스크로 상기 일 표면을 에칭하여 상기 일 표면에 노출된 제2도전형층을 선택적으로 제거하는 단계를 포함한다.In the method of manufacturing a back electrode solar cell according to the present invention, after doping a second conductive type impurity on a surface of a first conductive type semiconductor substrate having a via hole penetrating two opposite surfaces of the semiconductor substrate, the opening of the via hole is covered. Forming an etching-resist pattern on at least one surface of the two opposing surfaces, and etching the one surface with the etching-resist pattern with an etching mask to selectively remove the second conductive layer exposed on the one surface; do.
상세하게, 본 발명에 따른 후면전극 태양전지의 제조방법은 a) 제1도전형 반도체 기판의 두 대향 표면을 관통하도록 비아 홀을 형성하는 홀 형성단계; b) 상기 반도체 기판 표면에 제2도전형 불순물을 도핑하여 제2도전형층을 형성하는 도핑단계; c) 상기 두 대향 표면 중 적어도 일 표면에 상기 비아 홀의 개구부를 덮도록 에칭-레지스트 패턴을 형성하는 에칭-레지스트 형성단계; d) 상기 에칭-레지스트 패턴을 에칭 마스크로 상기 일 표면을 에칭하여, 상기 에칭-레지스트 패턴이 형성되지 않은 일 표면 영역에 존재하는 제2도전형층을 제거하는 선택적 에칭단계; 및 e) 상기 일 표면의 대향면인 다른 한 표면에 존재하는 제2도전형층을 부분적으로 에칭하여 상기 다른 한 표면에 존재하는 제2도전형층의 불순물 농도를 제어하는 부분 에칭단계;를 포함한다.In detail, a method of manufacturing a back electrode solar cell according to the present invention includes a) forming a hole to penetrate two opposite surfaces of a first conductive semiconductor substrate; b) a doping step of forming a second conductive layer by doping a second conductive impurity on the surface of the semiconductor substrate; c) forming an etch-resist pattern on at least one of the two opposing surfaces to cover the opening of the via hole; d) etching the one surface with the etch-resist pattern with an etch mask to remove a second conductive layer present in one surface area where the etch-resist pattern is not formed; And e) partially etching the second conductive layer present on the other surface, which is the opposite surface of the one surface, to partially control the impurity concentration of the second conductive layer present on the other surface.
본 발명의 일 실시예에 따른 제조방법의 공정도인 도 1에 도시한 바와 같이, 본 발명의 일 실시예에 따른 제조방법은 제1도전형 반도체 기판(100)의 두 대향 표면을 관통하도록 비아 홀(1)을 형성하는 홀 형성단계, 상기 반도체 기판(100)의 상기 두 대향 표면 및 비아 홀 내면을 포함하는 반도체 기판(100) 표면에 제2도전형 불순물을 확산시켜, 상기 두 대향 표면 및 비아 홀 내면에 제2도전형층(210, 220 및 230)을 형성하는 도핑단계, 상기 두 대향 표면 중 적어도 일 표면에 상기 비아 홀(1)의 개구부를 덮도록 에칭-레지스트를 도포하여 에칭-레지스트 패턴(300)을 형성하는 에칭-레지스트 형성단계, 상기 에칭-레지스트 패턴(300)을 에칭 마스크로 상기 일 표면을 에칭하여, 상기 에칭-레지스트 패턴(300)이 형성되지 않은 일 표면 영역에 존재하는 상기 제2도전형층을 제거하는 선택적 에칭단계 및 상기 일 표면의 대향면인 다른 한 표면에 존재하는 상기 제2도전형층을 깊이 방향(상기 두 대향 표면을 연결하는 최단 직선 방향)으로 부분적으로 에칭 제거하여 상기 다른 한 표면에 존재하는 제2도전형층의 불순물 농도를 제어하는 부분 에칭단계를 포함할 수 있다.As shown in FIG. 1, which is a process diagram of a fabrication method according to an embodiment of the present invention, the fabrication method according to an embodiment of the present invention passes through two opposite surfaces of the first
상기 제1도전형은 p형 또는 n형 특성을 의미하며, 상기 제2도전형은 상기 제1도전형과 상보적인의 도전 특성을 가짐을 의미한다. 이하, 제1도전형을 p형으로, 제2도전형을 n형으로 하여, 본 발명을 상술하나, 제1도전형이 n형이며 제2도전형이 p형인 경우이도, 본 발명의 핵심사상이 유지됨은 물론이다.The first conductivity type refers to a p-type or n-type property, and the second conductivity type refers to a conductive property complementary to the first conductivity type. Hereinafter, although the first conductive type is p-type and the second conductive type is n-type, the present invention will be described in detail. However, even if the first conductive type is n-type and the second conductivity type is p-type, This is of course maintained.
상기 제1도전형은 p형 불순물에 의한 p형 특성을 의미할 수 있으며, 상기 제2도전형은 상기 p형 불순물과 상보적인 불순물인 n형 불순물에 의한 n형 특성을 의미할 수 있다. 이때, 상기 p형 불순물은 반도체 기판에 도핑되어 정공을 제공하는 불순물을 포함하며, 상기 n형 불순물은 반도체 기판에 도핑되어 전자를 제공하는 불순물을 포함한다. 실리콘 반도체를 일 예로, 상기 p형 불순물은 알루미늄, 붕소 및 인듐에서 하나 또는 둘 이상 선택된 것일 수 있으며, 상기 n형 불순물은 비소 및 인에서 하나 또는 둘 이상 선택된 것일 수 있다.The first conductivity type may mean p-type characteristics due to p-type impurities, and the second conductivity type may refer to n-type characteristics due to n-type impurities that are complementary to the p-type impurities. In this case, the p-type impurity includes an impurity that is doped in the semiconductor substrate to provide holes, and the n-type impurity includes an impurity that is doped in the semiconductor substrate to provide electrons. For example, the p-type impurity may be one or two or more selected from aluminum, boron, and indium, and the n-type impurity may be selected from one or more of arsenic and phosphorus.
상기 반도체 기판(100)은 실리콘(Si), 게르마늄 또는 실리콘게르마늄(SiGe)을 포함하는 4족 반도체 기판; 갈륨비소(GaAs), 인듐인(InP) 또는 갈륨인(GaP)을 포함하는 3-5족 반도체 기판; 황화카드뮴(CdS) 또는 텔루르화아연(ZnTe)을 포함하는 2-6족 반도체 기판; 또는 황화납(PbS)을 포함하는 4-6족 반도체기판;을 포함한다. 결정학적으로, 상기 반도체 기판(100)은 단결정체, 다결정체 또는 비정질 기판을 포함할 수 있다. The
상기 홀 형성단계는 반도체 기판(100)의 대향하는 두 표면, 일 예로, 태양광을 수광하는 수광면과 상기 수광면의 대향면인 후광면을 관통하는 비아 홀(1)을 형성하는 단계를 포함할 수 있다.The hole forming step includes forming a via
상기 홀 형성단계는 레이져 드릴링을 이용하여 수행될 수 있으며, 건식 식각, 습식 식각, 기계적 드릴링 또는 워터젯 머시닝(water-jet machining) 등 다른 방법에 의하여 형성되어도 무방하다. 레이져 드릴링을 이용하는 경우, 홀당 0.5ms에서 5ms와 같은 최단 시간에 홀들이 형성될 수 있도록 작동 파장에서 충분한 파워 또는 강도의 레이져가 사용되는 것이 바람직하다. 레이져 드릴링에 사용될 수 있는 예로 Nd:YAG 레이져를 들 수 있다. 상기 홀 형성단계에서 제조되는 비아 홀(1)의 직경은 일 예로, 25 내지 125㎛이며, 바람직한 일 예로, 30 내지 60㎛이다. The hole forming step may be performed using laser drilling, and may be formed by other methods such as dry etching, wet etching, mechanical drilling, or water-jet machining. When using laser drilling, it is desirable to use a laser of sufficient power or strength at the operating wavelength so that holes can be formed in the shortest time, such as 0.5 ms to 5 ms per hole. An example that can be used for laser drilling is the Nd: YAG laser. The diameter of the via
상기 홀 형성단계에서, 상기 반도체 기판(100)에 서로 이격 배열된 다수개의 비아 홀(1)이 형성되며, 상세하게, 상기 대향하는 두 표면 중 일 표면에 노출된 비아 홀(1)의 개구부를 기준으로, 제1방향으로 M(M>1인 자연수)개, 제2방향으로 N(N>1인 자연수)개의 비아 홀(1) 개구부가 MxN 매트릭스를 이루며 규칙적으로 이격 배열되도록 다수개의 비아 홀이 형성될 수 있다. 이때, 상기 제1방향과 상기 제2방향은 동일 평면(반도체 기판의 표면)에 속하며, 상기 제1방향과 상기 제2방향은 서로 90ㅀ를 포함한 일정 각도를 가질 수 있음은 물론이다. In the hole forming step, a plurality of via
본 발명의 핵심 사상에 의해, 태양전지 내 낮은 면저항을 갖는 광전류 이동경로가 형성됨에 따라, 상기 비아 홀(1)의 밀도(기판 표면적당 비아 홀의 개수)를 감소할 수 있으며, 이에 따라 반도체 기판 면적당 광을 수광할 수 있는 광 활성 영역을 극대화 시킬 수 있다. 실질적인 일 예로, 상기 비아 홀(1)의 밀도는 0.25 내지 0.5 개/mm2일 수 있다. According to the core idea of the present invention, as the photocurrent moving path having a low sheet resistance in the solar cell is formed, the density of the via holes 1 (the number of via holes per substrate surface area) can be reduced, thereby per semiconductor substrate area. The light active area capable of receiving light can be maximized. As a practical example, the density of the via
상기 레이저 드릴링에 의해 수행되는 상기 홀 형성단계는 반도체 기판(100)에 열손상(thermal damage)이 수반될 수 있음에 따라, 비아 홀(1) 형성 공정 후, 손상된 영역을 제거하기 위한 에칭 공정(damage removal etching)이 더 수행될 수 있다. Since the hole forming step performed by the laser drilling may involve thermal damage to the
홀 형성시의 손상 영역을 제거하기 위한 에칭 공정은 반도체 공정에서 통상적으로 사용하는 공정이면 족하다. 일 예로, 표면의 버(burr)와 같은 손상 영역의 제거를 위한 에칭 공정은 알칼리 식각액을 이용하여 수행될 수 있으며, 실질적인 일 예로, 80~90℃의 온도에서 수산화나트륨 또는 수산화칼륨을 이용하여 수행될 수 있다.The etching process for removing the damaged region at the time of hole formation is sufficient if it is a process normally used by a semiconductor process. For example, an etching process for removing damaged areas such as burrs on the surface may be performed using an alkaline etching solution, and in one example, using sodium hydroxide or potassium hydroxide at a temperature of 80 to 90 ° C. Can be.
상기 홀 형성단계에 의해 다수개의 비아 홀(1)이 서로 이격 배열된 반도체 기판(100)이 제조될 수 있으며, 이후, 상기 반도체 기판에 제2도전형 불순물을 도핑하는 도핑 단계가 수행될 수 있다.By the hole forming step, a
상기 도핑 단계는 반도체 기판(100)의 두 대향하는 표면 및 상기 비아 홀의 홀 내면을 포함하는 반도체 기판 표면에 제2도전형 불순물을 도핑하여, 상기 반도체 기판(100) 표면에 제2도전형 불순물이 도핑된 표면 도핑층을 형성하는 단계일 수 있다.In the doping step, a second conductive impurity is doped on the surface of the semiconductor substrate including two opposing surfaces of the
상기 도핑 단계에서 상기 반도체 기판(100)의 대향하는 두 표면 및 상기 비아 홀(1)의 표면(홀 내면)을 포함한 반도체 기판(100) 표면에 상기 제2도전형 불순물이 표면층으로 도핑된 제2도전형층(210, 220 및 230)이 형성되는데, 이하, 상기 대향하는 두 표면 중 일 표면에 형성된 제2도전형층을 전면 에미터층(220)으로, 상기 비아 홀(1)의 표면에 형성된 제2도전형층을 비아 홀 에미터층(230)으로, 상기 대향하는 두 표면 중 다른 한 표면에 형성된 제2도전형층을 후면 에미터층(210)으로 칭한다. A second layer of the second conductive dopant doped with a surface layer on the surface of the
상기 도핑 단계는 제2도전형 불순물을 포함하는 가스의 존재하에 상기 반도체 기판(100)을 열처리하거나, 제2도전형 불순물을 함유하는 고체상태의 소스(source) 또는 스프레이 온 확산형 소스를 이용하여 수행될 수 있다. 일 예로, 기체상의 POCl3, P2O5 및 PH3에서 하나 이상 선택된 물질인 제2도전형 불순물을 불활성 기체의 캐리어 가스와 혼합하여 공급하고, 상기 반도체 기판(100)을 800˚C 내지 900˚C의 온도로 10분 내지 60분 동안 열처리 하여 상기 제2도전형 불순물을 상기 반도체 기판(100)에 도핑할 수 있다. 이때, HF 식각액을 이용하여, 도핑 열처리에 의해 생성된 포스포실리케이트 글라스(glass)와 같은 불순물 막을 제거하는 단계가 더 수행될 수 있음은 물론이다.The doping step may be performed by heat-treating the
상술한 도핑 단계에 의해 전면 에미터층(220), 비아 홀 에미터층(230) 및 후면 에미터층(210)을 포함하는 제2도전형층이 형성되는데, 이때, 상기 도핑 단계에서 면 저항이 10~40Ω/sq.인 제2도전형층이 형성될 수 있다.The second conductive layer including the
이때, 상기 도핑단계에서, 상기 반도체 기판(100)의 측면, 즉, 비아 홀과 평행한 표면은 제2도전형 불순물로 도핑되지 않도록 적절히 실링(sealing)되거나, 상기 반도체 기판(100)의 측면에 형성된 제2도전형층을 제거하는 공정이 수행될 수 있음은 물론이다. At this time, in the doping step, the side surface of the
상기 에칭-레지스트 형성단계는 비아 홀(1)이 관통하는 반도체 기판(100)의 두 대향 표면 중 일 표면에 상기 비아 홀(1)의 개구부를 덮도록 에칭-레지스트의 패턴을 형성하는 단계일 수 있다.The etching-resist forming step may be a step of forming a pattern of etching-resist so as to cover the opening of the via
상세하게, 상기 에칭-레지스트 패턴(300)은 상기 반도체 기판(100)의 후면 에미터층(210)이 형성된 표면에 형성되며, 상기 에칭-레지스트 패턴(300)의 패턴은 비아 홀 에미터층(230)과 전기적으로 접속하게 되는 n형 전극과 상응하는 형상을 가질 수 있다. In detail, the etch-resist
상기 에칭-레지스트 페이스트는 반도체 기판의 에칭시 물리 화학적으로 안정한 물질이면 족하며, 알칼리 또는 산성 에칭액에 대해 내 부식성을 갖는 물질이면 족하다. 일 예로, 상기 에칭-레지스트 페이스트는 sgc-2500(서울화학연구소)를 포함한 상용제품을 사용할 수 있다. 에칭-레지스트 페이스트는 잉크젯 프린팅, 마스킹, 스텐실, 스크린 프린팅과 같은 인쇄법을 이용하여 도포되는 것이 바람직하다. 상기 에칭-레지스트 페이스트의 직접적인 인쇄는 공정 조건을 단순화시키고 생산 시간을 감축시키며 제조 비용 및 생산 효율을 증가시킨다. The etching-resist paste may be any material that is physicochemically stable at the time of etching the semiconductor substrate, and may be any material having corrosion resistance to an alkali or acidic etching solution. For example, the etching-resist paste may use a commercial product including sgc-2500 (Seoul Chemical Research Institute). The etch-resist paste is preferably applied using a printing method such as ink jet printing, masking, stencil, screen printing. Direct printing of the etch-resist paste simplifies process conditions, reduces production time, and increases manufacturing costs and production efficiency.
상기 에칭-레지스트 패턴(300)은 에칭-레지스트 페이스트가 비아 홀(1)의 개구부를 덮는 다수개의 띠 형상으로 도포되어 형성될 수 있으며, 이러한 다수개의 띠 형상은 어골 구조 또는 빗(comb) 구조를 갖는 n형 전극 형상에 상응할 수 있다. The etching-resist
상세하게, 상기 에칭-레지스트 페이스트가 도포되어 생성되는 에칭-레지스트 패턴(300)은 상기 후면 에미터층(210)이 형성된 반도체 기판(100)에 노출된 상기 비아 홀(1)의 개구부를 덮는 다수개의 띠(에칭 레지스트 띠)형 패턴을 포함할 수 있다.In detail, the etch-resist
보다 상세하게, 상기 후면 에미터층(210)이 형성된 반도체 기판(100)의 표면에 위치하는 비아 홀(1) 개구부를 기준으로, 제1방향으로 M(M>1인 자연수)개, 제2방향으로 N(N>1인 자연수)개의 비아 홀(1) 개구부가 규칙적으로 이격 배열되도록 다수개의 비아 홀(1)이 형성될 때, 상기 에칭-레지스트 패턴(300)은 상기 제1방향으로 서로 평행하게 이격 배열된 다수개의 띠를 포함할 수 있으며, 상기 띠(에칭 레지스트 띠)는 상기 제2방향으로 동일 선상에 위치하는 다수개의 비아 홀(1) 개구부를 모두 덮을 수 있다.More specifically, based on the opening of the via
이때, 상기 에칭-레지스트 패턴(300)을 구성하는 에칭-레지스트의 띠는 그 폭이 상기 비아 홀(1) 개구부의 직경을 기준으로 3배 내지 6배의 폭을 가질 수 있다.In this case, the strip of the etching resist forming the etching resist
상기 에칭-레지스트 패턴(300)을 형성한 후, 상기 에칭-레지스트 패턴(300)을 에칭 마스크로 하여, 상기 반도체 기판(100)의 후면 에미터층(210)이 형성된 표면에 대한 에칭이 수행될 수 있다. 상세하게, 상기 에칭-레지스트 패턴(300)이 형성되지 않은 영역은 상기 선택적 에칭 단계에서 수행되는 에칭에 의해 후면 에미터층(210)이 제거될 수 있다.After the etching-resist
상기 선택적 에칭단계는 비아 홀(1) 개구부와 인접하는 일정 영역을 제외한 나머지 표면에 형성된 후면 에미터층(210)을 제거하여 후면 에미터층(210)을 패턴화하는 단계로, 상기 선택적 에칭단계에서 수행되는 에칭의 깊이를 제어하여 상기 에칭-레지스트 패턴(300)이 미형성된 영역에 존재하는 후면 에미터층(210)을 제거할 수 있다.The selective etching step is performed by patterning the
상기 선택적 에칭단계에서 수행되는 에칭 공정은 후면 에미터층(210)이 형성된 반도체 표면을 일정한 깊이로 식각함에 따라, 상기 에칭-레지스트 패턴(300)이 미형성된 영역에 존재하는 후면 에미터층(210)은 상기 선택적 에칭단계에서 수행되는 에칭의 시간을 제어하여 제거될 수 있다. 상기 선택적 에칭단계가 수행된 후, 상기 에칭-레지스트 패턴(300)의 제거가 수행될 수 있음은 물론이며, 상기 에칭-레지스트 패턴이 제거된 후, 암모니아수, 과산화수소 및 물의 혼합용액에 반도체 기판을 세척하는 단계가 더 수행될 수 있음은 물론이다. In the etching process performed in the selective etching step, the semiconductor surface on which the
상기 선택적 에칭단계에 의해, 상기 에칭-레지스트 패턴(300)에 상응하는 형상으로 후면 에미터층(210)이 패턴화될 수 있다. By the selective etching step, the
상세하게, 상기 후면 에미터층(210)이 형성된 반도체 기판(100)의 표면에 위치하는 비아 홀(1) 개구부를 기준으로, 제1방향으로 M(M>1인 자연수)개, 제2방향으로 N(N>1인 자연수)개의 비아 홀(1) 개구부가 규칙적으로 이격 배열되도록 다수개의 비아 홀(1)이 형성될 때, 상기 선택적 에칭단계에 의해 패턴화된 후면 에미터층(211)은 상기 제1방향으로 서로 평행하게 이격 배열된 다수개의 띠 형상을 가지며, 단일한 띠 형상의 제2도전형의 표면 도핑층은 상기 제2방향으로 동일 선상에 위치하는 다수개의 비아 홀(1) 개구부를 연결한 연장선에 위치하게 된다.In detail, based on the opening of the via
즉, 상기 선택적 에칭단계에 의해, 후면전극 태양전지의 후광면에 위치하게 되는 n형 전극(n형 핑거전극(finger electrode))이 형성되는 부위에 선택적으로 제2도전형의 표면 도핑층이 형성되는 것이다. That is, by the selective etching step, a second conductive type surface doping layer is selectively formed on a portion where an n-type electrode (n-type finger electrode), which is positioned on the backside of the back electrode solar cell, is formed. Will be.
이때, 상기 에칭 레지스트 패턴은 동일 선상에 위치하는 다수개의 비아 홀(1) 개구부를 모두 덮는 다수개의 띠 형상이 서로 이격 배열된 패턴을 가질 수 있는데, 상기 서로 이격 배열된 다수개의 띠를 가로지르는 또 다른 띠 형상을 더 포함할 수 있다.In this case, the etching resist pattern may have a pattern in which a plurality of band shapes covering all of the openings of the plurality of via
즉, 상기 에칭-레지스트 패턴(300)은 후면전극 태양전지의 n형 핑거전극의 형상 및 위치 상응하는 형상 및 위치로 에칭 레지스트가 도포된 패턴을 포함하며, 상기 n형 핑거전극에 대응하는 패턴과 함께 n형 핑거전극들을 서로 연결하는 n형 버스 바 전극의 형상 및 위치에 상응하는 형상 및 위치로 에칭레지스트가 도포된 패턴을 포함할 수 있다.That is, the etching-resist
이에 의해, 반도체 기판 표면에 n형 핑거전극(finger electrode)이 형성되는 영역 및 n형 버스바 전극(bus-bar electrode)이 형성되는 영역에 선택적으로 제2도전형 도핑층(패턴화된 후면 에미터층, 211)이 형성될 수 있다. As a result, a second conductive doping layer (patterned back-emi) is selectively formed in the region where the n-type finger electrode is formed on the semiconductor substrate surface and the region where the n-type bus-bar electrode is formed. A
상기 선택적 에칭단계에 의해, 반도체 기판(100)의 일 표면, 즉, 후광면에는 표면 단차가 형성될 수 있다.By the selective etching step, a surface step may be formed on one surface of the
즉, 패턴화된 후면 에미터층(210)과 에칭-레지스트 패턴(300)이 형성되지 않아 식각이 이루어져 p형 반도체 기판이 표면으로 노출되는 영역 간에 표면 단차가 형성될 수 있다.That is, since the patterned back
상기 선택적 에칭단계에 의해 후면 에미터층(210)을 n형 핑거 전극(및 n형 버스바 전극)이 형성되는 위치 및 형상으로 패턴화함과 동시에, 반도체 기판(100)의 후광면에 표면 단차를 형성함으로써, 누설전류의 발생을 방지하고 충실도를 향상시킬 수 있다.By performing the selective etching step, the
상기 선택적 에칭단계의 에칭은 습식 에칭 또는 건식 에칭을 이용하여 수행될 수 있으며, 상기 습식 에칭은 질산, 불산, 아세트산의 통상적인 에칭 용액을 이용할 수 있다. 상기 선택적 에칭단계가 습식 에칭을 이용하여 수행되는 경우, 에칭액에 상기 반도체 기판의 일 면(후면 에미터층이 형성된 일 표면)을 침지하고, 상기 일 면의 침지된 시간을 조절하여 식각된 깊이를 제어할 수 있음은 물론이며, 건식 에칭의 경우에도 에칭 시간을 조절하여 식각된 깊이를 제어할 수 있음은 물론이다.The etching of the selective etching step may be performed using wet etching or dry etching, and the wet etching may use a conventional etching solution of nitric acid, hydrofluoric acid, acetic acid. When the selective etching step is performed using wet etching, the surface of the semiconductor substrate is immersed in an etchant (one surface on which a back emitter layer is formed), and the etched depth of the one surface is controlled to control the etched depth. Of course, in the case of dry etching, it is also possible to control the etched depth by adjusting the etching time.
상기 선택적 에칭단계가 수행된 후, 상기 전면 에미터층(220)이 형성된 반도체 기판(100)의 표면을 일정 깊이로 식각하는 부분 에칭단계가 수행된다. 상기 도핑 단계에 의해 반도체 기판의 표면에 제2도전형 불순물이 헤비도핑(heavy doping)되는데, 상기 부분 에칭단계는 상기 전면 에미터층(200)의 일부 두께만 제거하여 전면 에미터층(220)의 제2도전형 불순물의 도핑 농도를 제어하는 단계일 수 있다.After the selective etching step is performed, a partial etching step of etching the surface of the
상기 전면 에미터층(220)에 대한 식각이 진행됨에 따라, 표면에 잔류하는 제2도전형 불순물의 농도가 낮아지며 전면 에미터층(220)의 면저항이 증가하게 된다. 전면 에미터층(220)의 면저항이 증가하수록 표면 재결합이 줄어들고, 이로 인하여 단파장광에 의해 발생된 캐리어들의 수집효율이 증가하기 때문에, 단락 전류밀도 및 개방전압이 상승하여 태양전지의 변환효율을 증가시킬 수 있다. 이때, 상기 부분 에칭단계는 상기 전면 에미터층(220)이 30~150Ω/sq.의 면저항을 갖도록 수행될 수 있다.As the etching of the
상기 부분 에칭단계의 에칭은 건식 에칭(Dry etching)에 의해 수행될 수 있다. 즉, 상기 부분 에칭단계의 에칭은 에칭시 방향성을 갖는 건식 에칭에 의해 수행될 수 있으며, 건식 에칭은 플라즈마 에칭을 포함할 수 있다.The etching of the partial etching step may be performed by dry etching. That is, the etching of the partial etching step may be performed by dry etching having directivity in etching, and the dry etching may include plasma etching.
방향성을 갖는 건식 에칭에 의해 부분 에칭단계가 수행됨에 따라, 전면 에미터층(220)과 함께, 전면 에미터층(220)과 인접하는 비아 홀 에미터층(230)의 불순물 농도 또한 조절되어, 단락전류, 개방전압 및 충실도를 보다 더 향상시킬 수 있다.As the partial etching step is performed by the dry etching having the directionality, the impurity concentration of the via
상세하게, 상기 전면 에미터층(220)이 형성된 반도체 기판(100)의 표면을 방향성을 갖는 건식 에칭을 이용하여 일정 깊이로 식각함으로써, 비아 홀 내부 표면 형성된 비아 홀 에미터층(230)의 두께 또한 제어될 수 있다. 즉, 상기 부분 에칭에 의해, 상기 비아 홀(1) 내부 표면에 형성된 비아 홀 에미터층(230)은 반도체 기판(100)의 후광면에서 반도체 기판(100)의 수광면 방향으로 두께가 감소할 수 있으며, 반도체 기판(100)의 후광면에서 반도체 기판(100)의 수광면 방향으로 비아 홀 에미터층(230)의 두께가 연속적으로 감소할 수 있다. In detail, the surface of the
보다 상세하게, 상기 전면 에미터층(220)이 형성된 반도체 기판(100)의 표면을 건식 에칭하는 경우, 에칭의 방향성에 의해 비아 홀(1) 개구부를 통해 비아 홀 에미터층(230) 또한 에칭될 수 있다. 건식 식각이 직진의 방향성을 가짐에 따라, 전면 에미터층(220)에 가까울수록 보다 많은 에칭이 이루어져, 비아 홀 에미터층(230) 중, 전면 에미터층(220)과 인접하는 영역은 전면 에미터층과 유사한 저항을 갖도록 제2도전형 불순물의 농도가 제어될 수 있으며, 후면 에미터층과 인접하는 영역에서는 상기 도핑 단계에서의 헤비 도핑에 의한 낮은 저항을 가질 수 있다. More specifically, when dry etching the surface of the
도 2는 플라즈마 에칭을 이용하여 부분 에칭단계를 수행하는 경우 관찰한 비아 홀의 단면 주사전자현미경 사진이며, 도 2에서 front surface는 수광면을 rear surface는 후광면을 의미하고, P1~P5는 주사전자현미경 장치에 부착된 EDS(Energy Dispersive Spectroscopy)을 이용하여 분석된 영역을 표시한 것이며, P1~P5의 하부에 위치하는 숫자(nm)는 EDS 분석결과 각 영역에서의 p-n 정션(junction) 깊이, 즉, 비아 홀 에미터층의 두께를 도시한 것이다. FIG. 2 is a cross-sectional scanning electron micrograph of a via hole observed when performing a partial etching step using plasma etching. In FIG. 2, the front surface refers to the light receiving surface and the rear surface refers to the back surface, and P1 to P5 refer to scanning electrons. The area analyzed using EDS (Energy Dispersive Spectroscopy) attached to the microscope device is displayed, and the number (nm) located in the lower part of P1 to P5 is the depth of pn junction in each area of the EDS analysis. And the thickness of the via hole emitter layer.
도 2에서 알 수 있듯이, 수광부 전면 에미터층(220)의 저항을 조절하기 위해 건식 에칭으로 전면 에미터층(220)을 일정 깊이로 식각하는 경우, 비아 홀 에미터층과 기판간의 p-n 정션(junction) 깊이가 후광면에서 수광면으로 갈수록 보다 얇아짐을 알 수 있다. 이는 건식 에칭시 식각의 직진성에 의한 것으로, 건식에칭에 의해 비아홀 에미터층의 깊이가 후광면에서 수광면의 방향으로 점진적으로 얇아짐을 알 수 있다. As can be seen in FIG. 2, when the
150~180μm 두께의 p형 반도체 기판에 75μm 직경의 비아 홀을 58 개/cm2의 밀도로 형성하고, P형 불순물을 도핑하여 반도체 기판 표면에 25Ω/sq.의 제2도전형층을 형성한 후, 에칭 레지스트 형성 단계 및 선택적 에칭단계에 의해, 폭이 1~2mm인 어골 구조를 갖도록 후면 에미터층을 패턴화시킨 후, 전면 에미터층이 47Ω/sq의 저항을 갖도록 수광면을 플라즈마 에칭하여 제조된 태양전지의 경우, 40.59 mA/cm2의 단락전류밀도(Jsc), 0.628 V의 개방전압(Voc), 0.721 %의 성능지수(FF) 및 18.37%의 에너지 변환 효율(η)을 가지나, 동일한 47Ω/sq의 저항을 갖도록 수광면을 습식 에칭하여 제조된 태양전지의 경우, 40.58 mA/cm2의 단락전류밀도(Jsc), 0.623 V의 개방전압(Voc), 0.676%의 성능지수(FF) 및 17.1%의 에너지 변환 효율(η)을 가지며, 수광면을 에칭하지 않고 전면 에미터층이 25Ω/sq.의 저항을 갖는 태양전지의 경우, 37.06 mA/cm2의 단락전류밀도(Jsc), 0.611 V의 개방전압(Voc), 0.752%의 성능지수(FF) 및 17.03%의 에너지 변환 효율(η)을 가짐을 확인하였다.After forming a 75 μm diameter via hole with a density of 58 pieces / cm 2 in a 150-180 μm-thick p-type semiconductor substrate, and doping with P-type impurities, a second conductive layer of 25 Ω / sq. Was formed on the surface of the semiconductor substrate. By patterning the back emitter layer to have a golgol structure having a width of 1 to 2 mm by the etching resist forming step and the selective etching step, and then plasma-etching the light receiving surface so that the front emitter layer has a resistance of 47 Ω / sq. The solar cell has a short circuit current density (Jsc) of 40.59 mA / cm 2 , an open voltage (Voc) of 0.628 V, a figure of merit (FF) of 0.721% and an energy conversion efficiency (η) of 18.37%, but the same 47Ω. For solar cells manufactured by wet etching the light-receiving surface with a resistance of / sq, the short-circuit current density (Jsc) of 40.58 mA / cm 2 , the open voltage (Voc) of 0.623 V, the performance index (FF) of 0.676%, and It has an energy conversion efficiency (η) of 17.1%, and the front emitter layer has a low 25? / Sq. Without etching the light receiving surface. The case of the solar cell, has a Figure of Merit (FF), and energy conversion efficiency (η) of 17.03% of the short-circuit current density (Jsc), open-circuit voltage of 0.611 V (Voc), 0.752% of 37.06 mA / cm 2 having a Confirmed.
상술한 바와 같이, 전면 에미터층의 저항을 조절함으로써, 개방전합, 단락전류밀도를 향상시킬 수 있으며, 나아가, 건식 에칭을 이용하여 전면 에미터층의 저항을 조절함으로써 충실도를 보다 더 향상시킬 수 있다.As described above, by controlling the resistance of the front emitter layer, the open current and the short-circuit current density can be improved, and further, the fidelity can be further improved by adjusting the resistance of the front emitter layer using dry etching.
상기 부분 에칭단계에서 건식 에칭이 수행된 후, RCA(Radio Corporation of America) 세정법을 이용한 세정이 더 수행될 수 있다. 상세하게, 반도체 분야에서 기판의 세정을 위해 사용되는 RCA 세정법은 황산(H2SO4), 염산(HCI), 수산화암모늄(NH4OH), 불산(HF) 및 과산화수소(H2O2)를 포함하는 약액 조합을 이용하여 산화물 및 금속 불순물을 제거하는 방법이며, 통상의 RCA 세정법을 이용하여 상기 세정단계가 수행될 수 있다. 이때, 상기 RCA 세정법을 이용한 세정시, SC-1 세정을 행하고, 이어서 SC-2 세정을 수행할 수 있다.After dry etching is performed in the partial etching step, cleaning using a RCA (Radio Corporation of America) cleaning method may be further performed. Specifically, RCA cleaning methods used for cleaning substrates in the semiconductor field include sulfuric acid (H 2 SO 4 ), hydrochloric acid (HCI), ammonium hydroxide (NH 4 O H), hydrofluoric acid (HF), and hydrogen peroxide (H 2 O 2 ). A method of removing oxides and metal impurities using a combination of chemical solutions, and the cleaning step may be performed using a conventional RCA cleaning method. At this time, during the cleaning using the RCA cleaning method, SC-1 cleaning may be performed, followed by SC-2 cleaning.
상술한 바와 같이, 본 발명에 따른 제조방법은 상기 도핑 단계에 의해 반도체 표면의 두 대향 표면 및 비아 홀 내면에 제2반도체 불순물의 표면층을 균일하게 형성한 후, 상기 선택적 에칭 단계를 이용하여, n형 전극(핑거 전극 및 버스 바 전극)이 형성되는 영역에만 국부적으로 고농도의 에미터층이 형성되도록 에칭-레지스트 패턴(300) 미 형성 영역의 도핑층을 식각 제거하고, 상기 부분 에칭 단계를 이용하여 도핑 농도가 조절된 전면 에미터층(221)을 형성할 수 있다.As described above, the manufacturing method according to the present invention uniformly forms the surface layer of the second semiconductor impurity on the two opposing surfaces of the semiconductor surface and the inner surface of the via hole by the doping step, and then, using the selective etching step, n The doping layer of the non-etched region of the etching-resist
본 발명의 일 실시예에 따른 제조방법에 있어, 상기 부분 에칭 단계, 바람직하게, 상기 세정 단계가 수행된 후, 도 1과 같이, 상기 일 표면에 패시베이션막(500)을 형성하고, 상기 다른 한 표면에 반사방지막(400)을 형성하는 유전체막 형성단계가 더 수행될 수 있다. In the manufacturing method according to an embodiment of the present invention, after the partial etching step, preferably, the cleaning step is performed, as shown in Figure 1, to form a
상세하게, 상기 부분 에칭단계에 의해 전면 에미터층(220)의 제2불순물 농도를 제어한 후, 상기 전면 에미터층 상부에 반사방지막(400)을 형성하고, 상기 패턴화된 후면 에미터층(210)이 형성된 반도체 기판 일면의 상부에 패시베이션막(500)을 형성하는 유전체막 형성단계가 수행될 수 있다.In detail, after the second impurity concentration of the
상기 반도체 기판(100)의 상기 전면 에미터층(220)이 형성된 일 표면에 형성되는 상기 반사방지막(400)은 태양전지 내부로 수광된 빛이 태양전지 외부로 다시 빠져나가는 것을 방지하는 역할 및 상기 반도체 기판(100) 표면에서 전자의 트랩 싸이트(trap site)로 작용하는 표면 결함을 부동태화(passivation)시키는 역할을 모두 수행하는 막을 의미한다.The
상기 반사 방지 작용 및 부동태화 작용이 단일한 물질에 의해 수행되는 경우와 같이 상기 반사방지막(400)은 단층박막일 수 있으며, 상기 반사 방지 작용 및 부동태화 작용이 서로 다른 물질에 의해 수행되는 경우, 상기 반사방지막(400)은 서로 다른 물질 층이 적층된 다층박막일 수 있다.As in the case in which the anti-reflection action and the passivation action are performed by a single material, the
또한, 상기 반사 방지 작용 및 부동태화 작용이 단일한 물질에 의해 수행되는 경우에도, 상기 반사 방지 작용을 극대화 시키며 효과적으로 결함을 부동태화 시키기 위해, 상기 반사방지막(400)은 서로 다른 물질 층이 적층된 다층박막일 수 있다.In addition, even when the anti-reflection action and the passivation action are performed by a single material, in order to maximize the anti-reflection action and passivate defects effectively, the
일 예로, 상기 반사방지막(400)은 반도체 산화물, 반도체 질화물, 질소를 함유하는 반도체 산화물, 수소를 함유하는 반도체 질화물, Al2O3, MgF2, ZnS, MgF2, TiO2 및 CeO2에서 선택된 어느 하나의 단일 막 또는 이들에서 선택된 둘 이상의 막이 적층된 다층막일 수 있다. For example, the
실리콘 태양전지의 일예로, 단층박막의 반사방지막(400)은 실리콘 나이트라이드막, 수소를 함유하는 실리콘 나이트라이드막 또는 실리콘 옥시나이트라이드막일 수 있으며, 다층박막의 반사방지막(400)은 실리콘 옥사이드, 실리콘 나이트라이드, Al2O3, MgF2, ZnS, MgF2, TiO2 및 CeO2에서 둘 이상 선택된 막이 적층된 적층 박막을 포함한다.As an example of the silicon solar cell, the
상기 반도체 기판(100)의 패턴화된 후면 에미터층(210)이 형성된 다른 일 표면에 형성되는 상기 패시베이션막(500)은 상기 반도체 기판(100) 표면에서 전자의 트랩 싸이트(trap site)로 작용하는 표면 결함을 부동태화(passivation)시키는 역할을 수행하는 막을 의미한다.The
일 예로, 상기 패시베이션막(500)은 반도체 산화물, 반도체 질화물, 질소를 함유하는 반도체 산화물, 수소를 함유하는 반도체 질화물, 알루미나, 티타니아 또는 이들의 적층박막을 포함한다.For example, the
실리콘 태양전지의 일예로, 상기 패시베이션막(500)은 실리콘 나이트라이드막, 수소를 포함하는 실리콘 나이트라이드막, 실리콘 옥사이드막, 알루미나막 또는 실리콘 옥시나이트라이드막일 수 있으며, 다층박막의 패시베이션막(500)은 실리콘 나이트라이드막, 수소를 포함하는 실리콘 나이트라이드막, 실리콘 옥사이드막, 알루미나막, 실리콘 옥시나이트라이드막 및 티타니아에서 선택된 둘 이상의 막이 적층된 적층박막을 포함한다.As an example of a silicon solar cell, the
상기 반사방지막(400) 및 상기 패시베이션막(500)은 반도체 패시베이션 공정에서 통상적으로 사용하는 박막 형성 방법을 사용하여 형성될 수 있으며, 일예로, 물리적 증착(PVD), 화학적 증착(CVD), 플라즈마 증착(PECVD) 및 열적 증착(thermal evaporation)에서 하나 이상 선택된 방법으로 형성될 수 있으며, 또한 잉크 혹은 페이스트를 이용한 일반적인 인쇄공정에 의해 형성될 수 있다.The
도 3의 일 예에 도시한 바와 같이, 유전체막 형성단계에서 반사방지막(400) 및 패시베이션막(500)을 형성한 후, 패턴화된 후면 에미터층 상부에 위치하는 패시베이션막(500)을 부분적으로 제거하는 패시베이션막 부분제거 단계가 수행된다. As shown in the example of FIG. 3, after the
상기 패시베이션막(500)의 부분 제거는 패시베이션막을 에칭하는 에칭 페이스트의 도포에 의해 수행될 수 있다.Partial removal of the
상기 에칭 페이스트는 패시베이션막(500)의 식각이 가능한 페이스트이면 무방하며, 일 예로, 상기 에칭 페이스트는 SolarEtch series(MERCK 사)를 포함한 사용제품을 사용할 수 있다.The etching paste may be any paste capable of etching the
상기 에칭 페이스트의 도포는 인쇄에 의해 이루어질 수 있다. 상세하게, 상기 에칭 페이스트는 잉크젯 프린팅, 마스킹, 스텐실, 스크린 프린팅과 같은 인쇄법을 이용하여 도포되며, 상기 에칭 페이스트의 직접적인 인쇄는 공정 조건을 단순화시키고 생산 시간을 감축시키며 제조 비용 및 생산 효율을 증가시킨다.Application of the etching paste may be made by printing. Specifically, the etch paste is applied using printing methods such as inkjet printing, masking, stencils, screen printing, and direct printing of the etch paste simplifies process conditions, reduces production time, and increases manufacturing costs and production efficiency. Let's do it.
상기 에칭 페이스트는 패시베이션막 상부에 일정 패턴으로 도포되어, 도포된 영역의 패시베이션막이 부분적으로 에칭되어 제거됨에 따라 식각된 패시베이션막(510)이 형성된다. The etching paste is applied on the passivation layer in a predetermined pattern, so that the etched
상기 에칭 페이스트는 p형 반도체 기판과 접속하는 p형 핑거전극, 바람직하게는 p형 핑거전극 및 p형 버스바 전극의 형상 및 위치에 대응하는 형상 및 위치로 도포되어, p형 반도체가 표면으로 노출되도록 한다.The etching paste is applied in a shape and position corresponding to the shape and position of the p-type finger electrode, preferably the p-type finger electrode and the p-type busbar electrode, which are connected to the p-type semiconductor substrate, thereby exposing the p-type semiconductor to the surface. Be sure to
즉, 패시베이션막 제거단계에서 상기 에칭 페이스트는 반도체 기판에 의한 p형 반도체 영역이 p형 핑거전극, 바람직하게는 p형 핑거전극 및 p형 버스바 전극의 형상 및 위치에 대응하도록 도포되어 패시베이션막을 에칭한다. That is, in the passivation film removing step, the etching paste is etched so that the p-type semiconductor region by the semiconductor substrate corresponds to the shape and position of the p-type finger electrode, preferably the p-type finger electrode and the p-type busbar electrode. do.
상기 패시베이션막의 제거에 의해 표면 노출된 p형 반도체 영역에 p형 전극(600)이 형성되는데, 상기 p형 전극(600)은 서로 이격 배열된 다수개의 띠 형상의 핑거 전극 및 상기 다수개의 핑거 전극을 서로 전기적으로 연결하는 버스바 전극을 포함할 수 있다. A p-
n형 전극(n형 핑거 전극 및 n형 버스바 전극) 및 p형 전극(p형 핑거 전극 및 p형 버스바 전극)은 각각 어골(fish bone) 형태를 가질 수 있으며, 상기 p형 전극은 n형 전극과 서로 맞물린 형태(interdigitate structure)를 가질 수 있다.The n-type electrode (n-type finger electrode and n-type busbar electrode) and the p-type electrode (p-type finger electrode and p-type busbar electrode) may each have a fish bone shape, and the p-type electrode is n It may have an interdigitate structure with the type electrode.
상술한 바와 같이, 일단계의 도핑에 의한 제2불순물층의 형성, 선택적 에칭에 의한 고농도 후면 에미터층의 형성, 부분적 에칭에 의한 저농도 전면 에미터층의 형성, 유전체막의 형성 및 p형 전극 형성을 위한 패시베이션막 제거 구성은 종래의 태양전지 제조공정에 비해 일단계의 도핑 및 인쇄법을 이용한 부분적 에칭의 간단한 공정으로, 높은 단락전류, 개방전압 및 충실도를 가지며, 전극 형성시 누설 전류의 생성이 방지할 수 있으며, 간단한 공정으로 단시간 내에 고효율 태양전지의 제조가 가능하여, 원가의 절감 및 우수한 생산성을 갖게 된다.As described above, for the formation of the second impurity layer by one step doping, the formation of a high concentration backside emitter layer by selective etching, the formation of a low concentration front surface emitter layer by partial etching, the formation of a dielectric film and the formation of a p-type electrode The passivation film removal configuration is a simple process of partial etching using one step doping and printing method compared to the conventional solar cell manufacturing process, and has a high short circuit current, an open voltage and fidelity, and prevents generation of leakage current when forming electrodes. It is possible to manufacture a high efficiency solar cell in a short time by a simple process, resulting in cost reduction and excellent productivity.
패시베이션막 제거 단계가 수행된 후, n형 전극 및 p형 전극을 형성하는 전극 형성단계가 수행되는데, 상세하게, n형 전극 물질을 도포하고, p형 전극 물질을 도포한 후 열처리하여 n형 전극 및 p형 전극을 형성한다.After the passivation film removing step is performed, an electrode forming step of forming the n-type electrode and the p-type electrode is performed. In detail, the n-type electrode material is applied, the p-type electrode material is applied, and then heat-treated to apply the n-type electrode. And a p-type electrode.
보다 상세하게, 패시베이션막이 제거되어 표면으로 노출된 p형 영역(표면 노출된 p형 반도체 기판) 상부에 p형 전극 물질을 도포하고, 상기 패턴화된 후면 에미터층(210) 상의 패시베이션막 상부에 n형 전극 물질을 도포하고, 열처리하여, p형 전극(600)과 반도체 기판을 접속시키며, 펀치 쓰루에 의해 상기 n형 전극(710, 720)을 상기 패턴화된 후면 에미터층(210)과 접속시킨다. More specifically, the passivation film is removed to apply a p-type electrode material over the p-type region (surface exposed p-type semiconductor substrate) exposed to the surface, and n on the passivation film on the patterned back
상기 p형 전극물질의 도포 및 n형 전극물질의 도포는 서로 독립적으로 해당 전극물질을 함유하는 페이스트의 인쇄에 의해 수행될 수 있으며, 상기 인쇄는 잉크젯 프린팅, 마스킹, 스텐실 또는 스크린 프린팅을 포함한다.The application of the p-type electrode material and the application of the n-type electrode material may be performed independently of each other by printing of a paste containing the electrode material, and the printing may include inkjet printing, masking, stencil or screen printing.
상기 p형 전극(600)의 형성시 열처리에 의해 BSF(Back Surface Field, 610)를 형성하며 반도체 기판에 결착되도록, 상기 p형 전극 물질은 알루미늄을 함유하는 것이 바람직하다.In forming the p-
상기 n형 전극은 제1전극(711) 및 제2전극(720)을 포함하며, 상기 제1전극(711)은 상기 패시베이션막을 관통하는 펀치 스루(punch through) 현상을 통해 상기 패턴화된 후면 에미터층(210)과 접속하며, 상기 제2전극(720)은 상기 패시베이션막을 관통하지 않으며 상기 제1전극(711)을 덮도록 상기 제1전극(711) 상부에 형성된다.The n-type electrode includes a
상기 제1전극(열처리 전 제1전극, 710)은 상기 패시베이션막을 관통하여 상기 패턴화된 후면 에미터층과 접속하는 접속 전극으로, 패시베이션막의 손상을 최소화하며 상기 패턴화된 후면 에미터층과 전기적으로 접속하기 위해 채택된 구성이며, 상기 제2전극(720)은 상기 제1전극(710)의 극 미세 구조에 의해 발생되는 저항 증가를 감소시키기 위해 채택된 구성이다.The first electrode (the first electrode before the heat treatment, 710) is a connection electrode that penetrates the passivation film and connects with the patterned back emitter layer, and minimizes damage of the passivation film and electrically connects the patterned back emitter layer. The
상기 패시베이션막을 관통하는 제1전극은 제1전극의 물질이 상기 패시베이션막과 계면반응하여, 상기 제1전극의 물질이 상기 패턴화된 후면 에미터층과 물리적으로 접촉하게 됨을 의미하며, 펀치 스루(punch through) 현상에 의해 제1전극의 물질이 패턴화된 후면 에미터층과 접촉하게 됨을 의미한다. 상기 펀치 스루 현상과 관련된 구체적인 메커니즘에 대해서는 J. Hoomstra, et al., 31st IEEE PVSC Florida 2005를 참고한다.The first electrode penetrating the passivation film means that the material of the first electrode is interfacially reacted with the passivation film so that the material of the first electrode is in physical contact with the patterned back emitter layer. The through means means that the material of the first electrode comes into contact with the patterned back emitter layer. For a detailed mechanism related to the punch through phenomenon, see J. Hoomstra, et al., 31st IEEE PVSC Florida 2005.
상세하게, 상기 패시베이션막의 관통은 패시베이션막 상부에 도포된 제1전극(열처리 전 제1전극, 710)의 전극물질이 열에너지에 의해 상기 패시베이션막과의 계면에서 산화환원 반응을 하여 상기 패시베이션막을 에칭하고, 상기 제1전극물질에 함유된 전도성 물질이 용융 및 재결정되어패시베이션막이 에칭된 영역을 통로로 상기 패턴화된 후면 에미터층과 접하는 것을 의미한다.In detail, penetration of the passivation film is performed by etching the passivation film by subjecting the electrode material of the first electrode (the first electrode before heat treatment) 710 applied on the passivation film to the redox reaction at the interface with the passivation film by thermal energy. The conductive material contained in the first electrode material is melted and recrystallized to contact the patterned back emitter layer through a region where the passivation film is etched.
일 예로, 상기 제1전극물질은 계면반응을 통해 상기 패시베이션막을 에칭하는 유리 프릿을 포함하며, 용융 및 재결정을 통해 에칭된 패시베이션막을 관통하여 저저항 통로를 만드는 전도성 금속 물질을 포함한다. For example, the first electrode material may include a glass frit for etching the passivation film through an interfacial reaction, and may include a conductive metal material that passes through the passivation film etched through melting and recrystallization to form a low resistance passage.
상기 제1전극에 함유된 전도성 금속 물질의 대표적인 예로, 은(Ag), 구리(Cu), 티타늄(Ti), 금(Au), 텅스텐(W), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 납(Pb), 팔라듐(Pd) 및 이들의 합금에서 하나 또는 둘 이상 선택된 물질을 들 수 있으며, 낮은 용융점 및 우수한 전기전도도 측면에서 은, 구리, 니켈, 알루미늄 또는 이들의 합금인 것이 바람직하다. 상기 제1전극에 함유되어 상기 패시베이션막을 에칭하는 유리 프릿으로 태양전지 전극 형성에 통상적으로 사용되는 산화납을 함유하는 납 유리, 산화비스무트 및 산화붕소를 함유하는 무연 유리를 사용할 수 있다. 상기 납 유리계 프릿의 일 예로, PbO-SiO2-B2O3-Al2O3 유리 프릿, PbO-SiO2-B2O3-Al2O3-ZrO2 유리 프릿, PbO-SiO2-B2O3-Al2O3-ZnO 유리 프릿 또는 PbO-SiO2-B2O3-Al2O3-ZnO-TiO2 유리 프릿을 들 수 있으며, 상기 무연 유리계 프릿으로, Bi2O3-ZnO-SiO2-B2O3-Al2O3 유리 프릿, Bi2O3-SrO-SiO2-B2O3-Al2O3 유리 프릿, Bi2O3-ZnO-SiO2-B2O3-La2O3-Al2O3 유리 프릿, Bi2O3-ZnO-SiO2-B2O3-TiO2 유리 프릿, Bi2O3-SiO2-B2O3-SrO 유리 프릿 또는 Bi2O3-SiO2-B2O3-ZnO-SrO 유리 프릿을 들 수 있다. 이때, 상기 납 유리 또는 상기 무연 유리는 Ta2O5, Sb2O5, HfO2, In2O3, Ga2O3, Y2O3 및 Yb2O3에서 하나 또는 둘 이상 선택되는 첨가제를 더 함유할 수 있다. 상기 제1전극은 3 내지 5 중량%의 상기 납 유리 또는 무연 유리를 함유하는 것이 바람직하다.Representative examples of the conductive metal material contained in the first electrode include silver (Ag), copper (Cu), titanium (Ti), gold (Au), tungsten (W), nickel (Ni), chromium (Cr), and molybdenum One or more materials selected from (Mo), platinum (Pt), lead (Pb), palladium (Pd) and their alloys, and in terms of low melting point and good electrical conductivity, silver, copper, nickel, aluminum or It is preferable that it is these alloys. As a glass frit contained in the first electrode to etch the passivation film, lead glass containing lead oxide, bismuth oxide, and boron oxide, which are commonly used to form a solar cell electrode, may be used. Examples of the lead glass frit include PbO-SiO 2 -B 2 O 3 -Al 2 O 3 glass frit, PbO-SiO 2 -B 2 O 3 -Al 2 O 3 -ZrO 2 glass frit, PbO-SiO 2 -B 2 O 3 -Al 2 O 3 -ZnO glass frit or PbO-SiO 2 -B 2 O 3 -Al 2 O 3 -ZnO-TiO 2 glass frit, the lead-free glass-based frit, Bi 2 O 3 -ZnO-SiO 2 -B 2 O 3 -Al 2 O 3 glass frit, Bi 2 O 3 -SrO-SiO 2 -B 2 O 3 -Al 2 O 3 glass frit, Bi 2 O 3 -ZnO-SiO 2 -B 2 O 3 -La 2 O 3 -Al 2 O 3 glass frit, Bi 2 O 3 -ZnO-SiO 2 -B 2 O 3 -TiO 2 glass frit, Bi 2 O 3 -SiO 2 -B 2 O 3 -SrO glass frit or Bi 2 O 3 -SiO 2 -B 2 O 3 -ZnO-SrO glass frit. In this case, the lead glass or the lead-free glass is one or more additives selected from Ta 2 O 5 , Sb 2 O 5 , HfO 2 , In 2 O 3 , Ga 2 O 3 , Y 2 O 3 and Yb 2 O 3 It may further contain. The first electrode preferably contains 3 to 5% by weight of the lead glass or lead-free glass.
상기 제1전극(열처리 전 제1전극, 710)은 일정하게 배열된 다수개의 도트(dot) 형상 또는 미세 라인 형상일 수 있다.The first electrode (the first electrode before the heat treatment 710) may have a plurality of dot shapes or a fine line shape that are uniformly arranged.
상기 제2전극(720)은 상기 제1전극(열처리 전 제1전극, 710)을 덮도록 상기 제1전극열처리 전 제1전극, 710) 및 패시베이션막의 상부에 형성되는데, 상기 제2전극이 상기 제1전극을 덮는다는 의미는 상기 제1전극의 모든 표면이 상기 제2전극에 감싸여 있음을 의미한다. The
상기 제1전극 및 상기 제2전극 중, 제2전극은 패시베이션막을 관통하지 않고 상기 제1전극만이 선택적으로 패시베이션막을 관통하여 기판과 접속하게 되는데, 상기 제2 전극이 상기 패시베이션막을 관통하지 않는다는 의미는 제2 전극의 물질이 상기 패시베이션막과 계면반응하지 않음을 의미하며, 열에너지가 가해진 경우에도 상기 제2전극 물질에 의한 상기 패시베이션막의 펀치 스루가 발생하지 않음을 의미한다.Among the first and second electrodes, the second electrode does not penetrate the passivation film, and only the first electrode selectively penetrates the passivation film to connect with the substrate, which means that the second electrode does not penetrate the passivation film. Means that the material of the second electrode does not interfacially react with the passivation film, and even when thermal energy is applied, the punch-through of the passivation film by the second electrode material does not occur.
바람직하게, 상기 제2전극(720)은 패시베이션막과 계면 반응하지 않는 유리 프릿 및 전도성 금속 물질을 함유한다. Preferably, the
제2전극에 함유된 유리 프릿은 상기 패시베이션막과 계면반응하지 않으며, 상기 제2전극의 물리적 결합력을 향상시키며, 패턴화된 후면 에미터층과 상기 제1전극과의 계면 결합력을 높이는 역할을 수행한다. The glass frit contained in the second electrode does not interface with the passivation layer, improves the physical bonding strength of the second electrode, and increases the interfacial bonding force between the patterned back emitter layer and the first electrode. .
상기 제2전극에 함유된 전도성 물질은 제1전극의 펀치 스루를 위해 가해지는 열에 의해 원활하게 치밀화 및 입자성장이 발생하는 전도성 물질인 것이 바람직하다.It is preferable that the conductive material contained in the second electrode is a conductive material that smoothly densifies and grows particles by heat applied for punch-through of the first electrode.
상기 제2전극에 함유된 전도성 물질의 대표적인 예로 은(Ag), 구리(Cu), 티타늄(Ti), 금(Au), 텅스텐(W), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 납(Pb), 팔라듐(Pd) 및 이들의 합금에서 하나 또는 둘 이상 선택된 물질을 들 수 있으며, 상기 제2전극에 함유되어 상기 패시베이션막을 에칭하지 않는 유리 프릿은 B, Bi 및 Pb를 함유하지 않는 통상의 실리카계 또는 포스페이트계 유리인 것이 바람직하다. 보다 바람직하게, 상기 제2전극에 함유된 유리 프릿은 상기 제1전극에 함유된 유리 프릿의 유리화온도(Tg)를 기준으로 1.2~2배의 유리화온도를 가지며 B, Bi 및 Pb를 함유하지 않는 실리카계 또는 포스페이트계 유리인 것이 바람직하다.Representative examples of the conductive material contained in the second electrode include silver (Ag), copper (Cu), titanium (Ti), gold (Au), tungsten (W), nickel (Ni), chromium (Cr), and molybdenum (Mo). ), Platinum (Pt), lead (Pb), palladium (Pd) and alloys of one or more selected from these, and the glass frit contained in the second electrode does not etch the passivation film is B, It is preferable that it is a normal silica type or phosphate type glass which does not contain Bi and Pb. More preferably, the glass frit contained in the second electrode has a vitrification temperature of 1.2 to 2 times based on the vitrification temperature (Tg) of the glass frit contained in the first electrode and does not contain B, Bi, and Pb. It is preferable that it is a silica type or a phosphate type glass.
상기 실리카계 유리 프릿은 망목형성 성분을 SiO2로 하여, Li2O, Na2O, K2O, MgO, CaO, BaO, SrO, ZnO, Al2O3, TiO2, ZrO2, Ta2O5, Sb2O5, HfO2, In2O3, Ga2O3, Y2O3 및 Yb2O3에서 하나 또는 둘 이상 선택된 물질을 함유하며, 상기 포스페이트계 유리 프릿은 P2O5-V2O5인 바나듐-포스페이트계 유리 또는 P2O5-ZnO-Sb2O3인 징크-안티모니-포스페이트계 유리이며, 상기 포스페이트계 유리 프릿은 K2O, Fe2O3, Sb2O3, ZnO, TiO2, Al2O3 및 WO3에서 하나 또는 둘 이상 선택된 물질을 함유하는 것이 바람직하다. 이때, 상기 제2전극은 3 내지 5중량%의 상기 실리카계 또는 포스페이트계 유리를 함유하는 것이 바람직하다. The silica-based glass frit has a mesh forming component of SiO 2 , Li 2 O, Na 2 O, K 2 O, MgO, CaO, BaO, SrO, ZnO, Al 2 O 3 , TiO 2 , ZrO 2 , Ta 2 One or two or more selected from O 5 , Sb 2 O 5 , HfO 2 , In 2 O 3 , Ga 2 O 3 , Y 2 O 3 and Yb 2 O 3 , wherein the phosphate-based glass frit is P 2 O 5 -V 2 O 5 of vanadium-phosphate-based glass or P 2 O 5 -ZnO-Sb 2 O 3 of a zinc-antimony-and phosphate-based glass, the phosphate-based glass frit is K 2 O, Fe 2 O 3 , Preference is given to containing one or more substances selected from Sb 2 O 3 , ZnO, TiO 2 , Al 2 O 3 and WO 3 . In this case, the second electrode preferably contains 3 to 5% by weight of the silica-based or phosphate-based glass.
상기 제2전극(720)은 다수개의 도트 형상의 제1전극(열처리전 제1전극, 710)을 연결하는 띠 형상 또는 미세 라인 형상의 제1전극(열처리전 제1전극, 710)을 덮은 띠 형상일 수 있다. The
제1전극(열처리전 제1전극, 710)의 도트 직경 또는 미세 라인의 폭은 30μm 내지 300μm일 수 있으며, 제2전극(720)의 폭은 50μm 내지 1,000μm일 수 있다. 이는 제2전극에 의한 수광면적의 감소를 최소화하면서도 제1전극에 의해 증가하는 저항을 낮출 수 있는 폭으로, 상세하게 제1전극 및 제2전극을 포함하는 n형 전극이 3~6x10-6Ωcm의 저항을 가질 수 있는 폭이다. The dot diameter or the width of the fine line of the first electrode (the first electrode before the heat treatment 710) may be 30 μm to 300 μm, and the width of the
제1전극(열처리전 제1전극, 710)을 인쇄하고, 상기 제1전극 상부로 제1전극을 덮도록 제2전극(720)을 형성한 후, 열처리를 통해, 제1전극과 제2전극 중 제1전극만이 선택적으로 상기 패턴화된 후면 에미터층과 접속하는데, 이때, 상기 열처리 전 p형 전극의 인쇄 또한 수행되어, 단일한 열처리에 의해 펀치 쓰루된 제1전극(711) 및 제1전극을 감싸는 제2전극(720)을 포함하는 n형 전극과 p형 전극(600) 및 BSF(610)의 형성이 이루어지는 것이 바람직하다. After printing the first electrode (the
상술한 바와 같이, 본 발명에 따른 태양전지는 광의 조사에 의해 생성된 전자 또는 정공을 수집하는 n형 전극이 상기 제1전극 및 제2전극을 포함하여 구성된다.As described above, in the solar cell according to the present invention, an n-type electrode collecting electrons or holes generated by irradiation of light includes the first electrode and the second electrode.
상기 전자 또는 정공을 수집하는 n형 전극은 태양전지의 n형 핑거 전극(finger electrode) 및/또는 n형 버스바 전극(bus bar electrode)를 포함한다. The n-type electrode collecting electrons or holes includes an n-type finger electrode and / or an n-type bus bar electrode of the solar cell.
이때, 제1전극 및 제2전극을 포함하는 n형 전극 상부에는 둘 이상의 태양전지를 서로 직렬 또는 병렬 연결하는 태양전지 모듈화를 위한 솔더링층이 더 형성될 수 있다. 상세하게, 둘 이상의 태양전지의 전극들을 서로 직렬 또는 병렬 연결시키기 위해, 전도성 리본을 전극에 솔더링하여 부착하게 되는데, 상기 전극 상부에는 이러한 솔더링을 위한 솔더링층이 더 형성될 수 있다. In this case, a soldering layer for forming a solar cell module for connecting two or more solar cells in series or in parallel to each other may be further formed on the n-type electrode including the first electrode and the second electrode. In detail, in order to connect the electrodes of two or more solar cells in series or in parallel with each other, a conductive ribbon is soldered and attached to the electrodes, and a soldering layer for soldering may be further formed on the electrodes.
상세하게, 상기 솔더링층은 상기 전도성 리본;과 제1전극 및 제2전극을 포함하는 n형 전극간;의 상기 솔더링(soldering)시, 전도성 리본과 전극 간의 융착특성 및 솔더 물질의 젖음 특성을 향상시키기 위한 것이다.In detail, the soldering layer may improve the welding property between the conductive ribbon and the electrode and the wettability of the solder material during the soldering of the conductive ribbon; and the n-type electrode including the first electrode and the second electrode. It is to let.
상기 전도성 리본은 태양전지의 모듈화에 통상적으로 사용되는 전도성 리본을 사용할 수 있으며, 상기 전도성 리본의 비 한정적인 일 예로, 주석납 또는 은과 같은 솔더링 물질이 도금된 구리 리본을 들 수 있다. 상기 솔더링층은 태양전지 모듈화시 솔더링 물질과의 결합력 및 젖음 특성을 향상시키기 위해 통상적으로 사용되는 솔더링층이면 족하며, 상기 솔더링층은 상기 솔더링 물질을 고려하여 적절히 선택할 수 있음은 물론이다. The conductive ribbon may use a conductive ribbon that is commonly used for modularization of solar cells, and a non-limiting example of the conductive ribbon may be a copper ribbon plated with a soldering material such as tin lead or silver. The soldering layer may be a soldering layer that is commonly used to improve bonding strength and wettability with a soldering material during solar cell modularization, and the soldering layer may be appropriately selected in consideration of the soldering material.
그러나, 솔더링 대신 열, 광 또는 화학적 경화 가능한 전도성 접착제를 이용하여 상술한 태양전지의 모듈화가 이루어질 수 있음은 물론이다. However, it is a matter of course that the above-described modularization of the solar cell can be made by using a thermally, optically or chemically curable conductive adhesive instead of soldering.
본 발명에 따른 태양전지의 제조방법에 있어, 상기 홀 형성 단계 후 및 에칭 레지스트 형성 단계 전, 반도체 기판(100)을 식각하여 표면에 미세 요철을 형성하는 표면 조직화(texturing) 단계가 더 수행될 수 있다. 상기 식각은 건식 또는 습식 식각을 포함하며, 상기 조직화된 표면은 역 피라미드형상의 미세 요철이 다수개 배열된 표면을 포함한다.In the method of manufacturing a solar cell according to the present invention, after the hole forming step and before the etching resist forming step, a surface texturing step of etching the
이상과 같이 본 발명에서는 특정된 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, Those skilled in the art will recognize that many modifications and variations are possible in light of the above teachings.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
Accordingly, the spirit of the present invention should not be construed as being limited to the embodiments described, and all of the equivalents or equivalents of the claims, as well as the following claims, belong to the scope of the present invention .
Claims (10)
b) 상기 반도체 기판 표면에 제2도전형 불순물을 도핑하여 제2도전형층을 형성하는 도핑단계;
c) 상기 두 대향 표면 중 일 표면에 상기 비아 홀의 개구부를 덮도록 에칭-레지스트 패턴을 형성하는 에칭-레지스트 형성단계;
d) 상기 에칭-레지스트 패턴을 에칭 마스크로 상기 일 표면을 에칭하여, 상기 에칭-레지스트 패턴이 형성되지 않은 일 표면 영역에 존재하는 제2도전형층을 제거하는 선택적 에칭단계; 및
e) 상기 일 표면의 대향면인 다른 한 표면에 존재하는 제2도전형층을 부분적으로 제거하여 상기 다른 한 표면에 존재하는 제2도전형층의 불순물 농도를 제어하는 부분 에칭단계;
를 포함하는 후면전극 태양전지의 제조방법. a) forming a via hole to penetrate two opposing surfaces of the first conductive semiconductor substrate;
b) a doping step of forming a second conductive layer by doping a second conductive impurity on the surface of the semiconductor substrate;
c) an etch-resist forming step of forming an etch-resist pattern on one of the two opposing surfaces to cover the opening of the via hole;
d) etching the one surface with the etch-resist pattern with an etch mask to remove a second conductive layer present in one surface area where the etch-resist pattern is not formed; And
e) a partial etching step of controlling the impurity concentration of the second conductive layer existing on the other surface by partially removing the second conductive layer existing on the other surface opposite to the one surface;
Method of manufacturing a back electrode solar cell comprising a.
f) 상기 일 표면에 패시베이션막을 형성하고, 상기 다른 한 표면에 반사방지막을 형성하는 유전체막 형성단계;
g) 상기 일 표면에, 패시베이션막을 에칭하는 에칭 페이스트를 부분적으로 도포하여, 상기 선택적 에칭단계에 의해 제2도전형층이 제거된 반도체 기판 영역을 노출시키는 패시베이션막 제거단계; 및
h) 상기 일 표면에, 노출된 반도체 기판 영역과 접속하는 제1전극 및 펀치-쓰루에 의해 상기 제2도전형층과 접속하는 제2전극을 형성하는 전극형성단계;
를 더 포함하는 후면전극 태양전지의 제조방법.The method of claim 1,
f) forming a passivation film on the one surface and forming an anti-reflection film on the other surface;
g) a passivation film removing step of partially applying an etching paste for etching a passivation film on the one surface to expose a semiconductor substrate region from which the second conductive layer is removed by the selective etching step; And
h) an electrode forming step of forming a first electrode connected to the exposed semiconductor substrate region and a second electrode connected to the second conductive layer by punch-through on the one surface;
Method of manufacturing a back electrode solar cell further comprising.
상기 선택적 에칭단계에 의해 제2도전형층이 제거되어 노출되는 반도체 기판 표면과 상기 에칭-레지스트 패턴 하부의 제2도전형층간 표면 단차가 형성되는 후면전극 태양전지의 제조방법.The method of claim 1,
And a step difference between the surface of the semiconductor substrate to which the second conductive layer is removed by the selective etching step and the second conductive layer under the etching-resist pattern is formed.
상기 도핑단계에서 형성되는 제2도전형층의 면저항은 10~40Ω/sq.이며, 상기 부분 에칭단계는 다른 한 표면에 위치하는 제2도전형층의 면저항이 30~150Ω/sq.가 되도록 상기 다른 한 표면의 제2도전형층을 부분적으로 제거하는 후면전극 태양전지의 제조방법.The method of claim 1,
The sheet resistance of the second conductive layer formed in the doping step is 10 to 40 Ω / sq., And the partial etching step is such that the sheet resistance of the second conductive layer located on the other surface is 30 to 150 Ω / sq. A method of manufacturing a back electrode solar cell that partially removes a second conductive layer on a surface.
상기 부분 에칭은 건식 에칭(Dry etching)에 의해 수행되는 후면전극 태양전지의 제조방법.The method of claim 1,
The partial etching is a method of manufacturing a back electrode solar cell is performed by dry etching (Dry etching).
상기 부분 에칭에 의해, 상기 도핑 단계에서 비아 홀 내부 표면 형성된 제2도전형층의 두께가 제어되는 후면전극 태양전지의 제조방법.6. The method of claim 5,
And the thickness of the second conductive layer formed on the inner surface of the via hole in the doping step is controlled by the partial etching.
상기 비아 홀 내부 표면 형성된 제2도전형층은 상기 부분 에칭에 의해, 상기 일 표면에서 상기 다른 한 표면 방향으로 두께가 감소하는 후면전극 태양전지의 제조방법.6. The method of claim 5,
And the second conductive layer formed on the inner surface of the via hole is reduced in thickness from one surface to the other surface by the partial etching.
상기 부분 에칭이 수행된 후, RCA(Radio Corporation of America) 세정법을 이용한 세정이 더 수행되는 후면전극 태양전지의 제조방법.6. The method of claim 5,
After the partial etching is carried out, the cleaning method using a RCA (Radio Corporation of America) cleaning method is further performed.
상기 에칭 레지스트 패턴은 인쇄공정에 의해 형성되는 후면전극 태양전지의 제조방법.The method of claim 1,
The etching resist pattern is a manufacturing method of a back electrode solar cell formed by a printing process.
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