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KR101334213B1 - 칩 적층 이미지 센서 - Google Patents

칩 적층 이미지 센서 Download PDF

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KR101334213B1
KR101334213B1 KR1020130104653A KR20130104653A KR101334213B1 KR 101334213 B1 KR101334213 B1 KR 101334213B1 KR 1020130104653 A KR1020130104653 A KR 1020130104653A KR 20130104653 A KR20130104653 A KR 20130104653A KR 101334213 B1 KR101334213 B1 KR 101334213B1
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KR
South Korea
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semiconductor chip
image sensor
noise reduction
chip
transistor
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KR1020130104653A
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English (en)
Inventor
사승훈
이영하
Original Assignee
(주)실리콘화일
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Abstract

본 발명은 이미지 센서 셀을 2개의 칩으로 나누어 구현한 후 이들 칩을 서로 결합한 구조를 가지는 칩 적층 이미지 센서에서 상부 웨이퍼의 단위 화소에 대응되게 하부 웨이퍼에 노이즈 감소용 커패시터를 형성하여 이미지 센서의 노이즈 특성을 개선할 수 있도록 하는 것이다.
이러한 본 발명은, 포토다이오드와 전송 트랜지스터 및 제1 도체 패드를 구비하여, 상기 포토다이오드에서 출력되는 영상전하를 상기 제1 도체 패드를 통해 출력하는 제1반도체 칩; 및 드라이브 트랜지스터, 선택 트랜지스터, 리셋 트랜지스터 및 제2 도체 패드를 구비하여, 상기 제2 도체 패드를 통해 상기 제1반도체 칩으로부터 수신되는 영상전하에 대응되는 출력전압을 해당 픽셀에 공급하는 제2반도체 칩;을 포함하되, 상기 제2반도체 칩은 상기 픽셀에 공급되는 출력전압에 혼입된 노이즈 성분을 감소시키는 노이즈감소용 커패시터;를 구비한다.

Description

칩 적층 이미지 센서{STACK CHIP PACKAGE IMAGE SENSOR}
본 발명은 이미지 센서(Image Sensor)에 관한 것으로, 특히 칩 적층 이미지 센서에서 상부 웨이퍼의 단위 화소에 대응되게 하부 웨이퍼에 노이즈 감소용 커패시터를 형성하여 이미지 센서의 노이즈 특성을 개선할 수 있도록 한 칩 적층 이미지 센서에 관한 것이다.
일반적으로, CMOS 이미지 센서(CIS : CMOS Image Sensor)는 전면조사형 방식(FSI: Front Side Illumination)과 후면조사형 방식(BSI: Back Side Illumination)이 있다.
종래의 FSI 구조의 CMOS 이미지 센서에서는 구조적인 문제로 인하여, 노이즈 감소용 커패시터를 단위 픽셀마다 배치하는 것이 불가능 하였다. 최근 들어, FSI 구조의 CMOS 이미지 센서에 대하여 고화소화 및 소형 픽셀화가 요구되고 있는데, 이와 같은 CMOS 이미지 센서에서는 단위 픽셀마다 노이즈 감소용 커패시터를 배치할 수 있는 공간이 부족하다.
그럼에도 불구하고, FSI 구조의 CMOS 이미지 센서에 노이즈 감소용 커패시터를 배치하고자 하는 경우, 도 1에서와 같이 포토다이오드(PD)의 입사경로 상에 MIM(Metal Insulator Metal) 또는 MOM(Metal On Metal) 구조로 노이즈 감소용 커패시터(C)를 배치할 수 있다.
이와 같은 경우, 노이즈 감소용 커패시터의 설치 면적에 대응되게 포토다이오드(PD)의 광 입사 면적이 줄어드는 문제점이 있으며, 이로 인하여 FSI 구조의 CMOS 이미지 센서에서는 노이즈 감소용 커패시터의 배치가 불가능하다.
이에 비하여, 종래의 BSI 구조의 CMOS 이미지 센서의 경우 도 2에서와 같이, 입사광을 기준으로 포토다이오드(PD)의 배면 방향에 MIM이나 MOM 구조의 메탈 레이어(Metal Layer)를 이용하여 노이즈 감소용 커패시터를 형성할 수 있다. 따라서, 노이즈 감소용 커패시터를 형성하는 것에 의하여 포토다이오드(PD)의 면적이 감소되는 것을 방지할 수 있다.
그러나, 이와 같은 경우 입사광이 메탈 레이어(Metal Layer)의 표면에서 반사되는 현상이 발생되고, 이로 인하여 크로스 토크(cross-talk)가 발생되는 문제점이 있다. 또한, 이미지 센서 칩의 사이즈를 가능한 한 적게 하기 위하여 노이즈 감소용 커패시터를 MIM 또는 MOM 구조로 구현하므로 노이즈 감소용 커패시터의 용량을 원하는 값으로 설계하는데 어려움이 있다.
본 발명이 해결하고자 하는 과제는 이미지 센서 셀을 2개의 칩으로 나누어 구현한 후 이들 칩을 서로 결합한 구조를 가지는 칩 적층 이미지 센서에서 상부 웨이퍼의 단위 화소에 대응되게 하부 웨이퍼에 노이즈 감소용 커패시터를 형성하여 이미지 센서의 노이즈 특성을 개선할 수 있도록 하는 것이다.
상기 기술적 과제를 이루기 위한 본 발명의 실시예에 따른 칩 적층 이미지 센서는, 포토다이오드와 전송 트랜지스터 및 제1 도체 패드를 구비하여, 상기 포토다이오드에서 출력되는 영상전하를 상기 제1 도체 패드를 통해 출력하는 제1반도체 칩; 및 드라이브 트랜지스터, 선택 트랜지스터, 리셋 트랜지스터 및 제2 도체 패드를 구비하여, 상기 제2 도체 패드를 통해 상기 제1반도체 칩으로부터 수신되는 영상전하에 대응되는 출력전압을 해당 픽셀에 공급하는 제2반도체 칩;을 포함하되, 상기 제2반도체 칩은 상기 픽셀에 공급되는 출력전압에 혼입된 노이즈 성분을 감소시키는 노이즈감소용 커패시터;를 포함한다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 실시예에 따른 칩 적층 이미지 센서는, 포토다이오드, 전송 트랜지스터, 리셋 트랜지스터 및 제1 도체 패드를 구비하여 상기 포토다이오드에서 출력되는 영상전하를 상기 제1 도체 패드를 통해 출력하되, 전압공급원, 상기 리셋 트랜지스터 및 상기 제1 도체 패드의 경로 상에 존재하는 노이즈를 감소시키기 위해 제1노이즈감소용 커패시터를 더 구비하는 제1반도체 칩; 및 드라이브 트랜지스터, 선택 트랜지스터 및 제2 도체 패드를 구비하여, 상기 제2 도체 패드를 통해 상기 제1반도체 칩으로부터 수신되는 영상전하에 대응되는 출력전압을 해당 픽셀에 공급하되, 전압공급원, 상기 드라이브 트랜지스터, 상기 선택 트랜지스터 및 상기 출력전압의 경로 상에 존재하는 노이즈를 감소시키기 위해 제2노이즈감소용 커패시터를 더 구비하는 제2반도체 칩;을 포함한다.
본 발명은 이미지 센서 셀을 2개의 칩으로 나누어 구현한 후 이들 칩을 서로 결합한 구조를 가지는 칩 적층 이미지 센서에서 상부 웨이퍼의 단위 화소에 대응되게 하부 웨이퍼에 노이즈 감소용 커패시터를 형성함으로써, 칩 사이즈의 크기를 증가시키거나, 수광면적을 감소시키지 않고 구현할 수 있는 효과가 있다.
또한, 노이즈 감소용 커패시터를 이미지 센서의 단위 픽셀에 연결된 전원공급원과 접지단자의 사이에 연결함으로써, 픽셀의 신호라인에 혼입되는 노이즈 성분을 효율적으로 저감할 수 있는 효과가 있다.
도 1은 종래의 노이즈 감소용 커패시터가 구비된 FSI 구조의 CMOS 이미지 센서의 단면도이다.
도 2는 종래의 노이즈 감소용 커패시터가 구비된 BSI 구조의 CMOS 이미지 센서의 단면도이다.
도 3은 본 발명의 제1실시예에 의한 칩 적층 이미지 센서의 회로도이다.
도 4는 본 발명에 따른 칩 적층 이미지 센서의 회로에 대응되는 칩 적층 이미지 센서의 단면도이다.
도 5는 본 발명의 제2실시예에 의한 칩 적층 이미지 센서의 회로도이다.
도 6은 본 발명의 제2실시예의 칩 적층 이미지 센서의 단면도이다.
도 7은 본 발명의 제3실시예의 칩 적층 이미지 센서의 단면도이다.
도 8은 본 발명의 제4실시예의 칩 적층 이미지 센서의 회로도이다.
도 9는 본 발명의 제5실시예의 칩 적층 이미지 센서의 회로도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 제1실시예에 의한 칩 적층 이미지 센서의 회로도로서 이에 도시한 바와 같이, 제1반도체 회로부(310)와 제2반도체 회로부(320)를 포함한다.
제1반도체 회로부(310)는 포토다이오드(PD), 전송 트랜지스터(Tx), 제1부유확산영역(FDT) 및 제1 도체 패드(PADT)를 구비한다.
상기 포토다이오드(PD)의 캐소우드가 전송 트랜지스터(Tx)의 일측단자에 연결되고, 상기 전송 트랜지스터(Tx)의 타측 단자가 제1 도체 패드(PADT)에 연결되고, 상기 제1 도체 패드(PADT)와 접지단자의 사이에 상기 제1부유확산영역(FDT)이 연결된다.
제2반도체 회로부(320)는 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx), 선택 트랜지스터(Sx), 노이즈감소용 커패시터(CNR) 및 제2부유확산영역(FDB)을 구비한다.
CMOS 이미지 센서의 단위 픽셀에 연결된 전압공급원(VDD)과 접지단자(GND)의 사이에 노이즈감소용 커패시터(CNR)가 연결되고, 상기 노이즈감소용 커패시터(CNR)의 일측 단자와 출력단자(Vout)의 사이에 드라이브 트랜지스터(Dx)와 선택 트랜지스터(Sx)가 직렬 연결되며, 상기 노이즈감소용 커패시터(CNR)의 일측 단자가 리셋 트랜지스터(Rx)를 통해 제2 도체 패드(PADB) 및 상기 드라이브 트랜지스터(Dx)의 게이트에 연결되고, 그 연결점이 제2부유확산영역(FDB)을 통해 접지단자에 연결된다.
도 4는 도 3의 칩 적층 이미지 센서의 회로에 대응되는 칩 적층 이미지 센서의 단면도이다.
도 4를 참조하면, 칩 적층 이미지 센서(300)는 포토다이오드(PD), 전송 트랜지스터(Tx) 및 제1부유확산영역(FDT)이 구현된 제1반도체 칩(310T) 및, 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx), 선택 트랜지스터(Sx), 노이즈감소용 커패시터(CNR) 및 제2부유확산영역(FDB)이 구현된 제2반도체 칩(320B)을 구비하며, 제1반도체 칩(310T)에 설치된 제1 도체 패드(PADT)와 제2반도체 칩(310B)에 설치된 제2 도체 패드(PADB)를 통해 영상전하를 송수신한다.
제1반도체 칩(310T)은 제1기판(Top Wafer)(311)에 포토다이오드(PD), 전송 트랜지스터(Tx) 및 제1부유확산영역(FDT)이 구현되며, 상기 제1기판(311)의 상부에 제1층간절연막(IMD: inter metal dielectric)(312)이 적층된다. 이미지 센서의 전기적인 특성을 좋게 하기 위하여, 해당 공정들이 끝난 웨이퍼의 밑면을 연마하여 두께를 얇게 하는데, 여기서 연마되는 면이 상기 제1반도체 칩(310T)의 상부가 된다. 포토다이오드(PD)에서 생성되는 영상전하는 전송 트랜지스터(Tx), 제1부유확산영역(FDT) 및 메탈라인(313)을 통해 상기 제1 도체 패드(PADT)에 전달된다.
제2반도체 칩(320B)은 제2기판(Bottom Wafer)(321)에 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx), 선택 트랜지스터(Sx), 노이즈감소용 커패시터(CNR) 및 제2부유확산영역(FDB)이 구현되며, 상기 제2기판(321)의 상부에 제2층간절연막(322)이 적층된다. 상기 노이즈감소용 커패시터(CNR)는 본 발명의 주요한 기술요소로서 상기 제2반도체 칩(320B)의 제2기판(Bottom Wafer)(321) 중에서 상기 제1반도체 칩(310T)의 제1기판(311)에 구현된 포토다이오드(PD)의 투영 영역에 구현되어 해당 메탈라인을 통해 전압공급원라인(VDD Line)과 연결된다. 상기 제2기판(321)에 상기 노이즈감소용 커패시터(CNR)를 구현하는 방법에는 여러 가지가 있을 수 있는데, 본 발명의 실시예에서는 트렌치 커패시터(trench capacitor)로 구현하였다.
상기 노이즈감소용 커패시터(CNR)는 상기 제1반도체 칩(310T)의 단위 화소에 1: 1 또는 1: N으로 대응되게 상기 영역에 구현될 수 있다.
제2반도체 칩(320B)도 해당 공정들이 끝난 웨이퍼의 밑면이 연마되는 것은 상기 제1반도체 칩(310T)의 경우와 동일하며, 여기서 연마되는 면이 제2반도체 칩(320B)의 하부가 된다. 상기 제1 도체 패드(PADT), 제2 도체 패드(PADB)를 통해 드라이브 트랜지스터(Dx)의 게이트에 수신되는 영상전하에 대응하여, 드라이브 트랜지스터(Dx)에서 해당 전압이 출력되고, 이는 선택 트랜지스터(Sx) 및 메탈라인(도면에 미표시)을 통해 해당 픽셀에 전달된다.
도 4에서와 같이, 제1반도체 칩(310T)을 뒤집어서 제2반도체 칩(310B)과 해당 패드들(PADT),(PADB)이 서로 전기적으로 연결되도록 쌓아서 형성시킨 것이 본 발명에 따른 칩 적층 이미지 센서이다.
도 4에서, 제2부유확산영역(FDB)은 리셋 트랜지스터(Rx)의 타측 단자 및 제2반도체 칩(320B)의 제2 도체 패드(PADB)와 연결된다. 상기 리셋 트랜지스터(Rx)의 타측 단자는 상기 노이즈감소용 커패시터(CNR)의 일측 단자와 연결된다. 그리고, 상기 노이즈감소용 커패시터(CNR)는 상기 제2부유확산영역(FDB) 및 제2 도체 패드(PADB)와 연결되지 않는 구조를 갖는다.
도 5는 본 발명의 제2실시예에 의한 칩 적층 이미지 센서의 회로도이다. 도 3은 싱글 타입의 픽셀 구조를 갖는 칩 적층 이미지 센서인 반면, 제5도는 셰어드 픽셀(Shared Pixel) 구조를 갖는 칩 적층 이미지 센서이다. 즉, 도 5를 상기 도 3과 비교해 볼 때, 도 5의 제2반도체 회로부(520)는 도 3의 제2반도체 회로부(320)와 동일하다. 하지만, 도 3에서 제1반도체 회로부(310)는 직렬접속된 포토다이오드(PD)와 전송 트랜지스터(Tx)로 이루어진 하나의 셋트가 제1 도체 패드(PADT)에 단독으로 연결된 구조를 갖는 반면, 도 5의 제1반도체 회로부(510)는 직렬접속된 포토다이오드(PD)와 전송 트랜지스터(Tx)로 이루어진 복수 개의 셋트가 공통으로 제1 도체 패드(PADT)에 연결된 구조를 갖는 것이 다른 점이다.
도 6은 본 발명의 제2실시예의 칩 적층 이미지 센서의 단면도이다. 도 6을 상기 도 4와 비교해 볼 때, 노이즈감소용 커패시터(CNR)가 제2반도체 칩(620B)의 층간절연막(622) 중에서 제1반도체 칩(610T)의 기판(611)에 구현된 포토다이오드(PD)의 투영 영역에 스택 커패시터(Stack capacitor)로 구현된 것이 다른 점이다.
도 7은 본 발명의 제3실시예의 칩 적층 이미지 센서의 단면도이다. 도 7을 상기 도 6과 비교해 볼 때, 노이즈감소용 커패시터(CNR)가 MOS 커패시터로 구현된 것이 다른 점이다.
도 8은 본 발명의 제4실시예의 칩 적층 이미지 센서의 회로도이다. 도 8을 상기 도 3과 비교해 볼 때, 리셋 트랜지스터(Rx)가 제2반도체 회로부(820)에 구현되는 것이 아니라, 제1반도체 회로부(810)에 구현된 것이 다른 점이다. 그리고, 제1반도체 회로부(810)에 제1노이즈감소용 커패시터(CNRT)가 구현되고, 제2반도체 회로부(820)에는 제2노이즈감소용 커패시터(CNRB)가 구현되는 것이 상기 도 8과 다른 점이며, 상기 제1,2노이즈감소용 커패시터(CNRT),(CNRB)는 MIN(Metal Insulator Metal) 또는 MOM(Metal On Metal) 커패시터의 구조로 구현될 수 있다.
도 9는 본 발명의 제5실시예의 칩 적층 이미지 센서의 회로도이다. 도 9를 상기 도 8과 비교해 볼 때, 직렬 접속된 포토다이오드(PD) 및 전송트랜지스터(Tx)가 복수개 구비되어 상기 리셋트랜지스터(Rx)의 게이트에 공통 접속되는 것이 다른 점이다.
본 발명의 노이즈 감소용 커패시터의 구현예가 상기 커패시터로 제한되는 것이 아니라, 여러 커패시터의 구조로 구현될 수 있으며, 이와 같은 커패시터들을 적층 형태로 구현할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다.
300 : 칩 적층 이미지 센서 310 : 제1반도체 회로부
310T : 제1반도체 칩 311 : 제1기판
312 : 제1층간절연막 320 : 제2반도체 회로부
320T : 제2반도체 칩 321 : 제2기판
322 : 제2층간절연막

Claims (22)

  1. 포토다이오드, 전송 트랜지스터 및 제1 도체 패드를 구비하여, 상기 포토다이오드에서 출력되는 영상전하를 상기 제1 도체 패드를 통해 출력하는 제1반도체 칩; 및
    드라이브 트랜지스터, 선택 트랜지스터, 리셋 트랜지스터 및 제2 도체 패드를 구비하여, 상기 제2 도체 패드를 통해 상기 제1반도체 칩으로부터 수신되는 영상전하에 대응되는 출력전압을 해당 픽셀에 공급하는 제2반도체 칩;을 포함하되,
    상기 제2반도체 칩은 상기 픽셀에 공급되는 출력전압에 혼입된 노이즈 성분을 감소시키는 노이즈감소용 커패시터;를 포함하는 것을 특징으로 하는 칩 적층 이미지 센서.
  2. 제1항에 있어서, 상기 제1반도체 칩 및 제2반도체 칩은 적층된 구조로 이루어진 것을 특징으로 하는 칩 적층 이미지 센서.
  3. 제1항에 있어서, 상기 제1반도체 칩의 상기 포토다이오드 및 전송 트랜지스터는 직렬접속되어 상기 제1 도체 패드에 접속된 것을 특징으로 하는 칩 적층 이미지 센서.
  4. 제1항에 있어서, 상기 제1반도체 칩의 상기 포토다이오드 및 전송 트랜지스터는 직렬접속된 형태로 복수 개 구비되고, 상기 직렬접속된 복수개의 포토다이오드 및 전송 트랜지스터가 상기 제1 도체 패드에 공통으로 접속된 것을 특징으로 하는 칩 적층 이미지 센서.
  5. 제1항에 있어서, 상기 제1반도체 칩은
    상기 포토다이오드가 구비된 제1기판; 및
    상기 포토다이오드에서 출력되는 영상전하를 상기 제2반도체 칩에 출력하기 위한 메탈라인, 상기 전송 트랜지스터 및 상기 제1 도체 패드가 구비되어 상기 제1기판과 결합된 제1층간절연막;이 구비된 것을 특징으로 하는 칩 적층 이미지 센서.
  6. 제1항에 있어서, 상기 제2반도체 칩은
    상기 노이즈감소용 커패시터가 구비된 제2기판;
    상기 제1반도체 칩으로부터 수신되는 영상전하에 대응되는 출력전압을 해당 픽셀에 공급하기 위한 드라이브 트랜지스터, 선택 트랜지스터 및 리셋 트랜지스터가 구비된 제2층간절연막;을 구비하는 것을 특징으로 하는 칩 적층 이미지 센서.
  7. 제1항에 있어서, 상기 노이즈감소용 커패시터는 전압공급원과 접지단자의 사이에 접속된 것을 특징으로 하는 칩 적층 이미지 센서.
  8. 제1항에 있어서, 상기 드라이브 트랜지스터 및 선택 트랜지스터는 상기 노이즈감소용 커패시터의 일측 단자와 상기 출력전압의 단자 사이에 직렬로 접속된 것을 특징으로 하는 칩 적층 이미지 센서.
  9. 제1항에 있어서, 상기 노이즈감소용 커패시터는 상기 포토다이오드의 투영 영역에 구현되어 메탈라인을 통해 전원공급원과 연결된 것을 특징으로 하는 칩 적층 이미지 센서.
  10. 제1항에 있어서, 상기 노이즈감소용 커패시터는 트렌치 커패시터(trench capacitor), 스택 커패시터(stack capacitor) 및 MOS 커패시터 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 칩 적층 이미지 센서.
  11. 제1항에 있어서, 상기 노이즈감소용 커패시터는 상기 제1반도체 칩의 단위 화소에 1:1 또는 1: N으로 대응되게 구비되는 것을 특징으로 하는 칩 적층 이미지 센서.
  12. 포토다이오드, 전송 트랜지스터, 리셋 트랜지스터 및 제1 도체 패드를 구비하여 상기 포토다이오드에서 출력되는 영상전하를 상기 제1 도체 패드를 통해 출력하되, 전압공급원, 상기 리셋 트랜지스터 및 상기 제1 도체 패드의 경로 상에 존재하는 노이즈를 감소시키기 위한 제1노이즈감소용 커패시터를 더 구비하는 제1반도체 칩; 및
    드라이브 트랜지스터, 선택 트랜지스터 및 제2 도체 패드를 구비하여, 상기 제2 도체 패드를 통해 상기 제1반도체 칩으로부터 수신되는 영상전하에 대응되는 출력전압을 해당 픽셀에 공급하되, 전압공급원, 상기 드라이브 트랜지스터, 상기 선택 트랜지스터 및 상기 출력전압의 경로 상에 존재하는 노이즈를 감소시키기 위한 제2노이즈감소용 커패시터를 더 구비하는 제2반도체 칩;을 포함하는 것을 특징으로 하는 칩 적층 이미지 센서.
  13. 제12항에 있어서, 상기 제1반도체 칩 및 제2반도체 칩은 적층된 구조로 이루어진 것을 특징으로 하는 칩 적층 이미지 센서.
  14. 제12항에 있어서, 상기 제1반도체 칩의 상기 포토다이오드 및 전송 트랜지스터는 직렬접속되어 상기 리셋 트랜지스터의 게이트에 접속되고, 상기 리셋 트랜지스터의 일측 단자는 전압공급원에, 타측 단자는 상기 제1 도체패드에 각기 접속된 것을 특징으로 하는 칩 적층 이미지 센서.
  15. 제12항에 있어서, 상기 제1반도체 칩의 상기 포토다이오드 및 전송 트랜지스터는 직렬접속된 구조로 복수 개 구비되어 상기 리셋 트랜지스터의 게이트에 공통 접속되고, 상기 리셋 트랜지스터의 일측 단자는 전압공급원에, 타측 단자는 상기 제1 도체패드에 각기 접속된 것을 특징으로 하는 칩 적층 이미지 센서.
  16. 제12항에 있어서, 상기 제1반도체 칩은
    상기 포토다이오드, 상기 리셋 트랜지스터 및 상기 제1노이즈감소용 커패시터가 구비된 제1기판; 및
    상기 포토다이오드에서 출력되는 영상전하를 상기 제2반도체 칩에 출력하기 위한 메탈라인, 상기 전송 트랜지스터 및 상기 제1 도체 패드가 구비되어 상기 제1기판과 결합된 제1층간절연막;이 구비된 것을 특징으로 하는 칩 적층 이미지 센서.
  17. 제12항에 있어서, 상기 제2반도체 칩은
    상기 제2노이즈감소용 커패시터가 구비된 제2기판;
    상기 제1반도체 칩으로부터 수신되는 영상전하에 대응되는 출력전압을 해당 픽셀에 공급하기 위한 상기 드라이브 트랜지스터 및 상기 선택 트랜지스터가 구비된 제2층간절연막;을 구비하는 것을 특징으로 하는 칩 적층 이미지 센서.
  18. 제12항에 있어서, 상기 제1노이즈감소용 커패시터는 상기 포토다이오드의 투영 영역에 구현되어 메탈라인을 통해 전원공급원과 연결된 것을 특징으로 하는 칩 적층 이미지 센서.
  19. 제12항에 있어서, 상기 제1노이즈감소용 커패시터는 상기 제1반도체 칩의 단위 화소에 1:1 또는 1: N으로 대응되게 구비되는 것을 특징으로 하는 칩 적층 이미지 센서.
  20. 제12항에 있어서, 상기 제1노이즈감소용 커패시터 및 제2노이즈감소용 커패시터는 트렌치 커패시터(trench capacitor), 스택 커패시터(stack capacitor) 및 MOS 커패시터 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 칩 적층 이미지 센서.
  21. 제12항에 있어서, 상기 드라이브 트랜지스터 및 상기 선택 트랜지스터는 전압공급원과 상기 출력전압의 단자 사이에 직렬로 접속된 것을 특징으로 하는 칩 적층 이미지 센서.
  22. 제12항에 있어서, 상기 제2노이즈감소용 커패시터는 전압공급원과 상기 드라이브 트랜지스터의 일측 단자 사이에 접속된 것을 특징으로 하는 칩 적층 이미지 센서.
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