KR101320934B1

KR101320934B1 - 반도체 디바이스 및 그 제작 방법

Info

Publication number: KR101320934B1
Application number: KR1020120009452A
Authority: KR
Inventors: 정영석; 백종식; 송재규; 이창민; 안서연
Original assignee: 앰코 테크놀로지 코리아 주식회사
Priority date: 2012-01-31
Filing date: 2012-01-31
Publication date: 2013-10-23
Anticipated expiration: 2032-01-31
Also published as: KR20130088300A

Abstract

본 발명은, PCB 기판 상에 적어도 하나 이상의 반도체 다이를 적층할 때 실시간으로 적층된 각 반도체 다이의 전기적 테스트를 실현하는데 적합한 반도체 디바이스 제작 기법에 관한 것으로, 이를 위하여 본 발명은, 반도체 다이의 적층 공정 중에 엑스레이 장비로 검사하거나 혹은 반도체 디바이스 어셈블리를 완성한 후 전류 측정 장비를 이용하여 전기적 테스트를 실시하는 전술한 종래 방법과는 달리, 솔더볼을 이용하여 기판 상에 제1반도체 다이를 탑재하고, 도전성 부재를 이용하여 제1반도체 다이의 상부에 제2반도체 다이를 적층하며, 제2반도체 다이의 특정 위치에 있는 적어도 두 핀과 물리적으로 연결되어 데이지 체인을 구성하는 기판 상의 두 회로 패드에 본더 장비의 테스트용 핀을 접촉시켜 전기적 테스트를 실시함으로써, 종래의 엑스레이 장비를 이용한 공정에 비해 작업 효율을 대폭적으로 개선할 수 있으며, 또한 반도체 다이를 적층할 때마다 실시간으로 이상 유무를 검사함으로써, 하부단의 반도체 다이 이상에 기인하는 공정시간과 재료의 불필요한 낭비를 개선할 수 있어 반도체 디바이스의 제조 원가를 절감할 수 있는 것이다.

Description

반도체 디바이스 및 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}

본 발명은 반도체 디바이스를 제작하는 기법에 관한 것으로, 더욱 상세하게는 PCB 기판 상에 적어도 하나 이상의 반도체 다이를 적층할 때 실시간으로 적층된 각 반도체 다이의 전기적 테스트를 실현하는데 적합한 반도체 디바이스 및 그 제작 방법에 관한 것이다.

근래 들어, 전자기기의 고용량, 고기능, 다기능 등에 대응하기 위하여, 다수의 반도체 다이를 수직 방향으로 스택하여 하나의 반도체 디바이스를 구성하는 기술이 보급 확대되고 있다.

예컨대, 3개의 반도체 다이가 스택되는 경우라고 가정할 때, 솔더볼을 이용하여 PCB 기판 상에 제1반도체 다이를 실장하고, 도전성 범프 등을 이용하여 제1반도체 다이 위에 제2반도체 다이를 적층하며, 도전성 범프 등을 이용하여 제2반도체 다이 위에 제3반도체 다이를 적층하게 된다. 여기에서, 각 반도체 다이 각각에는 반도체 다이간의 전기적 접속을 위한 관통 전극(TSV : through silicon via)들 다수 형성되어 있다.

한편, 이러한 스택 구조의 반도체 디바이스에서는 반도체 다이간의 미스얼라인으로 인해 오픈, 쇼트 등의 문제가 발생될 수 있는데, 이러한 문제는 반도체 다이의 관통 전극이 파인 피치화되어 가면서 더욱 첨예하게 대두되고 있는 실정이다.

따라서, 종래에는 PCB 기판 상에 반도체 다이를 적층한 후 엑스레이 장비로 찍어서 작업자가 육안으로 확인(검사)하거나 혹은 반도체 디바이스 어셈블리를 완성한 후 전류 측정 장비 등을 이용하여 전기적 테스트를 실시하고 있다.

그러나, 엑스레이 장비로 반도체 다이가 적층된 PCB 기판을 찍어 작업자가 육안으로 확인하는 종래 방법은 반도체 다이를 적층한 PCB 기판을 엑스레이 장비로 이동시켜 작업을 해야 하는 등 작업 공정이 복잡해지는 문제와 이로 인해 작업 효율이 저하되는 근본적인 문제점을 갖는다.

또한, 반도체 디바이스 어셈블리를 완성한 후 전류 측정 장비를 이용하여 전기적 테스트를 실시하는 종래 방법은, 예컨대 반도체 다이가 4단 구조로 적층되는 반도체 디바이스이고, 실제로 두 번째 적층의 반도체 다이에서 불량(미스얼라인에 기인하는 불량)이 난 경우라고 가정할 때, 실제로 사용할 수 없음에도 불구하고, 세 번째와 네 번째 반도체 다이를 적층하는 공정을 진행하게 됨으로써, 결과적으로 시간과 재료의 불필요한 낭비가 초래되는 문제가 있다.

본 발명은, 일 관점에 따라, 솔더볼을 이용하여 기판 상에 제1반도체 다이를 탑재하는 과정과, 도전성 부재를 이용하여 상기 제1반도체 다이의 상부에 제2반도체 다이를 적층하는 과정과, 상기 제2반도체 다이의 특정 위치에 있는 적어도 두 핀과 물리적으로 연결되어 데이지 체인을 구성하는 상기 기판 상의 두 회로 패드에 본더 장비의 테스트용 핀을 접촉시켜 전기적 테스트를 실시하는 과정을 포함하는 반도체 디바이스 제작 방법을 제공한다.

본 발명은, 다른 관점에 따라, 다수의 회로 패드가 형성된 기판과, 솔더볼을 통해 상기 기판 상에 형성된 제1반도체 다이와, 도전성 부재를 통해 상기 제1반도체 다이 상에 적층되며, 특정 위치에 있는 적어도 두 핀과 상기 기판 상에 형성된 두 회로 패드 간을 물리적으로 연결하는 전기적 테스트를 위한 데이지 체인이 형성된 제2반도체 다이를 포함하는 반도체 디바이스를 제공한다.

본 발명은, 솔더볼을 이용하여 기판 상에 제1반도체 다이를 탑재하고, 도전성 부재를 이용하여 제1반도체 다이의 상부에 제2반도체 다이를 적층하며, 제2반도체 다이의 특정 위치에 있는 적어도 두 핀과 물리적으로 연결되어 데이지 체인을 구성하는 기판 상의 두 회로 패드에 본더 장비의 테스트용 핀을 접촉시켜 전기적 테스트를 실시함으로써, 종래의 엑스레이 장비를 이용한 공정에 비해 작업 효율을 대폭적으로 개선할 수 있으며, 또한 반도체 다이를 적층할 때마다 실시간으로 이상 유무를 검사함으로써, 하부단의 반도체 다이 이상에 기인하는 공정시간과 재료의 불필요한 낭비를 개선할 수 있어 반도체 디바이스의 제조 원가를 절감할 수 있다.

도 1a는 본 발명의 실시 예에 따라 PCB 기판 상에 제1반도체 다이를 실장한 구조의 단면도,
도 1b는 본 발명의 실시 예에 따라 PCB 기판 상에 제1반도체 다이를 실장한 구조의 평면 예시도,
도 2a는 본 발명의 실시 예에 따라 PCB 기판 상의 제1반도체 다이 위에 제2반도체 다이를 적층한 구조의 단면도,
도 2b는 본 발명의 실시 예에 따라 PCB 기판 상의 제1반도체 다이 위에 제2반도체 다이를 적층한 구조의 평면 예시도,
도 3은 본 발명에 따라 제작 가능한 4개의 반도체 다이가 4층 구조로 적층된 반도체 디바이스의 단면도,
도 4는 본 발명에 따라 제작 가능한 4개의 반도체 다이가 3층 구조로 적층된 반도체 디바이스의 단면도.

본 발명의 기술요지는, 반도체 다이의 적층 공정 중에 엑스레이 장비로 검사하거나 혹은 반도체 디바이스 어셈블리를 완성한 후 전류 측정 장비를 이용하여 전기적 테스트를 실시하는 전술한 종래 방법과는 달리, 솔더볼을 이용하여 기판 상에 제1반도체 다이를 탑재하고, 도전성 부재를 이용하여 제1반도체 다이의 상부에 제2반도체 다이를 적층하며, 제2반도체 다이의 특정 위치에 있는 적어도 두 핀과 물리적으로 연결되어 데이지 체인을 구성하는 기판 상의 두 회로 패드에 본더 장비의 테스트용 핀을 접촉시켜 전기적 테스트를 실시한다는 것으로, 본 발명은 이러한 기술적 수단을 통해 종래 방법에서의 문제점들을 효과적으로 해결할 수 있다.

또한, 본 발명은, 제1반도체 다이 위에 제2반도체 다이를 적층하기 전에, 제1반도체 다이의 특정 위치에 있는 적어도 두 핀과 물리적으로 연결되어 다른 데이지 체인을 구성하는 기판 상의 두 회로 패드에 본더 장비의 테스트용 핀을 접촉시켜 전기적 테스트를 실시할 수도 있다.

여기에서, 데이지 체인 또는 다른 데이지 체인에 포함되는 두 핀은 제2반도체 다이 또는 제1반도체 다이의 서로 대향하는 대각선 방향의 모서리 부근에 각각 위치할 수 있고, 두 핀 각각은 제2반도체 다이 또는 제1반도체 다이에 형성된 각 더미 비아 상에 각각 형성될 수 있으며, 데이지 체인 또는 다른 데이지 체인은 제2반도체 다이 또는 제1반도체 다이의 내측 부분에 위치하는 적어도 하나 이상의 핀을 포함할 수 있다.

아울러, 아래의 본 발명을 설명함에 있어서 공지 기능 또는 구성 등에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들인 것으로, 이는 사용자, 운용자 등의 의도 또는 관례 등에 따라 달라질 수 있음은 물론이다. 그러므로, 그 정의는 본 명세서의 전반에 걸쳐 기술되는 기술사상을 토대로 이루어져야 할 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.

도 1a는 본 발명의 실시 예에 따라 PCB 기판 상에 제1반도체 다이를 실장한 구조의 단면도이다.

도 1a를 참조하면, 내부에 도전성 물질이 매립된 다수의 관통 전극(TSV : through silicon via)이 형성되고, 관통 전극의 일단(PCB 기판의 대향측)에 본드 패드(도시 생략)가 형성되고, 관통 전극의 타단(PCB 기판 측) 및 다이 패드(도시 생략)에 솔더볼(106)이 형성된 제1반도체 다이(108)를 PCB 기판(102) 상의 목표 위치에 정렬시킨 후 리플로우 등과 같은 공정을 실시하여 PCB 기판(102) 상에 제1반도체 다이(108)를 탑재(실장)시킨다.

여기에서, PCB 기판(102) 상에 형성된 회로 패드(104a, 104b) 각각은 제1반도체 다이(108)의 특정 위치(예컨대, 모서리 측)에 있는 적어도 두 핀 및 내측 부분에 위치하는 적어도 하나 이상의 핀과 물리적으로 연결되어 전기적 테스트를 위한 데이지 체인(daisy chain)(109)을 구성하는데, 이에 대해서는 도 1b를 참조하여 상세하게 설명한다. 여기에서, 제1반도체 다이(108)에 형성되는 핀은 도시 생략된 관통 전극(또는 비아)과 연결되는 다이 패드를 의미할 수 있다.

그리고, PCB 기판(102)과 제1반도체 다이(108) 사이의 솔더볼 영역은 필요에 따라 선택적으로 언더필(underfill) 공정을 실시하여 언더필될 수 있다.

도 1b는 본 발명의 실시 예에 따라 PCB 기판 상에 제1반도체 다이를 실장한 구조의 평면 예시도이다.

도 1b를 참조하면, PCB 기판(102)과 그 위에 탑재된 제1반도체 다이(108)에 걸쳐 구성되는 데이지 체인(109)은 회로 패드(104a)와 회로 패드(104b) 사이에서 제1반도체 다이(108)의 서로 대향하는 대각선 방향의 모서리 측 부분에 각각 위치하는 두 개의 핀과 제1반도체 다이(108)의 내측 부분에 위치하는 두 핀이 물리적으로 연결되는 구조를 가질 수 있다. 여기에서, 제1반도체 다이(108)의 모서리 측 부분에 위치하는 두 핀은, 예컨대 전기적 테스트를 위해 별도로 형성한 각각의 더미 비아(또는 더미 관통 전극) 상에 각각 형성된 핀일 수 있다.

그리고, 데이지 체인(109)을 구성하는 배선 라인 중 참조부호 L11은 PCB 기판(102) 상의 라인을 나타내고, 참조부호 L12는 제1반도체 다이(108)의 정면(front-side) 측에 있는 라인을 나타낸다.

따라서, 솔더볼(106)을 이용하여 PCB 기판(102) 상에 제1반도체 다이(108)를 탑재한 후, 도 1a에서 화살표 A1 및 A2로 표시한 바와 같이, 본더 장비(도시 생략)의 테스트용 핀을 두 회로 패드(104a, 104b)에 물리적으로 접촉시킴으로써, 제1반도체 다이(108)의 이상 유무를 실시간적으로 검사(확인)할 수 있다. 이를 위하여, 본더 장비(TC(thermo-compression) 본딩 장비) 측에 테스트용 핀(탐침용 프로브)과 검사 결과를 보여주는 모니터 등을 구비할 수 있다.

물론, 제1반도체 다이(108)는 다른 반도체 다이가 아닌 PCB 기판(102) 상에 실장되므로, 다른 반도체 다이 위에 적층하는 것에 비해 미스얼라인이 발생할 확률이 상대적으로 낮기 때문에, 솔더볼(106)을 이용하여 PCB 기판(102) 상에 제1반도체 다이(108)를 탑재한 후 그 이상 유무를 검사하는 전기적 테스트를 생략할 수도 있다. 이 경우, PCB 기판의 회로 패드와 제1반도체 다이의 특정 위치에 있는 핀들 간을 물리적(전기적)으로 연결시키는 데이지 체인을 형성할 필요가 없을 것이다.

도 2a는 본 발명의 실시 예에 따라 PCB 기판 상의 제1반도체 다이 위에 제2반도체 다이를 적층한 구조의 단면도이다.

도 2a를 참조하면, 내부에 도전성 물질이 매립된 다수의 관통 전극(TSV)이 형성되고, 관통 전극의 일단(제1반도체 다이측)에 다이 패드(도시 생략)가 형성되며, 관통 전극의 일단 및 다이 패드(도시 생략)에 도전성 부재(110)가 형성된 제2반도체 다이(112)를 제1반도체 다이(108) 상의 목표 위치에 정렬시킨 후 리플로우 등과 같은 공정을 실시하여 제1반도체 다이(108) 상에 제2반도체 다이(112)를 적층시킨다.

여기에서, 각 도전성 부재(110)는 제2반도체 다이(112)의 각 다이 패드와 제1반도체 다이(108)의 대응하는 각 본딩 패드 간을 물리적(전기적)으로 연결시키는데, 이러한 도전성 부재(110)로서는, 예컨대 솔더볼 또는 도전성 범프 등이 사용될 수 있다.

그리고, PCB 기판(102) 상에 형성된 회로 패드(105a, 105b) 각각은 제2반도체 다이(112)의 특정 위치(예컨대, 모서리 측)에 있는 적어도 두 핀 및 내측 부분에 위치하는 적어도 하나 이상의 핀과 물리적으로 연결되어 전기적 테스트를 위한 데이지 체인(113)을 구성하는데, 이에 대해서는 도 2b를 참조하여 상세하게 설명한다. 여기에서, 제2반도체 다이(112)에 형성되는 핀은 도시 생략된 관통 전극(또는 비아)과 연결되는 다이 패드를 의미할 수 있다.

도 2b는 본 발명의 실시 예에 따라 PCB 기판 상의 제1반도체 다이 위에 제2반도체 다이를 적층한 구조의 평면 예시도이다.

도 2b를 참조하면, PCB 기판(102)과 그 위에 순차 적층되는 제1반도체 다이(108) 및 제 2 반도체 다이(112)에 걸쳐 구성되는 데이지 체인(113)은 회로 패드(105a)와 회로 패드(105b) 사이에서 제2반도체 다이(112)의 서로 대향하는 대각선 방향의 모서리 측 부분에 각각 위치하는 두 개의 핀과 제2반도체 다이(112)의 내측 부분에 위치하는 두 핀이 물리적으로 연결되는 구조를 가질 수 있다. 여기에서, 제2반도체 다이(112)의 모서리 측 부분에 위치하는 두 핀은, 예컨대 전기적 테스트를 위해 별도로 형성한 각각의 더미 비아(또는 더미 관통 전극) 상에 각각 형성된 핀일 수 있다.

그리고, 데이지 체인(113)을 구성하는 배선 라인 중 참조부호 L21은 PCB 기판(102) 상의 라인을 나타내고, 참조부호 L22는 제2반도체 다이(112) 상의 라인을 나타내며, 참조부호 L23은 제1반도체 다이(108)의 배면(back-side) 측에 있는 라인을 나타내고, 참조부호 J1은 제1반도체 다이(108)의 관통 전극과 제2반도체 다이(112)의 다이 패드가 도전성 부재(110)를 통해 조인트되는 핀을 나타내며, J2는 제1반도체 다이(108)의 본드 패드와 제2반도체 다이(112)의 다이 패드가 도전성 부재(110)를 통해 조인트되는 핀을 나타낸다.

따라서, 도전성 부재(110)를 이용하여 제1반도체 다이(108) 상에 제2반도체 다이(112)를 적층(스택)한 후, 도 2a에서 화살표 B1 및 B2로 표시한 바와 같이, 본더 장비(도시 생략)의 테스트용 핀을 두 회로 패드(105a, 105b)에 물리적으로 접촉시킴으로써, 제2반도체 다이(108)의 이상 유무(오픈, 쇼트 등)를 실시간적으로 검사(확인)할 수 있다.

한편, 본 발명의 실시 예에서는 PCB 기판 상에 2개의 반도체 다이를 적층하는 구조로 반도체 디바이스를 제작하는 것으로 하여 설명하였으나, 이것은 설명의 편의와 이해의 증진을 위한 예시적인 제시일 뿐 본 발명이 반드시 이에 한정되는 것은 아니며, 반도체 다이를 n차 적층 구조로 형성하는 반도체 디바이스에 적용, 예컨대 도 3 및 도 4에 예시적으로 도시된 바와 같이, 4개의 반도체 다이를 4층 구조로 적층하거나 혹은 4개의 반도체 다이를 3층 구조로 적층하는 방식으로 반도체 디바이스를 제작할 수 있다.

도 3은 본 발명에 따라 제작 가능한 4개의 반도체 다이가 4층 구조로 적층된 반도체 디바이스의 단면도이다.

도 3을 참조하면, 솔더볼(304)을 이용하여 PCB 기판(302)상에 제1반도체 다이(306)를 탑재(실장)한 후, PCB 기판(302)의 회로 패드(도시 생략)와 제1반도체 다이(306)의 핀들 간을 물리적으로 연결하는 제1데이지 체인(도시 생략)을 통해 제1반도체 다이(306)의 이상 유무(오픈, 쇼트 등)를 검사하고, 검사 결과 이상이 없을 경우, 도전성 부재(308)를 통해 제1반도체 다이(306) 위에 제2반도체 다이(310)를 적층한 후, PCB 기판(302)의 회로 패드, 제1반도체 다이(306)의 관통 전극 및 핀과 제2반도체 다이(310)의 핀들 간을 물리적으로 연결하는 제2데이지 체인(도시 생략)을 통해 제2반도체 다이(310)의 이상 유무를 검사(전기적 테스트)한다.

다음에, 제2반도체 다이(310)에 대한 검사 결과 이상이 없을 경우, 도전성 부재(312)를 통해 제2반도체 다이(310) 위에 제3반도체 다이(314)를 적층한 후, PCB 기판(302)의 회로 패드, 제1반도체 다이(306)의 관통 전극 및 핀, 제2반도체 다이(310)의 관통 전극 및 핀과 제3반도체 다이(314)의 핀들 간을 물리적으로 연결하는 제3데이지 체인(도시 생략)을 통해 제3반도체 다이(314)의 이상 유무를 검사(전기적 테스트)한다.

다시, 제3반도체 다이(314)에 대한 검사 결과 이상이 없을 경우, 도전성 부재(3116)를 통해 제3반도체 다이(314) 위에 제4반도체 다이(318)를 적층한 후, PCB 기판(302)의 회로 패드, 제1반도체 다이(306)의 관통 전극 및 핀, 제2반도체 다이(310)의 관통 전극 및 핀, 제3반도체 다이(314)의 관통 전극 및 핀과 제4반도체 다이(318)의 핀들 간을 물리적으로 연결하는 제4데이지 체인(도시 생략)을 통해 제4반도체 다이(318)의 이상 유무를 검사한다.

도 4는 본 발명에 따라 제작 가능한 4개의 반도체 다이가 3층 구조로 적층된 반도체 디바이스의 단면도이다.

도 4를 참조하면, 솔더볼(404)을 이용하여 PCB 기판(402)상에 제1반도체 다이(406)를 탑재(실장)한 후, PCB 기판(402)의 회로 패드(도시 생략)와 제1반도체 다이(406)의 핀들 간을 물리적으로 연결하는 제1데이지 체인(도시 생략)을 통해 제1반도체 다이(406)의 이상 유무(오픈, 쇼트 등)를 검사하고, 검사 결과 이상이 없을 경우, 도전성 부재(408)를 통해 제1반도체 다이(406) 위에 제2반도체 다이(410)를 적층한 후, PCB 기판(402)의 회로 패드, 제1반도체 다이(406)의 관통 전극 및 핀과 제2반도체 다이(410)의 핀들 간을 물리적으로 연결하는 제2데이지 체인(도시 생략)을 통해 제2반도체 다이(410)의 이상 유무를 검사한다.

다음에, 제2반도체 다이(410)에 대한 검사 결과 이상이 없을 경우, 도전성 부재(412a)를 통해 제2반도체 다이(410) 위에 제3-1반도체 다이(414a)를 적층한 후, PCB 기판(402)의 회로 패드, 제1반도체 다이(406)의 관통 전극 및 핀, 제2반도체 다이(410)의 관통 전극 및 핀과 제3-1반도체 다이(414a)의 핀들 간을 물리적으로 연결하는 제3데이지 체인(도시 생략)을 통해 제3-1반도체 다이(414a)의 이상 유무를 검사(전기적 테스트)한다.

그리고, 제3-1반도체 다이(414a)에 대한 검사 결과 이상이 없을 경우, 도전성 부재(412b)를 통해 제2반도체 다이(410) 위에 제3-2반도체 다이(414b)를 적층한 후, PCB 기판(402)의 회로 패드, 제1반도체 다이(406)의 관통 전극 및 핀, 제2반도체 다이(410)의 관통 전극 및 핀과 제3-2반도체 다이(414b)의 핀들 간을 물리적으로 연결하는 제4데이지 체인(도시 생략)을 통해 제3-2반도체 다이(414b)의 이상 유무를 검사(전기적 테스트)한다.

한편, 본 실시 예에서는 제3-1 및 제3-2반도체 다이에 대한 전기적 테스트를 각각 실시하는 것으로 하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 제3-1 및 제3-2반도체 다이를 순차 적층한 후, 두 반도체 다이에 대한 검사(전기적 테스트)를 동시에 실시하도록 설계할 수도 있음은 물론이며, 이 경우에는 적어도 4개 정도의 테스트용 핀이 필요할 수 있을 것이다.

이상의 설명에서는 본 발명의 바람직한 실시 예를 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.

102 : PCB 기판 104a, 104b, 105a, 105b : 회로 패드
106 : 솔더볼 108 : 제1반도체 다이
109, 113 : 데이지 체인 110 : 도전성 부재
112 : 제2반도체 다이

Claims

삭제
솔더볼을 이용하여 기판상에 제1반도체 다이를 탑재하는 과정과,
도전성 부재를 이용하여 상기 제1반도체 다이의 상부에 제2반도체 다이를 적층하는 과정과,
상기 제2반도체 다이의 특정 위치에 있는 적어도 두 핀과 물리적으로 연결되어 데이지 체인을 구성하는 상기 기판상의 두 회로 패드에 본더 장비의 테스트용 핀을 접촉시켜 전기적 테스트를 실시하는 과정을 포함하고,
상기 두 핀은,
상기 제2반도체 다이의 서로 대향하는 대각선 방향의 모서리 측 부분에 각각 위치하는
반도체 디바이스 제작 방법.
제 2 항에 있어서,
상기 두 핀 각각은,
상기 제2반도체 다이에 형성된 각 더미 비아 상에 각각 형성된
반도체 디바이스 제작 방법.
솔더볼을 이용하여 기판상에 제1반도체 다이를 탑재하는 과정과,
도전성 부재를 이용하여 상기 제1반도체 다이의 상부에 제2반도체 다이를 적층하는 과정과,
상기 제2반도체 다이의 특정 위치에 있는 적어도 두 핀과 물리적으로 연결되어 데이지 체인을 구성하는 상기 기판상의 두 회로 패드에 본더 장비의 테스트용 핀을 접촉시켜 전기적 테스트를 실시하는 과정
을 포함하고,
상기 데이지 체인은,
상기 제2반도체 다이의 내측 부분에 위치하는 적어도 하나 이상의 핀을 포함하는
반도체 디바이스 제작 방법.
솔더볼을 이용하여 기판상에 제1반도체 다이를 탑재하는 과정과,
상기 제1반도체 다이의 특정 위치에 있는 적어도 두 핀과 물리적으로 연결되어 다른 데이지 체인을 구성하는 상기 기판상의 두 회로 패드에 본더 장비의 테스트용 핀을 접촉시켜 전기적 테스트를 실시하는 과정과,
도전성 부재를 이용하여 상기 제1반도체 다이의 상부에 제2반도체 다이를 적층하는 과정과,
상기 제2반도체 다이의 특정 위치에 있는 적어도 두 핀과 물리적으로 연결되어 데이지 체인을 구성하는 상기 기판상의 두 회로 패드에 상기 본더 장비의 테스트용 핀을 접촉시켜 전기적 테스트를 실시하는 과정
을 포함하는 반도체 디바이스 제작 방법.
제 5 항에 있어서,
상기 두 핀은,
상기 제1반도체 다이의 서로 대향하는 대각선 방향의 모서리 측 부분에 각각 위치하는
반도체 디바이스 제작 방법.
제 6 항에 있어서,
상기 두 핀 각각은,
상기 제1반도체 다이에 형성된 각 더미 비아 상에 각각 형성된
반도체 디바이스 제작 방법.
제 5 항에 있어서,
상기 다른 데이지 체인은,
상기 제1반도체 다이의 내측 부분에 위치하는 적어도 하나 이상의 핀을 포함하는
반도체 디바이스 제작 방법.
솔더볼을 이용하여 기판상에 제1반도체 다이를 탑재하는 과정과,
도전성 부재를 이용하여 상기 제1반도체 다이의 상부에 제2반도체 다이를 적층하는 과정과,
상기 제2반도체 다이의 특정 위치에 있는 적어도 두 핀과 물리적으로 연결되어 데이지 체인을 구성하는 상기 기판상의 두 회로 패드에 본더 장비의 테스트용 핀을 접촉시켜 전기적 테스트를 실시하는 과정과,
상기 전기적 테스트를 실시한 후, 상기 제2반도체 다이 상에 다른 반도체 다이가 적층될 때마다, 상기 다른 반도체 다이의 특정 위치에 있는 적어도 두 핀과 물리적으로 연결되어 또 다른 데이지 체인을 구성하는 상기 기판 상의 두 회로 패드에 상기 본더 장비의 테스트용 핀을 접촉시켜 전기적 테스트를 실시하는 과정
을 포함하는 반도체 디바이스 제작 방법.
제 9 항에 있어서,
상기 두 핀은,
상기 다른 반도체 다이의 서로 대향하는 대각선 방향의 모서리 측 부분에 각각 위치하는
반도체 디바이스 제작 방법.
제 10 항에 있어서,
상기 두 핀 각각은,
상기 다른 반도체 다이에 형성된 각 더미 비아 상에 각각 형성된
반도체 디바이스 제작 방법.
제 9 항에 있어서,
상기 또 다른 데이지 체인은,
상기 다른 반도체 다이의 내측 부분에 위치하는 적어도 하나 이상의 핀을 포함하는
반도체 디바이스 제작 방법.
삭제
다수의 회로 패드가 형성된 기판과,
솔더볼을 통해 상기 기판상에 형성된 제1반도체 다이와,
도전성 부재를 통해 상기 제1반도체 다이 상에 적층되며, 특정 위치에 있는 적어도 두 핀과 상기 기판상에 형성된 두 회로 패드 간을 물리적으로 연결하는 전기적 테스트를 위한 데이지 체인이 형성된 제2반도체 다이
를 포함하고,
상기 두 핀은,
상기 제2반도체 다이의 서로 대향하는 대각선 방향의 모서리 측 부분에 각각 위치하는
반도체 디바이스.
제 14 항에 있어서,
상기 두 핀 각각은,
상기 제2반도체 다이에 형성된 각 더미 비아 상에 각각 형성된
반도체 디바이스.
다수의 회로 패드가 형성된 기판과,
솔더볼을 통해 상기 기판상에 형성된 제1반도체 다이와,
도전성 부재를 통해 상기 제1반도체 다이 상에 적층되며, 특정 위치에 있는 적어도 두 핀과 상기 기판상에 형성된 두 회로 패드 간을 물리적으로 연결하는 전기적 테스트를 위한 데이지 체인이 형성된 제2반도체 다이
를 포함하고,
상기 데이지 체인은,
상기 제2반도체 다이의 내측 부분에 위치하는 적어도 하나 이상의 핀을 포함하는
반도체 디바이스.
다수의 회로 패드가 형성된 기판과,
솔더볼을 통해 상기 기판상에 형성된 제1반도체 다이와,
도전성 부재를 통해 상기 제1반도체 다이 상에 적층되며, 특정 위치에 있는 적어도 두 핀과 상기 기판상에 형성된 두 회로 패드 간을 물리적으로 연결하는 전기적 테스트를 위한 데이지 체인이 형성된 제2반도체 다이
를 포함하고,
상기 제1반도체 다이는,
특정 위치에 있는 두 핀과 상기 기판상에 형성된 두 회로 패드 간을 물리적으로 연결하는 전기적 테스트를 위한 다른 데이지 체인
을 포함하는
반도체 디바이스.
제 17 항에 있어서,
상기 두 핀은,
상기 제1반도체 다이의 서로 대향하는 대각선 방향의 모서리 측 부분에 각각 위치하는
반도체 디바이스.
제 18 항에 있어서,
상기 두 핀 각각은,
상기 제1반도체 다이에 형성된 각 더미 비아 상에 각각 형성된
반도체 디바이스.
제 17 항에 있어서,
상기 다른 데이지 체인은,
상기 제1반도체 다이의 내측 부분에 위치하는 적어도 하나 이상의 핀을 포함하는
반도체 디바이스.
삭제