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KR101319827B1 - 전류 제한 장치 - Google Patents

전류 제한 장치 Download PDF

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KR101319827B1
KR101319827B1 KR1020120111156A KR20120111156A KR101319827B1 KR 101319827 B1 KR101319827 B1 KR 101319827B1 KR 1020120111156 A KR1020120111156 A KR 1020120111156A KR 20120111156 A KR20120111156 A KR 20120111156A KR 101319827 B1 KR101319827 B1 KR 101319827B1
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KR
South Korea
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terminal
transistor
output
voltage
inverting input
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KR1020120111156A
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English (en)
Inventor
이준창
Original Assignee
(주)태진기술
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Publication date
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    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/02—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess current
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
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    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/56—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
    • G05F1/569—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
    • G—PHYSICS
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    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
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    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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Abstract

본 발명은 전류 제한 장치에 관한 것으로서, 상기 전류 제한 장치의 한 예는 소스 단자에 입력 전압이 인가되는 제1 및 제2 트랜지스터, 상기 제1 트랜지스터의 드레인 단자에 반전 입력단자가 연결되어 있고 제2 트랜지스터의 드레인 단자에 비반전 입력단자가 연결되어 있는 연산 증폭기, 상기 연산 증폭기의 출력 단자에 게이트 단자가 연결되어 있고 상기 제1 트랜지스터의 드레인 단자에 소스 단자가 연결되어 있는 제3 트랜지스터, 그리고 제3 트랜지스터의 드레인 단자와 접지 사이에 연결되어 있는 저항, 상기 제3 트랜지스터의 드레인 단자에 비반전 입력단자가 연결되어 있고, 반전 입력단자에 각각 제1 및 제2 기준 전압이 인가되는 제1 및 제2 연산 증폭기, 상기 제1 연산 증폭기의 출력 단자에 입력 단자가 연결되어 있고, 상기 제1 및 제2 트랜지스터의 게이트 단자에 출력 단자가 연결되어 있는 제1 스위치, 상기 제2 연산 증폭기의 출력 단자에 입력 단자가 연결되어 있고, 상기 제1 및 제2 트랜지스터의 게이트 단자에 출력 단자가 연결되어 있는 제2 스위치, 그리고 상기 제1 및 제2 스위치의 제어 단자에 서로 반대 상태의 제어 신호를 출력하는 제어신호 생성기를 포함하고, 상기 제1 기준 전압과 상기 제2 기준 전압은 상이하다.

Description

전류 제한 장치{CURRENT LIMIT APPARATUS}
본 발명은 전류 제한 장치에 관한 것이다.
일반적으로 USB(universal serial bus) 호스트 장치와 같이 전원공급장치에서 주변 장치로 전원을 분배해주기 위한 반도체 스위치 소자 등에서 전류를 공급할 때 발생할 수 있는 돌입전류 및 단락 전류와 같은 과전류 현상이 발생할 경우, 또는 부하요구량이 너무 많아 시스템이 공급할 수 있는 한계를 벗어나는 경우와 같이 이런 과전류 현상으로부터 주변 장치와 호스트 장치를 보호해 주기 위한 안전하게 전류를 제한하는 전류제한회로가 사용된다.
도 1은 종래 기술에 따른 전류 제한 장치이다.
도 1의 도시한 전류 제한 장치의 경우, 제1 연산 증폭기(OP1)의 연결 구조에 문제점을 갖고 있다.
즉, 초기에 제1 트랜지스터(MREP)의 출력인 VREP 노드의 경우, 제3 트랜지스터(M1)의 문턱전압으로 인해 VREP 전압이 제3 트랜지스터(M1)의 문턱전압 VTH(M1)값을 유지하게 된다. 이때 VREP>VOUT일 경우, 제3 트랜지스터(M1)의 게이트 전압(VG)은 하이 레벨을 유지하려 한다. 이후, 제3 트랜지스터(M1)로 흐르는 전류는 급격하게 줄어들게 된다.
제2 연산증폭기(OP2)는 VREF와 VSET값을 비교하여 제1 및 제2 트랜지스터(MREP, MSW)의 게이트 전압(VG)을 제어하게 된다.
초기 VSET은 접지 전압으로 떨어져 있을 것이고 VREF보다 작은 값을 가지므로 제1 및 제2 트랜지스터(MREP, MSW)에는 전류가 흐르게 된다.
하지만 제3 트랜지스터(M1)로 흐르는 전류가 거의 없기 때문에 VREP의 전압은 더욱 증가하게 되어 VREP>VOUT이 되어 제3 트랜지스터(M1)는 턴온되기가 어려워진다.
이로 인해, 전류 제한 장치의 기능이 정상적으로 이루어지지 않는다.
따라서 본 발명이 이루고자 하는 기술적 과제는 전류 제한 장치의 전류 제한 특성을 향상시키기 위한 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 전류 제한 장치가 폴드백(fold-back) 기능을 구비하여 단락 시 전류 제한 장치를 보호하기 위한 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 최대 전류 제한값 대비 단락회로 전류 제한값의 비율을 일정하게 유지하기 위한 것이다.
본 발명의 한 특징에 따른 전류 제한 장치는 소스 단자에 입력 전압이 인가되는 제1 및 제2 트랜지스터, 상기 제1 트랜지스터의 드레인 단자에 반전 입력단자가 연결되어 있고 제2 트랜지스터의 드레인 단자에 비반전 입력단자가 연결되어 있는 연산 증폭기, 상기 연산 증폭기의 출력 단자에 게이트 단자가 연결되어 있고 상기 제1 트랜지스터의 드레인 단자에 소스 단자가 연결되어 있는 제3 트랜지스터, 그리고 제3 트랜지스터의 드레인 단자와 접지 사이에 연결되어 있는 저항, 상기 제3 트랜지스터의 드레인 단자에 비반전 입력단자가 연결되어 있고, 반전 입력단자에 각각 제1 및 제2 기준 전압이 인가되는 제1 및 제2 연산 증폭기, 상기 제1 연산 증폭기의 출력 단자에 입력 단자가 연결되어 있고, 상기 제1 및 제2 트랜지스터의 게이트 단자에 출력 단자가 연결되어 있는 제1 스위치, 상기 제2 연산 증폭기의 출력 단자에 입력 단자가 연결되어 있고, 상기 제1 및 제2 트랜지스터의 게이트 단자에 출력 단자가 연결되어 있는 제2 스위치, 그리고 상기 제1 및 제2 스위치의 제어 단자에 서로 반대 상태의 제어 신호를 출력하는 제어신호 생성기를 포함하고, 상기 제1 기준 전압과 상기 제2 기준 전압은 상이하다.
상기 제어신호 생성기는, 비반전 입력단자에 상기 제2 트랜지스터의 출력 전압이 인가되고 단락기준 전압이 반전 입력 단자에 인가되며, 상기 제1 스위치의 제어 단자에 출력 단자가 연결되어 있는 비교기, 그리고 상기 비교기의 출력 단자에 입력 단자가 연결되어 있고, 상기 제2 스위치의 제어 단자에 출력 단자가 연결되어 있는 인버터를 포함할 수 있다.
상기 제어신호 생성기는 비반전 입력 단자에 단락기준 전압이 인가되고, 반전 입력 단자에 상기 제2 트랜지스터의 출력 전압이 인가되는 제1 비교기, 비반전 입력 단자에 상기 출력 전압이 인가되고, 반전 입력 단자에 상기 단락기준 전압보다 큰 정상상태 기준전압이 인가되는 제2 비교기, 그리고 상기 제1 비교기의 출력 단자에 리셋 단자가 연결되어 있고, 상기 제2 비교기의 출력 단자에 세트 단자가 연결되어 있고, 출력 단자에 제1 스위치의 제어 단자가 연결되어 있고 반전 출력 단자에 제2 스위치의 제어 단자가 연결되어 있는 RS 래치를 포함할 수 있다.
상기 저항은 정해진 하나의 저항값을 갖는 저항이거나 가변 저항일 수 있다.
이러한 특징에 따르면, 제1 및 제2 연산 증폭기의 동작에 의해 단락 현상이 발생할 경우, 과도한 단락 전류의 흐름으로 발생될 수 있는 열 문제를 줄이고, 또한 과전류가 흐르는 것을 방지하여 전류 공급 장치 및 주변 연결 장비 또한 안전하게 보호한다.
출력 전류의 최대치를 감소시켜 부하에서의 전력 소모를 감소시킨다.
또한, 제1 및 제2 연산 증폭기의 비반전 입력단자로 동일한 크기의 전압이 인가되는 대신 반전 입력단자로 서로 다른 기준 전압을 인가함에 따라, 정상 상태 시 출력 전류의 최대치와 단락 상태 시 출력 전류의 최대치는 기준 전압간의 차이 비만큼 발생한다.
따라서, 저항을 이용하여 제1 및 제2 연산 증폭기의 비반전 입력단자로 인가되는 전압의 크기를 변화시킴으로써 전류 제한 레벨을 변경하더라도 정상 상태 시 출력 전류의 최대치와 단락 상태 시 출력 전류의 최대치의 차이의 크기 변화율이 일정하게 유지된다. 이로 인해, 최대 출력 전류 대비 일정 비율만큼 작은 단락 전류를 갖도록 저항 하나만을 조절하여 설계할 수 있다.
도 1은 종래 기술에 의한 전류 제한 장치의 회로도이다.
도 2는 본 발명의 한 실시예에 따른 전류 제한 장치의 한 예에 대한 회로도이다.
도 3는 도 2에 도시한 전류 제한 장치에서, 정상 상태에서 단락 상태로 전환될 때, 출력 전류(IOUT)의 최대치의 변화를 도시한 도면이다.
도 4는 도 2에 도시한 전류 제한 장치의 동작 파형도이다.
도 5는 본 발명의 한 실시예에 따른 전류 제한 장치의 다른 예에 대한 회로도이다.
도 6은 도 5에 도시한 전류 제한 장치의 동작 파형도이다.
도 7은 본 발명의 한 실시예에 따른 전류 제한 장치에서, 정상 상태 시의 출력 전류(IOUT)의 최대치(ILIMIT)와 단락 상태 시의 출력 전류(IOUT)의 최대치(ISC)의 관계를 도시한 도면이다.
도 8은 도 7에서 정상 상태 시의 출력 전류(IOUT)의 최대치(ILIMIT)와 단락 상태 시의 출력 전류(IOUT)의 최대치(ISC)의 차이율을 도시한 그래프이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
그러면 첨부한 도면을 참고로 하여 본 발명의 한 실시예에 따른 전류 제한 장치에 대하여 설명한다.
도 1을 참고로 하여 본 발명의 한 실시예에 따른 전류 제한 장치의 한 예에 대하여 설명한다.
도 2 에 도시한 것처럼, 본 발명의 한 실시예에 따른 전류 제한 장치는 입력 전압(VIN)이 인가되고 출력되는 출력 전압(VOUT)을 부하 저항(RLOAD)과 부하 커패시터(CLOAD)에 출력되는 전류 제한부(10) 그리고 전류 제한부(10)에서 출력되는 출력 전압(VOUT)과 단락기준 전압(VSHORT)이 인가되고 단락 시 전류 제한부(10)에서 출력되는 출력 전류(IOUT)의 크기를 제어하는 폴드백부(20)를 구비한다.
전류 제한부(10)는 소스(source) 단자가 입력 전압(VIN)이 인가되고 폴드백부(20)에 게이트 단자가 각각 연결되어 있는 제1 및 제2 트랜지스터(TR11, TR12), 제1 트랜지스터(TR11)의 드레인(drain) 단자에 반전 입력단자가 연결되어 있고 제2 트랜지스터(TR12)의 드레인 단자에 비반전 입력단자가 연결되어 있는 연산 증폭기(OP11), 연산 증폭기(OP11)의 출력 단자에 게이트 단자가 연결되어 있고 제1 트랜지스터(TR11)의 드레인 단자에 소스 단자가 연결되어 있는 제3 트랜지스터(TR13), 그리고 제3 트랜지스터(TR13)의 드레인 단자와 접지 사이에 연결되어 있는 저항(R11)을 구비한다.
이때, 제1 및 제2 트랜지스터(TR11, TR12)의 소스 단자에 각각 동일한 전압(VIN)이 인가되고 또한 게이트 단자에 동일한 전압이 인가되고, 연산 증폭기(OP11)의 반전 입력단자(-)와 비반전 입력단자(+)의 가상단락(virtual short) 특성과 부귀환 피드백(negative feedback) 특성을 이용하여 제1 및 제2 트랜지스터(TR11, TR12)의 드레인 전압도 동일하게 제어되도록 구성되므로, 제1 및 제2 트랜지스터(TR11, TR12)는 매우 정확한 전류 미러 회로(current mirror circuit)를 구성한다.
따라서, 제1 트랜지스터(TR11)의 드레인 단자에서 출력되는 전류의 양과 제2 트랜지스터(TR12)의 드레인 단자에서 출력되는 전류의 양은 제1 및 제2 트랜지스터(TR11, TR12)의 채널 크기(W/L)에 따라 정해지므로, 제1 및 제2 트랜지스터(TR11, TR12)를 흐르는 전류(I1, IOUT)의 양은 채널 크기의 비율에 비례하여 정해진다.
도 2에서, 제2 트랜지스터(TR12)의 채널 크기는 제1 트랜지스터(TR11)의 채널 크기에 비해 'k'배이다.
따라서, 본 실시예의 경우, 제2 트랜지스터(TR12)의 채널 크기가 제1 트랜지스터(TR11)의 채널 크기보다 크므로, 제2 트랜지스터(TR12)를 흐르는 전류의 양은 제1 트랜지스터(TR11)를 흐르는 전류의 양보다 크다.
제2 트랜지스터(TR12)는 드레인 단자를 통해 출력 전압(VOUT)을 부하 저항(RLOAD)과 부하 커패시터(CLOAD)로 인가한다.
본 실시예에서, 제1 내지 제3 트랜지스터(TR11-TR13)는 PMOS(p-type metal oxide silicon) 트랜지스터이다.
폴드백부(20)는 반전 입력단자(-)에 제1 기준 전압(VREF1)이 입력되고 제3 트랜지스터(TR13)의 드레인 단자에 비반전 입력단자(+)가 연결되어 있는 제1 연산 증폭기(OP21), 반전 입력단자(-)에 제2 기준 전압(VREF2)이 입력되고 제3 트랜지스터(TR13)의 드레인 단자에 비반전 입력단자(+)가 연결되어 있는 제2 연산 증폭기(OP22), 제1 연산 증폭기(OP21)의 출력 단자에 입력 단자가 연결되어 제1 스위치(switch)(SW21), 제2 연산 증폭기(OP22)의 출력 단자에 입력 단자가 연결되어 제2 스위치(SW22), 그리고 제1 및 제2 스위치(SW21, SW22)의 제어 단자에 서로 반대 상태의 제어 신호(sel, selb)를 출력하는 제어신호 생성기(21)를 구비한다.
제어신호 생성기(21)는 반전 입력단자(-)로 단락기준 전압(VSHORT)이 인가되고 비반전 입력 단자(+)로 전류 제한부(10)의 출력 전압(VOUT)이 인가되는 비교기(COM21), 그리고 비교기(COM21)의 출력단자로 입력 단자가 연결되어 있고 제2 스위치(SW22)의 제어 단자에 출력 단자가 연결되어 있는 인버터(inverter)(INV21)를 구비한다.
이때, 비교기(COM21)의 출력 단자는 제1 스위치(SW21)의 제어 단자와 연결되어 있다.
본 실시예에서, 제1 기준 전압(VREF1)은 제2 기준 전압(VREF2)보다 'm'배 크므로, VREF1=m×VREF2가 된다.
이러한 구조를 갖고 있는 전류 제한 장치의 동작은 다음과 같다.
먼저, 전류 제한부(10)의 동작에 대하여 설명한다.
이론적으로 제1 및 제2 트랜지스터(TR11, TR12)의 소스 단자에 동일한 전압(VIN)이 인가되고 게이트 단자가 서로 연결되어 있으므로 게이트 단자에도 동일한 전압이 인가되므로, 제1 트랜지스터(TR11)의 드레인 단자에서 출력되는 드레인 전압(V1)과 제2 트랜지스터(TR12)의 드레인 단자에서 출력되는 드레인 전압, 또는 출력 전압(VOUT)은 서로 동일해야 한다.
하지만, 입력 전압(VIN)과 출력 전압(VOUT)사이에 발생되는 전압 강하를 줄이기 위해서는 제2 트랜지스터(TR12)가 선형 영역에서 동작해야 하므로, 일반적으로 게이트 단자-소스 단자간 전압(VGS)을 동일하게 사용하면서 제2 트랜지스터(TR12)의 포화 영역에서 동작시키는 구조에 비해 전류 복사가 정확하게 이루어지지 않는다. 이처럼 일반적인 전류 미러 구조를 선형 영역에서 사용할 경우, 제1 트랜지스터(TR11)의 드레인 전압(V1)과 제2 트랜지스터(TR12)의 드레인 전압(VOUT)간의 차이가 발생하게 되고, 이로 인해, 제1 및 제2 트랜지스터(TR11, TR12)를 각각 흐르는 전류(I11, IOUT)의 크기가 설정치에서 변하게 되는 문제가 발생한다.
따라서, 연산 증폭기(OP11)와 제3 트랜지스터(TR13)를 이용하여 제1 트랜지스터(TR11)의 드레인 전압(V1)과 제2 트랜지스터(TR12)의 드레인 전압(VOUT)을 동일하게 제어한다.
먼저, 제1 트랜지스터(TR11)의 드레인 전압(V1)이 제2 트랜지스터(TR12)의 드레인 전압(VOUT)보다 클 경우, 전류 제한부(10)의 동작을 설명한다.
제1 트랜지스터(TR11)의 드레인 전압(V1)이 제2 트랜지스터(TR12)의 드레인 전압(VOUT)보다 크면, 연산 증폭기(OP11)의 반전 입력 단자(-)로 인가되는 전압이 비반전 입력 단자(+)로 인가되는 전압보다 크기 때문에 연산 증폭기(OP11)의 출력 전압은 감소하게 되어, 제3 트랜지스터(TR13)의 게이트 단자로 인가되는 게이트 전압 역시 감소한다.
이미 설명한 것처럼, 제3 트랜지스터(TR13)는 PMOS 트랜지스터이므로, 게이트 단자로 인가되는 게이트 전압이 감소할수록 제3 트랜지스터(TR13)를 흐르는 전류는 증가하게 되어, 제1 트랜지스터(TR11)의 드레인 전압(V1)의 크기는 감소하게 된다.
이러한 동작을 통해 연산 증폭기(OP11)의 반전 입력 단자(-)와 비반전 입력단자(+)로 인가되는 전압의 크기를 동일하게 제어한다.
반대로, 제2 트랜지스터(TR12)의 드레인 전압(VOUT)이 제1 트랜지스터(TR11)의 드레인 전압(V1)보다 클 경우에는 위에 경우와 반대로 전류 제한부(10)가 동작한다.
즉, 연산 증폭기(OP11)의 비반전 입력단자(+)로 인가되는 제2 트랜지스터(TR12)의 드레인 전압(VOUT)이 커짐에 따라 연산 증폭기(OP11)의 출력 전압 역시 증가하여 제3 트랜지스터(TR13)의 게이트 단자로 인가되는 게이트 전압이 증가한다.
따라서, 제3 트랜지스터(TR13)의 게이트 전압 증가로 인해 제3 트랜지스터(TR13)를 흐르는 전류가 감소하게 되고, 이로 인해, 제1 트랜지스터(TR11)의 드레인 전압(V1)의 크기는 증가하여, 연산 증폭기(OP11)의 반전 입력단자(-)로 인가되는 전압의 크기를 증가시킨다.
이러한 동작은 연산 증폭기(OP11)의 반전 입력단자(-)와 비반전 입력단자(+)로 각각 인가되는 제1 및 제2 트랜지스터(TR11, TR12)의 드레인 전압(V1, VOUT)이 동일해질 때까지 행해진다.
이와 같은 연산 증폭기(OP11)와 트랜지스터(TR11)의 동작에 의해, 전류 미러 회로를 구성하는 제1 및 제2 트랜지스터(TR11, TR12)의 드레인 전압(V1, VOUT)은 동일하게 제어된다.
이러한 전류 제한부(10)의 동작이 이루어지는 중에, 출력 전압(VOUT)을 출력하는 출력단자가 단락(short)되는 단락 상태와 단락 현상이 발생하지 않는 정상 상태일 때 폴드백부(20)의 동작에 대하여 설명한다.
먼저, 전류 제한 장치가 정상 상태일 때, 폴드백부(20)의 동작을 설명한다.
본 실시예에서, 단락기준 전압(VSHORT)은 미리 정해진 전압으로서 전류 제한 장치의 단락 상태를 검출하기 위한 기준 전압이다.
따라서, 드레인 전압(VOUT)이 단락기준 전압(VSHORT)보다 큰 경우, 전류 제한 장치는 비단락 상태인 정상 상태이고, 반대로 단락기준 전압(VSHORT)이 드레인 전압(VOUT)보다 큰 경우, 전류 제한 장치는 단락 상태이다.
이로 인해, 전류 제한 장치가 정상 상태일 경우, 드레인 전압(VOUT)이 단락기준 전압(VSHORT)보다 크므로, 비교기(COM21)의 출력 신호는 고레벨(high level) 상태인 'H'가 되어 제1 스위치(SW21)의 제어 신호(sel)로서 제1 스위치(SW21)의 제어 단자에 인가되고, 인버터(INV21)의 출력 신호는 저레벨(low level) 상태인 'L'가 되어 제2 스위치(SW22)의 제어 신호(selb)로서 제2 스위치(SW22)의 제어 단자에 인가된다.
따라서, 제1 스위치(SE21)는 온되고 제2 스위치(SW22)는 오프되어, 전류 제한부(10)의 제1 및 제2 트랜지스터(TR11, TR12)의 게이트 전압으로서 연산 증폭기(OP21)와 연산 증폭기(OP22) 중 연산 증폭기(OP21)의 출력 전압이 선택된다.
이때, 제1 연산 증폭기(OP21)의 비반전 입력단자(+)로 인가되는 전압(VSET)의 크기는 VSET =I11×R11이다.
제1 연산 증폭기(OP21)의 비반전 입력단자(+)로 인가되는 전압(VSET)이 반전 입력단자(-)로 인가되는 전압(VREF1)보다 클 경우, 비반전 입력단자(+)의 전압(VSET)이 증가함에 따라 제1 연산 증폭기(OP21)의 출력은 증가하여, 전류 제한부(10)의 제1 및 제2 트랜지스터(TR11, TR12)의 게이트 단자로 인가되는 게이트 전압이 증가하다. 이러한 게이트 전압의 증가로 인해 미러 전류 회로인 제1 및 제2 트랜지스터(TR11, TR12)의 출력 전류(I11, IOUT)의 크기는 감소한다.
이처럼, 제1 트랜지스터(I11)의 전류가 감소함에 따라, 제1 연산 증폭기(OP21)의 비반전 입력 단자(+)로 인가되는 전압(VSET)의 크기는 감소하여 연산 증폭기(OP21)의 출력 전압을 감소하게 되고, 이로 인해 제1 및 제2 트랜지스터(TR11, TR12)의 게이트 전압이 감소하여 제1 및 제2 트랜지스터(TR11, TR12)의 출력 전류(I11, IOUT)는 증가하게 된다.
반면, 제1 연산 증폭기(OP21)의 비반전 입력단자(+)로 인가되는 전압(VSET)이 반전 입력단자(-)로 인가되는 전압(VREF1)보다 작을 경우, 연산 증폭기(OP21)의 출력 전압은 감소하여 제1 및 제2 트랜지스터(TR11, TR12)의 게이트 전압을 감소시킨다. 이러한 게이트 전압의 감소로 인해, 제1 및 제2 트랜지스터(TR11, TR12)의 출력 전류(I11, IOUT)의 크기가 증가하여 연산 증폭기(OP21)의 비반전 입력단자(+)로 인가되는 전압(VSET)은 증가한다.
이로 인해, 제1 기준 전압(VREF1)에 대한 입력 전압(VSET)의 크기에 따라 전류 제한부(10)의 제1 및 제2 트랜지스터(TR11, TR12)의 게이트 전압을 감소시키거나 증가시켜 출력 전류(IOUT)를 적정 상태로 제어하므로, 비정상적으로 부하 저항(RLOAD)에서의 소비 전류가 증가하는 것을 방지한다.
이때, 출력 전류(IOUT)의 최대치(ILIMIT), 즉, 출력전류 제한값은 제1 연산 증폭기(OP21)의 두 입력 단자로 인가되는 전압(VREF1, VSET)이 서로 같아질 때 출력되는 값이다.
하지만, 전류 제한 장치에 단락 현상이 발생할 경우, 이미 설명한 것처럼, 비교기(COM21)의 동작에 의해 제2 스위치(SW22)는 온되고 제1 스위치(SW21)는 오프된다.
이로 인해, 제1 연산 증폭기(OP21) 대신 제2 연산 증폭기(OP22)의 동작을 이용하여 전류 제한부(10)의 제1 및 제2 트랜지스터(TR11, TR12)의 게이트 전압이 제어되어, 이미 기재한 것처럼, 제1 및 제2 트랜지스터(TR11, TR12)의 출력 전류(I11, IOUT)의 크기가 제어된다.
이 경우에도 출력 전류(IOUT)의 최대치(ILIMIT)(즉, 출력전류 제한값)은 제2 연산 증폭기(OP22)의 두 입력 단자로 인가되는 전압(VREF2, VSET)이 서로 같아질 때 출력되는 값이다.
하지만, 제2 연산 증폭기(OP22)의 반전 입력단자(-)로 인가되는 제2 기준 전압(VREF2)은 1/m(VREF1)이므로, 도 3과 같이, 단락 시의 출력 전류(IOUT)의 최대치(ISC)는 정상 상태일 때의 최대치(ILIMIT)보다 작은 값을 갖게 된다.
이처럼, 단락 시, 최대 전류(IOUT)의 크기를 감소시키므로, 부하(RLOAD)에서 소비되는 전력(P)의 크기를 감소시켜 발열 등으로 인해 전류 제한 장치의 손상이나 파손을 방지한다.
또한, 도 2에 도시한 것처럼, 부하 주변에 커패시터(capacitor)가 연결되어 부하 저항(RLOAD)뿐만 아니라 부하 커패시터(CLOAD)가 존재할 경우, 전류 제한 장치의 동작에 의해 부하를 구동시킬 때 동작 초기에 부하 커패시터(CLOAD)의 충전 동작이 행해진다. 이때, 부하 커패시터(CLOAD)의 충전 동작이 완료될 때까지 드레인 전압(VOUT)은 접지 전압(예를 들어, 0V)이 된다.
따라서, 부하 커패시터(CLOAD)에 충전이 행해지는 동안에도 비교기(COM21)의 출력은 저레벨 상태가 되어, 폴드백부(20)는 제1 및 제2 연산 증폭기(OP21, OP22) 중 제2 연산 증폭기(OP22)로 제어되는 단락 상태로 전류 제한부(10)의 동작이 제어되므로, 전류 제한부(10)의 출력 전류(IOUT)의 최대치는 정상치(ILIMIT)보다 감소한 최대치(ISC)로 제어된다.
이로 인해, 부하 커패시터(CLOAD)를 충전하기 위해 순간적으로 큰 값의 전류(즉, 돌입 전류)로 인해, 입력 전압(VIN)을 공급하는 전원 공급 장치(도시하지 않음), 주변 회로 또는 소자에 임계치 이상의 전류가 흘러 손상되거나 파손되는 현상을 방지한다.
이때, 도 2에 도시한 전류 제한 장치에서, 저항(R11)의 저항값을 조정하면 제1 및 제2 연산 증폭기(OP21, OP22)의 비반전 입력 단자(+)로 인가되는 전압(VSET)의 크기가 변화되므로, 출력 전류(IOUT)의 최대치(ILIMIT, ISC)의 값은 저항(R11)값을 조정하여 원하는 값으로 변화시킬 수 있다.
이러한 전류 제한부(10)와 폴드백부(20)의 동작에 의해 정상 시와 단락 시, 원하는 크기(ILIMIT, ISC)로 출력 전류(IOUT)의 크기를 제한하는 전류 제한 장치의 동작 타이밍도는 도 4와 같다.
도 4에서, 'A1'구간은 부하 커패시터(CLOAD)의 충전 동작이 이루어지지는 구간이고, 이 구간 동안 단락 상태로 출력 전류(IOUT)의 제한이 이루어지므로, 돌입전류의 최대치는 단락 전류(ISC)가 된다.
'B1'구간은 정상적으로 동작이 이루어지는 정상 구간으로, 출력 전류(IOUT)의 최대치는 ILIMIT이 된다.
'C1'구간은 단락 현상이 발생한 출력단자 단락 구간으로서, 출력 전류(IOUT)는 단락 전류(ISC)로 제한된다.
다음, 도 5를 참고로 하여, 본 발명의 한 실시예에 따른 전류 제한 장치의 다른 예를 설명한다.
도 2와 비교할 때, 동일한 기능을 수행하는 부분에 대해서는 같은 도면 부호를 부여하였고, 그에 대한 자세한 설명은 생략한다.
도 2와 비교할 때, 도 5는 폴드백부(20a)의 제1 및 제2 스위치(SW21, SW22)의 제어 단자에 각각 제어 신호(sel, selb)를 인가하는 제어신호 생성기(21a)의 구조를 제외하면 동일한 구조를 갖고 있다.
도 5에 도시한 것처럼, 제어신호 생성기(21a)는 비반전 입력단자(+)에 단락 기준 전압(VSHORT)이 인가되고 반전 입력단자(-)에 드레인 전압(VOUT)이 인가되는 제1 비교기(COM2a1), 반전 입력단자(-)에 정상상태 기준전압(또는 과전류 판단전압)(VSTEADY)이 인가되고 비반전 입력단자(+)에 드레인 전압(VOUT)이 인가되는 제2 비교기(COM2a2), 제1 및 제2 비교기(COM2a1, COM2a2)의 출력 단자에 각각 리셋 단자(R)와 셋트 단자(S)가 연결되어 있고 출력단자(Q)는 제어 신호(sel)를 출력하여 제1 스위치(SW21)의 제어 단자와 연결되어 있고, 반전 출력단자(-Q)는 제어 신호(selb)를 출력하여 제2 스위치(SW22)의 제어 단자와 연결되어 있는 RS 래치(RS latch)(RS21)를 구비한다.
본 예에서, 정상상태 기준전압(VSTEADY)은 단락기준 전압(VSHORT)보다 크다.
이러한 제어신호 생성기(21a)에 의해, 폴드백부(20a)의 제1 및 제2 스위치(SW21, SW22)의 온 및 오프 관계는 [표 1]과 같다.
돌입전류 제한

 VOUT < VSHORT일 때
 R=1, S=0 -> Q=0 SW22=온, SW21=오프
VSHORT ≤ VOUT < VSTEADY일 때
 R=0, S=0 -> Q=0 SW22=온, SW21=오프
정상시 출력전류 제한

 VSTEADY ≤ VOUT일 때 R=0, S=1 -> Q=1 SW21=온, SW22=오프
VSHORT ≤VOUT < VSTEADY일 때
 R=0, S=0 -> Q=1 SW21=온, SW22=오프

단락시 출력전류 제한		 VOUT < VSHORT 일 때 R=1, S=0 -> Q=0 SW22=온, SW21=오프
도 5에서, 정상상태 기준 전압(VSTEADY)과 드레인 전압(VOUT)의 크기에 따라 출력 신호의 상태가 변하는 비교기(COM2a2)와 RS 래치(RS21)에 의해, 히스테리시스(hysteresis) 기능을 갖도록 하여, 제1 및 제2 스위치(SW21, SW22)가 노이즈(noise) 성분이나 불안정한 신호 변화로 인해 잦은 온 또는 오프 동작이 발생하는 것을 방지하여, 제1 및 제2 스위치(SW21, SW22)의 동작이 안정적으로 이루어지도록 한다.
이러한 제어신호 생성기(21a)를 갖는 전류 제한 장치의 동작 타이밍도는 도 6과 같다.
도 2에 도시한 전류 제한 장치의 동작 타이밍도인 도 4와 도 6를 비교하면, 부하 커패시터(CLOAD)의 충전 동작이 이루어지는 구간인 'A2'구간의 동작 타이밍도는 도 4의 'A1'과 동일하다.
하지만, 도 4와는 달리, 정상 구간인 'B2' 구간일 경우, 드레인 전압(VOUT)의 크기가 단락기준 전압(VSHORT)뿐만 아니라 정상상태 기준 전압(VSTEADY)보다 클 경우, 정상 상태로 판정하여 제1 스위치(SW21)를 온시켜 제1 연산 증폭기(OP21)의 출력 전압을 이용하여 미러 전류 회로(TR11, TR12)의 게이트 전압을 제어하며, 단락 구간인 'C2'구간일 경우, 드레인 전압(VOUT)의 크기가 단락기준 전압(VSHORT)뿐만 아니라 정상상태 기준 전압(VSTEADY)보다 작을 경우에 단락 상태로 판정하여 제2 스위치(SW22)를 온시켜 제2 연산 증폭기(OP22)의 출력 전압을 이용하여 미러 전류 회로(TR11, TR12)의 게이트 전압을 제어한다.
이처럼, 도 2 및 도 5에 도시한 전류 제한 장치는, 이미 설명한 것처럼, 저항(R11)의 저항값을 이용하여 출력 전류(IOUT)의 최대치(ILIMIT, ISC)를 용이하게 변화시킨다.
이때, 정상 시 출력 전류(IOUT)의 최대치(ILIMIT)는 [수학식 1]로 산출된다.
Figure 112012081170813-pat00001
단락 시 출력 전류(IOUT)의 최대치(ISC)는 [수학식 2]로 산출된다.
Figure 112012081170813-pat00002
이때, VREF1=m×VREF2이므로, [수학식 2]에 기술한 단락 시 출력 전류(IOUT)의 최대치(ISC)는 [수학식 3]으로 다시 정의된다.
Figure 112012081170813-pat00003
[수학식 1] 내지 [수학식 3]에서 'k'는 제1 트랜지스터(TR11)에 대한 제2 트랜지스터(TR12)의 채널 크기의 비율이다.
따라서, [수학식 1] 내지 [수학식 3]에서 k/R11는 공통 변수이므로, 저항(R11)을 이용하여 출력 전류(IOUT)의 최대치(ILIMIT, ISC)를 변화시킬 경우에도, 도 7과 같이, 정상 시의 최대치(ILIMIT)와 단락 시의 최대치(ISC)는 m배의 차이를 유지하여, ISC는 ILIMIT값의 1/m의 비율만큼 작은 값을 유지하게 된다.
따라서, 도 8과 같이 저항(R11)의 값이 변하더라도 두 최대치(ILIMIT, ISC)의 차이율은 일정하게 유지되어, 전류 제한 장치의 동작이 안정적이다.
이처럼, 본 예에 따른 전류 제한 장치는 전류 제한부(10)의 저항(R11)의 값에 따라 출력 전류(IOUT)의 최대치(ILIMIT, ISC)가 변하여 전류 제한 레벨이 달라지며, 또한 저항(R11)의 저항값이 변하더라고 두 최대치(ILIMIT, ISC)의 차이율은 일정하게 유지되어 안정적인 폴드백 기능이 이루어진다.
이로 인해, 위에 기재한 예에서 저항(R11)은 정해진 하나의 저항값을 갖는 저항이지만, 이와는 달리, 사용자의 요구에 따라 원하는 값으로 용이하게 저항값이 변경되는 가변 저항을 이용하여 저항(R11)을 구현할 수 있다. 이처럼, 저항(R11)이 가변 저항으로 이루어질 경우, 가변 저항인 저항(R11)의 저항값이 사용자가 원하는 값으로 변경되면 원하는 레벨로 전류 제한 레벨이 변경된다.
따라서, 원하는 레벨로 전류 제한 레벨을 변경하기 위해 원하는 값을 갖는 저항(R11)으로 전류 제한부(10)를 회로 구성을 새로 제작할 필요가 없게 되어, 사용자의 편리성이 향상되고 전류 제한 장치의 비용이 크게 감소한다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
10: 전류 제한부 20: 폴드백부
21, 21a: 제어신호 생성기 TR11-TR13: 트랜지스터
OP11, OP21, OP22: 연산 증폭기 R11:저항
RLOAD: 부하 저항 CLOAD: 부하 커피시터
SW21, SW22: 스위치 COMP21, COM2a1, COMP2a2: 비교기
RS21: RS 래치 INV21: 인버터

Claims (5)

  1. 소스 단자에 입력 전압이 인가되는 제1 및 제2 트랜지스터,
    상기 제1 트랜지스터의 드레인 단자에 반전 입력단자가 연결되어 있고 제2 트랜지스터의 드레인 단자에 비반전 입력단자가 연결되어 있는 연산 증폭기,
    상기 연산 증폭기의 출력 단자에 게이트 단자가 연결되어 있고 상기 제1 트랜지스터의 드레인 단자에 소스 단자가 연결되어 있는 제3 트랜지스터, 그리고 제3 트랜지스터의 드레인 단자와 접지 사이에 연결되어 있는 저항,
    상기 제3 트랜지스터의 드레인 단자에 비반전 입력단자가 연결되어 있고, 반전 입력단자에 각각 제1 및 제2 기준 전압이 인가되는 제1 및 제2 연산 증폭기,
    상기 제1 연산 증폭기의 출력 단자에 입력 단자가 연결되어 있고, 상기 제1 및 제2 트랜지스터의 게이트 단자에 출력 단자가 연결되어 있는 제1 스위치,
    상기 제2 연산 증폭기의 출력 단자에 입력 단자가 연결되어 있고, 상기 제1 및 제2 트랜지스터의 게이트 단자에 출력 단자가 연결되어 있는 제2 스위치, 그리고
    상기 제1 및 제2 스위치의 제어 단자에 서로 반대 상태의 제어 신호를 출력하는 제어신호 생성기
    를 포함하고,
    상기 제1 기준 전압과 상기 제2 기준 전압은 상이한
    전류 제한 장치.
  2. 제1항에서,
    상기 제어신호 생성기는,
    비반전 입력단자에 상기 제2 트랜지스터의 출력 전압이 인가되고 단락기준 전압이 반전 입력 단자에 인가되며, 상기 제1 스위치의 제어 단자에 출력 단자가 연결되어 있는 비교기, 그리고
    상기 비교기의 출력 단자에 입력 단자가 연결되어 있고, 상기 제2 스위치의 제어 단자에 출력 단자가 연결되어 있는 인버터
    를 포함하는 전류 제한 장치.
  3. 제1항에서,
    상기 제어신호 생성기는,
    비반전 입력 단자에 단락기준 전압이 인가되고, 반전 입력 단자에 상기 제2 트랜지스터의 출력 전압이 인가되는 제1 비교기,
    비반전 입력 단자에 상기 출력 전압이 인가되고, 반전 입력 단자에 상기 단락기준 전압보다 큰 정상상태 기준전압이 인가되는 제2 비교기, 그리고
    상기 제1 비교기의 출력 단자에 리셋 단자가 연결되어 있고, 상기 제2 비교기의 출력 단자에 세트 단자가 연결되어 있고, 출력 단자에 제1 스위치의 제어 단자가 연결되어 있고 반전 출력 단자에 제2 스위치의 제어 단자가 연결되어 있는 RS 래치
    를 포함하는 전류 제한 장치.
  4. 제1항에서,
    상기 저항은 정해진 하나의 저항값을 갖는 저항인 전류 제한 장치.
  5. 제1항에서,
    상기 저항은 가변 저항인 전류 제한 장치.
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