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KR101305468B1 - 배터리 보호회로 및 그에 따른 통합칩 배치구조 - Google Patents

배터리 보호회로 및 그에 따른 통합칩 배치구조 Download PDF

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KR101305468B1
KR101305468B1 KR1020110130370A KR20110130370A KR101305468B1 KR 101305468 B1 KR101305468 B1 KR 101305468B1 KR 1020110130370 A KR1020110130370 A KR 1020110130370A KR 20110130370 A KR20110130370 A KR 20110130370A KR 101305468 B1 KR101305468 B1 KR 101305468B1
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wire
fet
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박재구
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주식회사 아이티엠반도체
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Abstract

본 발명은 배터리 보호회로 및 그에 따른 통합칩 배치구조에 관한 것으로, 본 발명에 따른 배터리 보호회로는, 공통드레인 구조의 제1FET 및 제2FET와; 배터리 셀의 제1단자(B+)와 연결되며 충전전압 또는 방전전압이 인가되는 전압인가와 배터리 전압을 감지하는 전압인가단자(VDD), 배터리 셀의 제2단자(B-)와 연결되며 접지되는 기준단자(VSS), 충방전 및 과전류 상태를 감지하기 위한 감시단자(V-), 과방전 상태에서 상기 제1FET를 오프시키기 위한 방전차단신호 출력단자(DO), 과충전 상태에서 제2FET를 오프시키기 위한 충전차단신호 출력단자(C0)단자, 및 과전류가 유입되는 상태를 보다 정밀하게 감지하기위한 과전류감지단자(Rsense)를 구비하는 프로텍션(protection) IC와; 상기 프로텍션 IC의 상기 과전류감지단자(Rsense)와 상기 기준단자(VSS) 사이에 연결되는 상기 션트저항(Shunt Resistor)을 구비한다. 본 발명에 따르면, 과전류 차단 정밀도가 향상되고, 고집적화에 유리하다.

Description

배터리 보호회로 및 그에 따른 통합칩 배치구조{Battery protection circuits and one chip layout structure of battery protection circuits}
본 발명은 배터리 보호회로 및 그에 따른 통합칩 배치구조에 관한 것으로, 보다 구체적으로는 외부 환경변화와 관계없이, 보다 고정밀한 과전류 차단이 가능하고, 집적화에 용이한 배터리 보호회로 및 그에 따른 통합칩 배치구조에 관한 것이다.
일반적으로 휴대폰, PDA 등이 휴대단말기 등에 배터리가 사용되고 있다.
리튬이온 배터리는 휴대단말기 등에 가장 널리 사용되는 배터리로 과충전, 과전류 유입시에 발열하고, 발열이 지속되어 온도가 상승하게 되면 성능열화는 물론 폭발의 위험성까지 갖는다.
따라서, 통상의 배터리에는 과충전, 과방전 및 과전류의 유입을 감지하고 차단하는 보호회로모듈이 실장되어 있거나, 배터리 외부에서 과충전, 과방전, 발열을 감지하고 배터리의 동작을 차단하는 보호회로를 설치하여 사용한다.
도 1은 일반적인 배터리 보호회로를 나타낸 것이다.
도 1에 도시된 바와 같이, 배터리(V1)의 양 단자(B+,B-)는 보호회로에 연결되고, 보호회로는 충전시에 단자(P+,P-)를 통해 충전회로에 연결되고, 방전 시에 배터리 전원에 의하여 동작되는 전자기기(예, 휴대단말기 등)가 부착되게 된다.
상기 배터리 보호회로는 스위칭 소자들(110), 프로텍션 IC(120a), 저항(R1,R2), 및 커패시터(C1)의 연결구조를 가진다.
상기 스위칭 소자들(110)은 드레인 공통 구조를 가지는 제1스위칭 소자(FET1)와 제2스위칭 소자(FET2)로 구성된다.
프로텍션 IC(120)는 저항(R1)을 통하여 배터리(V1)의 (B+)단자와 연결되고 제1노드(n1)의 충전전압 또는 방전전압이 인가되는 전압인가 단자(VDD단자), 프로텍션IC(110) 내부의 동작전압에 대한 기준이 되는 기준단자(VSS단자), 충방전 상태를 감지하기 위한 감시단자(V-단자), 과방전 상태에서 스위칭 소자(FET1)를 오프시키기 위한 방전차단신호 출력단자(DO단자), 과충전 상태에서 스위칭 소자(FET2)를 오프시키기 위한 충전차단신호 출력단자(C0단자)단자를 갖는다.
이때, 프로텍션 IC(120)의 내부는 기준전압 설정부, 기준전압과 충방전 전압을 비교하기 위한 비교부, 과전류 검출부, 충방전 검출부를 구비하고 있다. 여기서 충전 및 방전상태의 판단 기준은 전기적인 특성을 고객이 요구하는 스펙(SPEC)으로 변경이 가능하며 그 정해진 기준에 따라 프로텍션 IC(120)의 각 단자별 전압차를 인지하여 충ㆍ방전 상태를 판정한다.
상기 프로텍션 IC(120)는 방전시에 과방전상태에 이르게 되면, DO단자는 로우(LOW)로 되어 스위칭 소자(FET1)를 오프시키고, 과충전 상태에 이르게 되면 CO단자가 로우로 되어 스위칭 소자(FET2)를 오프시키고, 과전류가 흐르는 경우에는 충전시에는 스위칭소자(FET2), 방전시에는 스위칭소자(FET1)를 오프시키도록 구성되어 있다.
상기 저항(R1)과 상기 커패시터(C1)는 상기 프로텍션 IC(120)의 공급전원의 변동을 안정시키는 역할을 한다. 저항(R1)은 배터리의 전원(V1) 공급노드인 제1노드와 상기 프로텍션 IC(120)의 VDD 단자 사이에 연결되고, 상기 커패시터(C1)은 상기 프로텍션 IC의 VDD단자와 VSS단자 사이에 연결된다.
저항(R1)을 크게 하면 전압검출시 프로텍션 IC(120) 내부에 침투되는 전류에 의해서 검출전압이 높아지기 때문에 저항(R1)의 값은 1KΩ 이하의 적당한 값으로 설정된다. 또한 안정동작을 위해서 상기 커패시터(C1)의 값은 0.01μF 이상의 적당한 값을 가진다.
그리고 저항(R1)과 저항(R2)은 프로텍션 IC(120)의 절대 최대정격을 초과하는 고전압 충전기 또는 충전기가 거꾸로 연결되는 경우 전류 제한 저항이 된다. 저항(R2)은 상기 프로텍션 IC(120)의 V-단자와 상기 제2스위칭소자(FET2)의 소오스 단자(S2)가 연결된 제2노드(n2) 사이에 연결된다. 저항(R1)과 저항(R2)은 전원소비의 원인이 될 수 있으므로 통상 저항(R1)과 저항(R2)의 저항값의 합은 1KΩ 보다 크게 설정된다. 그리고 저항(R2)이 너무 크다면 과충전 차단후에 복귀가 일어나지 않을 수 있으므로, 저항(R2)의 값은 10KΩ 또는 그 이하의 값으로 설정된다.
이러한 종래의 보호회로는 과전류 유입시에 차단정밀도가 낮다. 즉 종래의 보호회로는 동작시에, 상기 스위칭 소자들(FET1, FET2)의 내부저항과 배터리 셀 전압에 따라 변칙적인 차단전류를 가진다. 즉 상기 스위칭 소자들(FET1, FET2)의 내부저항이 상기 배터리 셀 전압의 레벨에 따라 변화량이 크고, 발열 등으로 인한 온도에 따른 변화량이 커서, 과전류 유입시에 정밀한 차단이 어려운 문제점이 있다.
한편, 종래의 경우, 배터리 보호회로의 구현은, 인쇄회로기판에 프로텍션(prtection) IC와 2개의 FET, 저항, 및 커패시터 등을 납땜으로 접합시켜 이루어지며, 배터리 셀에 장착하고 하우징을 덧씌우는 형태로 배터리 팩을 완성하게 된다. 그러나 프로텍션(prtection) IC와 2개의 FET 및 저항, 커패시터 등이 차지하는 공간이 너무 커서 소형화에 한계가 있고, 외부 충격에 약하다는 문제점이 있다. 그리고 인쇄회로기판에 프로텍션 IC, 2개의 FET, 최소 2개의 저항들, 최소 1개의 커패시터를 배치하여야 하므로 차지하는 공간이 크고, 집적화가 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 배터리 보호회로 및 그에 따른 통합칩 배치구조를 제공하는 데 있다.
본 발명의 다른 목적은 외부 환경변화와 관계없이, 보다 고정밀한 과전류 차단이 가능한 배터리 보호회로 및 그에 따른 통합칩 배치구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 배터리 보호회로가 적용되는 배터리의 안전성을 향상시킬 수 있는 배터리 보호회로 및 그에 따른 통합칩 배치구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 공간활용도를 높일 수 있고 고집적화가 가능한 배터리 보호회로 및 그에 따른 통합칩 배치구조를 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 배터리 보호회로는, 공통드레인 구조의 제1FET 및 제2FET와; 배터리 셀의 제1단자(B+)와 연결되며 충전전압 또는 방전전압이 인가되는 전압인가와 배터리 전압을 감지하는 전압인가단자(VDD), 배터리 셀의 제2단자(B-)와 연결되며 접지되는 기준단자(VSS), 충방전 및 과전류의 유입 상태를 감지하기 위한 감시단자(V-), 과방전 상태에서 상기 제1FET를 오프시키기 위한 방전차단신호 출력단자(DO), 과충전 상태에서 제2FET를 오프시키기 위한 충전차단신호 출력단자(C0)단자, 및 과전류가 유입되는 상태를 보다 정밀하게 감지하기위한 과전류감지단자(Rsense)를 구비하는 프로텍션(protection) IC와; 상기 프로텍션 IC의 상기 과전류감지단자(Rsense)와 상기 기준단자(VSS) 사이에 연결되는 상기 션트저항(Shunt Resistor)을 구비한다.
상기 프로텍션 IC는 상기 전압인가단자(VDD)가 제1저항을 통해 상기 배터리 셀의 제1단자(+)인 제1노드와 연결되고, 상기 기준단자(VSS)는 상기 배터리 셀의 제2단자(-)와 연결되며 접지되고, 상기 감시단자(V-)는 제2저항을 통해 제2노드에 연결되는 상기 제2FET의 소오스 단자와 연결되고, 상기 방전차단신호 출력단자(DO단자)는 제1FET의 게이트 단자와 연결되고, 상기 충전차단신호 출력단자(C0단자)는 제2FET의 게이트 단자와 연결되고, 과전류가 유입되는 상태를 보다 정밀하게 감지하기위한 과전류감지단자(Rsense)는 일단이 접지된 상기 션트저항의 타단 및 상기 제1FET의 소오스 단자와 연결되는 구조를 가질 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 구체화에 따라, 본 발명에 따른 배터리 보호회로의 통합칩 배치구조는, 칩 적층을 위한 칩 영역과 상기 칩 영역의 가장자리 부위에 서로 이격되어 배치되는 복수의 도전형 영역들을 구비하는 베이스 기판과; 상기 베이스 기판의 상기 칩 영역에 배치되며, 공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩과; 상기 듀얼 FET칩의 상부면에 적층 배치되어, 배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키고, 배터리의 충전시에 과충전상태를 감지하고, 과충전 상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 프로텍션(protection) IC와; 상기 복수의 도전형 영역들 중 선택된 두 개의 도전형 영역들 사이에 배치되어, 과전류의 유입 상태를 상기 프로텍션(protection) IC에서 감지하도록 하기 위한 션트저항(Shunt Resistor)을 구비한다.
상기 프로텍션(protection) IC는, 배터리 셀의 제1단자(B+)와 연결되며 충전전압 또는 방전전압이 인가되는 전압인가와 배터리 전압을 감지하는 전압인가단자(VDD), 배터리 셀의 제2단자(B-)와 연결되며 접지되는 기준단자(VSS), 충방전 및 과전류의 유입 상태를 감지하기 위한 감시단자(V-), 과방전 상태에서 상기 제1FET를 오프시키기 위한 방전차단신호 출력단자(DO), 과충전 상태에서 제2FET를 오프시키기 위한 충전차단신호 출력단자(C0)단자, 과전류가 유입되는 상태를 상기 감시단자(V-) 보다 더 정밀하게 감지하기 위한 과전류감지단자(Rsense)를 구비할 수 있다.
상기 프로텍션 IC의 상기 방전차단신호 출력단자(DO)는, 상기 제1FET의 게이트 단자와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 프로텍션 IC의 상기 충전차단신호 출력단자(CO)는, 상기 제2FET의 게이트 단자와 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가질 수 있다.
상기 복수의 도전형 영역들은 제1도전형 영역 내지 제6도전형 영역들을 포함하여 배치되되, 제1도전형 영역은 상기 프로텍션 IC의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자를 구성하고, 제2도전형 영역은 상기 제2FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성하고, 제3도전형 영역은 상기 프로텍션 IC의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자를 구성하고, 제4도전형 영역은 상기 프로텍션 IC의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4외부연결단자를 구성하고, 제5도전형 영역은 상기 제1FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제5외부연결단자를 구성하고, 제6도전형 영역은 상기 프로텍션 IC의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제6외부연결단자를 구성하고, 상기 션트저항은 상기 제4도전형 영역과 상기 제6도전형 영역 사이를 연결하도록 배치될 수 있다.
상기 복수의 도전형 영역들은 제1도전형 영역 내지 제5도전형 영역들을 포함하여 배치되되, 제1도전형 영역은 상기 프로텍션 IC의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자를 구성하고, 제2도전형 영역은 상기 제2FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성하고, 제3도전형 영역은 상기 프로텍션 IC의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자를 구성하고, 제4도전형 영역은 상기 프로텍션 IC의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4외부연결단자를 구성하고, 제5도전형 영역은 상기 제1FET의 소오스단자 및 상기 프로텍션 IC의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제5외부연결단자를 구성하고, 상기 션트저항은 상기 제4도전형 영역과 상기 제5도전형 영역 사이를 연결하도록 배치될 수 있다.
상기 제5도전형 영역은, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제6외부연결단자를 더 구성할 수 있다.
상기 복수의 도전형 영역들은 제1도전형 영역 내지 제5도전형 영역들을 포함하여 배치되되, 제1도전형 영역은 상기 프로텍션 IC의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자를 구성하고, 제2도전형 영역은 상기 제2FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성하고, 제3도전형 영역은 상기 프로텍션 IC의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자를 구성하고, 제4도전형 영역은 상기 제1FET의 소오스단자 및 상기 프로텍션 IC의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결되고, 제5도전형 영역은 상기 프로텍션 IC의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4 내지 제6외부연결단자를 구성하고, 상기 션트저항은 상기 제4도전형 영역과 상기 제5도전형 영역 사이를 연결하도록 배치될 수 있다.
상기 복수의 도전형 영역들은 제1도전형 영역 내지 제6도전형 영역들을 포함하여 배치되되, 제1도전형 영역은 상기 프로텍션 IC의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자를 구성하고, 제2도전형 영역은 상기 제2FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성하고, 제3도전형 영역은 상기 프로텍션 IC의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자를 구성하고, 제4도전형 영역은 상기 프로텍션 IC의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4외부연결단자를 구성하고, 제5도전형 영역은 상기 제1FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제5외부연결단자를 구성하고, 제6도전형 영역은 상기 프로텍션 IC의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제6외부연결단자를 구성하고, 상기 션트저항은 상기 제4도전형 영역과 상기 제5도전형 영역 사이를 연결하도록 배치될 수 있다.
상기 베이스 기판은 리드프레임(Leadframe), 인쇄회로기판(Printed Circuit Board), 및 연성회로기판(Flexible Printed Circuit Boar) 중에서 선택된 어느 하나일 수 있다.
본 발명에 따르면, 외부 환경변화 및 FET의 발열에 의한 저항값의 변화와 관계없이 보다 정밀한 과전류의 차단이 가능한 효과가 있다, 또한, 배터리 보호회로가 적용되는 배터리의 안전성을 향상시킬 수 있다. 그리고 통합칩을 구현함에 따라, 공간활용도를 높일 수 있고 소형화 및 집적화에 유리해진다. 또한 테스트가 용이하고 주변부품의 결합을 위한 솔더링 공정 등을 줄일 수 있다.
도 1은 일반적인 배터리 보호회로의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 배터리 보호회로의 회로도이다.
도 3은 종래의 경우와 도 2의 경우의 동작온도에 따른 충전 및 방전시의 과전류 차단 범위를 나타낸 그래프이다.
도 4 내지 도 9는 본 발명의 실시예들에 따른 통합칩 배치구조를 나타낸 도면들이다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 2는 본 발명의 일 실시예에 따른 배터리 보호회로도이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 배터리 보호회로(500)는 배터리 셀에 연결되기 위한 단자들(B+,B-), 충전시에는 충전기에 연결되고, 방전시에는 배터리 전원에 의하여 동작되는 전자기기(예, 휴대단말기 등)와 연결되기 위한 단자들(P+,P-)을 구비한다.
그리고 상기 배터리 보호회로(500)는 제1FET(FET1)와 제2FET(FET2), 프로텍션 IC(120), 저항(R1,R2) 션트저항(Shunt Resistor)(R3), 및 커패시터(C1)의 연결구조를 가진다.
상기 제1FET(FET1)와 상기 제2FET(FET2)는 드레인 공통 구조를 가지며, 하나의 칩 안에 드레인 공통구조의 제1FET(FET1)와 제2FET(FET2)가 내장된 듀얼 FET칩(110)의 형태로 구비될 수 있다.
상기 제1FET(FET1)의 소오스 단자(S1)는 상기 션트저항(R3)과 연결되고, 상기 제2FET(FET2)의 소오스 단자(S2)는 제2저항(R2)과 연결된다.
상기 프로텍션 IC(120)는 저항(R1)을 통하여 배터리의 (+)단자(B+)와 연결되고 제1노드(n1)를 통해 충전전압 또는 방전전압이 인가되는 전압인가와 배터리 전압을 감지하는 전압인가단자(VDD단자), 프로텍션IC(110) 내부의 동작전압에 대한 기준이 되는 기준단자(VSS단자), 충방전 및 과전류의 유입 상태를 감지하기 위한 감지단자(V-단자), 과방전 상태에서 제1FET(FET1)를 오프시키기 위한 방전차단신호 출력단자(DO단자), 과충전 상태에서 제2FET(FET2)를 오프시키기 위한 충전차단신호 출력단자(C0단자)와, 과전류가 유입되는 상태를 상기 감시단자(V-)의 경우보다 더 정밀하게 감지하기위한 과전류감지단자(Rsense)를 갖는다.
이때, 프로텍션 IC(120)의 내부는 기준전압 설정부, 기준전압과 충방전 전압을 비교하기 위한 비교부, 과전류 검출부, 충방전 검출부를 구비하고 있다. 여기서 충전 및 방전상태의 판단 기준은 유저가 요구하는 스펙(SPEC)으로 변경이 가능하며 그 정해진 기준에 따라 프로텍션 IC(120)의 각 단자별 전압차를 인지하여 충ㆍ방전 상태를 판정한다.
상기 프로텍션 IC(120)는 상기 과전류감지단자(Rsense)를 통하여 상기 션트저항(R3)의 전압값을 감지하여, 과전류가 감지되는 경우, 충전 및 방전 과전류를 차단하게 된다. 상기 과전류감지단자(Rsense)를 통한 차단방식은 상기 감지단자(V-단자)를 통해 감지된 값을 이용하는 차단하는 방식과 동일하게 설정될 수 있다.
상기 션트저항(R3)은 센서저항(sense resistor) 저항으로도 불리며, 온도변화 등의 외부환경 변화에도 저항값이 일정하게 유지되는 저항소자이다. 따라서 상기 션트저항(R3) 및 상기 과전류감지단자(Rsense)를 더 구비함에 따라 종래의 경우보다 과전류의 차단범위를 일정하게 하고 보다 고정밀한 차단이 가능해지는 것이다.
상기 션트저항(R3)은 상기 프로텍션 IC(120)의 상기 과전류감지단자(Rsense)와 상기 기준단자(VSS) 사이에 연결되고, 또한 상기 션트저항(R3)은 기준단자(VSS)와 상기 제1FET의 소오스 단자(S1) 사이에 연결되는 구조를 가질 수 있다.
상기 션트저항(R3)의 저항값은 대략 10~30mΩ이 사용될 수 있다.
상기 프로텍션 IC(120)는 방전시에 과방전상태에 이르게 되면, DO단자는 로우(LOW)로 되어 제1FET(FET1)를 오프시키고, 과충전 상태에 이르게 되면 CO단자가 로우로 되어 제2FET(FET2)를 오프시키고, 과전류가 흐르는 경우에는 충전시에는 제2FET(FET2), 방전시에는 제1FET(FET1)를 오프시키도록 구성되어 있다.
상기 저항(R1)과 상기 커패시터(C1)는 상기 프로텍션 IC(120)의 공급전원의 변동을 안정시키는 역할을 한다. 저항(R1)은 배터리의 전원(V1) 공급노드인 제1노드(n1)와 상기 프로텍션 IC(120)의 VDD 단자 사이에 연결되고, 상기 커패시터(C1)는 상기 프로텍션 IC(120)의 VDD단자와 VSS단자 사이에 연결된다.
저항(R1)을 크게 하면 전압 검출시 프로텍션 IC(120) 내부에 침투되는 전류에 의해서 검출전압이 높아지기 때문에 저항(R1)의 값은 1KΩ 이하의 적당한 값으로 설정된다. 또한 안정된 동작을 위해서 상기 커패시터(C1)의 값은 0.01μF 이상의 적당한 값을 가진다.
그리고 저항(R1)과 저항(R2)은 프로텍션 IC(120)의 절대 최대정격을 초과하는 고전압 충전기 또는 충전기가 거꾸로 연결되는 경우 전류 제한 저항이 된다. 저항(R2)은 상기 프로텍션 IC(120)의 V-단자와 상기 제2FET(FET2)의 소오스 단자(S2)가 연결된 제2노드(n2) 사이에 연결된다. 저항(R1)과 저항(R2)은 전원소비의 원인이 될 수 있으므로 통상 저항(R1)과 저항(R2)의 저항값의 합은 1KΩ 보다 크게 설정된다. 그리고 저항(R2)이 너무 크다면 과충전 차단후에 복귀가 일어나지 않을 수 있으므로, 저항(R2)의 값은 10KΩ 또는 그 이하의 값으로 설정된다.
도 3은 종래(도 1)의 경우와 도 2의 경우의 동작온도에 따른 충전 및 방전시의 과전류 차단 범위를 나타낸 그래프이다.
도 3에 도시된 바와 같이, 도 2의 경우는 온도변화에 따른 차단전류변화(C)가 거의 없는 반면에, 종래의 경우는 온도변화에 따른 차단전류 변화(D)가 도 2의 경우의 차단전류변화(C)보다 더 크게 나타남을 알 수 있다.
과전류 차단범위의 경우에도 종래의 경우(B)는 ㅁ 2.0A 의 범위를 가지는 데 반해, 도 2의 경우(A)는 ㅁ 0.6A 범위를 가져, 종래의 경우대비 고정밀한 과전류 차단이 가능함을 알 수 있다. 즉 과전류 차단 정밀도가 종래보다 향상됨을 알 수 있다.
도 4 내지 도 9는 도 2의 상기 배터리 보호회로(500)를 구성하는 상기 듀얼 FET칩(110), 상기 프로텍션 IC(120), 상기 션트저항(Shunt Resistor)(R3)을 하나의 통합칩으로 구현하기 위한 배치구조들의 예를 나타낸 도면들이다.
도 4에 도시된 바와 같이, 통합칩의 제1배치구조는 칩 적층을 위한 칩 영역(D)과 상기 칩 영역(D)의 가장자리 부위에 서로 이격되어 배치되는 복수의 도전형 영역들(10,20,30,40,50,60)을 구비하는 베이스 기판(100)에 상기 듀얼 FET칩(110), 상기 프로텍션 IC(120), 상기 션트저항(Shunt Resistor)(R3)이 배치되는 구조를 가진다.
상기 베이스 기판(100)은 리드프레임(Leadframe), 인쇄회로기판(Printed Circuit Board), 및 연성회로기판(Flexible Printed Circuit Board) 중에서 선택된 어느 하나가 사용될 수 있으며, 이외에 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 잘 알려진 기판들의 사용이 가능하다.
상기 베이스 기판(100)의 상기 칩 영역(D)에는 공통드레인구조의 제1FET(FET1) 및 제2FET(FET2)를 내장한 듀얼 FET칩(110)이 배치된다. 상기 듀얼 FET 칩(110)은 제1FET(FET1)의 게이트단자(G1) 및 소오스 단자(S1)와 제2FET(FET2)의 게이트 단자(G2) 및 소오스 단자(S1)를 상부에 구비한 구조를 가지고 있다.
그리고, 상기 듀얼 FET칩(110)의 상부면에 적층되는 방식으로, 상기 프로텍션(protection) IC(120)이 배치된다. 즉 상기 프로텍션 IC(120)는 상기 듀얼 FET 칩(110) 상의 소오스단자(S1,S2) 및 게이트 단자(G1,G2)가 배치된 부분을 제외한 영역(예를 들면, 중앙부위)에 적층 배치된다.
이때 상기 프로텍션 IC(120)와 상기 듀얼 FET칩(110)의 사이에는 절연을 위한 절연막이 배치될 수 있다. 통상적으로 상기 듀얼 FET칩(110)의 사이즈가 상기 프로텍션 IC(120) 보다는 크기 때문에, 상기 듀얼 FET칩(110)의 상부에 상기 프로텍션 IC(120)를 적층하는 배치구조를 채택한다. 또한 상기 듀얼 FET칩(110)의 경우 열이 많이 발생하기 때문에, 상기 베이스 기판(100)을 통하여 방열을 하는 것도 가능하므로, 상기 듀얼 FET칩(110)은 상기 베이스 기판(100)에 가장 인접 배치되는 것이 유리할 것이다.
상기 프로텍션 IC(120)의 상기 방전차단신호 출력단자(DO)는, 상기 제1FET(FET1)의 게이트 단자(G1)와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 프로텍션 IC(120)의 상기 충전차단신호 출력단자(CO)는, 상기 제2FET(FET2)의 게이트 단자(G2)와 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가질 수 있다.
그리고, 상기 복수의 도전형 영역들은 제1도전형 영역 내지 제6도전형 영역(10,20,30,40,50,60)을 포함하여 상기 칩영역(D) 가장자리부분에 서로 이격되어 배치될 수 있다. 예를 들어, 상기 칩영역(D)의 우측 영역에는 제1도전형 영역 내지 제3도전형 영역(10,20,30)이 배치되고, 상기 칩영역(D)의 좌측영역에는 제4도전형 영역 내지 제6도전형 영역(40,50,60) 배치되는 구조를 가질 수 있다. 이외에 다양한 배치구조를 가질 수 있는 것은 당연하다. 상기 제1도전형 영역 내지 제6도전형 영역(10,20,30,40,50,60)은 와이어 연결이나 상기 션트저항(R3)의 배치가 용이하도록 그 위치나 크기 또는 형상이 다양하게 변경가능하다.
제1도전형 영역(10)은 상기 프로텍션 IC(120)의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자(1)를 구성할 수 있다.
제2도전형 영역(20)은 상기 제2FET(FET2)의 소오스단자(S2)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자(2)를 구성할 수 있다.
제3도전형 영역(30)은 상기 프로텍션 IC(120)의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자(3)를 구성할 수 있다.
제4도전형 영역(40)은 상기 프로텍션 IC(120)의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4외부연결단자(4)를 구성할 수 있다.
제5도전형 영역(50)은 상기 제1FET(FET1)의 소오스단자(S1)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제5외부연결단자(5)를 구성할 수 있다.
제6도전형 영역(60)은 상기 프로텍션 IC(120)의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제6외부연결단자(6)를 구성할 수 있다.
이상의 전기적 연결구조에서 와이어를 통해 연결되는 경우에는 전도성을 좋게 하고 빠른 신호전송을 위해 여러개의 와이어를 통해 연결하는 것도 가능하다.
상기 션트저항(R3)은 상기 제4도전형 영역(40)과 상기 제6도전형 영역(60) 사이를 연결하도록 배치될 수 있다. 상기 제4도전형 영역(40)과 상기 제6도전형 영역(60) 사이는 상기 션트저항(R3)의 직접연결이 용이하도록 이격거리나 영역의 크기 등이 적절하게 조절될 수 있으며 상기 션트저항(R3)의 사이즈도 조절될 수 있다.
도 5에 도시된 바와 같이, 통합칩의 제2배치구조는 칩 적층을 위한 칩 영역(D)과 상기 칩 영역(D)의 가장자리 부위에 서로 이격되어 배치되는 복수의 도전형 영역들(10,20,30,40,50)을 구비하는 베이스 기판(100)에 상기 듀얼 FET칩(110), 상기 프로텍션 IC(120), 상기 션트저항(Shunt Resistor)(R3)이 배치되는 구조를 가진다.
상기 베이스 기판(100)의 상기 칩 영역(D)에는 공통드레인구조의 제1FET(FET1) 및 제2FET(FET2)를 내장한 듀얼 FET칩(110)이 배치된다. 상기 듀얼 FET 칩(110)은 제1FET(FET1)의 게이트단자(G1) 및 소오스 단자(S1)와 제2FET(FET2)의 게이트 단자(G2) 및 소오스 단자(S1)를 상부에 구비한 구조를 가지고 있다.
그리고, 상기 듀얼 FET칩(110)의 상부면에 적층되는 방식으로, 상기 프로텍션(protection) IC(120)이 배치된다. 즉 상기 프로텍션 IC(120)는 상기 듀얼 FET 칩(110) 상의 소오스단자(S1,S2) 및 게이트 단자(G1,G2)가 배치된 부분을 제외한 영역(예를 들면, 중앙부위)에 적층 배치된다.
이때 상기 프로텍션 IC(120)와 상기 듀얼 FET칩(110)의 사이에는 절연을 위한 절연막이 배치될 수 있다. 통상적으로 상기 듀얼 FET칩(110)의 사이즈가 상기 프로텍션 IC(120) 보다는 크기 때문에, 상기 듀얼 FET칩(110)의 상부에 상기 프로텍션 IC(120)를 적층하는 배치구조를 채택한다. 또한 상기 듀얼 FET칩(110)의 경우 열이 많이 발생하기 때문에, 상기 베이스 기판(100)을 통하여 방열을 하는 것도 가능하므로, 상기 듀얼 FET칩(110)은 상기 베이스 기판(100)에 가장 인접 배치되는 것이 유리할 것이다.
상기 프로텍션 IC(120)의 상기 방전차단신호 출력단자(DO)는, 상기 제1FET(FET1)의 게이트 단자(G1)와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 프로텍션 IC(120)의 상기 충전차단신호 출력단자(CO)는, 상기 제2FET(FET2)의 게이트 단자(G2)와 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가질 수 있다.
그리고, 상기 복수의 도전형 영역들은 제1도전형 영역 내지 제5도전형 영역(10,20,30,40,50)을 포함하여 상기 칩영역(D) 가장자리부분에 서로 이격되어 배치될 수 있다. 예를 들어, 상기 칩영역(D)의 우측 영역에는 제1도전형 영역 내지 제3도전형 영역(10,20,30)이 배치되고, 상기 칩영역(D)의 좌측영역에는 제4도전형 영역 내지 제5도전형 영역(40,50) 배치되는 구조를 가질 수 있다. 이외에 다양한 배치구조를 가질 수 있는 것은 당연하다. 여기서는 제5도전형 영역(50)이 'ㄱ'자 형태를 가지도록 배치된 상태를 가진다.
제1도전형 영역(10)은 상기 프로텍션 IC(120)의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자(1)를 구성한다.
제2도전형 영역(20)은 상기 제2FET(FET2)의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성한다.
제3도전형 영역(30)은 상기 프로텍션 IC(120)의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자(3)를 구성할 수 있다.
제4도전형 영역(40)은 상기 프로텍션 IC(120)의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4외부연결단자(4)를 구성할 수 있다.
제5도전형 영역(5)은 상기 제1FET(FET1)의 소오스단자(S1) 및 상기 프로텍션 IC(120)의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제5외부연결단자(5)구성할 수 있다.
이상의 전기적 연결구조에서 와이어를 통해 연결되는 경우에는 전도성을 좋게 하고 빠른 신호전송을 위해 여러개의 와이어를 통해 연결하는 것도 가능하다.
상기 션트저항(R3)은 상기 제4도전형 영역(40)과 상기 제5도전형 영역(50) 사이를 연결하도록 배치될 수 있다. 상기 제4도전형 영역(40)과 상기 제5도전형 영역(50) 사이는 상기 션트저항(R3)의 직접연결이 용이하도록 이격거리나 영역의 크기 등이 적절하게 조절될 수 있으며 상기 션트저항(R3)의 사이즈도 조절될 수 있다.
도 6에 도시된 바와 같이, 통합칩의 제3배치구조는 칩 적층을 위한 칩 영역(D)과 상기 칩 영역(D)의 가장자리 부위에 서로 이격되어 배치되는 복수의 도전형 영역들(10,20,30,40,50)을 구비하는 베이스 기판(100)에 상기 듀얼 FET칩(110), 상기 프로텍션 IC(120), 상기 션트저항(Shunt Resistor)(R3)이 배치되는 구조를 가진다.
상기 베이스 기판(100)의 상기 칩 영역(D)에는 공통드레인구조의 제1FET(FET1) 및 제2FET(FET2)를 내장한 듀얼 FET칩(110)이 배치된다. 상기 듀얼 FET 칩(110)은 제1FET(FET1)의 게이트단자(G1) 및 소오스 단자(S1)와 제2FET(FET2)의 게이트 단자(G2) 및 소오스 단자(S1)를 상부에 구비한 구조를 가지고 있다.
그리고, 상기 듀얼 FET칩(110)의 상부면에 적층되는 방식으로, 상기 프로텍션(protection) IC(120)이 배치된다. 즉 상기 프로텍션 IC(120)는 상기 듀얼 FET 칩(110) 상의 소오스단자(S1,S2) 및 게이트 단자(G1,G2)가 배치된 부분을 제외한 영역(예를 들면, 중앙부위)에 적층 배치된다.
이때 상기 프로텍션 IC(120)와 상기 듀얼 FET칩(110)의 사이에는 절연을 위한 절연막이 배치될 수 있다. 통상적으로 상기 듀얼 FET칩(110)의 사이즈가 상기 프로텍션 IC(120) 보다는 크기 때문에, 상기 듀얼 FET칩(110)의 상부에 상기 프로텍션 IC(120)를 적층하는 배치구조를 채택한다. 또한 상기 듀얼 FET칩(110)의 경우 열이 많이 발생하기 때문에, 상기 베이스 기판(100)을 통하여 방열을 하는 것도 가능하므로, 상기 듀얼 FET칩(110)은 상기 베이스 기판(100)에 가장 인접 배치되는 것이 유리할 것이다.
상기 프로텍션 IC(120)의 상기 방전차단신호 출력단자(DO)는, 상기 제1FET(FET1)의 게이트 단자(G1)와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 프로텍션 IC(120)의 상기 충전차단신호 출력단자(CO)는, 상기 제2FET(FET2)의 게이트 단자(G2)와 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가질 수 있다.
그리고, 상기 복수의 도전형 영역들은 제1도전형 영역 내지 제5도전형 영역(10,20,30,40,50)을 포함하여 상기 칩영역(D) 가장자리부분에 서로 이격되어 배치될 수 있다. 예를 들어, 상기 칩영역(D)의 우측 영역에는 제1도전형 영역 내지 제3도전형 영역(10,20,30)이 배치되고, 상기 칩영역(D)의 좌측영역에는 제4도전형 영역 내지 제5도전형 영역(40,50) 배치되는 구조를 가질 수 있다. 상기 제4도전형 영역(40)은 상기 칩영역(D)에 인접되도록 배치되고, 상기 제5도전형 영역(5)은 상기 제4도전형 영역(40)에서 좌측으로 이격되어 배치될 수 있다. 이외에 다양한 배치구조를 가질 수 있는 것은 당연하다.
제1도전형 영역(10)은 상기 프로텍션 IC(120)의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자(1)를 구성한다.
제2도전형 영역(20)은 상기 제2FET(FET2)의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성한다.
제3도전형 영역(30)은 상기 프로텍션 IC(120)의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자(3)를 구성할 수 있다.
제4도전형 영역(40)은 상기 제1FET(FET1)의 소오스단자(S1) 및 상기 프로텍션 IC(120)의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결될 수 있다. 상기 제4도전형 영역(40)은 외부연결단자를 구성하지 않는다.
제5도전형 영역(50)은 상기 프로텍션 IC(120)의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4 내지 제6외부연결단자(4,5,6)를 구성할 수 있다.
이상의 전기적 연결구조에서 와이어를 통해 연결되는 경우에는 전도성을 좋게 하고 빠른 신호전송을 위해 여러개의 와이어를 통해 연결하는 것도 가능하다.
상기 션트저항(R3)은 상기 제4도전형 영역(40)과 상기 제5도전형 영역(50) 사이를 연결하도록 배치될 수 있다. 상기 제4도전형 영역(40)과 상기 제5도전형 영역(50) 사이는 상기 션트저항(R3)의 직접연결이 용이하도록 이격거리나 영역의 크기 등이 적절하게 조절될 수 있으며 상기 션트저항(R3)의 사이즈도 조절될 수 있다.
도 7에 도시된 바와 같이, 통합칩의 제4배치구조는 칩 적층을 위한 칩 영역(D)과 상기 칩 영역(D)의 가장자리 부위에 서로 이격되어 배치되는 복수의 도전형 영역들(10,20,30,40,50,60)을 구비하는 베이스 기판(100)에 상기 듀얼 FET칩(110), 상기 프로텍션 IC(120), 상기 션트저항(Shunt Resistor)(R3)이 배치되는 구조를 가진다.
상기 베이스 기판(100)의 상기 칩 영역(D)에는 공통드레인구조의 제1FET(FET1) 및 제2FET(FET2)를 내장한 듀얼 FET칩(110)이 배치된다. 상기 듀얼 FET 칩(110)은 제1FET(FET1)의 게이트단자(G1) 및 소오스 단자(S1)와 제2FET(FET2)의 게이트 단자(G2) 및 소오스 단자(S1)를 상부에 구비한 구조를 가지고 있다.
그리고, 상기 듀얼 FET칩(110)의 상부면에 적층되는 방식으로, 상기 프로텍션(protection) IC(120)이 배치된다. 즉 상기 프로텍션 IC(120)는 상기 듀얼 FET 칩(110) 상의 소오스단자(S1,S2) 및 게이트 단자(G1,G2)가 배치된 부분을 제외한 영역(예를 들면, 중앙부위)에 적층 배치된다.
이때 상기 프로텍션 IC(120)와 상기 듀얼 FET칩(110)의 사이에는 절연을 위한 절연막이 배치될 수 있다. 통상적으로 상기 듀얼 FET칩(110)의 사이즈가 상기 프로텍션 IC(120) 보다는 크기 때문에, 상기 듀얼 FET칩(110)의 상부에 상기 프로텍션 IC(120)를 적층하는 배치구조를 채택한다. 또한 상기 듀얼 FET칩(110)의 경우 열이 많이 발생하기 때문에, 상기 베이스 기판(100)을 통하여 방열을 하는 것도 가능하므로, 상기 듀얼 FET칩(110)은 상기 베이스 기판(100)에 가장 인접 배치되는 것이 유리할 것이다.
상기 프로텍션 IC(120)의 상기 방전차단신호 출력단자(DO)는, 상기 제1FET(FET1)의 게이트 단자(G1)와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 프로텍션 IC(120)의 상기 충전차단신호 출력단자(CO)는, 상기 제2FET(FET2)의 게이트 단자(G2)와 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가질 수 있다.
그리고, 상기 복수의 도전형 영역들은 제1도전형 영역 내지 제6도전형 영역(10,20,30,40,50,60)을 포함하여 상기 칩영역(D) 가장자리부분에 서로 이격되어 배치될 수 있다. 예를 들어, 상기 칩영역(D)의 우측 영역에는 제1도전형 영역 내지 제3도전형 영역(10,20,30)이 배치되고, 상기 칩영역(D)의 좌측영역에는 제4도전형 영역 내지 제6도전형 영역(40,50,60) 배치되는 구조를 가질 수 있다. 이외에 다양한 배치구조를 가질 수 있는 것은 당연하다. 상기 제1도전형 영역 내지 제6도전형 영역(10,20,30,40,50,60)은 와이어 연결이나 상기 션트저항(R3)의 배치가 용이하도록 그 위치나 크기 또는 형상이 다양하게 변경가능하다.
제1도전형 영역(10)은 상기 프로텍션 IC(120)의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자(1)를 구성할 수 있다.
제2도전형 영역(20)은 상기 제2FET(FET2)의 소오스단자(S2)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자(2)를 구성할 수 있다.
제3도전형 영역(30)은 상기 프로텍션 IC(120)의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자(3)를 구성할 수 있다.
제4도전형 영역(40)은 상기 프로텍션 IC(120)의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4외부연결단자(4)를 구성할 수 있다.
제5도전형 영역(50)은 상기 제1FET(FET1)의 소오스단자(S1)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제5외부연결단자(5)를 구성할 수 있다.
제6도전형 영역(60)은 상기 프로텍션 IC(120)의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제6외부연결단자(6)를 구성할 수 있다.
이상의 전기적 연결구조에서 와이어를 통해 연결되는 경우에는 전도성을 좋게 하고 빠른 신호전송을 위해 여러개의 와이어를 통해 연결하는 것도 가능하다.
상기 션트저항(R3)은 상기 제4도전형 영역(40)과 상기 제5도전형 영역(50) 사이를 연결하도록 배치될 수 있다. 상기 제4도전형 영역(40)과 상기 제5도전형 영역(50) 사이는 상기 션트저항(R3)의 직접연결이 용이하도록 이격거리나 영역의 크기 등이 적절하게 조절될 수 있으며 상기 션트저항(R3)의 사이즈도 조절될 수 있다.
도 8에 도시된 바와 같이, 통합칩의 제5배치구조는 칩 적층을 위한 칩 영역(D)과 상기 칩 영역(D)의 가장자리 부위에 서로 이격되어 배치되는 복수의 도전형 영역들(10,20,30,40,50)을 구비하는 베이스 기판(100)에 상기 듀얼 FET칩(110), 상기 프로텍션 IC(120), 상기 션트저항(Shunt Resistor)(R3)이 배치되는 구조를 가진다. 도 8은 제5도전형 영역(50)의 형상이 다른점을 제외하고는 도 5에서 설명한 바와 동일한 배치구조를 가진다.
상기 제5도전형 영역(50)은, 도 5의 제5외부연결단자(5)에 추가하여, 상기 제5도전형 영역(50)에서 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제6외부연결단자(6)를 더 추가되도록 구성될 수 있다. 이를 위해 상기 제5도전형 영역(50)은 사각형의 형상에서 제5외부연결단자(5) 및 상기 제6외부연결단자(6)가 돌출된 형태를 가질 수 있다.
도 9에 도시된 바와 같이, 통합칩의 제6배치구조는 칩 적층을 위한 칩 영역(D)과 상기 칩 영역(D)의 가장자리 부위에 서로 이격되어 배치되는 복수의 도전형 영역들(10,20,30,40,50)을 구비하는 베이스 기판(100)에 상기 듀얼 FET칩(110), 상기 프로텍션 IC(120), 상기 션트저항(Shunt Resistor)(R3)이 배치되는 구조를 가진다. 도 9는 제5도전형 영역(50)의 형상이 다른 점을 제외하고는 도 5에서 설명한 바와 동일한 배치구조를 가지고, 도 8과는 제6외부연결단자가 없이 제5외부연결단자만을 가진다는 점을 제외하고는 동일한 배치구조를 가진다.
상기 제5도전형 영역(50)은, 사각형의 형상에서 제5외부연결단자(5) 하나만 돌출된 형태를 가질 수 있다.
이상의 도 4 내지 도 9의 배치구조를 가지는 통합칩을 패키징 공정 등을 통해 완성하고, 주변 부품들인 저항(R1,R2), 커패시터(C1) 등을 상기 통합칩과 연결하고, 외부연결단자들을 서로 연결하는 방식으로 도 2와 같은 등가회로를 구성할 수 있다.
상술한 통합칩 배치구조에 따르면, 기존의 프로텍션 IC 및 FET가 차지하던 공간을 줄일 수 있어 소형화 및 집적화에 유리해진다. 또한 테스트가 용이하고 주변부품의 결합을 위한 솔더링 공정 등을 줄일 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
100 : 베이스 기판 110 : 듀얼 FET 칩
120 : 프로텍션 IC n1 : 제1노드
n2 : 제2노드

Claims (11)

  1. 삭제
  2. 삭제
  3. 배터리 보호회로의 통합칩 배치구조에 있어서:
    칩 적층을 위한 칩 영역과 상기 칩 영역의 가장자리 부위에 서로 이격되어 배치되는 복수의 도전형 영역들을 구비하는 베이스 기판과;
    상기 베이스 기판의 상기 칩 영역에 배치되며, 공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩과 ;
    상기 듀얼 FET칩의 상부면에 적층 배치되어, 배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키고, 배터리의 충전시에 과충전상태를 감지하고, 과충전상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 프로텍션(protection) IC와;
    상기 복수의 도전형 영역들 중 선택된 두 개의 도전형 영역들 사이에 배치되어, 과전류가 유입되는 상태를 상기 프로텍션(protection) IC에서 감지하도록 하기 위한 션트저항(Shunt Resistor)을 구비하되,
    상기 프로텍션(protection) IC는, 배터리 셀의 제1단자(B+)와 연결되며 충전전압 또는 방전전압이 인가되는 전압인가와 배터리 전압을 감지하는 전압인가단자(VDD), 배터리 셀의 제2단자(B-)와 연결되며 접지되는 기준단자(VSS), 충방전 및 과전류의 유입 상태를 감지하기 위한 감시단자(V-), 과방전 상태에서 상기 제1FET를 오프시키기 위한 방전차단신호 출력단자(DO), 과충전 상태에서 제2FET를 오프시키기 위한 충전차단신호 출력단자(C0)단자, 및 과전류가 유입되는 상태를 상기 감시단자(V-)보다 더 정밀하게 감지하기 위한 과전류감지단자(Rsense)를 구비하고,
    상기 복수의 도전형 영역들은 제1도전형 영역 내지 제6도전형 영역들을 포함하여 배치되되,
    제1도전형 영역은 상기 프로텍션 IC의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자를 구성하고,
    제2도전형 영역은 상기 제2FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성하고,
    제3도전형 영역은 상기 프로텍션 IC의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자를 구성하고,
    제4도전형 영역은 상기 프로텍션 IC의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4외부연결단자를 구성하고,
    제5도전형 영역은 상기 제1FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제5외부연결단자를 구성하고,
    제6도전형 영역은 상기 프로텍션 IC의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제6외부연결단자를 구성하고,
    상기 션트저항은 상기 제4도전형 영역과 상기 제6도전형 영역 사이를 연결하도록 배치됨을 특징으로 하는 배터리 보호회로의 통합칩 배치구조.
  4. 삭제
  5. 청구항 3에 있어서,
    상기 프로텍션 IC의 상기 방전차단신호 출력단자(DO)는, 상기 제1FET의 게이트 단자와 와이어 또는 배선을 통해 전기적으로 연결되고,
    상기 프로텍션 IC의 상기 충전차단신호 출력단자(CO)는, 상기 제2FET의 게이트 단자와 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가짐을 특징으로 하는 배터리 보호회로의 통합칩 배치구조.
  6. 삭제
  7. 배터리 보호회로의 통합칩 배치구조에 있어서:
    칩 적층을 위한 칩 영역과 상기 칩 영역의 가장자리 부위에 서로 이격되어 배치되는 복수의 도전형 영역들을 구비하는 베이스 기판과;
    상기 베이스 기판의 상기 칩 영역에 배치되며, 공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩과 ;
    상기 듀얼 FET칩의 상부면에 적층 배치되어, 배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키고, 배터리의 충전시에 과충전상태를 감지하고, 과충전상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 프로텍션(protection) IC와;
    상기 복수의 도전형 영역들 중 선택된 두 개의 도전형 영역들 사이에 배치되어, 과전류가 유입되는 상태를 상기 프로텍션(protection) IC에서 감지하도록 하기 위한 션트저항(Shunt Resistor)을 구비하되,
    상기 프로텍션(protection) IC는, 배터리 셀의 제1단자(B+)와 연결되며 충전전압 또는 방전전압이 인가되는 전압인가와 배터리 전압을 감지하는 전압인가단자(VDD), 배터리 셀의 제2단자(B-)와 연결되며 접지되는 기준단자(VSS), 충방전 및 과전류의 유입 상태를 감지하기 위한 감시단자(V-), 과방전 상태에서 상기 제1FET를 오프시키기 위한 방전차단신호 출력단자(DO), 과충전 상태에서 제2FET를 오프시키기 위한 충전차단신호 출력단자(C0)단자, 및 과전류가 유입되는 상태를 상기 감시단자(V-)보다 더 정밀하게 감지하기 위한 과전류감지단자(Rsense)를 구비하고,
    상기 복수의 도전형 영역들은 제1도전형 영역 내지 제5도전형 영역들을 포함하여 배치되되,
    제1도전형 영역은 상기 프로텍션 IC의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자를 구성하고,
    제2도전형 영역은 상기 제2FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성하고,
    제3도전형 영역은 상기 프로텍션 IC의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자를 구성하고,
    제4도전형 영역은 상기 프로텍션 IC의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4외부연결단자를 구성하고,
    제5도전형 영역은 상기 제1FET의 소오스단자 및 상기 프로텍션 IC의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제5외부연결단자를 구성하고,
    상기 션트저항은 상기 제4도전형 영역과 상기 제5도전형 영역 사이를 연결하도록 배치됨을 특징으로 하는 배터리 보호회로의 통합칩 배치구조.
  8. 청구항 7에 있어서,
    상기 제5도전형 영역은, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제6외부연결단자를 더 구성함을 특징으로 하는 배터리 보호회로의 통합칩 배치구조.
  9. 배터리 보호회로의 통합칩 배치구조에 있어서:
    칩 적층을 위한 칩 영역과 상기 칩 영역의 가장자리 부위에 서로 이격되어 배치되는 복수의 도전형 영역들을 구비하는 베이스 기판과;
    상기 베이스 기판의 상기 칩 영역에 배치되며, 공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩과 ;
    상기 듀얼 FET칩의 상부면에 적층 배치되어, 배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키고, 배터리의 충전시에 과충전상태를 감지하고, 과충전상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 프로텍션(protection) IC와;
    상기 복수의 도전형 영역들 중 선택된 두 개의 도전형 영역들 사이에 배치되어, 과전류가 유입되는 상태를 상기 프로텍션(protection) IC에서 감지하도록 하기 위한 션트저항(Shunt Resistor)을 구비하되,
    상기 프로텍션(protection) IC는, 배터리 셀의 제1단자(B+)와 연결되며 충전전압 또는 방전전압이 인가되는 전압인가와 배터리 전압을 감지하는 전압인가단자(VDD), 배터리 셀의 제2단자(B-)와 연결되며 접지되는 기준단자(VSS), 충방전 및 과전류의 유입 상태를 감지하기 위한 감시단자(V-), 과방전 상태에서 상기 제1FET를 오프시키기 위한 방전차단신호 출력단자(DO), 과충전 상태에서 제2FET를 오프시키기 위한 충전차단신호 출력단자(C0)단자, 및 과전류가 유입되는 상태를 상기 감시단자(V-)보다 더 정밀하게 감지하기 위한 과전류감지단자(Rsense)를 구비하고,
    상기 복수의 도전형 영역들은 제1도전형 영역 내지 제5도전형 영역들을 포함하여 배치되되,
    제1도전형 영역은 상기 프로텍션 IC의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자를 구성하고,
    제2도전형 영역은 상기 제2FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성하고,
    제3도전형 영역은 상기 프로텍션 IC의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자를 구성하고,
    제4도전형 영역은 상기 제1FET의 소오스단자 및 상기 프로텍션 IC의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결되고,
    제5도전형 영역은 상기 프로텍션 IC의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4 내지 제6외부연결단자를 구성하고,
    상기 션트저항은 상기 제4도전형 영역과 상기 제5도전형 영역 사이를 연결하도록 배치됨을 특징으로 하는 배터리 보호회로의 통합칩 배치구조.
  10. 배터리 보호회로의 통합칩 배치구조에 있어서:
    칩 적층을 위한 칩 영역과 상기 칩 영역의 가장자리 부위에 서로 이격되어 배치되는 복수의 도전형 영역들을 구비하는 베이스 기판과;
    상기 베이스 기판의 상기 칩 영역에 배치되며, 공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩과 ;
    상기 듀얼 FET칩의 상부면에 적층 배치되어, 배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키고, 배터리의 충전시에 과충전상태를 감지하고, 과충전상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 프로텍션(protection) IC와;
    상기 복수의 도전형 영역들 중 선택된 두 개의 도전형 영역들 사이에 배치되어, 과전류가 유입되는 상태를 상기 프로텍션(protection) IC에서 감지하도록 하기 위한 션트저항(Shunt Resistor)을 구비하되,
    상기 프로텍션(protection) IC는, 배터리 셀의 제1단자(B+)와 연결되며 충전전압 또는 방전전압이 인가되는 전압인가와 배터리 전압을 감지하는 전압인가단자(VDD), 배터리 셀의 제2단자(B-)와 연결되며 접지되는 기준단자(VSS), 충방전 및 과전류의 유입 상태를 감지하기 위한 감시단자(V-), 과방전 상태에서 상기 제1FET를 오프시키기 위한 방전차단신호 출력단자(DO), 과충전 상태에서 제2FET를 오프시키기 위한 충전차단신호 출력단자(C0)단자, 및 과전류가 유입되는 상태를 상기 감시단자(V-)보다 더 정밀하게 감지하기 위한 과전류감지단자(Rsense)를 구비하고,
    상기 복수의 도전형 영역들은 제1도전형 영역 내지 제6도전형 영역들을 포함하여 배치되되,
    제1도전형 영역은 상기 프로텍션 IC의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자를 구성하고,
    제2도전형 영역은 상기 제2FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성하고,
    제3도전형 영역은 상기 프로텍션 IC의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자를 구성하고,
    제4도전형 영역은 상기 프로텍션 IC의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4외부연결단자를 구성하고,
    제5도전형 영역은 상기 제1FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제5외부연결단자를 구성하고,
    제6도전형 영역은 상기 프로텍션 IC의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제6외부연결단자를 구성하고,
    상기 션트저항은 상기 제4도전형 영역과 상기 제5도전형 영역 사이를 연결하도록 배치됨을 특징으로 하는 배터리 보호회로의 통합칩 배치구조.
  11. 청구항 3에 있어서,
    상기 베이스 기판은 리드프레임(Leadframe), 인쇄회로기판(Printed Circuit Board), 및 연성회로기판(Flexible Printed Circuit Board) 중에서 선택된 어느 하나임을 특징으로 하는 배터리 보호회로의 통합칩 배치구조.
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