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KR101300214B1 - bipolar junction transistor for high matching characteristics - Google Patents

bipolar junction transistor for high matching characteristics Download PDF

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KR101300214B1
KR101300214B1 KR1020110052341A KR20110052341A KR101300214B1 KR 101300214 B1 KR101300214 B1 KR 101300214B1 KR 1020110052341 A KR1020110052341 A KR 1020110052341A KR 20110052341 A KR20110052341 A KR 20110052341A KR 101300214 B1 KR101300214 B1 KR 101300214B1
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transistor
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conductivity
bipolar junction
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이희덕
정의정
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충남대학교산학협력단
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Abstract

두 개의 트랜지스터를 포함하는 형태의 쌍극성 접합 트랜지스터에서, 두 트랜지스터가 각각 서로 다른 에미터를 포함하는 형태로 이루어지며, 서로 동일한 베이스와 콜렉터를 포함한다. 두 개의 트랜지스터가 공통된 베이스와 콜렉터를 사용하며, 베이스는 각 에미터를 각각 둘러싸는 형태로 이루어지며, 콜렉터는 베이스를 둘러싸는 형태는 형태로 이루어진다. In a bipolar junction transistor of a type including two transistors, the two transistors each include a different emitter and include the same base and collector. The two transistors use a common base and a collector, and the base is formed around each emitter, and the collector is formed around the base.

Description

정합 특성이 개선된 쌍극성 접합 트랜지스터{bipolar junction transistor for high matching characteristics}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a bipolar junction transistor

본 발명은 트랜지스터의 구조에 관한 것으로, 더욱 상세하게 말하자면, 쌍극성 접합 트랜지스터(bipolar junction transistor: BJT)에 관한 것이다. The present invention relates to the structure of a transistor, and more particularly, to a bipolar junction transistor (BJT).

아날로그 회로에서 널리 사용되는 밴드갭 레퍼런스(Band-gap reference), 차동 증폭기(Differential amplifier), 고속도 신호 변환기(High speed A/D converter)는 일반적으로 두 개 이상의 쌍으로 구성되는 소자를 사용하기 때문에, 소자간의 정밀한 정합(matching) 특성이 확보되지 않으면 회로가 오동작을 일으킬 수 있으므로 소자 간 정합 특성은 무엇보다 중요하다고 할 수 있다. Band-gap references, differential amplifiers, and high speed A / D converters, which are widely used in analog circuits, generally use two or more pairs of devices. If the precise matching (matching) characteristics between the devices are not secured, the circuit may cause malfunctions, so the matching between the devices is important.

BJT MOSFET(Metal Oxide Semiconductor Field Effect Transistor)에 비해 높은 전류 이득과 우수한 정합 특성을 가지고 있기 때문에 아날로그 회로에서 다양하게 사용되고 있다. 정합 특성이 우수하다는 것은 두 소자의 특성이 이상적으로 같아야 하는 것을 나타내는데, 구체적으로 두 소자의 베이스, 콜렉터, 에미터의 각각의 넓이, 도핑 깊이와 농도 등이 모두 일치하여야 한다. 그러나 현실적으로 두 소자가 이상적으로 같을 수는 없다. It is used in analog circuits because of its high current gain and excellent matching characteristics compared to BJT MOSFET (Metal Oxide Semiconductor Field Effect Transistor). The excellent matching characteristics indicate that the characteristics of the two devices should ideally be equal. Specifically, the widths of the base, collector and emitter of the two devices, the doping depth and the concentration should all agree with each other. However, in reality, two devices can not be ideally the same.

가능한 정합 특성을 개선하는 방법으로, 두 소자의 도핑 깊이 및 농도를 가능한 일치시키고 열점에 의한 데미지(damage)의 차이를 줄이기 위해 두 소자간의 거리를 최대한 가깝게 하여야 한다. 그리고 각 소자 내의 전류가 흐르는 경로의 길이가 짧고 폭이 좁아야 하며, DNW(deep N well)과 같이 저항의 변화가 큰 부분이 차지하는 부분이 적어야 한다.As a way to improve the matching properties possible, the distance between the two devices should be as close as possible to match the doping depths and concentrations of the two devices as much as possible and to reduce the difference in damage caused by hot spots. In addition, the length of the current flow path in each device should be short and narrow, and the portion of the large resistance change such as deep N well (DNW) should occupy less.

본 발명이 해결하려는 과제는 보다 정합 특성이 개선되는 트랜지스터를 제공하는 것이다. A problem to be solved by the present invention is to provide a transistor with improved matching characteristics.

위의 과제를 위한, 본 발명의 특징에 따른 쌍극성 접합 트랜지스터는 제1 도전성의 불순물을 포함하여 형성되는 제1 접합; 제1 도전성의 불순물을 포함하여 형성되는 제2 접합; 제2 도전성의 불순물을 포함하여 상기 제1 접합 및 제2 접합을 각각 둘러싸고 있는 형태로 이루어지는 제1 웰; 및 제1 도전성의 불순물을 포함하고 상기 제1 웰을 둘러싸고 있는 형태로 이루어지는 제2 웰을 포함한다. In order to achieve the above object, a bipolar junction transistor according to an aspect of the present invention includes: a first junction including a first conductive impurity; A second junction formed including impurities of a first conductivity; A first well including a second conductive impurity and surrounding the first junction and the second junction; And a second well comprising a first conductive impurity and surrounding the first well.

본 발명의 다른 특징에 따른 쌍극성 접합 트랜지스터는 도전성의 불순물을 포함하여 형성되는 제1 접합; 제1 도전성의 불순물을 포함하여 형성되는 제2 접합; 제2 도전성의 불순물을 포함하여 상기 제1 접합 및 제2 접합을 각각 둘러싸고 있으면서 제1 방향은 개방되어 있는 형태로 이루어지는 제1 웰; 및 제1 도전성의 불순물을 포함하고 상기 제1 웰을 둘러싸고 있는 형태로 이루어지는 제2 웰을 포함한다. According to another aspect of the present invention, a bipolar junction transistor includes: a first junction formed of conductive impurities; A second junction formed including impurities of a first conductivity; A first well including an impurity of a second conductivity and having a first direction open while surrounding each of the first junction and the second junction; And a second well comprising a first conductive impurity and surrounding the first well.

이러한 본 발명에서, 상기 쌍극성 접합 트랜지스터는 제1 트랜지스터와 제2 트랜지스터를 포함하며, 상기 제1 접합은 제1 트랜지스터의 에미터로 기능하고, 상기 제2 접합은 제2 트랜지스터의 에미터로 기능하며, 상기 제1 웰은 상기 제1 및 제2 트랜지스터의 베이스로 기능하고, 상기 제2 웰은 상기 제1 및 제2 트랜지스터의 콜렉터로 기능한다. In this invention, the bipolar junction transistor includes a first transistor and a second transistor, wherein the first junction functions as an emitter of the first transistor, and the second junction functions as an emitter of the second transistor. And the first well serves as a base of the first and second transistors, and the second well serves as a collector of the first and second transistors.

본 발명의 실시 예에 따르면, 보다 정합 특성이 개선된 트랜지스터가 제공됨으로써, 해당 트랜지스터를 사용하는 아날로그의 회로의 오동작을 개선할 수 있다. 또한 본 발명의 실시 예에 따른 쌍극성 접합 트랜지스터에서, 두 소자의 거리가 가까워지게 되어 제조시에 불순물을 도핑하는 농도 및 깊이를 보다 일치시킬 수 있고 열점에 의한 데미지의 차이를 줄일 수 있다. 또한 쌍극성 접합 트랜지스터를 구성하는 각 소자 내의 전류가 흐르는 경로의 길이가 짧고 폭이 좁아지게 되어 정합 특성을 개선시킬 수 있다. According to the embodiment of the present invention, it is possible to improve the malfunction of the analog circuit using the transistor by providing the transistor with improved matching characteristics. In addition, in the bipolar junction transistor according to the embodiment of the present invention, the distance between the two devices is closer, so that the concentration and depth of doping impurities during manufacturing can be more matched, and the difference in damage due to hot spots can be reduced. In addition, the length of a path through which current flows in each element constituting the bipolar junction transistor is short and the width thereof becomes narrow, and the matching characteristic can be improved.

특히, 두 소자의 에미터와 콜렉터가 공통으로 형성됨에 따라, NPN타입의 소자의 경우에는 딥 N 웰(Deep N well)과 저항의 변화가 큰 부분이 차지하는 부분이 감소될 수 있으므로, 정합 특성을 보다 개선시킬 수 있다. 또한 쌍극성 접합 트랜지스터의 전체 평면적을 감소시킬 수 있으므로, 제작 비용절감 효과도 볼 수 있다.Particularly, since the emitter and the collector of the two elements are formed in common, in the case of the NPN type device, the deep N well and the portion where the large change in resistance is occupied can be reduced, Can be improved. In addition, since the entire planar area of the bipolar junction transistor can be reduced, the manufacturing cost can also be reduced.

도 1은 일반적인 쌍극성 접합 트랜지스터의 구조를 나타낸 도이다.
도 2는 본 발명의 제1 실시 예에 따른 쌍극성 접합 트랜지스터의 구조를 나타낸 평면도이다.
도 3 및 도 4는 본 발명의 제1 실시 예에 따른 쌍극성 접합 트랜지스터의 단면도이다.
도 5는 본 발명의 제2 실시 예에 따른 쌍극성 접합 트랜지스터의 구조를 나타낸 평면도이다.
도 6 및 도 7은 본 발명의 제2 실시 예에 따른 쌍극성 접합 트랜지스터의 단면도이다.1 is a diagram illustrating a structure of a general bipolar junction transistor.
2 is a plan view illustrating a structure of a bipolar junction transistor according to a first embodiment of the present invention.
3 and 4 are cross-sectional views of a bipolar junction transistor according to a first embodiment of the present invention.
5 is a plan view illustrating a structure of a bipolar junction transistor according to a second exemplary embodiment of the present invention.
6 and 7 are cross-sectional views of a bipolar junction transistor according to a second embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. In the following detailed description of the preferred embodiments of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. In the drawings, like reference numerals are used throughout the drawings.

덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할 때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 또한, 어떤 구성요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. In addition, in the entire specification, when a part is referred to as being 'connected' to another part, it may be referred to as 'indirectly connected' not only with 'directly connected' . Also, to "include" an element means that it may include other elements, rather than excluding other elements, unless specifically stated otherwise.

이하, 도면을 참조하여 본 발명의 실시 예에 따른 트랜지스터에 대하여 설명한다. Hereinafter, a transistor according to an embodiment of the present invention will be described with reference to the drawings.

도 1은 일반적인 쌍극성 접합 트랜지스터의 구조를 나타낸 도이다. 1 is a diagram illustrating a structure of a general bipolar junction transistor.

쌍극성 접합 트랜지스터는 에미터(E1, E2)를 중심으로 베이스(B1, B2), 콜렉터(C1, C2)가 순차적으로 형성되면서 에미터, 베이스, 콜렉터가 각각 도넛 형태로 이루어진다. 이에 따라 베이스(B1, B2)가 에미터(E1, E2)를 둘러싸고 있는 형태로 구현되고, 콜렉터(C1, C2)가 베이스(B1, B2)를 둘러싸고 있는 형태로 구현된다. In the bipolar junction transistor, the bases B1 and B2 and the collectors C1 and C2 are sequentially formed around the emitters E1 and E2, and the emitters, the base, and the collectors each have a donut shape. Thus, the bases B1 and B2 are implemented to surround the emitters E1 and E2, and the collectors C1 and C2 are configured to surround the bases B1 and B2.

이러한 구조를 가지는 두 개의 쌍극성 접합 트랜지스터는 도 1에서와 같이 하나의 쌍으로 구현되며, NPN 타입이나 PNP 타입의 경우에도 동일하게 이루어진다. Two bipolar junction transistors having such a structure are implemented in one pair as shown in FIG. 1, and are the same in the case of an NPN type or a PNP type.

본 발명의 실시 예에는 정합 특성을 개선하기 위하여, 하나의 쌍으로 이루어지는 쌍극성 접합 트랜지스터를 다음과 같은 구조로 형성한다. In an embodiment of the present invention, in order to improve the matching characteristics, a pair of bipolar junction transistors are formed with the following structure.

도 2는 본 발명의 제1 실시 예에 따른 쌍극성 접합 트랜지스터의 구조를 나타낸 평면도이다. 2 is a plan view illustrating a structure of a bipolar junction transistor according to a first embodiment of the present invention.

첨부한 도 2에서와 같이, 본 발명의 제1 실시 예에 따른 쌍극성 접합 트랜지스터는 제1 트랜지스터(T1)와 제2 트랜지스터(T2)를 포함한다.As shown in FIG. 2, the bipolar junction transistor according to the first embodiment of the present invention includes a first transistor T1 and a second transistor T2.

제1 및 제2 트랜지스터(T1, T2)는 쌍극성 접합 트랜지스터이며, 에미터, 베이스, 콜렉터를 포함하며, 본 발명의 제1 실시 예에서 따라, 제1 트랜지스터(T1)의 에미터(E1)와 제2 트랜지스터(T2)의 에미터(E2)만 서로 분리되어 있는 형태로 이루어지며, 베이스(B)와 콜렉터(C)는 서로 통합된 형태로 이루어진다. 즉, 제1 트랜지스터(T1)의 베이스(B) 및 콜렉터(C)는 제2 트랜지스터(T2)의 베이스(B) 및 콜렉터(C)와 동일하다. The first and second transistors T1 and T2 are bipolar junction transistors and include an emitter, a base, and a collector, and according to the first embodiment of the present invention, the emitter E1 of the first transistor T1. And the emitter E2 of the second transistor T2 is separated from each other, and the base B and the collector C are integrated with each other. That is, the base B and the collector C of the first transistor T1 are the same as the base B and the collector C of the second transistor T2.

구체적으로, 도 2에서와 같이, 제1 트랜지스터(T1)의 에미터(E1)와 제2 트랜지스터(T2)의 에미터(E2)가 각각 위치되며, 제1 및 제2 트랜지스터의 공통 베이스(B)가 두 개의 에미터(E1, E2)를 각각 둘러싸고 있는 형태로 이루어지고, 제1 및 제2 트랜지스터(T, T2)의 공통 콜렉터(C)가 공통 베이스(B)를 둘러싸고 있는 형태로 이루어진다. Specifically, as shown in FIG. 2, the emitter E1 of the first transistor T1 and the emitter E2 of the second transistor T2 are positioned, respectively, and the common base B of the first and second transistors is positioned. ) Is formed to surround two emitters E1 and E2, and the common collector C of the first and second transistors T and T2 surrounds the common base B.

도 3 및 도 4는 본 발명의 제1 실시 예에 따른 쌍극성 접합 트랜지스터의 단면도이다. 도 3은 NPN 타입의 경우에 해당하는 쌍극성 접합 트랜지스터의 단면도이며, 도 4는 PNP 타입의 쌍극성 접합 트랜지스터의 단면도이다. 3 and 4 are cross-sectional views of a bipolar junction transistor according to a first embodiment of the present invention. 3 is a cross-sectional view of a bipolar junction transistor corresponding to the case of NPN type, and FIG. 4 is a cross-sectional view of a bipolar junction transistor of PNP type.

먼저, NPN타입의 본 발명의 제1 실시 예에 따른 쌍극성 접합 트랜지스터의 구조를 살펴보면, 베이스로 기능하는 P-웰(well)(10), 에미터로 기능하는 제1 및 제2 N+ 접합(21,22), 그리고 콜렉터로 기능하는 딥 N-웰(30)을 포함한다.First, referring to the structure of the bipolar junction transistor according to the first embodiment of the present invention of the NPN type, the P-well 10 serving as a base and the first and second N + junctions serving as emitters ( 21,22, and a deep N-well 30 that functions as a collector.

P-웰(10)은 P형의 불순물을 포함하여 형성되며, 본 발명의 실시 예에 따른 제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 공통 베이스(B)로 기능한다. The P-well 10 is formed to include P-type impurities and functions as a common base B of the first transistor T1 and the second transistor T2 according to the embodiment of the present invention.

제1 및 제2 N+ 접합(21,22)은 N형의 불순물을 포함하여 형성되며, 제1 N+ 접합(21)은 제1 트랜지스터(T1)의 에미터(E1)로 기능하며, 제2 N+접합(22)은 제2 트랜지스터(T2)의 에미터(E2)로 기능한다. 제1 및 제2 트랜지스터의 공통 베이스(B)가 두 개의 에미터(E, E2)를 각각 둘러싸고 있는 형태로 이루어짐으로써, 제1 N+ 접합(21)과 제2 N+ 접합(22)이 P-웰(10) 상에 형성되면서 서로 소정 간격 떨어진 위치에 형성된다. The first and second N + junctions 21 and 22 are formed to include N-type impurities, and the first N + junction 21 functions as an emitter E1 of the first transistor T1 and the second N + junction. Junction 22 functions as an emitter E2 of second transistor T2. The common base B of the first and second transistors is formed to surround two emitters E and E2, respectively, so that the first N + junction 21 and the second N + junction 22 are P-wells. It is formed on the (10) while being formed at a predetermined distance from each other.

딥 N-웰(30)은 N형의 불순물을 포함하여 형성되며, 본 발명의 실시 예에 따른 제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 공통 콜렉터(C)로 기능한다. 이러한 딥 N-웰(30)은 P-웰(10)의 하부에 접하여 형성되어 있다. The deep N-well 30 is formed to include N-type impurities and functions as a common collector C of the first transistor T1 and the second transistor T2 according to the embodiment of the present invention. The deep N-well 30 is formed in contact with the lower portion of the P-well 10.

따라서, 본 발명의 실시 예에 따른 제1 트랜지스터(T1)는 P-웰(10), 제1 N+접합(21), 그리고 딥 N-웰(30)을 포함하며, 제2 트랜지스터(T2)는 P-웰(10), 제2 N+접합(22), 그리고 딥 N-웰(30)을 포함한다. Accordingly, the first transistor T1 according to the embodiment of the present invention includes a P-well 10, a first N + junction 21, and a deep N-well 30, and the second transistor T2 is A P-well 10, a second N + junction 22, and a deep N-well 30.

이와 같이 제1 트랜지스터(T1)와 제2 트랜지스터(T2)가 하나의 P-웰(10)을 공통 베이스로 하고 P-웰(10)의 하부에 형성된 딥 N-웰(30)을 공통 콜렉터로 하면서, P-웰(10)에 형성된 제1 N+접합(21) 및 제2 N+접합(22)들을 각각 개별적인 에미터로 함으로써, 본 발명의 실시 예에 따른 쌍극성 접합 트랜지스터의 평면적이 감소된다. 또한 동일한 베이스와 콜렉터를 사용함에 따라, 분리되어 있는 것에 비하여 제조시에 접합을 형성하기 위하여 사용하는 불순물의 도핑 농도 및 깊이의 차이가 적어지게 된다. 또한 저항의 변화가 큰 딥 N-웰의 또한 크기가 줄어들게 된다. 그러므로 본 발명의 실시 예에 따른 쌍극성 접합 트랜지스터를 통하여 전류가 흐르는 경로의 길이가 짧아지고 폭이 좁아지게 되어, 정합 특성이 향상된다. As such, the first transistor T1 and the second transistor T2 have one P-well 10 as a common base, and the deep N-well 30 formed below the P-well 10 as a common collector. In the meantime, the first N + junction 21 and the second N + junction 22 formed in the P-well 10 are each emitters, so that the planar area of the bipolar junction transistor according to the embodiment of the present invention is reduced. In addition, by using the same base and the collector, the difference in the doping concentration and depth of the impurities used to form a junction during manufacturing becomes smaller than that of the separated. In addition, deep N-wells with large variations in resistance will also be reduced in size. Therefore, the length of the path through which the current flows through the bipolar junction transistor according to the embodiment of the present invention becomes shorter and narrower, thereby improving matching characteristics.

한편, 본 발명의 제1 실시 예에 따른 쌍극성 접합 트랜지스터가 PNP 타입으로 구현되는 경우에도, 도 4에서와 같이, 베이스로 기능하는 N-웰(well)(11), 에미터로 기능하는 제1 및 제2 P+ 접합(21,22), 그리고 콜렉터로 기능하는 제3 P+ 접합(31, 32)을 포함한다. 이 경우에도 본 발명의 제1 실시 예에 따른 쌍극성 접합 트랜지스터를 구성하는, 제1 트랜지스터(T1)는 N-웰(11), 제1 P접합(21), 그리고 제3 P+ 접합(31)을 포함하며, 제2 트랜지스터(T2)는 N-웰(11), 제2 P+접합(22), 그리고 제3 P+ 접합(32)을 포함한다. 여기서는 공통 콜렉터(C)를 형성하는 제3 P+ 접합(31,32)를 형성하기 위한 딥 P웰을 제거한 형태로 구현된 것이며, 이에 따라 평면적을 보다 감소시킬 수 있다. Meanwhile, even when the bipolar junction transistor according to the first embodiment of the present invention is implemented in the PNP type, as shown in FIG. First and second P + junctions 21 and 22, and third P + junctions 31 and 32 functioning as collectors. Even in this case, the first transistor T1 constituting the bipolar junction transistor according to the first embodiment of the present invention has an N-well 11, a first P junction 21, and a third P + junction 31. The second transistor T2 includes an N-well 11, a second P + junction 22, and a third P + junction 32. In this case, the deep P wells for forming the third P + junctions 31 and 32 forming the common collector C are removed. Accordingly, the planar area may be further reduced.

그 결과 위에서 살펴본 바와 같은 효과가 발생하여, 본 발명의 실시 예에 따른 쌍극성 접합 트랜지스터의 정합 특성이 향상된다. As a result, the effects as described above occur, so that the matching characteristics of the bipolar junction transistor according to the embodiment of the present invention are improved.

한편 본 발명의 실시 예에서 설명의 편의를 위하여, NPN 또는 PNP 타입의 트랜지스터에서, 베이스로 기능하는 P-웰 또는 N-웰(10)을 제1 웰이라고 명명하고, 콜렉터로 기능하는 딥 N-웰 및 제3 P+ 접합을 제2 웰이라고 명명할 수 있다. 그리고 에미터로 기능하는 제1 트랜지스터의 제1 N+ 접합 또는 제1 P+ 접합을 제1 접합이라고 명명하고, 제2 트랜지스터의 제2 N+ 접합 또는 제2 P+ 접합을 제2 접합이라고 명명할 수 있다. On the other hand, for convenience of explanation in the embodiment of the present invention, in the NPN or PNP type transistor, the P-well or N-well 10 serving as a base is named as the first well, and the deep N- which functions as a collector. Wells and third P + junctions may be termed second wells. The first N + junction or the first P + junction of the first transistor serving as the emitter may be referred to as a first junction, and the second N + junction or the second P + junction of the second transistor may be referred to as a second junction.

다음에는 본 발명의 제2 실시 예에 따른 쌍극성 접합 트랜지스터에 대하여 설명한다. Next, a bipolar junction transistor according to a second embodiment of the present invention will be described.

도 5는 본 발명의 제2 실시 예에 따른 쌍극성 접합 트랜지스터의 구조를 나타낸 평면도이다. 5 is a plan view illustrating a structure of a bipolar junction transistor according to a second exemplary embodiment of the present invention.

첨부한 도 5에서와 같이, 본 발명의 제2실시 예에 따른 쌍극성 접합 트랜지스터도 제1 트랜지스터(T1)와 제2 트랜지스터(T2)를 포함한다. As shown in FIG. 5, the bipolar junction transistor according to the second embodiment of the present invention also includes a first transistor T1 and a second transistor T2.

본 발명의 제2 실시 예에 따른 제1 및 제2 트랜지스터(T1, T2)도 위의 제1 실시 예와 동일하게, 에미터(E), 베이스(B), 콜렉터(C)를 포함하며, 제1 트랜지스터(T1)의 에미터(E1)와 제2 트랜지스터(T2)의 에미터(E2)만 서로 분리되어 있는 형태로 이루어진다. 그러나 제1 실시 예와는 달리, 본 발명의 제2 실시 예에 따른 쌍극성 접합 트랜지스터에서, 제1 및 제2 트랜지스터(T1, T2)의 공통 베이스(B)의 형태가 제1 실시 예와 다르게 형성된다. 즉, 도 5에서와 같이, 제1 트랜지스터(T1)의 에미터(21)와 제2 트랜지스터(T2)의 에미터(E2)가 각각 위치되며, 제1 및 제2 트랜지스터의 공통 베이스(B)가 두 개의 에미터(E, E2)를 둘러싸고 있지만 제1 방향이 개방되어 있는 형태로 이루어진다. 그리고 제1 및 제2 트랜지스터(T1, T2)의 공통 콜렉터(C)가 공통 베이스(B)를 둘러싸고 있는 형태로 이루어진다. The first and second transistors T1 and T2 according to the second embodiment of the present invention also include the emitter E, the base B, and the collector C, as in the first embodiment. Only the emitter E1 of the first transistor T1 and the emitter E2 of the second transistor T2 are separated from each other. However, unlike the first embodiment, in the bipolar junction transistor according to the second embodiment of the present invention, the shape of the common base B of the first and second transistors T1 and T2 is different from that of the first embodiment. Is formed. That is, as shown in FIG. 5, the emitter 21 of the first transistor T1 and the emitter E2 of the second transistor T2 are positioned, respectively, and the common base B of the first and second transistors is located. Surrounds two emitters E and E2, but has a shape in which the first direction is open. The common collector C of the first and second transistors T1 and T2 surrounds the common base B.

여기서 제1 및 제2 트랜지스터의 공통 베이스(B)는 두 개의 에미터(E, E2)를 각각 둘러싸고 있으면서 제1 방향(여기서는 예를 들어, 두 개의 에미터가 서로 마주보는 방향에 반대되는 방향)이 개방되어 있는 형태로 이루어짐으로써, 마치 공통 베이스(B)는 'ㄷ' 자 같은 형태를 가질 수 있다. Here, the common base B of the first and second transistors surrounds two emitters E and E2, respectively, in a first direction (for example, a direction opposite to the direction in which the two emitters face each other). By forming the open form, the common base B may have a 'c' shape.

도 6 및 도 7은 본 발명의 제2 실시 예에 따른 쌍극성 접합 트랜지스터의 단면도이다. 도 6은 NPN 타입의 경우에 해당하는 쌍극성 접합 트랜지스터의 단면도이며, 도 7는 PNP 타입의 쌍극성 접합 트랜지스터의 단면도이다. 6 and 7 are cross-sectional views of a bipolar junction transistor according to a second embodiment of the present invention. FIG. 6 is a cross-sectional view of a bipolar junction transistor corresponding to the case of NPN type, and FIG. 7 is a cross-sectional view of a bipolar junction transistor of PNP type.

위의 제1 실시 예와 같이, NPN 타입의 본 발명의 제2 실시 예에 따른 쌍극성 접합 트랜지스터는 베이스로 기능하는 P-웰(well)(10'), 에미터로 기능하는 제1 및 제2 N+ 접합(21,22), 그리고 콜렉터로 기능하는 딥 N-웰(30)을 포함한다. 즉, 제1 트랜지스터(T1)는 P-웰(10'), 제1 N+접합(21), 그리고 딥 N-웰(30)을 포함하며, 제2 트랜지스터(T2)는 P-웰(10'), 제2 N+접합(22), 그리고 딥 N-웰(30)을 포함한다. As in the first embodiment above, the bipolar junction transistor according to the second embodiment of the present invention of the NPN type has a P-well 10 'serving as a base and a first and first serving as an emitter. 2 N + junctions 21 and 22, and a deep N-well 30 that functions as a collector. That is, the first transistor T1 includes a P-well 10 ', a first N + junction 21, and a deep N-well 30, and the second transistor T2 includes a P-well 10'. ), A second N + junction 22, and a deep N-well 30.

그러나 제1 실시 예와는 달리, 공통 베이스(B)가 에미터(E, E2)들을 둘러싸고 있으면서 제1 방향은 개방되어 있는 형태로 이루어짐에 따라, 도 6에서와 같이, 쌍극성 접합 트랜지스터의 일부 단면에서는, 제1 N+ 접합(21)과 제2 N+ 접합(22)이 P-웰(10') 상에 형성되면서 서로 소정 간격 떨어진 위치에 형성되고, 에미터로 기능하는 제1 N+ 접합(21)과 콜렉터로 기능하는 딥 N-웰(30) 사이 그리고, 에미터로 기능하는 제2 N+ 접합(22)과 콜렉터로 기능하는 딥 N-웰(30) 사이에 P-웰(10') 이 형성되어 있지 않다. 즉, 제1 실시 예에서는 공통 베이스(B)가 에미터(E, E2)들을 둘러싸고 있는 형태로 구현됨에 따라, 도 3에서와 같이, 제1 N+ 접합(21)과 딥 N-웰(30) 사이 그리고, 제2 N+ 접합(22)과 딥 N-웰(30) 사이에 P-웰(10)이 형성되어 있는 반면에, 제2 실시 예에서는 도 6에서와 같이, 제1 N+ 접합(21)과 딥 N-웰(30) 사이 그리고, 제2 N+ 접합(22)과 딥 N-웰(30) 사이에 P-웰(10')이 형성되어 있지 않다. However, unlike the first embodiment, as the common base B surrounds the emitters E and E2 and the first direction is open, as shown in FIG. 6, a part of the bipolar junction transistor is shown. In the cross section, the first N + junction 21 and the second N + junction 22 are formed on the P-well 10 'at positions spaced apart from each other, and function as emitters. ) And between the deep N-well 30 functioning as a collector and between the second N + junction 22 functioning as an emitter and the deep N-well 30 functioning as a collector. It is not formed. That is, in the first embodiment, as the common base B is formed to surround the emitters E and E2, as shown in FIG. 3, the first N + junction 21 and the deep N-well 30 are formed. While the P-well 10 is formed between the second N + junction 22 and the deep N-well 30, in the second embodiment, as shown in FIG. 6, the first N + junction 21 is formed. ) And the deep N-well 30, and between the second N + junction 22 and the deep N-well 30, no P-well 10 ′ is formed.

그 결과, 제1 실시 예에 비하여, 제1 및 제2 트랜지스터(T, T2)의 에미터와 콜렉터 사이의 거리가 가까워져서 전류가 흐르는 경로의 길이가 보다 짧아지게 된다. 물론 이 경우에도, 제1 및 제2 트랜지스터가 동일한 베이스와 콜렉터를 사용함에 따라, 분리되어 있는 것에 비하여 제조시에 접합을 형성하기 위하여 사용하는 불순물의 도핑 농도 및 깊이의 차이가 적어지게 된다. 또한 저항의 변화가 큰 딥 N-웰의 또한 크기가 줄어들게 되어, 전류가 흐르는 경로의 길이가 짧아지고 폭이 좁아지게 되어 정합 특성이 향상된다. 또한 에미터와 콜렉터 사이가 가까워지게 되어, 본 발명의 제2 실시 예에 따른 쌍극성 접합 트랜지스터의 정합 특성이 보다 향상될 수 있다. As a result, as compared with the first embodiment, the distance between the emitters and the collectors of the first and second transistors T and T2 is closer, so that the length of the path through which the current flows becomes shorter. Of course, even in this case, as the first and second transistors use the same base and collector, the difference between the doping concentration and the depth of impurities used to form a junction during manufacturing becomes smaller than that of the separated ones. In addition, the size of the deep N-well, which has a large change in resistance, is also reduced, resulting in a shorter path and a narrower path through which a current flows, thereby improving matching characteristics. In addition, the distance between the emitter and the collector is close, so that the matching characteristics of the bipolar junction transistor according to the second embodiment of the present invention can be further improved.

한편, 본 발명의 제2 실시 예에 따른 쌍극성 접합 트랜지스터가 PNP 타입으로 구현되는 경우에도, 도 7에서와 같이, 베이스로 기능하는 N-웰(well)(11'), 에미터로 기능하는 제1 및 제2 P+ 접합(21,22), 그리고 콜렉터로 기능하는 제3 P+ 접합(31, 32)을 포함한다. 이 경우에도 본 발명의 제2 실시 예에 따른 쌍극성 접합 트랜지스터를 구성하는, 제1 트랜지스터(T1)는 N-웰(11'), 제1 P접합(21), 그리고 제3 P+ 접합(31)을 포함하며, 제2 트랜지스터(T2)는 N-웰(11'), 제2 P+접합(22), 그리고 제3 P+ 접합(32)을 포함한다. 여기서는 공통 콜렉터(C)를 형성하는 제3 P+ 접합(31,32)를 형성하기 위한 딥 P웰을 제거한 형태로 구현된 것이며, 이에 따라 평면적을 보다 감소시킬 수 있다. 물론 이 경우에도 도 7에서와 같이, 제1 N+ 접합(21)과 제3 P+ 접합(31) 사이 그리고, 제2 N+ 접합(22)과 제3 P+ 접합(32) 사이에 N-웰(11')이 형성되어 있지 않다.Meanwhile, even when the bipolar junction transistor according to the second embodiment of the present invention is implemented in the PNP type, as shown in FIG. 7, the N-well 11 ′ serving as a base serves as an emitter. First and second P + junctions 21 and 22, and third P + junctions 31 and 32 functioning as collectors. Even in this case, the first transistor T1 constituting the bipolar junction transistor according to the second embodiment of the present invention has an N-well 11 ′, a first P junction 21, and a third P + junction 31. The second transistor T2 includes an N-well 11 ′, a second P + junction 22, and a third P + junction 32. In this case, the deep P wells for forming the third P + junctions 31 and 32 forming the common collector C are removed. Accordingly, the planar area may be further reduced. In this case as well, as in FIG. 7, the N-well 11 between the first N + junction 21 and the third P + junction 31 and between the second N + junction 22 and the third P + junction 32. ') Is not formed.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, It belongs to the scope of right.

Claims (12)

쌍극성 접합 트랜지스터에 있어서,
제1 도전성의 불순물을 포함하여 형성되는 제1 접합;
제1 도전성의 불순물을 포함하여 형성되는 제2 접합;
제2 도전성의 불순물을 포함하여 상기 제1 접합 및 제2 접합을 각각 둘러싸고 있는 형태로 이루어지는 제1 웰; 및
제1 도전성의 불순물을 포함하고 상기 제1 웰을 둘러싸고 있는 형태로 이루어지는 제2 웰
을 포함하고,
상기 쌍극성 접합 트랜지스터는 제1 트랜지스터와 제2 트랜지스터를 포함하며,
상기 제1 접합은 제1 트랜지스터의 에미터로 기능하고, 상기 제2 접합은 제2 트랜지스터의 에미터로 기능하며,
상기 제1 웰은 상기 제1 및 제2 트랜지스터의 베이스로 기능하고,
상기 제2 웰은 상기 제1 및 제2 트랜지스터의 콜렉터로 기능하는, 쌍극성 접합 트랜지스터.In a bipolar junction transistor,
A first junction comprising an impurity of a first conductivity;
A second junction formed including impurities of a first conductivity;
A first well including a second conductive impurity and surrounding the first junction and the second junction; And
A second well comprising impurities of a first conductivity and enclosing the first well
/ RTI >
Wherein the bipolar junction transistor includes a first transistor and a second transistor,
The first junction serves as an emitter of a first transistor, the second junction serves as an emitter of a second transistor,
The first well serves as a base of the first and second transistors,
And the second well functions as a collector of the first and second transistors. 삭제delete 제1항에 있어서
상기 제1 도전성은 N형이며, 상기 제2 도전성은 P형인, 쌍극성 접합 트랜지스터.The method of claim 1, wherein
Wherein the first conductivity is N-type and the second conductivity is P-type. 제3항에 있어서
상기 제2 웰은 상기 제1 웰의 하부에 형성되어 상기 제1 웰을 둘러싸고 있는 형태로 이루어지는, 쌍극성 접합 트랜지스터.The method of claim 3, wherein
And the second well is formed under the first well and surrounds the first well. 제1항에 있어서
상기 제1 도전성은 P형이며, 상기 제2 도전성은 N형인, 쌍극성 접합 트랜지스터.The method of claim 1, wherein
And wherein the first conductivity is P-type and the second conductivity is N-type. 제1 도전성의 불순물을 포함하여 형성되는 제1 접합;
제1 도전성의 불순물을 포함하여 형성되는 제2 접합;
제2 도전성의 불순물을 포함하여 상기 제1 접합 및 제2 접합을 각각 둘러싸고 있으면서 제1 방향은 개방되어 있는 형태로 이루어지는 제1 웰; 및
제1 도전성의 불순물을 포함하고 상기 제1 웰을 둘러싸고 있는 형태로 이루어지는 제2 웰
을 포함하는, 쌍극성 접합 트랜지스터.A first junction comprising an impurity of a first conductivity;
A second junction formed including impurities of a first conductivity;
A first well including an impurity of a second conductivity and having a first direction open while surrounding each of the first junction and the second junction; And
A second well comprising impurities of a first conductivity and enclosing the first well
And a bipolar junction transistor. 제6항에 있어서
상기 쌍극성 접합 트랜지스터는 제1 트랜지스터와 제2 트랜지스터를 포함하며,
상기 제1 접합은 제1 트랜지스터의 에미터로 기능하고, 상기 제2 접합은 제2 트랜지스터의 에미터로 기능하며,
상기 제1 웰은 상기 제1 및 제2 트랜지스터의 베이스로 기능하고,
상기 제2 웰은 상기 제1 및 제2 트랜지스터의 콜렉터로 기능하는,
쌍극성 접합 트랜지스터.The method of claim 6, wherein
Wherein the bipolar junction transistor includes a first transistor and a second transistor,
The first junction serves as an emitter of a first transistor, the second junction serves as an emitter of a second transistor,
The first well serves as a base of the first and second transistors,
The second well functions as a collector of the first and second transistors,
Bipolar junction transistor. 제6항에 있어서
상기 제1 도전성은 N형이며, 상기 제2 도전성은 P형인, 쌍극성 접합 트랜지스터.The method of claim 6, wherein
Wherein the first conductivity is N-type and the second conductivity is P-type. 제6항에 있어서
상기 제2 웰은 상기 제1 웰의 하부에 형성되어 상기 제1 웰을 둘러싸고 있는 형태로 이루어지는, 쌍극성 접합 트랜지스터.The method of claim 6, wherein
And the second well is formed under the first well and surrounds the first well. 제6항에 있어서
상기 제1 도전성은 P형이며, 상기 제2 도전성은 N형인, 쌍극성 접합 트랜지스터.The method of claim 6, wherein
And wherein the first conductivity is P-type and the second conductivity is N-type. 제6항 내지 제10항 중 어느 한 항에 있어서
상기 제1 방향은 제1 접합 및 제2 접합이 서로 마주보는 방향에 반대되는 방향인, 쌍극성 접합 트랜지스터.11. A method according to any one of claims 6 to 10
And wherein the first direction is a direction opposite to a direction in which the first junction and the second junction face each other. 제11항에 있어서
상기 제1 웰은 ㄷ자 형태로 이루어지는, 쌍극성 접합 트랜지스터.
The method of claim 11, wherein
And the first well has a U-shape.
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