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KR101274212B1 - 역률 보상 회로 - Google Patents

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KR101274212B1
KR101274212B1 KR1020060126326A KR20060126326A KR101274212B1 KR 101274212 B1 KR101274212 B1 KR 101274212B1 KR 1020060126326 A KR1020060126326 A KR 1020060126326A KR 20060126326 A KR20060126326 A KR 20060126326A KR 101274212 B1 KR101274212 B1 KR 101274212B1
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correction circuit
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Abstract

본 발명은 역률 보상 회로에 관한 것이다.
이를 위하여 본 발명은, 입력단에 제1단이 전기적으로 연결되는 제1 인덕터, 제1 인덕터에 자기적으로 연결되어 트랜스포머를 형성하는 제2 인덕터 및 제2 인덕터에 발생되는 제1 전압 및 역률 보상 회로의 출력단을 통해 출력되는 출력 전압에 대응하는 피드백 전압을 입력 받아 제1 인덕터에 흐르는 전류가 제로가 되는 제1 시점에 제1 인덕터에 흐르는 전류를 증가시키는 역률 보상 집적회로를 포함하며, 역률 보상 집적회로는, 제1단이 제1 인덕터의 제2단에 연결되는 제1 스위치 및 제1 스위치가 제1 시점에 턴 온 되도록 제어하는 스위칭 제어부를 포함하는 역률 보상 회로를 제공한다.
본 발명에 의하면, PFC IC의 입출력 단자의 개수를 줄임은 물론, PFC IC 내부에 스위치(Qsw)를 포함시킴으로써 집적도가 높고 저전력 구동이 가능한 역률 보상 회로를 구현할 수 있다.
Figure R1020060126326
역률 보상 회로, PFC IC

Description

역률 보상 회로{Power Factor Correction Circuit}
도 1은 SG6561A를 PFC IC로 이용하는 종래 역률 보상 회로를 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 역률 보상 회로(100)를 도시한 도면이다.
도 3은 본 발명의 실시예에 따른 PFC IC(110)의 내부 구성을 개략적으로 도시한 도면이다.
도 4는 본 발명의 다른 실시예에 따른 PFC IC(120)를 개략적으로 도시한 도면이다.
도 5는 도 4로 나타낸 본 발명의 다른 실시예에 따른 PFC IC(120)에 포함되는 램프 발생기(1113)를 도시한 도면이다.
본 발명은 역률 보상 회로에 관한 것이다.
최근 EN61000-3-2와 같은 전류 하모닉(harmonic) 규제에 의해 대부분의 스위칭 모드 파워 서플라이(Switching Mode Power Supply, 이하, SMPS)에 역률 보상 회로가 사용되고 있다. SMPS는 입력되는 공급 전압을 하나의 이상의 직류 출력 전압 으로 변환하는 장치로서, 이동 전화, 랩탑 컴퓨터 등과 같은 파워 공급 장치들에 주로 사용된다. 이러한 SMPS에서, 입력 전류가 입력 전압을 추종하도록 하여 역률을 보상하는 역률 보상 회로가 사용된다. 즉, 역률 보상(Power Factor Correction; PFC) 회로는 외부에 인가되는 입력 전압에 입력 전류가 추종되도록 함과 동시에 입력되는 교류(AC) 전압을 일정한 직류(DC) 전압으로 출력하는 회로이다.
역률 보상 회로는 인덕터를 포함하고, 역률 보상 회로의 동작 모드는 인덕터를 통해 흐르는 전류의 상태에 따라 연속 전도 모드(Continuous Conduction Mode), 불연속 전도 모드(Discontinuous Conduction Mode) 및 임계 전도 모드(Critical Conduction Mode)의 세가지로 구분된다. 연속 전도 모드는 인덕터를 통해 흐르는 전류가 제로가 되는 시점이 존재하지 않도록 하는 동작 모드이고, 불연속 전도 모드는 인덕터를 통해 흐르는 전류가 제로가 되는 시점이 존재하도록 하는 동작모드이다. 한편, 임계 전도 모드는 연속 전도 모드와 불연속 전도 모드의 경계 지점에서 동작하는 모드로서, 인덕터를 통해 흐르는 전류가 제로가 되는 시점에 인덕터를 통해 흐르는 전류를 증가시키는 동작 모드이다.
종래 임계 전류 모드로 동작하는 역률 보상 회로로, 한국공개특허 2006-0026701 '역률 보상 회로'가 있다. 한국공개특허 2006-0026701은 종래 역률 보상 회로로 입력되는 교류 전압에 대응하는 입력 전류가 제로(Zero Ampere)를 지나는 시점에 왜곡되는 제로 클로싱 왜곡(Zero-Crossing Distortion)을 극복하기 위해 FAN7529를 역률 보상 집적회로(이하, PFC IC)로 이용하는 역률 보상 회로이다.
도 1은 FAN7529를 PFC IC로 이용하는 종래 역률 보상 회로를 개략적으로 도시한 도면이다. 도 1에 도시한 바와 같이, 종래 역률 보상 회로(10)는 8개의 입출력 단자를 포함하는 PFC IC를 포함한다.
최근 SMPS의 소형화를 위한 연구가 활발하다. 그러나, PFC IC의 입출력 단자 간 간격은 일정 수준 이하로 줄일 수 없고, 이로 인해 역률 보상 회로(10)가 실장되는 인쇄 회로 기판(Printed Circuit Board; PCB)의 면적을 일정 수준 이하로 구현하는 데에 한계가 있었다. 이에 따라, 역률 보상 회로의 크기를 더욱 작게 구현하기 위한 방안이 시급한 실정이다.
이와 같은 문제점을 해결하기 위하여, 본 발명은 집적도가 높고 저전력 구동이 가능한 역률 보상 회로를 제공한다.
상기한 목적을 달성하기 위한 본 발명의 특징에 따른 역률 보상 회로는, 입력단에 제1단이 전기적으로 연결되는 제1 인덕터를 포함하는 역률 보상 회로로서, 상기 제1 인덕터에 자기적으로 연결되어 트랜스포머를 형성하는 제2 인덕터 및 상기 제2 인덕터에 발생되는 제1 전압 및 상기 역률 보상 회로의 출력단을 통해 출력되는 출력 전압에 대응하는 피드백 전압을 입력 받아 상기 제1 인덕터에 흐르는 전류가 제로가 되는 제1 시점에 상기 제1 인덕터에 흐르는 전류를 증가시키는 역률 보상 집적회로를 포함하며, 상기 역률 보상 집적회로는, 제1단이 상기 제1 인덕터의 제2단에 연결되는 제1 스위치 및 상기 제1 스위치가 상기 제1 시점에 턴 온 되 도록 제어하는 스위칭 제어부를 포함한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이제 본 발명의 실시예에 따른 역률 보상 회로에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 2는 본 발명의 실시예에 따른 역률 보상 회로(100)를 도시한 도면이다.
도 2에 도시한 바와 같이, 본 발명의 실시예에 따른 역률 보상 회로(100)는 교류 전압 입력단에 연결되는 브리지 다이오드(BD), 일단이 브리지 다이오드(BD)에 연결되는 인덕터(L1), 애노드가 인덕터(L1)의 타단에 연결되는 다이오드(D1), 일단이 다이오드(D1)의 캐소드에 연결되고 타단이 접지단에 연결되는 커패시터(C1), 일단이 다이오드(D1)의 캐소드에 연결되는 저항(R1), 일단이 저항(R1)의 타단에 연결 되고 타단이 접지단에 연결되는 저항(R2), 일단이 접지단에 연결되고 인덕터(L1)와 자기적으로 연결되어 트랜스포머를 형성하는 인덕터(L2), 일단이 인덕터(L2)의 타단에 연결되는 저항(R3), 애노드가 인덕터(L2)의 타단에 연결되는 다이오드(D2), 일단이 다이오드(D2)의 캐소드에 연결되고 타단이 접지단에 연결되는 커패시터(C2), 일단이 PFC IC(110)의 비교 전압(Comp) 입력 단자(I/O #4)에 연결되고 타단이 접지단에 연결되는 커패시터(C3) 및 PFC IC(110)를 포함한다.
PFC IC(110)는 스위칭 제어부(111) 및 스위치(Qsw)를 포함하고, 드레인(Drain) 단자(I/O #1), 접지(GND) 단자(I/O #2), 전원 전압(Vcc) 입력 단자(I/O #3), 비교 전압(Comp) 입력 단자(I/O #4), VZCD 전압 입력 단자(I/O #5) 및 피드백 전압(Vfb) 입력 단자(I/O #6)의 6개의 입출력 단자를 갖는다. 드레인(Drain) 단자(I/O #1)는 인덕터(L1)과 다이오드(D1)의 접점에 연결되고, 접지(GND) 단자(I/O #2)는 접지단과 연결된다. 전원 전압(Vcc) 입력 단자(I/O #3)는 다이오드(D2)와 커패시터(C2)의 접점에 연결되고, 비교 전압(Comp) 입력 단자(I/O #4)는 커패시터(C3)의 일단에 연결된다. VZCD 전압 입력 단자(I/O #5)는 저항(R3)의 타단에 연결되고, 피드백 전압(Vfb) 입력 단자(I/O #6)는 저항(R1)과 저항(R2)의 접점에 연결된다.
한편, 도 2에 도시한 것과는 달리, PFC IC(110)의 전원 전압(Vcc) 입력 단자(I/O #3)를 도 2에 미도시한 다른 전원 공급 장치와 연결시켜 PFC IC(110)의 구동을 위한 전원 전압(Vcc)을 공급받도록 구현할 수 있음은 물론이다.
도 2에 나타낸 본 발명의 실시예에 따른 역률 보상 회로(100)는 도 1로 나타낸 종래 역률 보상 회로(10)와 달리 PFC IC(110) 내부에 스위치(Qsw)를 포함시킴으로써 역률 보상 회로(100)의 집적도를 향상시킬 수 있다.
도 1로 나타낸 종래 역률 보상 회로(10)의 경우, PFC IC 내부에 스위치(Qsw)를 포함시키려면 스위치(Qsw)의 드레인을 인덕터(L1)와 다이오드(D1)의 접점에 연결되도록 하기 위해 PFC IC의 입출력 단자의 개수를 증가시켜야 한다. 즉, 도 2에 나타낸 PFC IC(110)의 6개의 입출력 단자 중 드레인(Drain) 단자(I/O #1)가 추가로 필요하다. 이러한 입출력 단자 수의 증가로 인해 PFC IC의 입출력 단자 간 간격을 일정 수준 이상으로 확보하기 힘들고, 이로 인해 종래 역률 보상 회로(도 1의 10)는 PFC IC 내부에 스위치(Qsw)를 포함시켜 집적도를 향상시키기 어려웠다.
본 발명의 실시예에 따른 역률 보상 회로(100)는 종래와 다른 내부 구조를 가지는 PFC IC(110)를 포함하고, 이로 인해 PFC IC(110) 내부에 스위치(Qsw)를 포함시킴에도 불구하고 PFC IC(110)의 입출력 단자의 개수를 더욱 줄여 집적도를 향상시킨다. 이에 대한 내용은 본 발명의 실시예에 따른 PFC IC(110)를 도시한 도 3을 참조하여 후술한다.
도 3은 본 발명의 실시예에 따른 PFC IC(110)의 내부 구성을 개략적으로 도시한 도면이다. 참고로, 도 3에 도시한 본 발명의 실시예에 따른 PFC IC(110)는 이미 당업자들에게 알려진 FAN7529의 제품 사양에 기재된 내용과 유사한 부분이 많으므로, 아래에서는 FAN7529와 다른 부분만을 설명한다.
도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 PFC IC(110)는 스위칭 제어부(111) 및 스위치(Qsw)를 포함한다.
스위치(Qsw)는 게이트 드라이버(1119)로부터 제어 전극으로 입력되는 제어 신호에 따라 구동된다. 스위치(Qsw)의 드레인은 드레인(Drain) 단자(I/O #1)에 연결되고, 소스는 접지(GND) 단자(I/O #2)에 연결된다.
스위치(Qsw)는 스위치(Qsw)의 소스단으로 흐르는 전류량에 비례하되, 소스단으로 흐르는 전류에 비해 매우 작은 전류가 흐르는 제2의 소스단을 갖는 일종의 센스 FET(Field Effect Transistor)로 형성된다. 스위치(Qsw)의 제2의 소스단은 저항(R4)을 통해 접지단과 연결되고, 저항(R4)를 통해 감지되는 스위치(Qsw)의 소스단 전류량이 스위칭 제어부(111)에 포함되는 과전류 방지부(1112)의 입력 신호가 된다.
스위칭 제어부(111)는 제로 전류 검출부(1111), 과전류 방지부(Over Current Protection; OCP, 1112), 램프 발생기(1113), 비교기(1114), 전압 변환부(1115), 비교기(1116), 논리합 게이트(1117), 플립플롭(Flip Flop, 1118) 및 게이트 드라이버(1119)를 포함한다.
제로 전류 검출부(1111)는 인덕터(L1)를 통해 흐르는 전류가 제로가 됨에 따라 VZCD 전압이 하강하여 미리 설정된 기준 전압에 도달하면, 플립플롭(1118)의 셋 단(S)에 하이(High) 신호를 전달하여 스위치(Qsw)를 턴 온 시킨다.
과전류 방지부(1112)는 저항(R4)를 통해 감지되는 스위치(Qsw)의 소스단 전류량이 설정된 수준을 초과하면 스위치(Qsw)를 턴 오프 시킨다.
램프 발생기(1113)는 입출력 단자와 연결되지 않고, 내부 전류원(미도시함)을 이용하여 항상 일정한 램프 기울기(Slope)를 가지는 램프 파형 전압(Vramp)을 생성하여 비교기(1116)의 비반전 입력단(+)으로 출력한다.
비교기(1114)는 반전 입력단(-) 및 비반전 입력단(+)으로 각각 입력되는 피드백 전압(Vfb) 및 기준 전압(Vref1)을 비교하고, 피드백 전압(Vfb)과 기준 전압(Vref1)의 차이에 대응하는 출력 전압(Veao)을 전압 변환부(1115)로 출력한다.
전압 변환부(1115)는 비교기(1114)로부터 입력되는 출력 전압(Veao)의 전압 레벨을 조절하여 생성되는 Veao′ 전압을 비교기(1116)의 반전 입력단(-)에 공급한다.
비교기(1116)는 반전 입력단(-) 및 비반전 입력단(+)으로 각각 입력되는 전압 변환부(1115)의 출력 신호(Veao′)와 램프 발생기(1113)의 출력 신호를 비교하고, 램프 발생기(1113)의 출력 신호가 전압 변환부(1115)의 출력 신호(Veao′)와 일치하는 시점에 하이 레벨 신호를 논리합 게이트(1117)로 출력하여 스위치(Qsw)를 턴 오프 시킨다.
논리합 게이트(1117)는 과전류 방지부(1112)의 출력 신호와 비교기(1116) 출력 신호를 논리합 연산하여 플립플롭(1118)의 리셋 단(R)으로 전달한다.
플립플롭(1118)은 셋 단(S) 및 리셋 단(R)을 통해 각각 입력되는 제로 전류 검출부(1111)의 출력 신호와 논리합 게이트(1117)의 출력 신호를 논리 연산하고, 그 결과를 비반전 출력단(Q)을 통해 게이트 드라이버(1119)로 전달한다.
게이트 드라이버(1119)는 플립플롭(1118)으로부터 입력되는 로직 신호에 대 응하여 스위치(Qsw)의 온/오프를 제어하는 게이트 제어 신호를 생성한다.
한편, 도 3에 나타낸 것과는 달리, 스위칭 제어부(111)는 전압 변환부(1115)를 포함하지 않도록 구현될 수도 있다. 이 경우, 비교기(1116)는 반전 입력단(-)을 통해 입력되는 비교기(1114)의 출력 전압(Veao)과 비반전 입력단(+)을 통해 입력되는 램프 발생기(1113)의 출력 신호를 비교하고, 램프 발생기(1113)의 출력 신호가 비교기(1114)의 출력 전압(Veao)과 일치하는 시점에 하이 레벨 신호를 출력한다.
도 3에 나타낸 스위칭 제어부(111)의 구체적인 구동은 당업자라면 알 수 있는 바 구체적인 설명은 생략한다.
도 3에 나타낸 본 발명의 실시예에 따른 PFC IC(110)는 도 1로 나타낸 종래 PFC IC와 달리 램프 발생기(1113)의 램프 기울기(Slope)를 변경시키기 위한 입출력 단자(MOT 단자)를 제거함으로써 PFC IC(110)에 드레인(Drain) 단자(I/O #1)를 형성할 수 있고, 이로 인해 스위치(Qsw)를 PFC IC(110) 내부에 포함시킬 수 있다. 또한, 스위치(Qsw)를 PFC IC(110) 내부에 포함시킴으로써 과전류 방지부(1112) 입력 신호를 위한 입출력 단자(CS 단자) 또한 제거할 수 있게 되었다. 이로써, PFC IC의 입출력 단자의 개수를 줄여 PFC IC의 입출력 단자 간 간격을 유지하면서도 역률 보상 회로(100)의 패키지(Package) 크기를 더욱 작게 구현할 수 있다.
한편, 도 3에 나타낸 본 발명의 실시예에 따른 PFC IC(110)의 입출력 단자 수를 증가시키지 않고, 램프 발생기(1113)가 입력 전압(Vin)에 따라 다른 램프 기울기를 가지는 램프 전압 파형(Vramp)을 생성하도록 구현할 수 있는데, 이를 도 4 및 도 5를 참조하여 설명한다.
도 4는 본 발명의 다른 실시예에 따른 PFC IC(120)를 개략적으로 도시한 도면이다. 참고로, 도 4는 도 3에 도시한 본 발명의 실시예에 따른 PFC IC(110)와 다른 부분만을 나타낸 것이다. 또한, 도 4에 도시한 본 발명의 다른 실시예에 따른 PFC IC(120)에서, 도 3에 도시한 본 발명의 실시예에 따른 PFC IC(110)와 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하였다.
도 4에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 PFC IC(120)는 램프 발생기(1113)가 제로 전류 검출부(1111)에 포함되는 전류원(ITHD)으로부터 전류를 공급받아 구동되도록 구현되는 스위칭 제어부(121)를 포함한다.
전류원(ITHD)의 출력 전류량은 VZCD 전압 입력 단자(I/O #5)를 통해 저항(도 2의 R3)으로 흐르는 전류(IZCD)의 양에 비례하여 변하고, 이에 따라 램프 발생기(1113)로부터 출력되는 램프 전압 파형(Vramp)은 입력 전압(Vin)에 따라 다른 램프 기울기를 갖는다.
도 5는 도 4로 나타낸 본 발명의 다른 실시예에 따른 PFC IC(120)에 포함되는 램프 발생기(1113)를 도시한 도면이다. 참고로, 도 5로 나타낸 본 발명의 실시예에 따른 램프 발생기(1113)는 램프 발생기(1113)가 전류원(ITHD)의 출력 전류량에 따라 다른 램프 기울기를 가지는 램프 전압 파형(Vramp)을 생성하는 것을 설명하기 위해 나타낸 예시적인 것으로, 이와는 다른 형태로 구현되는 램프 발생기를 이용할 수 있음은 물론이다.
도 5에 도시한 바와 같이, 본 발명의 실시예에 따른 램프 발생기(1113)는 Vcc1 전압을 공급하는 전원(Vcc1)에 연결되는 전류원(IRAMP), 전류원(IRAMP)과 1V를 공급하는 전압원 사이에 연결되는 커패시터(C4), 컬렉터가 전류원(IRAMP)과 커패시터(C4)의 접점에 연결되고 에미터가 1V를 공급하는 전압원에 연결되는 트랜지스터(Qramp) 및 인버터(1113-1)를 포함한다. 여기에서, 전류원(IRAMP)과 커패시터(C4)의 접점이 램프 발생기(1113)의 출력단이 되고, 이 출력단은 비교기(1116)의 비반전 입력단(+)에 연결된다. 한편, 전류원(IRAMP)과 커패시터(C4)의 접점에는 VZCD 전압 입력 단자(I/O #5)를 통해 저항(도 2의 R3)으로 흐르는 전류(IZCD)의 양에 비례해서 출력 전류량의 크기가 변하는 전류원(ITHD)이 연결되고, 이로 인해 제로 전류 검출부(1111)에 포함되는 전류원(ITHD)으로부터 공급되는 전류와 전류원(IRAMP)으로부터 공급되는 전류가 커패시터(C4)를 충전시킨다.
트랜지스터(Qramp)는 인버터(1113-1)를 통해 제어 전극으로 반전되어 입력되는 게이트 드라이버(1119)의 출력 신호인 게이트 제어 신호에 따라 온/오프 구동된다. 즉, 스위치(Qsw)가 턴 오프 될 때, 트랜지스터(Qramp)가 턴 온 되고, 이로 인해 전류원(ITHD) 및 전류원(IRAMP)로부터 공급되는 전류가 트랜지스터(Qramp)로 흐른다. 트랜지스터(Qramp)가 턴 온 되면, 전류원(ITHD) 및 전류원(IRAMP)로부터 공급되는 전류가 트랜지스터(Qramp)를 통해 1V를 공급하는 전압원으로 흐르고, 커패시 터(C4)에 충전된 전압이 방전된다. 반대로, 스위치(Qsw)가 턴 온 될 때, 트랜지스터(Qramp)는 턴 오프 된다. 이때, 전류원(ITHD)으로부터 커패시터(C4)로 흐르는 전류는 VZCD 전압 입력 단자(I/O #5)를 통해 저항(R3)로 흐르는 전류(IZCD)의 크기에 비례한다.
VZCD 전압은 입력 전압(Vin)에 반비례하므로, VZCD 전압 입력 단자(I/O #5)를 통해 저항(R3)로 흐르는 전류(IZCD)의 양은 역률 보상 회로(도 2의 100)로 입력되는 교류 전압(AC IN)에 대응하는 입력 전류가 제로(Zero Ampere)를 지나는 시점(Zero-Crossing Point)에 가장 작고, 입력 전류가 최대치가 되는 시점(Peak Point)에 가장 커지게 된다. 전류원(ITHD)으로부터 커패시터(C4)로 공급되는 전류는 VZCD 전압 입력 단자(I/O #5)를 통해 저항(R3)로 흐르는 전류(IZCD)의 양에 비례하고, 이로 인해 커패시터(C4)에 충전되는 전압의 기울기가 변하게 되어 램프 발생기(1113)로부터 출력되는 램프 파형 전압(Vramp)의 기울기가 변한다.
한편, 출력전압(Vout)은 일반적으로 일정한 전압을 가지므로 비교기(1114)의 출력 전압(Veao)은 일정한 전압이 되고, 이로 인해 전압 변환부(1115)의 출력 전압(Veao′) 또한 일정하게 유지된다. 비교기(1116)는 램프 파형 전압(Vramp)과 전압 변환부(1115)의 출력 전압(Veao′)을 비교하여 램프 파형 전압이 전압 변환부(1115)의 출력 전압(Veao′)과 같아지는 시점에 하이 레벨 신호를 출력한다. 이로 인해, 스위치(Qsw)가 턴 오프 되고, 스위치(Qsw)의 온(ON) 상태 유지 기간은 입 력전압(Vin)의 크기에 따라 변하게 된다. 즉, 입력 전압(Vin)이 낮으면 스위치(Qsw)의 온(ON) 상태 유지 기간이 길어지고, 입력 전압(Vin)이 높으면 스위치(Qsw)의 온(ON) 상태 유지 기간이 짧아진다.
도 5로 나타낸 본 발명의 다른 실시예에 따른 PFC IC(120)에 포함되는 램프 발생기(1113)는 입력전압(Vin)에 따라 스위치(Qsw)의 온(ON) 상태 유지 기간을 변동시켜 역률 보상 회로(도 2의 100)로 입력되는 교류 전압(AC IN)에 대응하는 입력 전류가 제로(Zero Ampere)를 지나는 시점에 왜곡되는 제로 클로싱 왜곡(Zero-Crossing Distortion)을 제거할 수 있다.
상술한 본 발명의 실시예에 따른 역률 보상 회로(100)는 PFC IC(110) 내부에 스위치(Qsw)를 포함시킴으로써 종래 PFC IC에서 스위치(Qsw)로의 제어 신호 전달 시 발생할 수 있는 프린트 회로 기판(Printed Circuit Board; PCB) 상의 도선을 통한 노이즈 입력을 제거할 수 있다.
또한, 역률 보상 회로(100)가 실장되는 인쇄 회로 기판(Printed Circuit Board; PCB)의 면적을 줄일 수 있고, 세트 설계를 용이하게 할 수 있다.
또한, PFC IC(110)의 입출력 단자의 개수를 줄였음에도 종래 역률 보상 회로의 기능을 모두 구현할 수 있어 집적도가 높고 저전력 구동이 가능한 역률 보상 회로를 구현할 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 살펴본 바와 같이, 본 발명에 따르면 PFC IC의 입출력 단자의 개수를 줄여 집적도가 높은 역률 보상 회로를 구현할 수 있다.
또한, PFC IC 내부에 스위치(Qsw)를 포함시킴으로써 종래 PFC IC에서 스위치(Qsw)로의 제어 신호 전달 시 발생할 수 있는 프린트 회로 기판(Printed Circuit Board; PCB) 상의 도선을 통한 노이즈 입력을 제거할 수 있다.
또한, 역률 보상 회로가 실장되는 인쇄 회로 기판(Printed Circuit Board; PCB)의 면적을 줄일 수 있고, 세트 설계를 용이하게 할 수 있다.

Claims (16)

  1. 입력단에 제1단이 전기적으로 연결되는 제1 인덕터를 포함하는 역률 보상 회로에 있어서,
    상기 제1 인덕터에 자기적으로 연결되어 트랜스포머를 형성하는 제2 인덕터 및
    상기 제2 인덕터에 발생되는 제1 전압 및 상기 역률 보상 회로의 출력단을 통해 출력되는 출력 전압에 대응하는 피드백 전압을 입력 받아 상기 제1 인덕터에 흐르는 전류가 제로가 되는 제1 시점에 상기 제1 인덕터에 흐르는 전류를 증가시키는 역률 보상 집적회로를 포함하며,
    상기 역률 보상 집적회로는,
    제1단이 상기 제1 인덕터의 제2단에 연결되는 제1 스위치 및
    상기 제1 스위치가 상기 제1 시점에 턴 온 되도록 제어하는 스위칭 제어부를 포함하고,
    상기 스위칭 제어부는,
    제1 저항을 통해 상기 제2 인덕터의 일단에 연결되는 제2 입출력 단자의 전압이 제1 기준 전압보다 크지 않은 경우에 제1 레벨 신호인 제1 신호를 출력하는 제로 전류 검출부;
    상기 역률 보상 회로의 제3 입출력 단자를 통해 입력되는 피드백 전압을 제2 기준 전압과 비교하고, 상기 피드백 전압과 상기 제2 기준 전압의 차이에 대응하는 제2 전압을 출력하는 제1 비교기;
    상기 제1 저항을 통해 흐르는 전류에 대응하는 전류를 이용하여 램프 파형 전압을 생성하는 램프 발생기; 및
    상기 램프 파형 전압과 상기 제2 전압을 비교하고, 상기 램프 파형 전압이 상기 제2 전압과 일치하는 제2 시점에 제3 레벨인 제3 신호를 출력하는 제2 비교기를 포함하고,
    상기 제2 비교기의 출력에 따라 상기 제1 스위치를 턴 오프 시키는 역률 보상 회로.
  2. 제1항에 있어서,
    상기 스위칭 제어부는,
    상기 제1 스위치의 제2단에 흐르는 전류의 양을 감지하여 상기 제1 스위치의 제2단에 흐르는 전류량이 설정 전류량을 초과하는 경우에 제2 레벨인 제2 신호를 출력하는 과전류 방지부를 더 포함하는 역률 보상 회로.
  3. 제2항에 있어서,
    상기 스위칭 제어부는,
    상기 제2 및 제3 신호를 논리합 연산하여 생성되는 제4 신호를 출력하는 논리합 게이트, 및
    제1단 및 제2단으로 각각 입력되는 상기 제1 및 상기 제4 신호를 논리 연산하여 상기 제1 시점에 제4 레벨인 제5 신호를 출력하는 제1 논리 연산부를 더 포함하는 역률 보상 회로.
  4. 제3항에 있어서,
    상기 스위칭 제어부는,
    상기 제5 신호가 상기 제4 레벨인 경우에 제5 레벨인 게이트 제어신호를 생성하여 상기 제1 스위치를 턴 온 시키는 게이트 드라이버를 더 포함하는 역률 보상 회로.
  5. 제3항에 있어서,
    상기 스위칭 제어부는,
    상기 제2 전압의 전압 레벨을 변경하여 제3 전압을 생성하는 전압 변환부를 더 포함하고,
    상기 제2 비교기는 상기 램프 파형 전압과 상기 제3 전압을 비교하여 상기 램프 파형 전압이 상기 제3 전압과 일치하는 제3 시점에 제6 레벨인 상기 제3 신호를 출력하는 역률 보상 회로.
  6. 제4항에 있어서,
    상기 램프 발생기는,
    일단이 제4 전압을 공급하는 제1 전원에 연결되고, 상기 제1 저항에 흐르는 전류에 대응하는 전류를 공급하는 제1 전류원;
    일단이 상기 제1 전류원의 타단에 연결되고 타단이 제5 전압을 공급하는 제2 전원에 연결되는 제2 커패시터;
    제1단이 상기 제1 전류원과 상기 제2 커패시터의 접점인 제1 노드(Node)에 연결되고, 제2단이 상기 제2 전원에 연결되는 제2 스위치 및
    상기 게이트 제어신호를 반전시켜 상기 제2 스위치의 제어 전극에 공급하는 인버터를 포함하고, 상기 제1 노드(Node)를 통해 상기 제2 비교기로 상기 램프 파형 전압을 출력하는 역률 보상 회로.
  7. 제6항에 있어서,
    상기 제로 전류 검출부는 일단이 제6 전압을 공급하는 제3 전원에 연결되고, 상기 제2 입출력 단자를 통해 상기 제1 저항으로 흐르는 전류의 양에 대응하는 전류를 공급하는 제2 전류원을 포함하고,
    상기 램프 발생기는,
    상기 제1 노드가 상기 제2 전류원의 타단에 연결되고, 상기 제2 전류원으로부터 상기 제2 커패시터로 공급되는 전류의 양에 비례하는 램프(Ramp) 기울기를 갖는 상기 램프 파형 전압을 생성하는 역률 보상 회로.
  8. 제6항에 있어서,
    상기 램프 파형 전압은 항상 일정한 램프(Ramp) 기울기를 가지는 역률 보상 회로.
  9. 제7항에 있어서,
    상기 제2 전류원으로부터 상기 제2 커패시터로 공급되는 전류의 양은 상기 제2 입출력 단자를 통해 상기 제1 저항으로 흐르는 전류의 양에 비례하는 역률 보상 회로.
  10. 제9항에 있어서,
    상기 제1 스위치의 온(ON) 상태 유지 기간은 상기 입력단을 통해 입력되는 입력 전압의 크기에 반비례하는 역률 보상 회로.
  11. 제2항 내지 제10항 중 어느 한 항에 있어서,
    상기 역률 보상 집적회로는,
    상기 제2 전압에 대응하는 제7 전압이 충전되는 제1 커패시터에 연결되는 제4 입출력 단자;
    접지 단에 연결되어 있는 제5 입출력 단자; 및
    상기 역률 보상 집적회로의 구동을 위한 전원 전압이 입력되는 제6 입출력 단자
    를 더 포함하는 역률 보상 회로.
  12. 제11항에 있어서,
    상기 제1 스위치의 제2 단이 상기 제5 입출력 단자에 연결되어 있는 역률 보상 회로.
  13. 제12항에 있어서,
    상기 제1 스위치는,
    제2 저항을 통해 상기 제5 입출력 단자에 연결되는 제3단을 더 포함하고, 상기 제2 저항에 흐르는 전류의 양은 상기 제1 스위치의 제2단을 통해 상기 제5 입출력 단자로 흐르는 전류의 양에 비례하는 역률 보상 회로.
  14. 제11항에 있어서,
    상기 제6 입출력 단자는,
    애노드가 상기 제2 인턱터와 상기 제1 저항의 접점에 연결되는 제1 다이오드와 상기 접지단에 연결되어 있는 타단을 포함하는 제2 커패시터의 일단 간의 접점에 연결되어 있는 역률 보상 회로.
  15. 제11항에 있어서,
    상기 역률 보상 회로는 전원 공급 장치를 더 포함하고,
    상기 제6 입출력 단자는 상기 전원 공급 장치의 출력단에 연결되어 상기 전원 공급 장치로부터 입력되는 전압을 공급받는 역률 보상 회로.
  16. 제13항에 있어서,
    상기 과전류 방지부는,
    상기 제2 저항에 흐르는 전류의 양을 감지하여 상기 제1 스위치의 제2단에 흐르는 전류의 양이 상기 설정 전류량을 초과하는지의 여부를 판단하는 역률 보상 회로.
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