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KR101266739B1 - 반도체 장치와 그 제조 방법, 및 이 반도체 장치를 이용한 표시 장치 - Google Patents

반도체 장치와 그 제조 방법, 및 이 반도체 장치를 이용한 표시 장치 Download PDF

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KR101266739B1
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semiconductor film
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준이찌 한나
이사오 스즈무라
미에꼬 마쯔무라
무쯔꼬 하따노
겐이찌 오니사와
마사또시 와까기
에쯔꼬 니시무라
아끼꼬 가가쯔메
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고쿠리츠다이가쿠호진 토쿄고교 다이가꾸
가부시키가이샤 히타치세이사쿠쇼
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Abstract

반응성 열CVD법에서, 450℃ 이하라고 하는 저온에서도 Si 산화막과 같은 절연막 상에서 반도체 결정핵의 형성을 촉진하는 방법을 제공한다. 그 수단으로서, 절연 기판(1) 상에 제1 반도체막(4a)을 형성하고, 다음으로, 제1 반도체막(4a) 상의 일부에 반도체 결정핵(4b)을 형성하고, 반도체 결정핵(4b)의 발생 영역과 그 주변을 제외하고 제1 반도체막(4a)을 에칭 제거한다. 그 후에 반도체 결정핵(4b)을 시드(seed)로 하여 제2 반도체막(4c)을 형성한다.

Description

반도체 장치와 그 제조 방법, 및 이 반도체 장치를 이용한 표시 장치{SEMICONDUCTOR DEVICE, MANUFACTURING METHOD THEREOF, AND DISPLAY DEVICE USING THE SEMICONDUCTOR DEVICE}
본 발명은, 유기 EL 표시 장치나 액정 표시 장치 등에 바람직한 박막 트랜지스터로 대표되는 반도체 장치와 그 제조 방법, 및 이 반도체 장치를 이용한 표시 장치에 관한 것이다.
최근, 휴대 전화나 PDA 등의 모바일 정보 단말기에서는, 그 표시 장치에서 경량 박형화 및 고화질화의 요구가 증대되고 있기 때문에, 자발광으로 백라이트가 불필요, 또한 콘트라스트비가 높다라고 하는 특징을 갖는 유기 EL 표시 장치(이하, OLED라고도 칭함)의 중소형 패널이 채용되기 시작하고 있다. 또한, 높은 응답 속도성이 동화상 표시에 적합하기 때문에, TV용의 표시 장치로서, 대형의 OLED 패널의 개발이 현재 활발화해지고 있다.
OLED 패널에서는, 그 화질 향상을 위해서, 박막 트랜지스터 기판에 형성한 각 화소의 휘도 변동을 억제할 필요가 있다. 이 때문에, OLED를 구성하는 유기 EL 소자(OLED 소자)의 발광층에 흐르는 전류를 엄밀하게 제어하는 것이 불가결하여, 각 화소에 설치하는 구동용 TFT로서는 임계값 전압 변동이 작은 것이 강하게 요구되고 있다. 또한, OLED 패널의 소비 전력을 저감하기 위해서는, TFT의 이동도 향상이 필요하다.
액정 표시 장치(이하, LCD라고도 칭함)의 경우도 마찬가지이다. LCD는, 박막 트랜지스터 기판에 형성한 각 화소 전극과 컬러 필터 기판 사이에 액정을 봉입하여 구성된다. LCD의 소비 전력 저감, 고정밀도화를 위해서는 TFT의 이동도 향상이 필요하다.
이들로부터, 기존의 중소형 패널의 대부분에서는 레이저 어닐링법에 의해 형성한 저온 다결정 Si막을 이용한 TFT를 사용하고 있다. 그런데, 이 방법에 의한 다결정 SiTFT의 형성은 대형 패널용으로는 부적합하다. 왜냐하면, 아몰퍼스 Si막을 레이저 조사에 의해 한번에 결정화시킬 수 있는 면적에 한계가 있기 때문에, 대형 기판 상에 동 TFT를 형성하기 위해서는 반복되는 레이저 어닐링 공정이 필요로 되어, 프로세스 코스트가 증대되게 되기 때문이다.
그런데, 다결정 Si막의 형성은 레이저 어닐링 이외의 방법이라도 가능하다. 예를 들면, 열CVD법에 의해, Si의 결정화 온도 이상인 600℃ 정도로 기판을 가열하면 형성할 수 있다. 그러나, 예를 들면 대형 OLED 패널에서는 연화 온도가 600° 이하의 글래스 기판을 이용하기 때문에, 열CVD법의 적용은 곤란하다. 또한, 플라즈마 CVD법에 의해 저온에서 다결정 Si막을 형성할 수 있지만, 성막 초기에서 절연막 상에 아몰퍼스 성분을 함유하는 인큐베이션 레이어가 형성되기 쉽기 때문에, 이 성막 방법은 기판측에 채널을 형성하는 보텀 게이트형 TFT에의 적용에는 부적합하다.
이상으로부터, 대형 패널의 구동용 TFT용에는 저온에서 절연 기판 상에 직접 다결정 Si막을 형성하는 기술이 요구되고 있고, 이에 대하여, 반응성 열CVD법이라고 불리는 기술이 최근 제안되어 있다.
반응성 열CVD법은, 원료 가스에 예를 들면 디실란(Si2H6)과 4불화게르마늄(GeF4)을 이용하여, GeF4 중의 불소(F)에 의한 Si2H6로부터의 H 추출 반응에 의해, 통상의 열CVD에 의한 성막 온도 이하에서 다결정 실리콘 게르마늄(SiGe)막을 높은 성막 레이트로 형성하는 것이 가능한 기술이다. 동 방법에서는 주로 기판 표면에서 원료 가스를 반응시킬 수 있기 때문에, 아몰퍼스 조직을 수반하지 않고 대면적의 절연 기판 상에 반도체 결정핵을 직접 형성시키는 것이 가능하고, 또한 이 결정핵을 기점으로 하여 다양한 성막 기술을 이용하여 결정 성장을 행하면, 결정성이 우수한 다결정 반도체막을 저온에서 형성할 수 있다고 하는 특징이 있다.
또한, 초기의 반도체 결정핵의 형성 조건이나 형성한 초기 반도체 결정핵의 두께를 선택함으로써, 성장하는 다결정의 우선 배향을 예를 들면 (111), (110), (100)으로 하는 것이 가능하다고 하는 이점이 있다.
이 반응성 열CVD법을 이용한 성막의 종래예에는 예를 들면 특허 문헌 1이 있다. 동 문헌에 기재되어 있는 다결정 SiGe막의 형성예를 이하에 기재한다. 특허 문헌 1에 기재된 제1 예에서는, Si 웨이퍼 상에 형성한 SiO를 기판으로 하여, GeF4와 Si2H6를 각각 2.7sc㎝ 및 20sc㎝, 희석을 위해서 He를 500sc㎝ 반응 용기에 흘리고, 압력을 15∼50torr까지 변화시켜, 425℃에서 20분 퇴적시킨다. 그 결과, 15torr에서는 약 105∼106㎝-2, 20torr에서는 약 107∼108㎝-2, 25torr에서는 약 108∼109㎝-2, 50torr에서는 약 109∼1010㎝-2의 밀도로 반도체 결정핵을 생성한다.
다음으로, 기판 상에 형성된 반도체 결정핵 상에서, 375℃로 성장 온도를 내려 성장을 계속한다. 이상에 의해, 결정성이 높은 SiGe의 다결정막을 형성하고 있다. 또한, 특허 문헌 1에 기재된 제2 예에서는, 반도체 결정핵의 형성을 행한 후에 실란-불화실란-수소를 각각 2sc㎝, 98sc㎝, 50sc㎝의 유량으로 설정하고, 압력 1torr에서 글로우 방전 분해법에 의해 400℃에서 Si의 다결정막을 성막하고 있다.
또한, 특허 문헌 1에 기재된 제3 예에서는, 반도체 결정핵의 형성을 행한 후에 수소 희석한 실란(2％)을 이용하여 rf-글로우 방전법에 의해 300℃에서 Si의 다결정막을 성막하고 있다.
특허 문헌 1: 일본 특허 공개 2007-13194호 공보
다결정 SiGe막을 반도체층에 이용한 TFT의 특성 향상에는, 트랩으로 되는 막 내 결함이 H로 종단되어 있는 것이 바람직하다. 한편, 반응성 열CVD법에서는, 예를 들면 Si2H6와 GeF4의 반응에서 H의 추출을 수반한다. 그 때문에, 반응성 열CVD법에 의한 다결정 SiGe막 내에 잔류하는 H 농도를 높이기 위해서는, Si나 Ge 원자로부터의 H 원자의 이탈을 억제하는 것이 필요하다.
그러나, Si2H6와 GeF4를 이용한 반응성 열CVD법에 의해 SiGe의 결정핵을 형성하는 경우, 종래예와 같이 기판 온도로서 425℃가 필요하고, 또한 핵 형성의 스루풋 향상을 위해서, 성막 속도가 큰 것이 바람직하기 때문에, 실용상에서는 450℃ 이상이 필요하다. 그런데, 이 450℃라고 하는 온도는, Si 원자로부터 H 원자의 이탈이 크게 생기기 쉬운 온도이다. 따라서, 절연막 상에 성장시킨 막에서는, H 농도가 낮아지기 쉽다.
또한, 450℃라고 하는 온도는, 글래스 기판의 연화 온도보다는 낮지만, 금속막에 힐록이나 보이드가 발생하는 온도와 동등하거나 그것보다는 높다. 따라서, 예를 들면 보텀 게이트형 TFT에서는, 절연막 상에의 반도체층의 형성 시에서, 절연막보다 하층에 배치한 전극용 배선막에 데미지가 생겨, 배선 저항이 증대되게 된다고 하는 문제가 있다.
본 발명의 목적은, 반응성 열CVD법에서, 450℃ 이하라고 하는 저온에서도 Si 산화막과 같은 절연막 상에서 반도체 결정핵의 형성을 촉진하는 방법을 제공하는 것에 있다.
구체적으로는, 반응성 열CVD법에 의한 성막 전에서, 기초로서 반도체막을 형성해 두면 된다. 이 반도체막은, 공급 가스 중에 함유되는 할로겐 원자에 의해 에칭할 수 있는 것이다. 따라서, 본원 발명의 반도체 장치의 제조 방법에서는, 절연 기판 상에 제1 반도체막을 형성하는 제1 공정을 실시하고, 다음으로, 제1 반도체막 상의 일부에 반도체 결정핵을 형성하고, 이와 함께 반도체 결정핵의 발생 영역과 그 주변을 제외하고 제1 반도체막을 에칭 제거하는 제2 공정을 실시하고, 또한 반도체 결정핵을 시드로 하여 제2 반도체막을 형성하는 제3 공정을 적어도 실시하는 것을 특징으로 하고 있다.
또한, 제1 공정에서는, 450℃ 이하의 저온에서 성막할 수 있기 때문에, 제1 반도체막으로서 비정질 실리콘막 또는 미결정 실리콘막을 형성하고 있는 것을 특징으로 하고 있다.
또한, 제2 공정에서는, 양호한 결정성을 실현하기 위해서, 반도체 결정핵으로서, 원료 가스에 실란류와 할로겐화 게르마늄을 공급하고, 형성 온도 450℃ 이하로 하는 반응성 열CVD법에 의해 실리콘 게르마늄 결정핵을 형성하고 있고, 할로겐화 게르마늄에 기인하는 할로겐 원자나 할로겐화물에 의해 제1 반도체막의 에칭이 생겨 있는 것을 특징으로 하고 있다.
또한, 실리콘막과 같은 반도체 다결정막 상과 실리콘 산화막이나 실리콘 질화막 등의 절연막 상에서는, 실리콘은 기초 재료에 거의 의하지 않고 성막하지만, 실리콘 게르마늄은 반도체 다결정막 상에는 결정 성장하지만 절연막 상에는 막이 성막되기 어렵다. 그 때문에, 반도체 결정핵과 그 주변에 선택적으로 다결정막을 성장시키기 위해서, 제3 공정에서는, 제2 반도체막으로서, 원료 가스에 실란류와 할로겐화 게르마늄을 공급하고, 형성 온도 450℃ 이하로 하는 반응성 열CVD법에 의해 다결정 실리콘 게르마늄막을 형성하고 있는 것을 특징으로 하고 있다.
또는, 제3 공정에서는, 제2 반도체막으로서, 다결정 실리콘막을 형성하는 것이 가능하다. 성막 방법은 열CVD법이라도 가능하지만, 이하의 이유로부터 플라즈마 CVD법이 바람직하다. 반응성 열CVD법에서는 기판 온도가 500℃라도 성막 레이트는 매분 약 50㎚ 이하로 낮지만, 플라즈마 CVD법에 의한 아몰퍼스 Si막의 성막에서는, 250℃ 전후에서 매분 약 200㎚라고 하는 높은 성막 레이트를 실현하고 있기 때문이다. 다결정 실리콘막의 형성은, 반도체 결정핵 상에 형성하기 때문에, 플라즈마 CVD법의 아몰퍼스 Si 성막의 조건에서 가능하게 된다. 또한, 제2 반도체막 상에 제3 반도체막을 형성하는 제4 공정을 실시하면 바람직하다.
또한, 제4 공정에서는, TFT의 요구 특성에 따르면서 성막의 스루풋 향상을 도모하기 위해서, 플라즈마 CVD법에 의해 비정질, 또는 미결정, 또는 다결정으로 이루어지는 실리콘막을 형성하고 있는 것이 바람직하다.
또한, 본원 발명의 TFT는, 절연 기판 상에, 반도체막, 소스 전극, 드레인 전극, 게이트 전극을 갖고 있고, 반도체막은, 절연막 상의 일부에 이산적으로 형성된 제1 반도체막과, 제1 반도체막 상과 그 주위에 형성된 반도체 결정핵과, 반도체 결정핵 상에 형성된 제2 반도체막으로 이루어지는 것을 특징으로 하고 있다.
또한, 예를 들면 플라즈마 CVD법을 이용함으로써 저온에서 성막할 수 있기 때문에, 제1 반도체막은 비정질 실리콘막, 혹은 미결정 실리콘막이 바람직하다. 또한, 할로겐 원자에 의한 에칭 레이트가 100℃ 정도 이상이면 충분히 빠른 것으로부터도, 그들 막의 선택이 알맞다.
또한, 절연막 상에 450℃ 이하의 저온에서 형성하기 때문에, 반도체 결정핵이 실리콘 게르마늄 결정핵으로 이루어지면 바람직하다.
또한, TFT의 성능 향상이 도모되기 때문에, 제2 반도체막은 다결정 실리콘막이 바람직하다. 또한, 반도체 결정핵과 그 주변에 선택적으로 결정 성장하기 때문에, 제2 반도체막은 다결정 실리콘 게르마늄막이면, 더욱 바람직하다.
또한, 본원 발명의 TFT는, 제2 반도체막 상에 제3 반도체막을 갖고 있으면 바람직하다.
또한, 반도체층 중의 리크 전류를 저감하여, 오프 전류 특성이 양호한 TFT를 실현하기 위해서는, 제3 반도체막은 비정질 실리콘막, 혹은 미결정 실리콘막, 혹은 다결정 실리콘막으로 이루어지면 바람직하다.
또한, 고화질이며 긴 수명의 표시 장치를 저코스트로 제공하기 위해서는, 본원 발명의 TFT를 유기 EL 구동에 적용하면 바람직하다.
또한, 고정밀의 표시 장치를 저코스트로 제공하기 위해서는, 본원 발명의 TFT를 액정 표시 장치에 적용하면 바람직하다.
본원 발명의 반도체 장치의 제조 방법에 따르면, TFT의 반도체층으로서 적용하는 직접 성장 다결정막을 성막할 때에, 기초의 절연막 상에는 제1 반도체막을 퇴적하고 있다. 이 때문에, 절연막 상보다도 반도체막 상 쪽이 저온에서 반도체 결정핵이 형성되기 쉽기 때문에, 성막 온도의 저하를 도모할 수 있다. 따라서, 막 내 결함의 H 종단을 유지하고, 또한 전극용 배선막의 저항 증대를 억제하는 것이 가능하게 되어, TFT 특성의 향상이 실현된다.
도 1은 본 발명에 따른 반도체 장치의 제조 방법을 이용하여 형성한 반도체 장치의 실시 형태 1을 설명하는 보텀 게이트형 TFT의 단면 구조도.
도 2A는 도 1에 도시하는 TFT의 제조 방법을 공정순으로 도시하는 부분 확대 단면도.
도 2B는 도 1에 도시하는 TFT의 제조 방법을 공정순으로 도시하는 도 2A에 후속되는 공정의 부분 확대 단면도.
도 2C는 도 1에 도시하는 TFT의 제조 방법을 공정순으로 도시하는 도 2B에 후속되는 공정의 부분 확대 단면도.
도 2D는 도 1에 도시하는 TFT의 제조 방법을 공정순으로 도시하는 도 2C에 후속되는 공정의 부분 확대 단면도.
도 2E는 도 1에 도시하는 TFT의 제조 방법을 공정순으로 도시하는 도 2D에 후속되는 공정의 부분 확대 단면도.
도 3은 도 1에 도시하는 TFT의 반도체층에서의 Ge 조성비 프로파일을 도시하는 도면.
도 4는 도 1에 도시하는 TFT를 이용하여 형성한 OLED 표시 장치의 단면 구조를 도시하는 도면.
도 5는 도 1에 도시하는 TFT를 이용하여 형성한 액정 표시 장치의 단면 구조를 도시하는 도면.
도 6은 본 발명에 따른 반도체 장치의 제조 방법을 이용하여 형성한 반도체 장치의 실시 형태 4를 설명하는 보텀 게이트형 TFT의 단면 구조도.
도 7은 본 발명에 따른 반도체 장치의 제조 방법을 이용하여 형성한 반도체 장치의 실시 형태 5를 설명하는 톱 게이트형 TFT의 단면 구조도.
도 8은 도 7에 도시하는 TFT를 이용하여 형성한 OLED의 단면 구조를 도시하는 도면.
도 9는 도 7에 도시하는 TFT를 이용하여 형성한 액정 표시 장치의 단면 구조도.
도 10은 본 발명에 따른 반도체 장치의 제조 방법을 이용하여 형성한 반도체 장치의 실시 형태 8을 설명하는 톱 게이트형 TFT의 단면 구조도.
이하, 본 발명의 최량의 실시 형태에 대하여, 실시 형태의 도면을 참조하여 상세하게 설명한다.
(실시 형태 1)
도 1은 본 발명에 따른 반도체 장치의 제조 방법을 이용하여 제작한 반도체 장치의 실시 형태 1을 설명하는 주요부 단면도이다. 도 1에 도시한 반도체 장치는 절연 기판(1) 상에 형성한 보텀 게이트형의 TFT이다. 이 TFT는, 개략, 게이트 전극(2) 상에 형성한 반도체막(4)과, 반도체막(4) 상에 채널에 의해 이격 배치된 소스 전극 배선(6a)과 드레인 전극 배선(6b)으로 구성된다. 이하, 이 구조를 상세하게 설명한다.
표면의 일부에 게이트 전극 배선(2)을 가공한 절연 기판(1) 상에 게이트 절연막(3)이 형성되어 있고, 이 게이트 절연막(3)의 TFT 형성 영역에 반도체막(4)이 형성되어 있다. 이 반도체막(4)은, 채널부를 확대하여 도시한 바와 같이, 게이트 절연막(3) 상에 형성한 예를 들면 아몰퍼스 Si로 이루어지는 반도체막의 일부(4a)와, 반도체막의 일부(4a) 상에 형성한 예를 들면 SiGe로 이루어지는 반도체 결정핵(4b)과, 반도체 결정핵(4b) 상에 형성한 예를 들면 SiGe로 이루어지는 반도체막(4c)으로 구성되어 있다.
또한, 반도체막(4)의 한쪽의 단부에는 소스 영역의 n+ 실리콘막(5a)과 소스 전극 배선(6a)이 형성되어 있고, 또한, 다른 한쪽의 단부에는 드레인 영역의 n+ 실리콘막(5b)과 드레인 전극 배선(6b)이 형성되어 있다. 소스 전극 배선(6a)과 드레인 전극 배선(6b) 상에는 또한 보호 절연막(7)과 층간 절연층(8)이 퇴적되어 있다. 또한, 드레인 전극 배선(6b)과 접속하는 화소 전극(9)이 형성되어 있다.
다음으로, 도 1의 구조를 갖는 TFT의 제조 공정을 도 2A 내지 도 2E에 의해 설명한다. 또한, 이들 도면은 제조 공정 중 주요한 것을 도시한 것이다. 우선, 예를 들면 글래스로 이루어지는 절연 기판(1) 상에 게이트 전극 배선(2)을 형성한다. 배선 재료로서는, Nb, Mo, W, Ta, Cr, Ti, Fe, Ni, Co 등의 금속이나 그들의 합금, 및 그들의 적층막을 이용할 수 있다. 또는, 프로세스의 상한 온도가 저하시켜지게 되기 때문에, Al이나 Cu 등의 저저항 금속을 이용하는 것도 가능하다. 이들 막은, 스퍼터링법으로 형성할 수 있다. 본 실시 형태에서는 AlNd 합금막을 이용하고 있다. 막 두께는 200㎚로 하고 있다. 다음으로, 포토리소그래피를 이용하여, 게이트 전극 배선 패턴(2)으로 가공한다.
이 후, 기판 상에의 게이트 절연막(3)의 형성을 행한다. 절연막 재료로서는, SiO, SiN, SiON 등을 이용할 수 있다. 이들 막은, 플라즈마 CVD법 또는 스퍼터링법 등으로 성막할 수 있다. 혹은, 플라즈마 산화, 광 산화 등을 병용해도 된다. 본 실시 형태에서는, 플라즈마 CVD법에 의해, 표준적인 조건에서 TEOS를 이용하여 형성한 SiO막을 막 두께 100㎚ 형성하고 있다. 이상에 의해, 도 2A에 도시한 구조를 얻는다.
다음으로, 게이트 절연막(3) 상에 반도체막(4a)을 퇴적한다. 반도체막(4a)으로서는, 예를 들면 아몰퍼스 Si막이나 미결정 Si막으로 하는 것이 바람직하다. 여기서, 미결정막이란, 결정 성분과 아몰퍼스 성분이 혼재되어 있고, 결정 입경이 1∼30㎚ 정도로 되어 있는 막이다. 반도체막(4a)의 성막은, 예를 들면, 플라즈마 CVD법에 의해 실시하면 된다. 성막 온도는 실온 이상을 이용하는 것이 가능하지만, TFT 제조의 스루풋을 향상시키기 위해서는 일정 이상의 성막 속도의 확보가 필요하기 때문에 200℃ 이상으로 하는 것이 바람직하고, 한편, 게이트 전극 배선(2)에서의 힐록이나 보이드의 발생을 억제하기 위해서 450℃ 이하로 하는 것이 바람직하다.
반도체막(4a)의 막 두께는, 이 후에 행하는 반도체 결정핵(4b)의 형성 시에서, 반도체 결정핵(4b)과 그 주변 이외에서는 막이 에칭 제거되는 것이 바람직하기 때문에, 50㎚ 이하로 하는 것이 바람직하다. 또한, TFT의 오프 전류 증대에 기인하는 Si 원자의 미결합수를 종단하기 위해서, 아몰퍼스 Si막이나 미결정 Si막에는, 수소가 1×1019㎝-3 이상, 1×1022㎝-3 이하 함유되어 있는 것이 바람직하다. 이상으로부터, 수소화 아몰퍼스 Si막을 성막하기 위해서는, 예를 들면 플라즈마 주파수 13.56㎒를 이용하여, 수소 희석한 10％의 모노실란(SiH4)을 100sc㎝ 공급하고, 기판 온도 200℃, 가스 압력 133㎩로 설정하면 된다. 또한, 미결정 Si막을 성막하기 위해서는, 예를 들면 플라즈마 주파수 13.56㎒를 이용하여, 불화실란(SiF4) : H2=3 : 1, 기판 온도 250℃, 가스 압력 40㎩의 조건을 이용하는 것이 가능하다. 이상에 의해, 도 2B에 도시한 구조를 얻는다.
이 후, 반도체막(4a) 상에 반도체 결정핵(4b)과 반도체막(4c)의 형성을 행한다. 도 2B의 파선으로 둘러싸여진 영역에서의 그들 막의 형성 과정에 대하여 도 2C를 이용하여 설명한다.
반도체 결정핵(4b)의 형성에는 반응성 열CVD법을 이용하고, 재료에는 SiGe를 선택하는 것이 바람직하다. 이 경우, 반응성 열CVD법에서는 반도체 수소화 가스와 할로겐화 가스에 의한 산화 환원 반응을 이용하기 때문에, 공급하는 원료 가스에는 반도체 수소화 가스로서 SinH2n+2(n>1), 할로겐화 가스로서 예를 들면 GeF4를 사용하면 된다. 단, 반응성 열CVD법의 성막에서는 산화 환원 반응뿐만 아니라 원료 가스의 열 분해가 영향을 미치기 때문에, 보다 저온에서의 성막을 실현하기 위해서는 예를 들면 열 분해 온도가 낮은 Si2H6의 사용이 바람직하다.
또한, 반도체 수소화 가스와 할로겐화 가스의 조합은, 예를 들면 실란류, 및 저메인(GeH4)과 F2, 또한 GeH4와 SiF4 등이어도 가능하지만, 낮은 핵 형성 온도, 일정 이상의 핵 형성 레이트, 가스의 사용 코스트 등을 고려하면, Si2H6와 GeF4의 조합이 알맞다. 유량비는 Si2H6가 1에 대하여 GeF4는 예를 들면 0.005∼2로 하면 된다.
또한, 반응성 열CVD법에서는, 결정핵을 일정 이상의 형성 레이트로 발생시키기 위해서 10㎩ 내지 10000㎩ 정도의 성막 압력을 확보하기 위해서, 성막 중에는 예를 들면 He, Ar, H2 등의 캐리어 가스를 도입한다. 이들 중에서 예를 들면 He를 선택하면, Si2H6와 He의 유량비로서는 예를 들면 1 : 10∼5000으로 설정하면 바람직하다. 또한, 성막 온도는, 핵 형성이 생기는 300℃ 이상으로 하고, 결정핵 중으로부터의 H 이탈을 억제하기 위해서, 450℃ 이하로 하면 바람직하다.
이상으로부터, 예를 들면 Si2H6 유량 : 0.5sc㎝, GeF4 유량 : 0.5sc㎝, He 유량 : 1000sc㎝, 기판 온도 400℃, 전체 압력 1300㎩라고 하는 성막 조건 하에서, 예를 들면 아몰퍼스 Si막으로 이루어지는 반도체막(4a) 상에 반응성 열CVD 성막을 개시하면, 반도체막(4a)의 표면의 일부에는 SiGe로 이루어지는 초기 핵이 발생한다. 또한, GeF4의 공급에 의해, 아몰퍼스 Si막의 일부에서는 표면으로부터 결정화가 일어난다.
한편, 이 온도에서는 GeF4에 함유되어 있던 F가 Si와의 결합에 의해 SiF4로 되어 표면으로부터 이탈하기 때문에, 핵 발생과 동시에 초기 핵의 형성 영역과 그 주변을 제외한 반도체막(4a)에서는 에칭이 생긴다(도 2C의 (a)). 이 후, 초기 핵을 시드로 하여 SiGe가 결정 성장함과 함께 반도체막(4a)의 에칭이 진행되면, SiGe 결정의 성장 영역 이외에서는 게이트 절연막(3)의 표면이 노출되게 된다. 이 결과, 아일런드 형상으로 잔존한 반도체막(4a)의 표면을 SiGe 결정이 둘러싼 반도체 결정핵(4b)이 형성된다(도 2C의 (b)). 여기서, 반도체 결정핵(4b)은, 인접하는 것끼리가 떨어져 있는 경우를 나타냈지만 접촉하고 있어도 무방하다. 결정핵의 크기는, 후에 성막하는 반도체막(4c)에서 양호한 결정성을 실현하기 위해서 10㎚ 이상인 것이 바람직하고, 한편, 표면 요철의 증대를 억제하기 위해서 100㎚ 이하인 것이 바람직하다.
또한, 반도체 결정핵으로서는 Ge만으로 이루어지는 것을 형성해도 무방하다. 이 후, 이어서 성막을 실시하면, SiGe는 절연막 상에 거의 퇴적하지 않고 반도체 결정 상에 결정 성장하기 때문에, 반도체 결정핵(4b)을 시드로 하여 선택 성장한 다결정으로 이루어지는 반도체막(4c)이 형성된다(도 2C의 (c)). 여기서, 다결정막이란 거의 결정 성분으로 이루어지는 막으로, 막 내의 결정 입경은 30㎚ 정도 이상으로 되어 있다. 반도체막(4c)의 성막 조건은 반도체 결정핵(4b)의 것과 완전히 동일해도 된다. 그러나, Ge의 조성비가 작아도 SiGe막이면 선택 성장이 가능하기 때문에, 예를 들면 Si2H6 유량만을 늘려서 1.5sc㎝로 변화시켜도 무방하다. 또한, 후에 TFT의 소스ㆍ드레인 형성에서 에칭을 실시하지만, 그것에 의해 TFT 특성을 유지할 수 없을 만큼 얇은 막으로 되는 것을 회피하기 위해서, 반도체막(4c)의 막 두께는, 반도체 결정핵(4b)의 막 두께와 합하여 100∼300㎚로 되도록 조정하는 것이 바람직하다.
반도체막(4) 내에서의 Ge 조성비 프로파일은, 예를 들면 도 3과 같이 되어 있다. 이 프로파일은, 도 2C의 (c)에 도시한 a-a' 간의 점선 부분에서의 것이다. 여기서, 반도체 결정핵(4b)은 상기의 성막 조건 1로 형성되어 있으며, 반도체막(4c)의 형성 조건은 Si2H6 유량을 1.5sc㎝으로 하고, 다른 것은 성막 조건 1과 동일하다. 아몰퍼스 Si 혹은 미결정 Si로 이루어지는 반도체막(4a) 내에 Ge는 들어가 있지 않지만, SiGe로 이루어지는 반도체 결정핵(4b) 내에는 50％ 정도의 Ge 조성비가 함유된다. 또한, SiGe로 이루어지는 반도체막(4c) 내에서는 Ge 조성비는 20％ 정도로 되어 있다.
이와 같이, 본 실시 형태의 반도체 장치의 제조 방법에서는, 반도체 결정핵(4b) 내에서 Ge 조성비가 높아지는 경향이 있다. 이 이유는, 핵 형성 온도를 450℃ 이하로 하고 있기 때문에, GeF4에 비해 Si2H6의 열 분해가 진행되지 않아, 반도체 결정핵(4b) 내에 Si가 취득되기 어렵기 때문이다. 또한, 이 Ge 조성비 프로파일은, 반응성 열CVD법에 의한 막 형성을 실시하고 있으면, 이하의 실시 형태에서의 반도체막 내에서도 마찬가지로 된다. 또한, 반도체 결정핵(4b), 및 반도체막(4c) 내의 Ge 조성비는 상기의 값에 한정되는 일은 없고, 원료 가스의 예를 들면 Si2H6와 GeF4의 유량비나 성막 온도의 조정에 의해, 다양한 값으로 제어하는 것이 가능하다. 이상에 의해, 도 2C에 도시한 구조를 얻는다.
다음으로, 반도체막(4) 상에, 컨택트층으로 되는 n+ Si막(5)을 플라즈마 CVD법에 의해 형성한다. 막 형성에서는, 예를 들면 수소화 아몰퍼스 Si로 이루어지는 반도체막(4a)의 조건을 이용하고, 추가로 n형의 도핑 가스로서 포스핀(PH3), 또는 그 수소 희석 가스(PH3/H2)를 공급하면 된다. 도핑 농도는 저저항의 컨택트층을 형성하기 위해서 1×1017㎝-3 이상으로 하고, 또한 도우펀트 원자의 클러스터링이나 편석에 의한 결정성의 악화와 고저항화를 억제하기 위해서 1×1022㎝-3 이하로 하는 것이 바람직하다. 또한, 막 두께는 컨택트로서 40㎚ 정도가 바람직하다. 이 후, 포토리소그래피를 이용하여 n+ Si막(5), 반도체막(4)으로 이루어지는 적층막을 섬 형상으로 가공한다. 이상에 의해, 도 2D에 도시한 구조를 얻는다.
다음으로, 적층막을 가공한 기판 상에의 금속막의 퇴적을 행한다. 이 재료로서는, Nb, Mo, W, Ta, Cr, Ti, Fe, Ni, Co 등이나 이들의 합금, 및 그들의 금속의 적층막을 이용하는 것이 가능하다. 또는, 프로세스의 상한 온도가 저하시켜지게 되기 때문에, Al이나 Cu 등의 저저항 금속을 이용하는 것도 가능하다. 이들 막은, 스퍼터링법으로 형성할 수 있다. 본 실시 형태에서는 AlNd 합금/Cr 적층막을 이용하고 있다. 막 두께는 200/50㎚로 하고 있다. 이 후, 포토리소그래피를 이용하여, 소스 전극 배선 패턴(6a), 드레인 전극 배선 패턴(6b)으로 가공한다.
또한, 이 후, 소스 전극 배선(6a), 드레인 전극 배선(6b)을 마스크로 하여TFT의 채널로 되는 영역 상의 n+ Si막(5)과 반도체막(4)의 표면측의 일부를 에칭하여, 컨택트층(5a, 5b)을 형성한다. 이상에 의해, 도 2E에 도시한 구조를 얻는다.
다음으로, 소스 전극 배선(6a), 드레인 전극 배선(6b) 상에, SiN막으로 이루어지는 보호 절연막(7)을 플라즈마 CVD법으로 형성한다. 막 두께는 예를 들면 500㎚이면 바람직하다.
다음으로, 보호 절연막(7) 상에 예를 들면 유기 수지로 이루어지는 층간 절연층(8)을 형성하고, 이 후, 포토리소그래피를 이용하여 층간 절연층(8)과 보호 절연막(7)의 드레인 전극 배선(6b)의 형성 영역에 컨택트홀을 형성한다.
마지막으로, 예를 들면 Al막을 스퍼터링법으로 퇴적하고, 포토리소그래피를 이용하여 가공함으로써 화소 전극(9)을 형성한다. 화소 전극(9)에는 예를 들면 반사 금속막이나 투명 도전막을 이용하는 것이 가능하고, 막 두께는 100㎚가 바람직하다. 이상에 의해, 도 1에 도시한 보텀 게이트형 TFT가 완성된다.
본 실시 형태의 TFT에서는, 게이트 절연막(3) 상에 아몰퍼스 Si, 또는 미결정 Si로 이루어지는 반도체막(4a)이 잔존하고 있지만, 인접하는 동일한 막의 사이에는 반도체 결정핵(4b) 및 다결정으로 이루어지는 반도체막(4c)이 형성되어 있고, 또한 게이트 절연막 상의 전유 영역으로서 반도체막(4a)보다도 반도체 결정핵(4b)과 반도체막(4c)을 합친 쪽을 크게 하는 것이 가능하기 때문에, 본 실시 형태의 TFT에서는, 기존의 아몰퍼스 Si-TFT나, 통상의 플라즈마 CVD법에 의한 성막으로 형성한 다결정 Si를 갖는 TFT를 크게 상회하는 성능이 달성된다.
본 실시 형태에 나타낸 반도체 제조의 제조 방법을 이용하면, 게이트 절연막(3) 상에 미리 반도체막(4a)을 형성하고 있기 때문에, 반응성 열CVD법에 의한 반도체 결정핵(4b)의 형성이 450℃ 이하라고 하는 저온에서도 실현 가능하다. 이와 같은 낮은 온도이면, TFT의 반도체층 내에서의 결함에서는 H 종단이 유지되기 쉽다. 따라서, 예를 들면 오프 리크 전류가 발생하기 어렵게 되기 때문에, 양호한 TFT 특성을 실현하는 것이 가능하게 된다.
또한, 450℃ 이하에서의 반도체 결정의 핵 형성을 가능하게 하는 본 실시 형태에 나타낸 반도체 장치의 제조 방법을 이용하면, 글래스 기판은 연화되지 않고, 또한 금속막에 힐록이나 보이드가 발생할 가능성은 작다. 따라서, 전극용 배선막의 데미지에 수반되는 배선 저항의 증대가 억제되기 때문에, 양호한 특성을 갖는 TFT를 제작할 수 있다고 하는 이점이 있다.
또한, 450℃ 이하의 저온에서 반응성 열CVD 성막을 실시하면, 보다 높은 온도에서 성막하는 것에 비해, 각 반도체 결정핵(4b)의 사이즈가 고르게 되기 쉬어진다. 그 때문에, 저온 형성한 반도체 결정핵(4b) 상에서는, 다결정의 반도체막(4c)에서의 결정립의 사이즈가 균일화된다. 따라서, 본 실시 형태에서의 반도체 장치의 제조 방법은, 임계값 전압 변동이 작은 화소 TFT를 대면적 글래스 기판 상에 형성하는 데에 적합하고, 따라서 대형 OLED 디스플레이의 개발에 바람직하다.
또한, 실란계의 원료 가스와 GeF4의 반응에서는, Ge핵은 저온 형성되기 쉽다. 따라서, 본 실시 형태의 반도체 장치의 제조 방법에서의 반도체 결정핵(4b)은 Ge를 적어도 함유하고 있기 때문에, 450℃ 이하와 같은 저온에서 핵 형성이 가능하다.
또한, 반도체막(4c)에서도 Ge를 함유시키면, 동일한 막을 반도체막(4a)의 에칭 제거한 영역에 거의 형성시키지 않고, 반도체 결정핵(4b)과 그 주변에 선택적으로 결정 성장시킬 수 있다. 이에 의해, 반도체막(4c)에서 TFT 특성 확보에 충분한 결정성이 얻어진다고 하는 이점이 있다.
(실시 형태 2)
본 발명의 실시 형태 2로서, OLED에의 적용예를, 도 4를 이용하여 설명한다. 우선, 실시 형태 1과 마찬가지의 방법으로, 보텀 게이트형 TFT를 형성한다. 다음으로, 도 4에 도시한 바와 같이 화소 전극(9) 상에, OLED의 전하 수송층(10), 발광층(11), 전하 수송층(12)을 증착법 등에 의해 형성한다. 또한, 투명 도전막으로 이루어지는 상부 전극(13)을 증착이나 스퍼터링법 등으로 형성하고 나서 밀봉층(14)을 형성하면, 도 4에 도시한 OLED 표시 장치가 완성된다.
실시 형태 1에서 설명한 바와 같이, 본원 발명의 제조 방법에 의해 대면적 기판에 형성한 TFT에서는 임계값 전압 변동이 작아진다. 이에 의해, OLED의 발광층에 흐르는 전류가 엄밀하게 제어되어 각 화소의 휘도 변동이 억제되기 때문에, 본 실시 형태의 OLED에서는 대형 패널에의 적용 또한 고화질화를 실현하는 것이 가능하다.
(실시 형태 3)
본 발명의 실시 형태 3으로서, 액정 표시 장치에의 적용예를, 도 5를 이용하여 설명한다. 우선, 실시 형태 1과 마찬가지의 방법으로, 보텀 게이트형 TFT를 형성한다. 또한, 화소 전극(9)으로서, 투명 도전막을 이용하고 있다. 구체적으로는, ITO막을 스퍼터링법으로 형성하고, 포토리소그래피를 이용하여 가공한 것이다. 막 두께는 70㎚가 바람직하다. 다음으로, 도 5에 도시한 바와 같이, 화소 전극(9) 상에 배향막(20)을 형성하고 있다. 다음으로, 컬러 필터층(21), 오버코트층(22), ITO막으로 이루어지는 대향 전극(23), 배향막(24)을 순서대로 형성한 대향 기판(25)을, 스페이서(26)를 두고 접합시키고 있다. 이것에 액정(27)을 봉입하면, 도 5에 도시한 액정 표시 장치가 완성된다.
실시 형태 1에서 설명한 바와 같이, 본원 발명의 제조 방법에 의해 형성한 TFT에서는 오프 리크 전류가 발생하기 어렵기 때문에, 액정 디스플레이의 화소 구동에 적용한 경우에서도 리크 전류가 작아, 고화질의 영상을 얻는 것이 가능하다.
(실시 형태 4)
본 발명에 따른 반도체 장치의 제조 방법을 이용하여 제작한 반도체 장치의 실시 형태 4를 도 6에 의해 설명한다. 실시 형태 4가 실시 형태 1과 다른 점은, 보텀 게이트형 TFT에 형성하고 있는 반도체막의 층 구성이다.
실시 형태 1의 TFT와 마찬가지로, 절연 기판(101) 상의 일부에 게이트 전극 배선(102)을 형성하고 있고, 또한 게이트 절연막(103)을 퇴적하고 있다. 이 게이트 절연막(103)의 TFT 형성 영역에는 반도체막(104)을 형성하고 있다. 이 반도체막(104)은, 반도체막(104a)과, 반도체막(104a)의 주위에 형성한 반도체 결정핵(104b)과, 반도체 결정핵(104b) 상에 형성한 반도체막(104c)과, 또한 반도체막(104d)으로 이루어져 있다. 또한, 소스 영역의 n+ 실리콘막(105a)과 소스 전극 배선(106a), 또한, 드레인 영역의 n+ 실리콘막(105b)과 드레인 전극 배선(106b)을 형성하고 있다. 소스 전극 배선(106a)과 드레인 전극 배선(106b) 상에는 또한 보호 절연막(107)과 층간 절연층(108)을 퇴적하고 있다. 또한, 드레인 전극 배선(106b)과 접속하는 화소 전극(109)을 형성하고 있다.
이하에, 도 6의 구조를 갖는 TFT의 제조 공정을 설명한다. 우선, 절연 기판(101) 상에의 게이트 전극 배선(102)과 게이트 절연막(103)의 형성은 실시 형태 1과 마찬가지로 실시하면 되므로 설명은 생략한다.
또한, 다음의 게이트 절연막(103) 상에의 반도체막(104a), 반도체 결정핵(104b), 반도체막(104c)의 순차 형성도, 실시 형태 1에서의 반도체막(4a), 반도체 결정핵(4b), 반도체막(4c)과 동일한 재료, 막질, 형성 방법ㆍ조건을 이용하면 된다.
다음으로, 반도체막(104c) 상에 반도체막(104d)을 성장시킨다. 막 재료는 예를 들면 수소를 함유하는 비정질 Si, 혹은 미결정 Si, 혹은 다결정 Si가 좋다. 또한, 플라즈마 CVD법에 의해 막 형성할 수 있으면 바람직하다. 성막 조건으로서는, 예를 들면 비정질 Si를 성막하면, 실시 형태 1의 반도체막(4a)을 형성할 때에 이용한 것과 동등해도 된다. 또한, 반도체막(104)으로서 200㎚ 정도로 되도록, 반도체막(104d)의 막 두께를 조정하는 것이 바람직하다.
이하, 소스 영역의 n+ 실리콘막(105a) 및 드레인 영역의 n+ 실리콘막(105b)을 퇴적하는 공정부터, 화소 전극(109)의 형성까지는, 실시 형태 1에서 나타낸 동일한 공정의 재료, 조건을 마찬가지로 사용하면 되므로, 여기서는 설명을 생략한다. 이상에 의해, 도 6에 도시한 구조를 얻는다.
본 실시 형태에 따르면, 예를 들면 수소를 함유하는 비정질 Si로 이루어지는 반도체막(104d)을 형성하고 있다. 이 때문에, 수소 함유량이 적은 반도체 결정핵(104b), 및 반도체막(104c)을 이용한 경우에서도, 고수소 함유 반도체막(104d)으로부터의 수소 공급에 의해, 반도체 결정핵(104b), 및 반도체막(104c)에서의 결정 결함의 수소 종단화에 필요한 수소 농도를 확보할 수 있다. 따라서, 실시 형태 1의 TFT에 비해, 채널부의 계면 준위가 저감되어, 이동도가 높고, 임계값 전압 시프트가 적은, 양호한 특성의 TFT를 제작하는 것이 가능하게 된다.
(실시 형태 5)
본 발명에 따른 반도체 장치의 제조 방법을 이용하여 제작한 반도체 장치의 실시 형태 5를 도 7에 의해 설명한다. 실시 형태 5가 실시 형태 1과 다른 점은, 반도체 장치가 톱 게이트형 TFT로 되어 있는 점이다. 절연 기판(31) 상에 기초 절연막으로 되는 SiN막(32)과 SiO막(33)을 형성하고 있고, SiO막(33)의 TFT 형성 영역에는 반도체막(34)을 형성하고 있다. 이 반도체막(34)은, SiO막(33) 상에 형성한 예를 들면 아몰퍼스 Si로 이루어지는 반도체막(34a)과, 반도체막(34a) 상에 형성한 예를 들면 SiGe로 이루어지는 반도체 결정핵(34b)과, 반도체 결정핵(34b) 상에 형성한 예를 들면 다결정 SiGe로 이루어지는 반도체막(34c)으로 구성되어 있다.
또한, 반도체막(34)의 상부에는 게이트 절연막(35)과 게이트 전극 배선(36)을 형성하고 있다. 또한, 게이트 전극 배선(36)의 하부를 제외한 반도체층(34)에는 컨택트 영역(37, 38)을 형성하고 있다. 이상을 형성한 기판 상에는 층간 절연층(39)을 퇴적하고 있고, 컨택트 영역(37, 38) 상에는 또한 컨택트홀을 개구하고 있다. 이들 개구부에는 소스 전극 배선(40)과 드레인 전극 배선(41)을 매립하고 있다. 또한, 이들 배선 상과 층간 절연층(39) 상에 보호 절연막(42)을 퇴적하고 있고, 드레인 전극 배선(41) 상에는 컨택트홀을 개구하고, 화소 전극(43)을 형성하고 있다.
이하에, 도 7의 구조를 갖는 TFT의 제조 공정을 설명한다. 우선, 예를 들면 글래스로 이루어지는 절연 기판(31) 상에, 기초 절연막으로 되는 SiN막(32)과 SiO막(33)을 형성한다. 성막 방법에는, 플라즈마 CVD법 또는 스퍼터링법 등의 이용이 가능하다. 다음으로, SiO막(33) 상에 TFT의 반도체층(34)의 일부로 되는 반도체막(34a)을 퇴적한다. 반도체막(34a)은, 예를 들면 아몰퍼스 Si막이나 미결정 Si막으로 하는 것이 바람직하고, 성막 방법이나 조건은, 실시 형태 1에서 나타낸 반도체막(4a)에서 이용한 것과 마찬가지이어도 된다.
이 후, 반도체막(34a) 상에, TFT의 반도체층(34)의 일부로서 반도체 결정핵(34b)과 반도체막(34c)을 더 형성한다. 이들 형성 방법이나 성막 조건, 또한 결정핵과 막의 형성 과정이나 Ge 조성비 프로파일 등은, 실시 형태 1의 반도체 결정핵(4b)과 반도체막(4c)의 형성 시에 도시한 것과 마찬가지이어도 된다. 다음으로, 성막한 반도체층(34)을, 포토리소그래피를 이용하여 섬 형상으로 가공한다.
다음으로, SiO막(33)과 반도체막(34) 상에 게이트 절연막(35)을 형성한다. 동일한 막의 재료로서는, SiO나 SiN 등이 바람직하다. 이들 재료의 막은 플라즈마 CVD법 또는 스퍼터링법 등에 의해 성막하면 된다. 혹은, 플라즈마 산화, 광 산화 등을 병용하는 것도 가능하다. 따라서, 게이트 절연막(35)으로서는, 예를 들면 TEOS를 이용한 플라즈마 CVD법에 의해 형성한 막 두께 100㎚의 SiO막을 적용한다.
이어서, 게이트 절연막(35) 상에 배선막을 퇴적한다. 동일한 막의 재료로서는, Si, Ge나 그 합금, Nb, Mo, W, Ta, Cr, Ti, Fe, Ni, Co 등의 금속이나 그들의 합금, 및 그들의 적층막을 선택하는 것이 바람직하다. 또한, Al이나 Cu 등의 저저항 금속을 이용하는 것도 가능하다. 이들 막은, 스퍼터링법으로 형성하면 된다. 따라서, 배선막에는, 예를 들면 막 두께 200㎚의 Nb막을 적용한다. 이 후, 이 배선막을 포토리소그래피에 의해 가공하여, 게이트 전극 배선 패턴(36)을 형성한다.
또한, 게이트 전극 배선 패턴(36)을 마스크로 하여, 이온 주입법에 의해, 게이트 절연막(35) 너머로 반도체층(34)의 일부에 P 또는 B를 주입하여, 컨택트 영역(37, 38)을 형성한다.
이 후, 이상을 형성한 기판 상에 층간 절연층(39)으로서, SiO막 혹은 SiN막을, 플라즈마 CVD법 또는 스퍼터링법으로 형성한다. 따라서, 층간 절연층(39)에는, 예를 들면 TEOS를 이용한 플라즈마 CVD법에 의해 형성한 막 두께 300㎚의 SiO막을 적용한다.
다음으로, 컨택트 영역(37) 상과 컨택트 영역(38) 상의 층간 절연층(39)에 컨택트홀을 개구하고, 이 개구부의 내부와 층간 절연층(39) 상에 배선막을 퇴적한다. 이 막의 재료로서는, Nb, Mo, W, Ta, Cr, Ti, Fe, Ni, Co 등의 금속이나 그들의 합금, 및 그들의 적층막을 선택하는 것이 바람직하다. 또한, Al이나 Cu 등의 저저항 금속을 이용하는 것도 가능하다. 이들 막은, 스퍼터링법으로 형성하면 된다. 따라서, 배선막에는, 예를 들면 막 두께 200㎚의 Cr막을 적용한다. 이 후, 이 배선막을 포토리소그래피에 의해 가공하여, 소스 전극 배선(40), 드레인 전극 배선(41)을 형성한다.
다음으로, 층간 절연층(39), 소스 전극 배선(40), 드레인 전극 배선(41) 상에 보호성 절연막(42)을 형성한다. 동일한 막에는, 예를 들면 플라즈마 CVD법에 의해 형성한 막 두께 500㎚의 SiN막을 적용한다.
다음으로, 드레인 전극 배선(41) 상의 보호 절연막(42)에 컨택트홀을 개구하고, 이 개구부의 내측과 보호 절연막(42) 상에 배선막을 퇴적한다. 이 막의 재료로서는, 반사 금속막이나 ITO, IZO, ZnO 등의 투명 도전막을 선택하는 것이 바람직하다. 따라서, 스퍼터링법으로 형성한 막 두께 100㎚의 Cr막을 적용한다. 이 후, 이 배선막을 포토리소그래피에 의해 가공하여 화소 전극(43)을 형성하면, 도 6에 도시한 구조의 TFT가 완성된다.
본 실시 형태와 같은 톱 게이트형 TFT에서는, 반도체막(34)의 표면측에 성막된 다결정으로 이루어지는 반도체막(34c)에 채널 부분이 형성되기 때문에, 이동도가 높고 임계값 전압 변동이 적은 TFT를 실현하기 쉽다. 따라서, 본원 발명의 반도체 장치의 제조 방법은, 실시 형태 1의 보텀 게이트형 TFT뿐만 아니라, 본 실시 형태와 같은 톱 게이트형 TFT의 제작에 적용하는 데에 알맞다.
(실시 형태 6)
본 발명의 실시 형태 6으로서, OLED에의 적용예를, 도 8을 이용하여 설명한다. 우선, 예를 들면 실시 형태 5와 마찬가지의 방법으로, 톱 게이트형 TFT를 형성한다. 다음으로, 도 8에 도시한 바와 같이, 화소 전극(43) 상에, OLED의 전하 수송층(70), 발광층(71), 전하 수송층(72)을 증착법 등에 의해 형성한다. 또한, 투명 도전막으로 이루어지는 상부 전극(73)을 증착이나 스퍼터링법 등으로 형성하고 나서 밀봉층(74)을 형성하면, 도 8에 도시한 OLED 표시 장치가 완성된다.
실시 형태 5의 제조 방법에 의해 대면적 기판에 형성한 TFT에서는 임계값 전압 변동이 작아진다. 이에 의해, OLED의 발광층에 흐르는 전류가 엄밀하게 제어되어 각 화소의 휘도 변동이 억제되기 때문에, 본 실시 형태의 OLED 표시 장치에서는 대형 패널에의 적용 또한 고화질화를 실현하는 것이 가능하다.
(실시 형태 7)
본 발명의 실시 형태 7로서, 액정 표시 장치에의 적용예를, 도 9를 이용하여 설명한다. 우선, 실시 형태 5와 마찬가지의 방법으로, 톱 게이트형 TFT를 형성한다. 또한, 화소 전극(43)으로서 투명 도전막을 이용하고 있다. 구체적으로는, ITO막을 스퍼터링법으로 형성하고, 포토리소그래피를 이용하여 가공한 것이다. 막 두께는 70㎚가 바람직하다. 다음으로, 도 9에 도시한 바와 같이, 화소 전극(43) 상에 배향막(120)을 형성하고 있다. 다음으로, 컬러 필터층(121), 오버코트층(122), ITO막으로 이루어지는 대향 전극(123), 배향막(124)을 순서대로 형성한 대향 기판(125)을, 스페이서(126)를 두고 접합시키고 있다. 이것에 액정(127)을 봉입하면, 도 9에 도시한 액정 표시 장치가 완성된다.
실시 형태 5의 제조 방법에 의해 형성한 TFT에서는 오프 리크 전류가 발생하기 어렵기 때문에, 액정 디스플레이의 화소 구동에 적용한 경우에서도 리크 전류가 작아, 고화질의 영상을 얻는 것이 가능하다.
(실시 형태 8)
본 발명에 따른 반도체 장치의 제조 방법을 이용하여 제작한 반도체 장치의 다른 실시 형태를 도 10에 의해 설명한다. 실시 형태 5와 다른 것은, 톱 게이트형 TFT에 형성하고 있는 반도체 결정핵의 형성의 방법과 반도체막의 재료이다.
실시 형태 5의 TFT와 마찬가지로, 절연 기판(81), 기초 절연막으로 되는 SiN막(82), 및 SiO막(83)을 형성하고 있다. 또한, SiO막(83)의 TFT 형성 영역에 반도체막(84)을 형성하고 있지만, 이 반도체막(84)은, 실시 형태 4와 달리 예를 들면 아몰퍼스 Si로 이루어지는 반도체막(84a)과, 예를 들면 SiGe로 이루어지는 반도체 결정핵(84b)과, 예를 들면 다결정 Si로 이루어지는 반도체막(84c)이라고 하는 적층 구조로 되어 있다. 또한, 반도체막(84) 상부에 형성하는 게이트 절연막(85)과 게이트 전극 배선(86), 및 반도체층(84)에 형성하는 컨택트 영역(87, 88), 또한 층간 절연층(89), 소스 전극 배선(90), 드레인 전극 배선(91), 보호 절연막(92), 화소 전극(93) 등의 것은, 실시 형태 5의 TFT와 마찬가지로 형성하고 있다.
이하에, 도 10의 구조를 갖는 TFT의 제조 공정을 설명한다. 우선, 절연 기판(81) 상에의 SiN막(82)과 SiO막(83)의 형성은, 실시 형태 5에서의 SiN막(32)과 SiO막(33)의 경우와 마찬가지이어도 되므로 설명은 생략한다.
또한, 다음의 SiO막(83) 상에의 반도체막(84a)의 형성도, 실시 형태 5에서의 반도체막(34a)과 동일한 재료, 막질, 형성 방법ㆍ조건을 이용하면 된다.
다음으로, 반도체 결정핵(84b)의 형성은, 실시 형태 4에서의 반도체 결정핵(34b)과 동일한 재료, 막질, 형성 방법을 이용하면 되지만, 본 실시 형태에서는, 인접하는 반도체 결정핵(84b)이 가능한 한 접하도록 형성하고 있다. 이것은, 반도체막(84c)으로서 다결정 Si막을 형성하는 것에 대응하기 위해서이다. 전술한 바와 같이, SiGe막은, Si 산화막이나 Si 질화막 등의 절연막 상에 비해 Si막과 같은 반도체 다결정막 상에 선택 성장하기 쉽지만, Si막은 기초 재료에 거의 의하지 않고 성막하기 쉽다. 이 때문에, 반도체 결정핵(84b)의 사이에 SiO막(83)의 표면이 노출되어 있으면, 반도체 결정핵(84b) 상과 그 주변에서는 다결정 Si막이 성장하지만, SiO막(83) 상에는, TFT 특성의 향상을 저지하는 예를 들면 비정질 Si막이 퇴적되게 되기 때문이다.
다음으로, 반도체 결정핵(84b) 상에 반도체막(84c)을 성장시킨다. 막 재료는 예를 들면 수소를 함유하는 다결정 Si가 좋다. 또한, 성막 방법은 열CVD법이라도 가능하지만, 플라즈마 CVD법이면 바람직하다. 플라즈마 CVD법을 이용한 경우의 성막 조건으로서는, 예를 들면 실시 형태 1의 반도체막(4a)을 형성할 때에 이용한 것과 동등해도 된다. 또한, 반도체막(84)으로서 200㎚ 정도로 되도록, 반도체막(84c)의 막 두께를 조정하는 것이 바람직하다.
이하, 반도체층(84)을 포토리소그래피에 의해 섬 형상 가공하는 공정부터, 화소 전극(93)의 형성까지는, 실시 형태 5에서 나타낸 동일한 공정의 재료, 조건을 마찬가지로 사용하면 되므로, 여기서는 설명을 생략한다. 이상에 의해, 도 10에 도시한 구조를 얻는다.
본 실시 형태에 따르면, 다결정 Si로 이루어지는 반도체막(84c)을 톱 게이트형 TFT의 채널 부분으로서 사용할 수 있다. 실시 형태 5에서는 채널 부분은 다결정 SiGe이었기 때문에, 본 실시 형태 쪽이, 반도체층 내의 리크 전류를 저감하기 쉬워, 오프 전류 특성이 양호한 TFT를 실현할 수 있다고 하는 이점이 있다.
또한, 반응성 열CVD법에 의한 다결정막의 성막 속도는, 기판 온도가 450℃ 정도에서는 매분 5㎚ 이하로 되어 매우 느리지만, 한편 플라즈마 CVD법에서는, 기판 온도 250℃ 정도에서 매분 100㎚ 이상이라고 하는 높은 성막 속도가 얻어진다. 따라서, TFT에 형성하는 반도체층을 반응성 열CVD법만으로 형성하는 것보다도, 본 실시 형태와 같이 플라즈마 CVD법을 병용한 쪽이 TFT 제조에서의 스루풋의 대폭적인 향상이 가능하다.
또한, 본 실시 형태에서는, 톱 게이트형 TFT의 반도체층 형성에 적용한 예를 나타냈지만, 적용처는 보텀 게이트형 TFT의 반도체층 형성이어도 된다.
1, 31, 81, 101 : 절연 기판
2, 36, 86, 102 : 게이트 전극 배선
3, 35, 85, 103 : 게이트 절연막
4, 34, 84, 104 : 반도체막
4a, 34a, 84a, 104a : 예를 들면, 아몰퍼스 Si로 이루어지는 반도체막
4b, 34b, 84b, 104b : 예를 들면, SiGe로 이루어지는 반도체 결정핵
4c, 34c, 104c : 예를 들면, SiGe로 이루어지는 반도체막
5a, 105a :　소스 영역의 n+ 실리콘막
5b, 105b : 드레인 영역의 n+ 실리콘막
6a, 40, 90, 106a : 소스 전극 배선
6b, 41, 91, 106b : 드레인 전극 배선
7, 42, 92, 107 : 보호 절연막
8, 39, 89, 108 : 층간 절연층
9, 43, 93, 109 : 화소 전극
10, 70 : 전하 수송층
11, 71 : 발광층
12, 72 : 전하 수송층
13, 73 : 상부 전극
14, 74 : 밀봉층
20, 120 : 배향막
21, 121 : 컬러 필터층
22, 122 : 오버코트층
23, 123 : 대향 전극
24, 124 : 배향막
25, 125 : 대향 기판
26, 126 : 스페이서
27, 127 : 액정
32, 82 : SiN막
33, 83 : SiO막
37, 38, 87, 88 : 컨택트 영역
84c : 다결정 Si로 이루어지는 반도체막
104d : 예를 들면 비정질 Si로 이루어지는 반도체막

Claims (20)

  1. 절연 기판 상에 제1 반도체막을 형성하는 제1 공정과,
    상기 제1 반도체막 상의 일부에 반도체 결정핵을 형성함과 함께, 상기 반도체 결정핵의 발생 영역과 그 주변을 제외하고 상기 제1 반도체막을 에칭 제거하는 제2 공정과,
    상기 반도체 결정핵을 시드로 하여 제2 반도체막을 형성하는 제3 공정을 적어도 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 공정에서는, 상기 제1 반도체막으로서 비정질 실리콘막 또는 미결정 실리콘막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제2 공정에서는, 상기 반도체 결정핵으로서 원료 가스에 실란류와 할로겐화 게르마늄을 이용하고, 형성 온도를 450℃ 이하로 하는 반응성 열CVD법에 의해 실리콘 게르마늄 결정핵을 형성하고,
    상기 할로겐화 게르마늄의 공급에 의해 상기 제1 반도체막의 에칭을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제3 공정에서는, 상기 제2 반도체막으로서, 원료 가스에 실란류와 할로겐화 게르마늄을 이용하고,
    형성 온도를 450℃ 이하로 하는 반응성 열CVD법에 의해 다결정 실리콘 게르마늄막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제3 공정에서는, 상기 제2 반도체막으로서, 다결정 실리콘막을 형성하고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제2 반도체막 상에 제3 반도체막을 형성하는 제4 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제4 공정에서는, 상기 제3 반도체막으로서, 플라즈마 CVD법에 의해 비정질 또는 미결정, 혹은 다결정으로 이루어지는 실리콘막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 절연 기판 상에, 반도체막, 소스 전극, 드레인 전극, 게이트 전극을 갖는 반도체 장치로서,
    상기 반도체막은, 상기 절연 기판 상의 일부에 핵 형상으로 형성된 제1 반도체막과, 상기 제1 반도체막 상과 그 주위에 형성된 반도체 결정핵과, 상기 반도체 결정핵 상에 형성된 제2 반도체막으로 이루어지고,
    상기 제1 반도체막이 비정질 실리콘막, 또는 미결정 실리콘막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  9. 삭제
  10. 제8항에 있어서,
    상기 반도체 결정핵이 실리콘 게르마늄 결정핵으로 이루어지는 것을 특징으로 하는 반도체 장치.
  11. 제8항에 있어서,
    상기 제2 반도체막이 다결정 실리콘막, 또는 다결정 실리콘 게르마늄막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  12. 제8항에 있어서,
    상기 제2 반도체막 상에 제3 반도체막을 갖는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제3 반도체막이 비정질 실리콘막, 또는 미결정 실리콘막, 혹은 다결정 실리콘막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  14. 제1 절연 기판에 형성된 복수의 화소 전극과, 이 복수의 화소 전극마다 그 화소 전극 상에 적층된 복수의 유기층으로 이루어지는 유기 EL층과, 이 유기 EL층을 덮으며, 복수의 화소에 공통으로 형성된 대향 전극과, 이 대향 전극을 덮어 설치된 밀봉용의 제2 절연막을 구비한 표시 장치로서,
    상기 제1 절연 기판 상에는, 반도체막, 소스 전극, 드레인 전극, 게이트 전극을 구비하고, 상기 화소 전극에 표시 신호를 공급하는 박막 트랜지스터를 갖고 있고,
    상기 반도체막은, 상기 제1 절연 기판 상의 일부에 핵 형상으로 형성된 제1 반도체막과, 상기 제1 반도체막 상과 그 주위에 형성된 반도체 결정핵과, 상기 반도체 결정핵 상에 형성된 제2 반도체막으로 이루어지는 것을 특징으로 하는 표시 장치.
  15. 제1 절연 기판에 형성된 복수의 화소 전극과, 컬러 필터층, 오버코트층, ITO막으로 이루어지는 대향 전극, 배향막을 순서대로 형성한 제2 절연 기판과, 상기 제1 절연 기판과 상기 제2 절연 기판의 접합 간극에 봉입된 액정을 갖는 표시 장치로서,
    상기 제1 절연 기판 상에는, 반도체막, 소스 전극, 드레인 전극, 게이트 전극을 구비하고, 상기 화소 전극에 표시 신호를 공급하는 박막 트랜지스터를 갖고 있고,
    상기 반도체막은, 상기 제1 절연 기판 상의 일부에 핵 형상으로 형성된 제1 반도체막과, 상기 제1 반도체막 상과 그 주위에 형성된 반도체 결정핵과, 상기 반도체 결정핵 상에 형성된 제2 반도체막으로 이루어지는 것을 특징으로 하는 표시 장치.
  16. 제14항에 있어서,
    상기 제1 반도체막이 비정질 실리콘막, 또는 미결정 실리콘막으로 이루어지는 것을 특징으로 하는 표시 장치.
  17. 제14항에 있어서,
    상기 반도체 결정핵이 실리콘 게르마늄 결정핵으로 이루어지는 것을 특징으로 하는 표시 장치.
  18. 제14항에 있어서,
    상기 제2 반도체막이 다결정 실리콘막, 또는 다결정 실리콘 게르마늄막으로 이루어지는 것을 특징으로 하는 표시 장치.
  19. 제14항에 있어서,
    상기 제2 반도체막 상에 제3 반도체막을 갖는 것을 특징으로 하는 표시 장치.
  20. 제19항에 있어서,
    상기 제3 반도체막이 비정질 실리콘막, 또는 미결정 실리콘막, 혹은 다결정 실리콘막으로 이루어지는 것을 특징으로 하는 표시 장치.
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Publication number Priority date Publication date Assignee Title
JP5595004B2 (ja) * 2008-10-21 2014-09-24 株式会社半導体エネルギー研究所 表示装置
JP5694673B2 (ja) * 2010-02-26 2015-04-01 株式会社ジャパンディスプレイ 表示装置およびその製造方法
JP6006948B2 (ja) * 2011-03-17 2016-10-12 株式会社半導体エネルギー研究所 微結晶半導体膜、及び半導体装置の作製方法
CN105826398A (zh) * 2016-06-15 2016-08-03 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及制作方法
KR102573853B1 (ko) * 2016-09-20 2023-09-01 삼성디스플레이 주식회사 발광 표시 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000232065A (ja) * 1999-02-11 2000-08-22 Sharp Corp 半導体基板の製造方法および液晶表示装置用半導体基板の製造方法
JP2002299264A (ja) 2001-04-04 2002-10-11 Sony Corp 多結晶性半導体薄膜の形成方法、及び半導体装置の製造方法
JP2007165921A (ja) * 2007-01-19 2007-06-28 Junichi Hanna 半導体基材及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5827773A (en) 1997-03-07 1998-10-27 Sharp Microelectronics Technology, Inc. Method for forming polycrystalline silicon from the crystallization of microcrystalline silicon
JP4527090B2 (ja) 2006-08-07 2010-08-18 純一 半那 半導体基材の製造方法
JP5152827B2 (ja) 2007-03-22 2013-02-27 株式会社日立製作所 薄膜トランジスタ及びそれを用いた有機ｅｌ表示装置
JP5309387B2 (ja) 2007-09-28 2013-10-09 株式会社日立製作所 半導体層とこの半導体層を用いた半導体装置および表示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000232065A (ja) * 1999-02-11 2000-08-22 Sharp Corp 半導体基板の製造方法および液晶表示装置用半導体基板の製造方法
JP2002299264A (ja) 2001-04-04 2002-10-11 Sony Corp 多結晶性半導体薄膜の形成方法、及び半導体装置の製造方法
JP2007165921A (ja) * 2007-01-19 2007-06-28 Junichi Hanna 半導体基材及びその製造方法

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