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KR101246024B1 - 어레이 기판의 제조방법, 어레이 기판 및 이를 갖는표시장치 - Google Patents

어레이 기판의 제조방법, 어레이 기판 및 이를 갖는표시장치 Download PDF

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KR101246024B1
KR101246024B1 KR1020060068341A KR20060068341A KR101246024B1 KR 101246024 B1 KR101246024 B1 KR 101246024B1 KR 1020060068341 A KR1020060068341 A KR 1020060068341A KR 20060068341 A KR20060068341 A KR 20060068341A KR 101246024 B1 KR101246024 B1 KR 101246024B1
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Abstract

절연 기판 상에 형성된 게이트 절연물질층 상에 반도체 패턴과, 상기 반도체 패턴 상에 배치된 신호 전극과, 상기 신호 전극과 전기적으로 연결되는 접촉부 및 상기 접촉부와 전기적으로 연결되는 언더컷부를 포함하고 상기 반도체 패턴 상에 배치되어 상기 반도체 패턴을 부분적으로 돌출시키는 콘택 전극을 형성한다. 상기 반도체 패턴, 상기 신호 전극 및 상기 콘택 전극이 형성된 상기 게이트 절연물질층 상에 보호 절연물질층을 형성한다. 상기 게이트 절연물질층, 상기 보호 절연물질층 및 상기 언더컷부에 인접하는 반도체 패턴의 일부를 부분적으로 제1 식각한다. 상기 제1 식각된 보호 절연물질층 및 상기 제1 식각된 반도체 패턴의 상기 일부를 제2 식각하여, 상기 언더컷부의 하부에 언더컷을 형성하고 상기 접촉부의 하부에서 돌출된 상기 반도체 패턴의 일부를 노출한다. 상기 노출된 반도체 패턴의 일부를 따라서 화소 전극을 형성한다. 따라서, 불량이 감소하고, 표시 장치의 화질이 향상된다.

Description

어레이 기판의 제조방법, 어레이 기판 및 이를 갖는 표시장치{METHOD OF MANUFACTURING DISPLAY SUBSTRATE, DISPLAY SUBSTRATE AND DISPLAY DEVICE HAVING THE SAME}
도 1은 본 발명의 일 실시예에 따른 표시 기판을 나타내는 평면도이다.
도 2는 상기 도 1의 I-I'라인의 단면도이다.
도 3은 상기 도 1의 A부분을 확대한 평면도이다.
도 4는 상기 도 3의 II-II'라인의 단면도이다.
도 5 내지 도 22는 본 발명의 일 실시예에 따른 표시 기판의 제조방법을 나타낸다.
도 23은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 24는 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 25는 본 발명의 다른 실시예에 따른 콘택 전극을 나타내는 평면도이다.
도 26은 본 발명의 다른 실시예에 따른 콘택 전극을 나타내는 평면도이다.
도 27은 본 발명의 다른 실시예에 따른 콘택 전극을 나타내는 평면도이다.
도 28은 상기 도 27에 도시된 반도체 패턴을 형성하기 위한 마스크를 나타내는 평면도이다.
도 29는 본 발명의 다른 실시예에 따른 콘택 전극을 나타내는 평면도이다.
도 30은 상기 도 29에 도시된 반도체 패턴을 형성하기 위한 마스크를 나타내는 평면도이다.
도 31은 본 발명의 다른 실시예에 따른 콘택 전극을 나타내는 평면도이다.
도 32는 상기 도 31에 도시된 반도체 패턴을 형성하기 위한 마스크를 나타내는 평면도이다.
<도면의 주요부분에 대한 부호의 설명>
112 : 화소 전극 115 : 스토리지 전극
116 : 게이트 절연막 117 : 소오스 전극
118 : 게이트 전극 119 : 드레인 전극
120 : 절연 기판 122 : 콘택 전극
126 : 보호 절연막 131 : 게이트 라인
133 : 데이터 라인 137 : 반도체 패턴
138, 158 : 언더컷 147 : 제1 포토레지스트 필름
149 : 제1 마스크 155 : 박막 트랜지스터
157 : 제2 포토레지스트 필름 159 : 제2 마스크
본 발명은 표시 기판의 제조방법, 표시 기판 및 이를 갖는 표시장치에 관한 것으로, 더욱 상세하게는 불량이 감소된 표시 기판의 제조방법, 표시 기판 및 이를 가져서 화질이 향상된 표시장치에 관한 것이다.
표시장치의 표시 기판은 복수개의 도전성 라인들, 복수개의 스위칭 소자들, 복수개의 화소 전극들 등을 포함한다.
상기 도전성 라인들, 상기 스위칭 소자들 및 상기 화소전극들은 복수회의 박막증착공정들 및 복수회의 사진식각공정들을 통하여 형성된다. 상기 각 사진식각공정들은 노광공정, 현상공정, 스트리핑(Stripping)공정, 식각공정 등을 포함한다.
상기 노광공정에서, 포토마스크를 이용하여 감광성 물질막에 광을 조사한다. 상기 노광공정은 고가의 노광장비 및 상기 포토마스크를 이용하여 상기 표시 기판의 제조비용이 상승한다. 또한, 공정시간이 증가한다.
따라서, 상기 노광공정의 수를 줄이는 표시 기판의 제조공정이 개발되어왔다. 그러나, 상기 노광공정의 수가 감소하는 경우, 감광성물질막의 두께변화, 언더컷(Undercut) 등의 식각불량에 의해 상기 표시 기판의 수율이 감소한다.
따라서, 본 발명은 이와 같은 문제점을 감안한 것으로써, 본 발명은 불량이 감소된 표시 기판의 제조방법을 제공한다.
또한, 본 발명은 상기 표시 기판의 제조방법을 이용하여 불량이 감소된 어레이기판을 제공한다.
또한, 본 발명은 상기 표시 기판을 가져서 화질이 향상된 표시장치를 제공한다.
본 발명의 일 특징에 따른 표시 기판의 제조방법에 있어서, 절연 기판 상에 형성된 게이트 절연물질층 상에 반도체 패턴과, 상기 반도체 패턴 상에 배치된 신호 전극과, 상기 신호 전극과 전기적으로 연결되는 접촉부 및 상기 접촉부와 전기적으로 연결되는 언더컷부를 포함하고 상기 반도체 패턴 상에 배치되어 상기 반도체 패턴을 부분적으로 돌출시키는 콘택 전극을 형성한다. 상기 반도체 패턴, 상기 신호 전극 및 상기 콘택 전극이 형성된 상기 게이트 절연물질층 상에 보호 절연물질층을 형성한다. 상기 게이트 절연물질층, 상기 보호 절연물질층 및 상기 언더컷부에 인접하는 반도체 패턴의 일부를 부분적으로 제1 식각하여, 상기 언더컷부의 하부에 언더컷을 형성한다. 상기 제1 식각된 보호 절연물질층을 제2 식각하여, 상기 접촉부의 하부에서 돌출된 상기 반도체 패턴의 일부를 노출한다. 상기 노출된 반도체 패턴의 일부를 따라서 상기 접촉부와 전기적으로 연결되는 화소 전극을 형성한다.
본 발명의 다른 특징에 따른 표시 기판은 절연 기판, 박막 트랜지스터, 콘택 전극 및 화소 전극. 상기 박막 트랜지스터는 상기 절연 기판 상에 배치된 제어 전극, 상기 제어 전극 상에 배치된 반도체 패턴, 상기 반도체 패턴 상에 배치된 제1 전극, 및 상기 반도체 패턴 상에 상기 제1 전극과 이격되어 배치된 제2 전극을 포함한다. 상기 콘택 전극은 상기 제2 전극과 전기적으로 연결되고 상기 반도체 패턴을 부분적으로 노출하는 접촉부, 및 상기 접촉부와 전기적으로 연결되고 상기 반도체 패턴을 커버하는 언더컷부를 포함한다. 상기 화소 전극은 상기 콘택전극의 상기 접촉부를 통하여 상기 제2 전극과 전기적으로 연결된다.
본 발명의 다른 특징에 따른 표시 장치는 표시 기판, 대향 기판 및 액정층을 포함한다. 상기 표시 기판은 절연 기판과, 상기 절연 기판 상에 배치된 제어 전극, 상기 제어 전극 상에 배치된 반도체 패턴, 상기 반도체 패턴 상에 배치된 제1 전극 및 상기 반도체 패턴 상에 상기 제1 전극과 이격되어 배치된 제2 전극을 포함하는 박막 트랜지스터와, 상기 제2 전극과 전기적으로 연결되고 상기 반도체 패턴을 부분적으로 돌출시키는 접촉부 및 상기 접촉부와 전기적으로 연결되고 상기 반도체 패턴을 커버하는 언더컷부를 포함하는 콘택 전극과, 상기 콘택전극의 상기 접촉부를 통하여 상기 제2 전극과 전기적으로 연결되는 화소 전극을 포함한다. 상기 대향 기판은 대향 절연 기판 및 상기 대향 절연 기판 상에 배치되어 상기 화소 전극에 대향하는 공통 전극을 포함한다. 상기 액정층은 상기 표시 기판과 상기 대향 기판의 사이에 개재된다.
이러한 표시 기판의 제조방법, 표시 기판 및 이를 갖는 표시 장치에 따르면, 상기 콘택 전극과 상기 화소 전극 사이의 접촉면적을 유지하면서도, 상기 드레인 전극이 상기 콘택 전극의 상기 접촉부를 통하여 상기 화소 전극과 안정적으로 전기적으로 연결된다. 또한, 상기 표시 기판의 수율이 향상되고, 상기 표시 기판을 제조하기 위한 마스크의 수가 감소하여 제조비용이 감소한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판을 나타내는 평면도이고, 도 2는 상기 도 1의 I-I'라인의 단면도이다.
도 1 및 도 2를 참조하면, 상기 표시 기판은 절연 기판(120), 게이트 라인(131), 게이트 절연막(116), 반도체 패턴(137), 데이터 라인(133), 보호 절연막(126), 박막 트랜지스터(155), 콘택 전극(122), 스토리지 전극(115) 및 화소 전극(112)을 포함한다.
상기 절연기판(120)은 광을 통과시킬 수 있는 투명한 재질의 유리를 사용한다. 상기 유리는 무알칼리 특성이다. 상기 유리가 알칼리 특성인 경우, 상기 유리에서 알칼리 이온이 액정 셀 중에 용출되면 액정 비저항이 저하되어 표시 특성이 변하게 되고, 상기 씰과 유리와의 부착력을 저하시키고, 스위칭 소자의 동작에 악영향을 준다.
이때, 상기 절연 기판(120)이 트리아세틸셀룰로오스 (Triacetylcellulose; TAC), 폴리카보네이트 (Polycarbonate; PC), 폴리에테르설폰 (Polyethersulfone; PES), 폴리에틸렌테라프탈레이트 (Polyethyleneterephthalate; PET), 폴리에틸렌나프탈레이트 (Polyethylenenaphthalate; PEN), 폴리비닐알콜 (Polyvinylalcohol; PVA), 폴리메틸메타아크릴레이트 (Polymethylmethacrylate; PMMA), 싸이클로올핀 폴리머 (Cyclo-Olefin Polymer; COP) 등을 포함할 수도 있다.
본 실시예에서, 상기 절연 기판(120)은 광학적으로 등방성이다. 이때, 상기 절연기판(120)이 이방성일 수도 있다.
상기 게이트 라인(131)은 상기 절연 기판(120) 상에 배치된다.
상기 스토리지 전극(115)은 상기 절연 기판(120) 상에 배치되고, 상기 게이트 라인(131)으로부터 돌출된다. 상기 스토리지 전극(115)은 상기 화소 전극(112) 과 부분적으로 오버랩되어 스토리지 캐패시터를 형성한다. 이때, 상기 절연 기판(120) 상에 상기 게이트 라인(131)과 평행한 스토리지 라인(도시되지 않음)이 형성될 수도 있다.
상기 게이트 절연막(116)은 상기 절연 기판(120) 상에 배치되어, 상기 게이트 라인(131) 및 상기 박막 트랜지스터(155)의 게이트 전극(118)을 커버한다. 본 실시예에서, 상기 게이트 절연막(116)은 매트릭스 형상으로 배열된 복수개의 제1 개구들(166)을 포함한다. 본 실시예에서, 상기 각 제1 개구들(166) 내에 배치된 상기 화소 전극(112)에 영상신호가 인가된다.
상기 반도체 패턴(137)은 상기 데이터 라인(133), 상기 박막 트랜지스터(155) 및 상기 콘택 전극(122)에 대응되는 상기 게이트 절연막(116) 상에 배치된다.
상기 반도체 패턴(137)은 상기 절연 기판(120) 상에 배치된 아몰퍼스 실리콘 패턴(137a) 및 상기 아몰퍼스 실리콘 패턴(137a) 상에 배치된 n+ 아몰퍼스 실리콘 패턴(137b)을 포함한다.
상기 데이터 라인(133)은 상기 반도체 패턴(137) 상에 배치되고, 상기 게이트 라인(131)과 교차한다.
상기 박막 트랜지스터(155)는 상기 절연 기판(120) 상에 배치되고, 상기 게이트 전극(118), 상기 반도체 패턴(137), 소오스 전극(117) 및 드레인 전극(119)을 포함한다. 상기 게이트 전극(118)과 상기 소오스 전극(117) 사이에 전압차가 인가되는 경우, 상기 반도체 패턴(137) 내에 상기 소오스 전극(117)과 상기 드레인 전 극(119)을 전기적으로 연결시키는 채널이 형성되어 상기 화소 전극(112)에 데이터 신호가 인가된다.
상기 게이트 전극(118)은 상기 절연 기판(120) 상에 배치되고, 상기 게이트 라인(131)에 전기적으로 연결된다.
상기 소오스 전극(117)은 상기 반도체 패턴(137) 상에 배치되고 상기 데이터 라인(133)에 전기적으로 연결된다.
상기 드레인 전극(119)은 상기 반도체 패턴(137) 상에 상기 소오스 전극(117)에 이격되어 배치된다. 상기 소오스 전극(117)과 상기 드레인 전극(119)의 사이에 배치된 상기 반도체 패턴(137)의 상기 n+ 아몰퍼스 실리콘 패턴(137b)은 패턴되어 상기 아몰퍼스 실리콘 패턴(137a)이 상기 소오스 전극(117)과 상기 드레인 전극(119)의 사이로 노출된다.
도 3은 상기 도 1의 A부분을 확대한 평면도이고, 도 4는 상기 도 3의 II-II'라인의 단면도이다.
도 1 내지 도 4를 참조하면, 상기 콘택 전극(122)은 상기 반도체 패턴(137) 상에 배치되고, 상기 드레인 전극(119)에 전기적으로 연결된다. 상기 콘택 전극(122)은 접촉부(122a) 및 언더컷부(122b)를 포함한다. 본 실시예에서, 상기 콘택 전극(122)은 상기 드레인 전극(119)과 동일한 층으로부터 형성되고, 서로 일체로 형성된다.
상기 접촉부(122a)는 상기 드레인 전극(119)과 전기적으로 연결된다. 도 2를 다시 참조하면, 상기 접촉부(122a)는 상기 반도체 패턴(137)의 상기 n+ 아몰퍼스 실리콘 패턴(137b)을 부분적으로 노출한다.
상기 언더컷부(122b)는 상기 접촉부(122a)와 전기적으로 연결된다. 도 4를 참조하면, 상기 언더컷부(122b)는 상기 반도체 패턴(137)을 완전히 커버하고, 상기 반도체 패턴(137)의 외부로 돌출된다. 따라서, 상기 언더컷부(122b)의 하부에 언더컷(138)이 형성된다.
도 3을 참조하면, 본 실시예에서, 상기 언더컷부(122b)는 상기 접촉부(122a)의 양 측면으로부터 돌출되어 U-형상을 갖는다.
상기 보호 절연막(126)은 상기 게이트 절연막(116) 상에 배치되어, 상기 반도체 패턴, 상기 데이터 라인(133), 상기 소오스 전극(117) 및 상기 드레인 전극(119)을 커버한다. 상기 보호 절연막(126)은 상기 접촉 전극(122) 및 상기 화소 전극(112)을 노출하는 복수의 제2 개구들(167)을 포함한다. 본 실시예에서, 상기 각 제2 개구들(167)은 상기 각 제1 개구들(166)보다 크고, 상기 각 제1 개구들(166)은 상기 각 제2 개구들(167) 내에 배치된다.
상기 화소 전극(112)은 상기 보호 절연막(126)의 상기 각 제2 개구들(167) 내에 형성되고, 상기 게이트 절연막(116), 상기 반도체 패턴(137) 및 상기 콘택 전극(122)을 커버한다. 상기 화소 전극(112)은 산화인듐아연(Indium Zinc Oxide; IZO), 산화인듐주석(Indium Tin Oxide; ITO), 산화인듐주석아연(Indium Tin Zinc Oxide; ITZO), 아몰퍼스 산화인듐주석(Amorphous Indium Tin Oxide; a-ITO), 등과 같은 투명한 도전성 물질을 포함한다.
도 2를 다시 참조하면, 상기 접촉부(122a)는 상기 반도체 패턴(137)을 부분 적으로 노출하여, 상기 접촉부(122a) 상에 배치된 화소 전극(112)의 일부는 상기 노출된 접촉부(122a)를 따라서 상기 절연 기판(120) 상으로 연장된다. 즉, 상기 화소 전극(112)의 일부는 상기 반도체 패턴(137)의 돌출부(137c)를 따라서 상기 절연 기판(120) 상으로 연장된다.
도 4를 다시 참조하면, 상기 언더컷부(122b)는 상기 반도체 패턴(137) 상에서 상기 각 제1 개구(166) 쪽으로 돌출되어 상기 언더컷(138)을 형성한다. 상기 언더컷(138)에 의해 상기 언더컷부(122b) 상에 배치된 화소 전극(112)의 일부는 상기 각 제1 개구(166) 내에 배치된 화소 전극(112)의 일부와 이격되어 배치되어 상기 화소 전극(112) 내에 크랙(Crack)이 형성된다.
따라서, 상기 콘택 전극(122)이 상기 U-형상을 가져서, 상기 드레인 전극(119)이 상기 콘택 전극(122)의 상기 접촉부(122a)를 통하여 상기 각 제1 개구(166) 내의 상기 화소 전극(112)과 전기적으로 연결된다.
도 5 내지 도 18은 본 발명의 일 실시예에 따른 표시 기판의 제조방법을 나타낸다.
도 5는 상기 도 1에 도시된 표시 기판의 게이트 라인, 게이트 전극 및 스토리지 전극의 제조방법을 나타내는 평면도이고, 도 6은 상기 도 5의 III-III'라인의 단면도이다.
도 1, 5 및 도 6을 참조하면, 상기 절연 기판(120) 상에 게이트 금속층(도시되지 않음)을 증착한다. 이어서, 사진식각공정을 통하여 상기 게이트 금속층을 부분적으로 식각하여 상기 게이트 라인(131), 상기 게이트 전극(118) 및 상기 스토리 지 전극(115)을 형성한다.
도 1 및 도 7을 참조하면, 상기 절연 기판(120) 상에 게이트 절연물질층(116a), 아몰퍼스 실리콘층(141), n+ 아몰퍼스 실리콘층(143) 및 데이터 금속층(145)을 순차적으로 증착한다. 본 실시예에서, 상기 n+ 아몰퍼스 실리콘층(143)은 상기 아몰퍼스 실리콘층(141) 상에 형성된다. 이때, 원시 아몰퍼스 실리콘층(도시되지 않음)의 상부에 n+ 이온을 주입하여, 상기 아몰퍼스 실리콘층(141) 및 상기 n+ 아몰퍼스 실리콘층(143)을 형성할 수도 있다. 상기 데이터 금속층(145) 상에 제1 포토레지스트 필름(147)을 형성한다.
상기 제1 포토레지스트 필름(147) 상에 제1 마스크(149)를 정렬한다. 상기 제1 마스크(149)는 투명부(149a), 불투명부(149b) 및 슬릿부(149c)를 포함한다.
상기 불투명부(149b)는 상기 데이터 라인(133), 상기 소오스 전극(117), 상기 드레인 전극(119) 및 상기 콘택 전극(122)에 대응된다. 상기 슬릿부(149c)는 상기 소오스 전극(117)과 상기 드레인 전극(119) 사이의 채널 영역에 대응된다. 이때, 상기 슬릿부(149c)가 하프톤 패턴을 포함할 수도 있다. 상기 투명부(149a)는 상기 불투명부(149b)와 상기 슬릿부(149c)의 사이에 배치된다.
이어서, 상기 제1 마스크(149)를 통하여 상기 제1 포토레지스트 필름(147)을 노광한다.
도 1 및 도 8을 참조하면, 상기 노광된 제1 포토레지스트 필름(147)을 현상하여 제1 포토레지스트 패턴(147a)을 형성한다.
이후에, 상기 제1 포토레지스트 패턴(147a)을 식각마스크로 이용하여, 상기 데이터 금속층(145), 상기 n+ 아몰퍼스 실리콘층(143) 및 상기 아몰퍼스 실리콘층(141)을 부분적으로 식각하여 상기 데이터 라인(133), 소오스/드레인 금속 패턴(145a), 상기 접촉부(122a), 상기 언더컷부(도 3의 122b), 원시 n+ 아몰퍼스 실리콘 패턴(143a) 및 상기 아몰퍼스 실리콘 패턴(137a)을 형성한다. 본 실시예에서, 상기 데이터 금속층(145)의 식각 속도가 상기 n+ 아몰퍼스 실리콘층(143) 및 상기 아몰퍼스 실리콘층(141)의 식각 속도보다 빨라서, 상기 접촉부(122a) 및 상기 언더컷부(122b)가 상기 원시 n+ 아몰퍼스 실리콘 패턴(143a) 보다 후퇴(recess)된다. 따라서, 상기 접촉부(122a)의 하부에 배치된 원시 n+ 아몰퍼스 실리콘 패턴(143a) 및 아몰퍼스 실리콘 패턴(137a)이 돌출되어 돌출부(137c)를 형성되고, 상기 언더컷부(122b)의 하부에 배치된 원시 n+ 아몰퍼스 실리콘 패턴(143a) 및 아몰퍼스 실리콘 패턴(137a)도 상기 언더컷부(122b)보다 돌출된다.
도 1 및 도 9를 참조하면, 에싱(ashing)공정을 통하여 상기 제1 포토레지스트 패턴(147a)의 두께 감소시켜서, 상기 소오스 전극(117)과 상기 드레인 전극(119) 사이의 상기 채널 영역에 대응되는 데이터 금속층(145)을 노출시키는 포토레지스트 패턴들(147b)을 형성한다. 본 실시예에서, 상기 에싱은 산소(O2) 플라즈마를 이용한다. 이때, 에치백(etch-back) 공정을 통하여 상기 제1 포토레지스트 패턴(147a)의 두께를 감소시킬 수도 있다.
이어서, 상기 채널 영역에 대응되는 소오스/드레인 금속 패턴(137a)을 식각하여 상기 소오스 전극(117) 및 상기 드레인 전극(119)을 형성한다.
이후에, 상기 채널 영역에 대응되는 원시 n+ 아몰퍼스 실리콘 패턴(143a)을 식각하여 상기 n+ 아몰퍼스 실리콘 패턴(137b)을 형성한다. 본 실시예에서, 상기 채널 영역에 대응되는 상기 원시 n+ 아몰퍼스 실리콘 패턴(143a)은 상기 소오스/드레인 금속 패턴(137a)과 동일한 식각액을 이용하여 식각된다.
도 10은 상기 도 9에 도시된 기판에 보호 절연물질층을 형성하는 방법을 나타내는 평면도이고, 도 11은 상기 도 10의 IV-IV'라인의 단면도이다.
도 1, 3, 10 및 도 11을 참조하면, 계속해서 상기 데이터 라인(133), 상기 소오스 전극(117), 상기 드레인 전극(119), 상기 접촉부(122a) 및 상기 언더컷부(도 3의 122b) 상에 잔류하는 상기 포토레지스트 패턴들(147b)을 제거한다.
이어서, 상기 게이트 절연물질층(116a) 상에 상기 보호 절연물질층(125)을 형성하여, 상기 반도체 패턴(137), 상기 데이터 라인(133), 상기 박막 트랜지스터(155), 상기 접촉부(122a) 및 상기 언더컷부(122b)를 커버한다.
도 12를 참조하면, 상기 보호 절연물질층(125) 상에 제2 포토레지스트 필름(157)을 형성한다.
도 13은 상기 도 12에 도시된 제2 포토레지스트 필름을 노광하기 위한 마스크의 평면도이다.
도 12 및 도 13을 참조하면, 상기 제2 포토레지스트 필름(157) 상에 제2 마스크(159)를 정렬한다. 상기 제2 마스크(159)는 투명부(159a), 불투명부(159b), 제1 반투명부(159c) 및 제2 반투명부(159d)를 포함한다. 본 실시예에서, 상기 제1 반투명부(159c)는 복수개의 제1 슬릿들을 포함하고, 상기 제2 반투명부(159d)는 상기 제1 슬릿들보다 넓은 폭을 갖는 복수개의 제2 슬릿들을 포함한다. 상기 제1 반투명 부(159c)와 상기 제2 반투명부(159d)의 경계는 상기 콘택 전극(122)의 외측변을 크로스(Cross)한다.
상기 불투명부(159b)는 상기 게이트 라인(131), 상기 데이터 라인(133) 및 상기 박막 트랜지스터(155)에 대응된다.
상기 제1 반투명부(159c) 및 상기 제2 반투명부(159d)는 상기 콘택 전극(122) 및 상기 콘택 전극(122)에 인접하는 상기 화소 전극(112)의 일부에 대응된다. 상기 제1 반투명부(159c)는 상기 접촉부(122a) 및 상기 접촉부(122a)에 인접하는 게이트 절연물질층(116a)을 커버하고, 상기 제2 반투명부(159d)는 상기 제1 반투명부(159c)와 상기 투명부(159a)의 사이에 배치된다.
상기 투명부(159a) 및 상기 제2 반투명부(159d)는 상기 화소 전극(112)에 대응된다.
이어서, 상기 제2 마스크(159)를 이용하여 상기 제2 포토레지스트 필름(157)을 노광한다.
도 14를 참조하면, 상기 노광된 제2 포토레지스트 필름(157)을 현상하여 제2 포토레지스트 패턴(157a)을 형성한다.
도 15 및 도 16은 상기 도 14에 도시된 게이트 절연물질층 및 보호 절연물질층을 부분적으로 1차 식각하는 방법을 나타내는 단면도이다. 도 15는 도 1의 I-I라인에 대응되는 부분을 형성하는 방법을 나타내는 단면도이고, 도 16은 도 3의 II-II라인에 대응되는 부분을 형성하는 방법을 나타내는 단면도이다.
도 15 및 도 16을 참조하면, 상기 제2 포토레지스트 패턴(157a)을 식각마스 크로 이용하여, 상기 게이트 절연물질층(116a) 및 상기 보호 절연물질층(125)을 부분적으로 1차 식각하여 게이트 절연물질 패턴(116b) 및 보호 절연물질 패턴(125a)을 형성한다.
구체적으로, 도 15를 다시 참조하면, 상기 접촉부(122a) 상에서 상기 제2 포토레지스트 패턴(157a)은 상기 접촉부(122a) 및 상기 접촉부(122a)의 하부에 배치된 반도체 패턴(137)의 상기 돌출부(137c)를 커버한다. 따라서, 상기 1차 식각공정에 의해 상기 돌출부(137c)가 식각되는 것을 방지한다. 본 실시예에서, 상기 접촉부(122a) 상의 상기 제2 포토레지스트 패턴(157a)의 두께는 11,000Å이상이다.
도 16을 다시 참조하면, 상기 언더컷부(122b) 상에서 상기 제2 포토레지스트 패턴(157a)은 상기 언더컷부(122b) 및 상기 언더컷부(122b)의 하부에 배치된 반도체 패턴(137)을 커버하는 상기 보호 절연물질층(125)을 노출한다. 이때, 상기 언더컷부(122b) 상에 2,500Å이하의 얇은 두께를 갖는 제2 포토레지스트 패턴(157a)이 잔류할 수도 있다. 상기 1차 식각공정 중에 상기 언더컷부(122b)의 하부에 배치된 반도체 패턴(137)이 노출되고, 상기 언더컷부(122b)의 하부에 배치된 상기 반도체 패턴(137)의 단부가 부분적으로 식각되어 상기 언더컷부(122b)의 하부에 상기 언더컷(138)을 형성한다.
도 17은 상기 도 15에 도시된 제2 포토레지스트 패턴을 에싱하고 2차 식각하는 방법을 나타내는 단면도이고, 도 18은 상기 도 16에 도시된 제2 포토레지스트 패턴을 에싱하고 2차 식각하는 방법을 나타내는 단면도이다. 도 17는 도 1의 I-I라인에 대응되는 부분을 형성하는 방법을 나타내는 단면도이고, 도 18은 도 3의 II- II라인에 대응되는 부분을 형성하는 방법을 나타내는 단면도이다.
도 17 및 도 18을 참조하면, 에싱(ashing)공정을 통하여 상기 제2 포토레지스트 패턴(157a)의 두께를 감소시켜서 상기 보호 절연물질 패턴(125a)을 부분적으로 노출시키는 스트리핑 포토레지스트 패턴(157b)을 형성한다. 이어서, 상기 노출된 보호 절연물질 패턴(125a)을 2차 식각하여 상기 보호 절연층(126)을 형성한다. 본 실시예에서, 상기 2차 식각은 등방성 식각이고, 상기 스트리핑 포토레지스트 패턴(157b)의 하부에 배치된 상기 보호 절연물질 패턴(125a)에 언더컷이 형성된다.
구체적으로, 도 15 및 도 17을 다시 참조하면, 상기 접촉부(122a) 상에서 상기 에싱공정을 통하여 상기 제2 포토레지스트 패턴(157a)의 두께를 감소시켜서 상기 접촉부(122a) 상의 상기 보호 절연물질 패턴(125a)을 노출한다. 따라서, 상기 접촉부(122a) 상에 배치된 상기 노출된 보호 절연물질 패턴(125a)은 상기 2차 식각공정을 통하여 제거되어 상기 접촉부(122a) 및 상기 돌출부(137c)가 노출된다.
또한, 도 16 및 도 18을 다시 참조하면, 상기 언더컷부(122b) 상에서 상기 에싱공정을 통하여 상기 언더컷부(122b) 상의 상기 보호 절연물질 패턴(157a)을 노출한다. 따라서, 상기 언더컷부(122b) 상에 배치된 상기 노출된 보호 절연물질 패턴(125a)은 상기 2차 식각공정을 통하여 제거되어 상기 언더컷부(122b)가 노출된다.
본 실시예에서, 상기 접촉부(122a)의 하부에 배치된 상기 반도체 패턴(137)은 상기 1차 식각공정으로부터 보호되어 상기 돌출부(137c)를 형성하고, 상기 언더컷부(122b)의 하부에 배치된 상기 반도체 패턴(137)은 상기 1차 식각공정에 의해서 상기 언더컷(138)을 형성한다.
도 19는 상기 도 17에 도시된 기판에 투명한 도전성 물질층을 형성하는 방법을 나타내는 단면도이고, 도 20은 상기 도 18에 도시된 기판에 투명한 도전성 물질층을 형성하는 방법을 나타내는 단면도이다. 도 19는 도 1의 I-I라인에 대응되는 부분을 형성하는 방법을 나타내는 단면도이고, 도 20은 도 3의 II-II라인에 대응되는 부분을 형성하는 방법을 나타내는 단면도이다.
도 19 및 도 20을 참조하면, 상기 접촉부(122a) 및 상기 언더컷부(122b)가 노출된 상기 절연 기판(120) 상에 투명한 도전성 물질층을 증착한다. 상기 투명한 도전성 물질층은 상기 화소 전극(112) 및 스트리핑 패턴(112a)을 포함한다. 상기 스트리핑 패턴(112a)은 상기 스트리핑 포토레지스트 패턴(157b) 상에 배치된다.
구체적으로, 도 19를 다시 참조하면, 상기 스트리핑 패턴(112a)과 상기 접촉부(122a) 상의 화소 전극(112)의 사이에 크랙(Crack, 112b)이 형성되어, 상기 스트리핑 포토레지스트 패턴(157b)이 상기 크랙을 통하여 부분적으로 노출된다. 상기 화소 전극(112)은 상기 접촉부(122a)에서부터 상기 절연 기판(120) 쪽으로 연장되어, 상기 접촉부(122a) 상의 화소 전극(112)이 상기 절연 기판(120) 상의 화소 전극(112)과 전기적으로 연결된다.
도 20을 다시 참조하면, 상기 스트리핑 패턴(112a)과 상기 접촉부(122a) 상의 화소 전극(112) 사이에 상기 스트리핑 포토레지스트 패턴(157b)을 부분적으로 노출하는 크랙(112b)이 형성된다. 또한, 상기 접촉부(122a) 상의 화소 전극(112)과 상기 절연 기판(120) 상의 화소 전극(112) 사이에 상기 언더컷(138)을 부분적으로 노출하는 크랙이 형성된다.
도 21은 상기 도 19에 도시된 기판으로부터 스트리핑 포토레지스트 패턴을 제거하는 방법을 나타내는 단면도이고, 도 22는 상기 도 20에 도시된 기판으로부터 스트리핑 포토레지스트 패턴을 제거하는 방법을 나타내는 단면도이다. 도 21은 도 1의 I-I라인에 대응되는 부분을 형성하는 방법을 나타내는 단면도이고, 도 22는 도 3의 II-II라인에 대응되는 부분을 형성하는 방법을 나타내는 단면도이다.
도 19 내지 도 22를 참조하면, 상기 스트리핑 패턴(112a)과 상기 접촉부(122a) 상의 화소 전극(112) 사이의 크랙(112b)을 이용하여, 상기 보호 절연층(126) 상에 배치된 상기 스트리핑 포토레지스트 패턴(157b) 및 상기 스트리핑 포토레지스트 패턴(157b) 상에 배치된 상기 스트리핑 패턴(112a)을 제거한다.
상기와 같은 본 실시예에 따르면, 상기 콘택 전극(122)의 면적이 감소하지 않아서, 상기 콘택 전극(122)과 상기 화소 전극(112) 사이의 접촉 면적이 감소하지 않는다. 또한, 상기 콘택 전극(122)이 상기 U-형상을 가져서, 상기 화소 전극(112) 내에 상기 크랙이 형성되더라도 상기 드레인 전극(119)은 상기 콘택 전극(122)의 상기 접촉부(122a)를 통하여 상기 각 제1 개구(166) 내의 상기 화소 전극(112)과 전기적으로 연결된다. 따라서, 상기 콘택 전극(122)의 접촉면적이 유지하면서도, 상기 콘택 전극(122)이 상기 접촉부(122a)를 통하여 상기 화소 전극(112)과 안정적으로 접촉한다.
또한, 상기 콘택 전극(122) 상에 배치된 상기 제2 포토레지스트 패턴(157a)의 두께가 얇은 경우, 상기 절연 기판(120) 상의 불규칙한 구조에 의해 식각불량이 발생할 수 있다. 그러나, 본 실시예에서, 상기 콘택 전극(122) 상에 배치된 상기 제2 포토레지스트 패턴(157a)이 11,000Å이상의 두께를 가져서 상기 제1 식각공정 및 상기 에싱공정으로부터 상기 반도체 패턴(137)을 보호하여 상기 접촉부(122a)의 하부에 언더컷이 형성되는 것을 방지한다. 따라서, 상기 표시 기판의 수율이 향상된다.
또한, 상기 표시 기판을 제조하기 위한 마스크의 수가 감소하여 제조비용이 감소한다.
도 23은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 23을 참조하면, 상기 표시 장치는 표시 기판(180), 대향 기판(170) 및 액정층(108)을 포함한다. 본 실시예에서, 상기 표시 기판(180)은 도 1 내지 도 4에 도시된 표시 기판과 동일하므로, 동일한 도면부호에 대해서 상세한 설명을 생략한다.
상기 대향 기판(170)은 대향 절연 기판(100), 블랙 매트릭스(102), 컬러 필터(104) 및 공통 전극(105)을 포함한다.
상기 대향 절연 기판(100)은 투명한 절연물질을 포함한다. 본 실시예에서, 상기 대향 절연 기판(100)은 상기 표시 기판(180)의 절연 기판(120)과 동일한 물질을 포함한다.
상기 블랙 매트릭스(102)는 상기 대향 절연 기판(100) 상에 배치되어 액정을 콘트롤 할 수 없는 영역으로 입사되는 광을 차단한다. 이때, 상기 블랙 매트릭스(102)가 상기 표시 기판(180) 상에 형성될 수도 있다.
상기 컬러 필터(104)는 상기 블랙 매트릭스(102)를 갖는 상기 대향 절연 기판(100) 상에 배치되어 소정의 파장을 갖는 광을 선택적으로 투과시킨다. 상기 컬러 필터(104)는 상기 표시 기판(180)의 화소 전극(112)에 대응된다.
상기 공통 전극(106)은 산화인듐아연(Indium Zinc Oxide; IZO), 산화인듐주석(Indium Tin Oxide; ITO), 산화인듐주석아연(Indium Tin Zinc Oxide; ITZO), 아몰퍼스 산화인듐주석(Amorphous Indium Tin Oxide; a-ITO), 등과 같은 투명한 도전성 물질을 포함한다.
상기 표시 장치는 상기 표시 기판(180)과 상기 대향 기판(170)의 사이에 배치된 스페이서(도시되지 않음)를 더 포함할 수도 있다. 상기 스페이서는 상기 표시 기판(180)과 상기 대향 기판(170) 사이의 거리를 유지한다.
상기 액정층(108)은 상기 표시 기판(180)과 상기 대향 기판(170)의 사이에 개재된다. 상기 액정층(108)은 상기 공통 전극(105)과 상기 화소 전극(112) 사이에 인가된 전계에 의해 배열이 변경되어, 광투과도가 변한다. 따라서, 소정의 계조를 갖는 영상이 표시된다.
상기 표시 장치는 상기 표시 기판(180)과 상기 대향 기판(170) 사이에 개재되어 상기 액정층(108)을 밀봉하는 실런트(도시되지 않음)를 더 포함할 수도 있다.
상기와 같은 본 실시예에 따르면, 상기 표시 기판(180)의 불량이 감소하여 상기 표시 장치의 화질이 향상된다.
도 24는 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 22를 참조하면, 상기 표시 장치는 절연 기판(1120), 게이트 라인(도시되 지 않음), 데이터 라인(도시되지 않음), 구동 전압 라인(1133), 구동 트랜지스터(1155), 스위칭 트랜지스터(도시되지 않음), 게이트 절연막(1112), 보호 절연막(1126), 뱅크(1163), 유기전계 발광층(1162), 대향 전극(1165) 및 상부 보호막(1167)을 포함한다. 본 실시예에서, 상기 표시 장치는 접촉부(1122a) 및 언더컷부(도시되지 않음)를 포함하는 콘택 전극을 더 포함한다.
상기 게이트 라인은 상기 절연 기판(1120) 상에 배치되고, 상기 스위칭 트랜지시터의 게이트 전극(도시되지 않음)에 전기적으로 연결된다.
상기 게이트 절연막(1116)은 상기 절연 기판(1120) 상에 배치되어 상기 게이트 라인, 상기 스위칭 트랜지스터의 게이트 전극 및 상기 구동 트랜지스터(1155)의 게이트 전극(1118)을 커버한다. 본 실시예에서, 상기 게이트 절연막(1116)은 매트릭스 형상으로 배열된 복수의 개구들(1166)을 포함한다.
상기 반도체 패턴(1137)은 상기 데이터 라인, 상기 구동 전압 라인(1133), 상기 스위칭 트랜지스터의 소오스 및 드레인 전극들(도시되지 않음), 상기 구동 트랜지스터(1155)의 소오스 및 드레인 전극들(1117, 1119), 및 상기 콘택 전극에 대응되는 상기 게이트 절연막(1116) 상에 배치된다.
상기 데이터 라인은 상기 반도체 패턴(1137) 상에 배치되고, 상기 게이트 라인과 교차한다. 상기 데이터 라인은 상기 스위칭 트랜지스터의 상기 소오스 전극에 전기적으로 연결된다.
상기 스위칭 트랜지스터의 상기 드레인 전극은 상기 반도체 패턴(1137) 상에 배치되고, 상기 게이트 절연막(1166) 내에 형성된 콘택홀(도시되지 않음)을 통하여 상기 구동 트랜지스터(1155)의 게이트 전극(1118)에 전기적으로 연결된다.
상기 스위칭 트랜지스터는 상기 게이트 라인을 통하여 인가된 게이트 신호 및 상기 데이터 라인을 통하여 인가된 데이터 신호에 기초하여 상기 구동 트랜지스터(1155)의 상기 게이트 전극(1118)에 제어 신호를 인가한다.
상기 구동 전압 라인(1133)은 상기 반도체 패턴(1137) 상에 배치되고, 상기 구동 트랜지스터(1155)의 상기 소오스 전극(1117)에 전기적으로 연결된다.
상기 구동 트랜지스터(1155)의 상기 드레인 전극(1119)은 상기 반도체 패턴(1137) 상에 배치되고, 상기 콘택 전극에 전기적으로 연결된다.
상기 콘택 전극은 상기 반도체 패턴(137) 상에 배치된다. 상기 접촉부(1122a)는 상기 구동 트랜지스터(1155)의 상기 드레인 전극(1119)에 전기적으로 연결된다. 상기 접촉부(1122a)는 상기 반도체 패턴(1137)의 n+ 아몰퍼스 실리콘 패턴(1137b)을 부분적으로 노출한다.
상기 언더컷부는 상기 접촉부(1122a)와 전기적으로 연결된다. 상기 언더컷부는 상기 반도체 패턴(1137)을 완전히 커버하고, 상기 반도체 패턴(1137)의 외부로 돌출된다. 따라서, 상기 언더컷부의 하부에 언더컷(도시되지 않음)이 형성된다.
본 실시예에서, 상기 언더컷부는 상기 접촉부(1122a)의 양 측면으로부터 돌출되어 U-형상을 갖는다.
상기 보호 절연막(1126)은 상기 게이트 절연막(1116) 상에 배치되며, 상기 반도체 패턴(1137), 상기 데이터 라인, 상기 구동 전압 라인(1133), 상기 스위칭 트랜지스터 및 상기 구동 트랜지스터(1155)를 커버한다. 상기 보호 절연막(1126)은 상기 접촉 전극 및 상기 화소 전극(1112)을 노출하는 복수의 제2 개구들(1167)을 포함한다.
상기 화소 전극(1112)은 상기 보호 절연막(1126)의 상기 각 제2 개구들(1167) 내에 형성되고, 상기 콘택 전극의 상기 접촉부(1122a)에 전기적으로 연결된다. 상기 화소 전극(1112)은 투명한 도전성 물질을 포함한다.
상기 뱅크(1163)는 상기 보호 절연막(1126) 상에 배치되어 발광 영역을 정의한다. 본 실시예에서, 상기 뱅크(1163)는 유기 절연물질을 포함하고, 상기 발광 영역은 상기 제2 개구들(1167)에 대응된다.
상기 유기전계 발광층(1162)은 상기 발광 영역 내에 형성되고, 상기 화소 전극(1112)을 커버한다.
상기 대향 전극(1165)은 상기 뱅크(1163) 및 상기 유기전계 발광층(1162) 상에 형성된다. 본 실시예에서, 상기 대향 전극(1165)은 금속을 포함한다.
상기 상부 보호막(1167)은 상기 대향 전극(1165) 상에 배치되어 상기 대향 전극(1165)을 보호한다.
상기 유기전계 발광층(1162)을 통하여 상기 화소 전극(312)과 상기 대향 전극(1165) 사이에 구동 전류가 흐르는 경우, 상기 유기전계 발광층(1162)은 소정의 계조를 갖는 광을 발생시켜서 영상이 표시된다.
상기와 같은 본 실시예에 따르면, 상기 표시 장치의 불량이 감소하여 화질이 향상된다.
도 25는 본 발명의 다른 실시예에 따른 콘택 전극을 나타내는 평면도이다. 본 실시예에서, 반도체 패턴 및 상기 콘택 전극의 형상을 제외하고 도 1 내지 도 4에 도시된 콘택 전극과 동일하므로, 중복되는 설명을 생략한다.
도 25를 참조하면, 아몰퍼스 실리콘 패턴 및 n+ 아몰퍼스 실리콘 패턴(237b)을 포함하는 반도체 패턴은 게이트 절연막(도 2의 116) 상에 배치된다.
상기 콘택 전극(222)은 접촉부(222a) 및 언더컷부(222b)를 포함한다. 상기 접촉부(222a)는 상기 반도체 패턴의 상기 n+ 아몰퍼스 실리콘 패턴(237b) 상에 배치되고, 드레인 전극(219)에 전기적으로 연결된다. 상기 언더컷부(222b)는 상기 접촉부(222a)와 전기적으로 연결된다.
본 실시예에서, 상기 콘택 전극(222)의 상변은 상기 콘택 전극(222)의 측변을 기준으로 소정의 각도로 기울어진다. 예를 들어, 상기 콘택 전극(222)의 상변은 상기 측변과 50°내지 60°의 각도를 이룬다. 따라서, 제1 반투명부(도 13의 159c) 및 제2 반투명부(도 13의 159d)에 의해 상기 접촉부(222a) 하부의 반도체 패턴이 상기 언더컷부(222b) 하부의 반도체 패턴이 보다 적게 식각되어, 상기 n+ 아몰퍼스 실리콘 패턴(237b)이 상기 접촉부(222a)의 외부로 돌출된다. 본 실시예에서, 상기 제1 반투명부(159c)와 상기 제2 반투명부(159d)의 경계는 상기 접촉부(222a)와 상기 언더컷부(222b)의 경계를 크로스(Cross)한다.
보호 절연막(226)은 상기 드레인 전극(219)을 커버하고, 상기 콘택 전극(222) 및 화소 전극(212)을 노출하는 개구를 갖는다.
상기 화소 전극(212)은 상기 돌출된 n+ 아몰퍼스 실리콘 패턴(237b)을 따라서, 상기 콘택 전극(222)의 상기 접촉부(222a)에 전기적으로 연결된다.
상기와 같은 본 실시예에 따르면, 상기 콘택 전극(222)의 상기 상변이 상기 측변을 기준으로 소정의 각도로 기울어져서, 상기 콘택 전극(222)과 상기 화소 전극(212) 사이의 접촉 면적이 유지되면서도, 상기 콘택 전극(222)이 상기 접촉부(222a)를 통하여 상기 화소 전극(212)과 전기적으로 안정적으로 결합한다.
도 26은 본 발명의 다른 실시예에 따른 콘택 전극을 나타내는 평면도이다. 본 실시예에서, 반도체 패턴 및 상기 콘택 전극의 형상을 제외하고 도 1 내지 도 4에 도시된 콘택 전극과 동일하므로, 중복되는 설명을 생략한다.
도 26을 참조하면, 아몰퍼스 실리콘 패턴 및 n+ 아몰퍼스 실리콘 패턴(337b)을 포함하는 반도체 패턴은 게이트 절연막(도 2의 116) 상에 배치된다.
상기 콘택 전극(322)은 접촉부(322a) 및 언더컷부(322b)를 포함한다. 상기 접촉부(322a)는 드레인 전극(319)에 전기적으로 연결된다.
본 실시예에서, 상기 언더컷부(322b)는 상기 접촉부(322a)의 중심선을 따라서 돌출되고, 제1 반투명부(도 13의 159c)와 제2 반투명부(도 13의 159d)의 경계는 상기 접촉부(322a)와 상기 언더컷부(322b)의 경계와 오버랩된다.
보호 절연막(326)은 상기 드레인 전극(319)을 커버하고, 상기 콘택 전극(322) 및 화소 전극(312)을 노출하는 개구를 갖는다.
화소 전극(312)은 상기 접촉부(322a)의 하부에서 돌출된 n+ 아몰퍼스 실리콘 패턴(337b)을 따라서, 상기 콘택 전극(322)의 상기 접촉부(322a)에 전기적으로 연결된다. 상기 돌출된 n+ 아몰퍼스 실리콘 패턴(337b)은 도 13에 도시된 마스크를 이용하여 형성된다.
상기와 같은 본 실시예에 따르면, 상기 접촉부(322)가 Ω-형상을 가져서, 상기 콘택 전극(322)과 상기 화소 전극(312) 사이의 접촉 면적이 유지되면서도, 상기 콘택 전극(322)이 상기 접촉부(322a)를 통하여 상기 화소 전극(312)과 전기적으로 안정적으로 결합한다.
도 27은 본 발명의 다른 실시예에 따른 콘택 전극을 나타내는 평면도이고, 도 28은 상기 도 27에 도시된 반도체 패턴을 형성하기 위한 마스크를 나타내는 평면도이다. 본 실시예에서, 반도체 패턴, 상기 콘택 전극의 형상 및 상기 마스크를 제외하고 도 1 내지 도 4에 도시된 콘택 전극과 동일하므로, 중복되는 설명을 생략한다.
도 27을 참조하면, 아몰퍼스 실리콘 패턴 및 n+ 아몰퍼스 실리콘 패턴(437b)을 포함하는 반도체 패턴은 게이트 절연막(도 2의 116) 상에 배치된다.
상기 콘택 전극(422)은 접촉부(422a) 및 언더컷부(422b)를 포함한다. 상기 접촉부(422a)는 드레인 전극(419)에 전기적으로 연결된다. 본 실시예에서, 상기 콘택 전극(422)의 상변은 상기 콘택 전극(422)의 측벽과 수직인 직선형상을 갖는다.
본 실시예에서, 상기 접촉부(422a)는 서로 이격되어 배치되는 2개의 부분들을 포함하고, 상기 언더컷부(422b)는 상기 접촉부(422a)의 중앙에 배치된다.
보호 절연막(426)은 상기 드레인 전극(419)을 커버하고, 상기 콘택 전극(422) 및 화소 전극(412)을 노출하는 개구를 갖는다.
화소 전극(412)은 상기 접촉부(422a)의 하부에서 돌출된 n+ 아몰퍼스 실리콘 패턴(437b)을 따라서, 상기 콘택 전극(422)의 상기 접촉부(422a)에 전기적으로 연 결된다.
도 27 및 도 28을 참조하면, 상기 돌출된 n+ 아몰퍼스 실리콘 패턴(437b)은 상기 마스크를 이용하여 형성된다.
상기 마스크는 투명부(459a), 불투명부(459b), 제1 반투명부(459c) 및 제2 반투명부(459d)를 포함한다.
상기 제1 반투명부(459c)는 상기 접촉부(422a)를 커버하고, 상기 제2 반투명부(459d)는 상기 언더컷부(422b)의 상변을 커버한다.
본 실시예에서, 상기 제1 반투명부(459c)와 상기 제2 반투명부(459d)의 경계는 U-형상을 가지며, 상기 제1 반투명부(459c)와 상기 제2 반투명부(459d)의 경계는 상기 접촉부(422a)와 상기 언더컷부(422b)의 경계와 오버랩된다.
상기와 같은 본 실시예에 따르면, 상기 접촉부(422)의 상기 상변이 상기 측벽과 수직인 직선형상을 가지고, 상기 마스크의 제1 반투명부(459c)와 상기 제2 반투명부(459d)의 경계가 U-형상을 가져서, 상기 콘택 전극(422)과 상기 화소 전극(412) 사이의 접촉 면적이 유지되면서도, 상기 콘택 전극(422)이 상기 접촉부(422a)를 통하여 상기 화소 전극(412)과 전기적으로 안정적으로 결합한다.
도 29는 본 발명의 다른 실시예에 따른 콘택 전극을 나타내는 평면도이고, 도 30은 상기 도 29에 도시된 반도체 패턴을 형성하기 위한 마스크를 나타내는 평면도이다. 본 실시예에서, 반도체 패턴, 상기 콘택 전극의 형상 및 상기 마스크를 제외하고 도 27 및 도 28에 도시된 콘택 전극과 동일하므로, 중복되는 설명을 생략한다.
도 29를 참조하면, 아몰퍼스 실리콘 패턴 및 n+ 아몰퍼스 실리콘 패턴(537b)을 포함하는 반도체 패턴은 게이트 절연막(도 2의 116) 상에 배치된다.
상기 콘택 전극(522)은 드레인 전극(519)에 전기적으로 연결되는 접촉부(522a) 및 언더컷부(522b)를 포함한다. 본 실시예에서, 상기 콘택 전극(522)의 상변은 상기 콘택 전극(522)의 측벽과 수직인 직선형상을 갖는다.
본 실시예에서, 상기 언더컷부(522b)는 상기 콘택 전극(522)의 코너(Corner)에서 서로 이격되어 배치되는 2개의 부분들을 포함하고, 상기 접촉부(522a)는 상기 언더컷부(522b)의 중앙에 배치된다.
보호 절연막(526)은 상기 드레인 전극(519)을 커버하고, 상기 콘택 전극(522) 및 화소 전극(512)을 노출하는 개구를 갖는다.
화소 전극(512)은 상기 접촉부(522a)의 하부에서 돌출된 n+ 아몰퍼스 실리콘 패턴(537b)을 따라서, 상기 콘택 전극(522)의 상기 접촉부(522a)에 전기적으로 연결된다.
도 29 및 도 30을 참조하면, 상기 돌출된 n+ 아몰퍼스 실리콘 패턴(537b)은 상기 마스크를 이용하여 형성된다.
상기 마스크의 제1 반투명부(559c)와 상기 마스크의 제2 반투명부(559d)의 경계는 Ω-형상을 가지며, 상기 제1 반투명부(559c)와 상기 제2 반투명부(559d)의 경계는 상기 접촉부(522a)와 상기 언더컷부(522b)의 경계와 오버랩된다.
상기와 같은 본 실시예에 따르면, 상기 마스크의 제1 반투명부(559c)와 상기 제2 반투명부(559d)의 경계가 Ω-형상을 가져서, 상기 콘택 전극(522)과 상기 화소 전극(512) 사이의 접촉 면적이 유지되면서도, 상기 콘택 전극(522)이 상기 접촉부(522a)를 통하여 상기 화소 전극(512)과 전기적으로 안정적으로 결합한다.
도 31은 본 발명의 다른 실시예에 따른 콘택 전극을 나타내는 평면도이고, 도 32는 상기 도 30에 도시된 반도체 패턴을 형성하기 위한 마스크를 나타내는 평면도이다. 본 실시예에서, 반도체 패턴, 상기 콘택 전극의 형상 및 상기 마스크를 제외하고 도 31 및 도 32에 도시된 콘택 전극과 동일하므로, 중복되는 설명을 생략한다.
도 31을 참조하면, 아몰퍼스 실리콘 패턴 및 n+ 아몰퍼스 실리콘 패턴(637b)을 포함하는 반도체 패턴은 게이트 절연막(도 2의 116) 상에 배치된다.
상기 콘택 전극(622)은 드레인 전극(619)에 전기적으로 연결되는 접촉부(622a) 및 언더컷부(622b)를 포함한다. 본 실시예에서, 상기 콘택 전극(622)의 상변은 상기 콘택 전극(622)의 측벽과 수직인 직선형상을 갖는다.
본 실시예에서, 상기 언더컷부(622b)는 상기 콘택 전극(622)의 한쪽 코너(Corner)에 배치되고, 상기 접촉부(622a)는 상기 콘택 전극(622)의 나머지 부분에 배치된다.
보호 절연막(626)은 상기 드레인 전극(619)을 커버하고, 상기 콘택 전극(622) 및 화소 전극(612)을 노출하는 개구를 갖는다.
화소 전극(612)은 상기 접촉부(622a)의 하부에서 돌출된 n+ 아몰퍼스 실리콘 패턴(637b)을 따라서, 상기 콘택 전극(622)의 상기 접촉부(622a)에 전기적으로 연결된다.
도 31 및 도 32를 참조하면, 상기 돌출된 n+ 아몰퍼스 실리콘 패턴(637b)은 상기 마스크를 이용하여 형성된다.
상기 마스크의 제1 반투명부(659c)와 상기 마스크의 제2 반투명부(659d)의 경계는 상기 제1 및 제2 반투명부(659c, 659d)의 슬릿의 장축 방향을 기준으로 소정의 각도로 경사진다. 본 실시예에서, 상기 마스크의 제1 반투명부(659c)와 상기 마스크의 제2 반투명부(659d)의 경계는 상기 제1 및 제2 반투명부(659c, 659d)의 슬릿의 장축 방향을 기준으로 50°내지 60°의 각도를 이룬다. 또한, 상기 제1 반투명부(659c)와 상기 제2 반투명부(659d)의 경계는 상기 접촉부(622a)와 상기 언더컷부(622b)의 경계와 오버랩된다.
상기와 같은 본 실시예에 따르면, 상기 마스크의 제1 반투명부(659c)와 상기 제2 반투명부(659d)의 경계가 사선 방향으로 연장되어, 상기 콘택 전극(622)과 상기 화소 전극(612) 사이의 접촉 면적이 유지되면서도, 상기 콘택 전극(622)이 상기 접촉부(622a)를 통하여 상기 화소 전극(612)과 전기적으로 안정적으로 결합한다.
상기와 같은 본 실시예에서 상기 제2 포토레지스트 필름은 포지티브 포토레지스트를 포함한다. 그러나, 상기 제2 포토레지스트 필름이 네거티브 포토레지스트를 포함하고, 상기 제2 마스크의 패턴이 반전될 수도 있다.
상기와 같은 본 발명에 따르면, 상기 콘택 전극 또는 상기 제2 포토레지스트 패턴을 노광하기 위한 마스크가 다양한 형상을 가져서, 상기 콘택 전극의 면적이 감소하지 않고도 다양한 전기적이 접촉구조가 가능하다. 또한, 상기 화소 전극 내 에 상기 크랙이 형성되더라도 상기 드레인 전극은 상기 콘택 전극의 상기 접촉부를 통하여 상기 각 제1 개구 내의 상기 화소 전극과 전기적으로 연결된다. 따라서, 상기 콘택 전극의 접촉면적을 유지하면서도, 상기 콘택 전극이 상기 접촉부를 통하여 상기 화소 전극과 안정적으로 접촉한다.
또한, 상기 콘택 전극 상에 배치된 상기 제2 포토레지스트 패턴의 두께가 얇은 경우, 상기 절연 기판 상의 불규칙한 구조, 노광량의 차이 등에 의해 식각불량이 발생할 수 있다. 그러나, 본 실시예에서, 상기 콘택 전극 상에 배치된 상기 제2 포토레지스트 패턴이 11,000Å이상의 두께를 가져서 상기 제1 식각공정 및 상기 에싱공정으로부터 상기 반도체 패턴을 보호하여 상기 접촉부의 하부에 언더컷이 형성되는 것을 방지한다. 따라서, 상기 표시 기판의 수율이 향상된다.
또한, 상기 표시 기판을 제조하기 위한 마스크의 수가 감소하여 제조비용이 감소한다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

  1. 절연 기판 상에 형성된 게이트 절연물질층 상에 반도체 패턴과, 상기 반도체 패턴 상에 배치된 신호 전극과, 상기 신호 전극과 전기적으로 연결되는 접촉부 및 상기 접촉부와 전기적으로 연결되는 언더컷부를 포함하고 상기 반도체 패턴 상에 배치되어 상기 반도체 패턴을 부분적으로 돌출시키는 콘택 전극을 형성하는 단계;
    상기 반도체 패턴, 상기 신호 전극 및 상기 콘택 전극이 형성된 상기 게이트 절연물질층 상에 보호 절연물질층을 형성하는 단계;
    상기 게이트 절연물질층, 상기 보호 절연물질층 및 상기 언더컷부에 인접하는 반도체 패턴의 일부를 부분적으로 제1 식각하여, 상기 언더컷부의 하부에 언더컷을 형성하는 단계;
    상기 제1 식각된 보호 절연물질층을 제2 식각하여, 상기 접촉부의 하부에서 돌출된 상기 반도체 패턴의 일부를 노출하는 단계; 및
    상기 노출된 반도체 패턴의 일부를 따라서 상기 접촉부와 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함하는 표시 기판의 제조방법.
  2. 제1항에 있어서, 상기 보호 절연물질층 상에 포토레지스트 필름을 형성하는 단계; 및
    마스크를 이용하여 상기 포토레지스트 필름을 노광하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조방법.
  3. 제2항에 있어서, 상기 마스크는 상기 신호 전극을 커버하는 불투명부, 상기 반도체 패턴에 의해서 노출되는 게이트 절연물질층에 대응되는 투명부, 상기 접촉부 및 상기 접촉부에 인접하는 게이트 절연물질층의 일부를 커버하는 제1 반투명부, 및 상기 제1 반투명부와 상기 투명부 사이에 배치되는 제2 반투명부를 포함하는 것을 특징으로 하는 표시 기판의 제조방법.
  4. 제3항에 있어서, 상기 제1 반투명부와 상기 제2 반투명부의 경계는 직선형상이고, 상기 언더컷부는 상기 접촉부의 양 측면으로부터 돌출되어 U-형상을 형성하는 것을 특징으로 하는 표시 기판의 제조방법.
  5. 제3항에 있어서, 상기 제1 반투명부와 상기 제2 반투명부의 경계는 직선형상이고, 상기 언더컷부는 상기 접촉부의 중심선을 따라서 돌출되어 Ω-형상을 형성하는 것을 특징으로 하는 표시 기판의 제조방법.
  6. 제3항에 있어서, 상기 제1 반투명부와 상기 제2 반투명부의 경계는 직선형상이고, 상기 콘택 전극의 상변은 상기 경계를 크로스(Cross)하는 것을 특징으로 하는 표시 기판의 제조방법.
  7. 제3항에 있어서, 상기 콘택 전극의 상변은 직선 형상이고, 상기 제1 반투명 부와 상기 제2 반투명부의 경계는 상기 상변과 오버랩되는 U-형상인 것을 특징으로 하는 표시 기판의 제조방법.
  8. 제3항에 있어서, 상기 콘택 전극의 상변은 직선 형상이고, 상기 제1 반투명부와 상기 제2 반투명부의 경계는 상기 상변과 오버랩되는 Ω-형상인 것을 특징으로 하는 표시 기판의 제조방법.
  9. 제2항에 있어서, 상기 제1 식각하는 단계는 상기 패턴된 포토레지스트 필름을 식각 마스크로 이용하는 것을 특징으로 하는 표시 기판의 제조방법.
  10. 제9항에 있어서, 상기 패턴된 포토레지스트 필름을 에싱(ashing)하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조방법.
  11. 제10항에 있어서, 상기 제2 식각하는 단계는 상기 에싱된 포토레지스트 필름을 식각 마스크로 이용하는 것을 특징으로 하는 표시 기판의 제조방법.
  12. 제11항에 있어서, 상기 화소 전극을 형성하는 단계는,
    상기 에싱된 포토레지스트 필름이 형성된 절연 기판 상에 투명한 도전성 물질층을 증착하는 단계; 및
    상기 에싱된 포토레지스트 필름 및 상기 에싱된 포토레지스트 필름 상에 배 치된 투명한 도전성 물질층의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조방법.
  13. 절연 기판;
    상기 절연 기판 상에 배치된 제어 전극, 상기 제어 전극 상에 배치된 반도체 패턴, 상기 반도체 패턴 상에 배치된 제1 전극, 및 상기 반도체 패턴 상에 상기 제1 전극과 이격되어 배치된 제2 전극을 포함하는 박막 트랜지스터;
    상기 제2 전극과 전기적으로 연결되고 상기 반도체 패턴을 부분적으로 노출하는 접촉부, 및 상기 접촉부와 전기적으로 연결되고 상기 반도체 패턴을 커버하는 언더컷부를 포함하는 콘택 전극; 및
    상기 콘택전극의 상기 접촉부를 통하여 상기 제2 전극과 전기적으로 연결되는 화소 전극을 포함하는 표시 기판.
  14. 제13항에 있어서, 상기 접촉부는 상기 언더컷부를 기준으로 상기 제2 전극쪽으로 만곡된 것을 특징으로 하는 표시 기판.
  15. 제13항에 있어서, 상기 접촉부 및 상기 언더컷부는 상기 제2 전극과 상기 콘택 전극의 경계와 5 내지 60도로 기울어진 직선 형상을 갖는 것을 특징으로 하는 표시 기판.
  16. 제13항에 있어서, 상기 콘택 전극의 상변은 상기 제2 전극과 상기 콘택 전극의 경계와 평행한 것을 특징으로 하는 표시 기판.
  17. 제13항에 있어서, 상기 화소 전극과 인접하는 화소전극의 사이에 배치되어 상기 박막 트랜지스터를 커버하는 보호 절연막을 더 포함하는 것을 특징으로 하는 표시 기판.
  18. 제13항에 있어서, 상기 반도체 패턴은 상기 접촉부의 하부로부터 돌출되고, 상기 화소 전극은 상기 콘택 전극으로부터 상기 돌출된 반도체 패턴을 따라서 상기 절연 기판 쪽으로 연장되는 것을 특징으로 하는 표시 기판.
  19. 제13항에 있어서, 상기 화소 전극 상에 배치되어 광을 발생시키는 유기전계 발광층, 및 상기 유기전계 발광층 상에 배치된 대향 전극을 더 포함하는 것을 특징으로 하는 표시 기판.
  20. 제13항에 있어서, 상기 콘택 전극은 상기 제2 전극과 일체로 형성되는 것을 특징으로 하는 표시 기판.
  21. 절연 기판과, 상기 절연 기판 상에 배치된 제어 전극, 상기 제어 전극 상에 배치된 반도체 패턴, 상기 반도체 패턴 상에 배치된 제1 전극 및 상기 반도체 패턴 상에 상기 제1 전극과 이격되어 배치된 제2 전극을 포함하는 박막 트랜지스터와, 상기 제2 전극과 전기적으로 연결되고 상기 반도체 패턴을 부분적으로 돌출시키는 접촉부 및 상기 접촉부와 전기적으로 연결되고 상기 반도체 패턴을 커버하는 언더컷부를 포함하는 콘택 전극과, 상기 콘택전극의 상기 접촉부를 통하여 상기 제2 전극과 전기적으로 연결되는 화소 전극을 포함하는 표시 기판;
    대향 절연 기판 및 상기 대향 절연 기판 상에 배치되어 상기 화소 전극에 대향하는 공통 전극을 포함하는 대향 기판; 및
    상기 표시 기판과 상기 대향 기판의 사이에 개재된 액정층을 포함하는 액정 표시 장치.
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