[go: up one dir, main page]

KR101243809B1 - 박막트랜지스터의 제조방법 및 이를 이용한 ｔｆｔ 어레이기판의 제조방법 - Google Patents

박막트랜지스터의 제조방법 및 이를 이용한 ｔｆｔ 어레이기판의 제조방법 Download PDF

Info

Publication number
KR101243809B1
KR101243809B1 KR1020060061432A KR20060061432A KR101243809B1 KR 101243809 B1 KR101243809 B1 KR 101243809B1 KR 1020060061432 A KR1020060061432 A KR 1020060061432A KR 20060061432 A KR20060061432 A KR 20060061432A KR 101243809 B1 KR101243809 B1 KR 101243809B1
Authority
KR
South Korea
Prior art keywords
gate insulating
insulating film
thin film
gate
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020060061432A
Other languages
English (en)
Other versions
KR20080002545A (ko
Inventor
전웅기
채기성
허재석
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020060061432A priority Critical patent/KR101243809B1/ko
Priority to DE102006055329.2A priority patent/DE102006055329B4/de
Priority to CN200610160656.5A priority patent/CN100541742C/zh
Priority to FR0610454A priority patent/FR2903226B1/fr
Priority to TW095146770A priority patent/TWI332709B/zh
Priority to JP2006348032A priority patent/JP5209203B2/ja
Priority to US11/646,241 priority patent/US7679085B2/en
Publication of KR20080002545A publication Critical patent/KR20080002545A/ko
Priority to US12/656,316 priority patent/US8129233B2/en
Application granted granted Critical
Publication of KR101243809B1 publication Critical patent/KR101243809B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6732—Bottom-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6746—Amorphous silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/468—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics
    • H10K10/474—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics the gate dielectric comprising a multilayered structure
    • H10K10/476—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics the gate dielectric comprising a multilayered structure comprising at least one organic layer and at least one inorganic layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0241—Manufacture or treatment of multiple TFTs using liquid deposition, e.g. printing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Landscapes

  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 높은 유전율 특성을 가지는 졸 겔타입의 제 1 게이트 절연막과 다소 낮은 유전율 특성을 가지는 비정질실리콘 또는 유기 고분자 물질의 제 2 게이트 절연막을 적층하여 이중층의 게이트 절연막을 형성함으로써 고유전율의 게이트 절연막을 얻고자 하는 박막트랜지스터의 제조방법 및 이를 이용한 TFT 어레이 기판의 제조방법에 관한 것으로, 상기 박막트랜지스터의 제조방법은 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극과 절연되어 상기 게이트 전극의 일부와 오버랩되는 반도체층을 형성하는 단계와, 상기 게이트 전극과 반도체층 사이에 실리콘 알콕사이드 및 금속 알콕사이드의 졸 화합물을 포함하는 제 1 게이트 절연막과 다른 물질을 포함하는 제 2 게이트 절연막을 차례로 형성하는 단계와, 상기 반도체층 양측에 소스/드레인 전극을 각각 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
실리콘 알콕사이드, 금속 알콕사이드, 게이트 절연막

Description

박막트랜지스터의 제조방법 및 이를 이용한 ＴＦＴ 어레이 기판의 제조방법{Method For Fabricating Thin Film Transistor And Method For Fabricating Thin Film Transistor Array Substrate By Applying Said Method}
도 1은 본 발명에 의한 버텀-게이트 형 박막트랜지스터의 단면도.
도 2는 본 발명에 의한 버텀-게이트 형 유기 박막트랜지스터의 단면도.
도 3은 본 발명에 의한 TFT 어레이 기판의 단면도.
*도면의 주요 부분에 대한 부호설명
111 : 기판 112 : 게이트 배선
112a : 게이트 전극 113a : 제 1 게이트 절연막
113b : 제 2 게이트 절연막 114a : 오믹콘택층
114 : 반도체층 115 : 데이터 배선
115a : 소스 전극 115b : 드레인 전극
116 : 보호막 117 : 화소전극
본 발명은 액정표시소자(LCD ; Liquid Crystal Display Device)에 관한 것으 로, 특히 졸-겔 타입의 게이트 절연막을 구비하는 경우, 코팅 및 건조 공정 이후 절연막 표면에 클랙이 발생하는 문제점을 방지하고자 하는 박막트랜지스터 제조방법 및 이를 적용한 TFT 어레이 기판의 제조방법에 관한 것이다.
평판표시소자로서 최근 각광받고 있는 액정표시소자는 콘트라스트(contrast) 비가 크고, 계조 표시나 동화상 표시에 적합하며 전력소비가 작다는 장점 때문에 활발한 연구가 이루어지고 있다.
특히, 얇은 두께로 제작될 수 있어 장차 벽걸이 TV와 같은 초박형(超薄形) 표시장치로 사용될 수 있을 뿐만 아니라, 무게가 가볍고, 전력소비도 CRT 브라운관에 비해 상당히 적어 배터리로 동작하는 노트북 컴퓨터의 디스플레이, 개인 휴대폰 단말기, TV, 항공용 모니터로 사용되는 등, 차세대 표시장치로서 각광을 받고 있다.
이와 같은 액정표시소자는 일반적으로 게이트 배선 및 데이터 배선에 의해 정의된 각 화소 영역에 박막트랜지스터, 화소전극, 스토리지 커패시터가 형성된 TFT 어레이 기판과, 컬러필터층과 공통전극이 형성된 컬러필터층 어레이 기판과, 상기 두 기판 사이에 개재된 액정층으로 구성되어, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하여 화상을 표시한다.
이때, 상기 박막트랜지스터(TFT ; Thin Film Transistor)는 이미지 표시용 디스플레이에서 스위칭 소자로 사용되다.
상기 박막트랜지스터는 수직 교차되어 단위 화소영역을 정의하는 게이트 배 선 및 데이터 배선의 교차 지점에 형성되어 상기 단위 화소영역에 대해 전류를 온(on) 또는 오프(off)로 스위칭하는 역할을 하는데, 온 상태인 경우에는 전류가 흘러 특정 단위 화소영역과 관련된 커패시터를 원하는 전압까지 충전(charge)시키고, 오프 상태인 경우에는 단위 화소영역이 다음에 어드레싱(addressing)될 때까지 충전 상태를 유지하도록 한다.
이 때, 전압 레벨은 단위 화소영역에 상응하는 액정을 통하여 투과되는 광량을 결정하여 그레이 레벨(gray level)을 결정한다.
이러한, 박막트랜지스터의 구조는 소스 전극과 게이트 전극이 한 평면상에 놓이는 코플레너(coplanar)형과 다른 평면상에 놓이는 스태거드(staggered)형의 두 종류가 있는데, 다결정 실리콘 TFT는 코플레너형 구조를 적용하고, 비정질 실리콘 TFT는 스태거드형 구조를 적용한다.
상기 스태거드형 TFT는 게이트 전극이 소스 전극과 드레인 전극의 밑에 놓인 역-스태거드(inverted staggered)형과 게이트 전극이 소스 전극과 드레인 전극보다 위에 있는 정상-스태거(normal staggered)형으로 다시 구별할 수 있는데, 전자를 버텀-게이트(bottom-gate)형 TFT라고 하고 후자를 탑-게이트(top-gate)형 TFT라고 한다.
일반적으로, 액정표시소자에 구비되는 박막트랜지스터는, 버텀-게이트 형 TFT로서, 통상, 게이트 전극과, 상기 게이트 전극을 포함한 전면에 구비된 게이트 절연막과, 상기 게이트 전극 상부의 게이트 절연막 상에 형성된 반도체층(a-Si)과, 상기 반도체층의 채널영역을 제외한 나머지 영역에 구비되는 오믹콘택층(n+a-Si) 과, 상기 오믹콘택층 상에 형성되는 소스/드레인 전극으로 구성된다.
이때, 상기 게이트 절연막은 유전율이 7.5 정도의 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등의 무기재료를 통상, 플라즈마 강화형 화학 증기 증착(PECVD: plasma enhanced chemical vapor deposition) 방법으로 증착하여 형성한다.
그러나, 게이트 절연막을 상기와 같은 무기재료를 증착하여 형성하는 경우, 다음과 같은 문제점이 있었다.
즉, 게이트 절연막을 무기재료로 형성하는 경우, 시간을 충분히 길게 한다고 하더라도 1회의 증착공정만으로 균일한 두께의 게이트 절연막을 형성할 수 없는바, 2회로 나누어 증착공정을 수행하여야 하므로 공정이 번거로워진다는 단점이 있었다. 그리고, 증착 장비의 경우 고가의 장비이므로 장비 관리비용 및 투자비용이 많이 소모된다는 문제점이 있었다.
이에 따라서, 공정이 용이하고 다소 저가의 장비를 사용하여 형성할 수 있는 유전율 3~4의 유기물질로 게이트 절연막을 형성하는 기술이 제안되었다.
유기 게이트 절연막은 무기 게이트 절연막과 달리, PECVD 방법이 아닌 스핀 코팅, 슬릿 코팅 등의 코팅방법에 의해 형성되므로 제조공정이 보다 용이해지며 장비 비용면에서도 이익이 된다. 그리고, 게이트 배선 및 게이트 전극의 단차를 제거하여 표면을 평탄화할 수 있다.
그러나, 이러한 유기 게이트 절연막은 무기 게이트 절연막에 비해 동일 두께 대비 유전율 수치가 작은데, 유전율이 작으면 게이트 배선층과 데이터 배선층 사이에 형성되는 기생 커패시턴스(Cgs) 값이 작아지게 된다. 일반적으로, 대향하는 전 극과 그 사이에 구비되어 있는 절연막의 경우, 그 커패시턴스 값은 절연막의 유전율, 절연막의 두께에 비례하고, 대향하는 전극의 면적에 반비례하기 때문이다.
이와같이, 기생 커패시턴스(Cgs) 값이 작아지면, 하기의 수학식 1에서와 같이, 전압 강하 △Vp가 더 증가하게 되는데, 이에 따라 화면의 깜빡임(flicker), 이미지 고착(image sticking), 화면 밝기의 뷸균일성 등의 좋지 않은 효과를 일으키게 된다.
Figure 112006047417137-pat00001
이때, Cgs는 TFT 게이트 전극과 소스 전극(또는 드레인 전극) 사이에 형성되는 기생 커패시턴스이고, Clc는 액정셀에 축적되는 정전 커패시턴스이며, Cst는 스토리지 커패시터에 형성되는 커패시턴스이다. 그리고, △Vp는 소스전극에 인가되는 데이터 전압(Vd)과 액정셀에 충전되는 전압(Vlc)의 차전압이고, △Vg는 하리레밸의 게이트 전압(Vgh)과 로우레밸의 게이트 전압(Vgl)의 차전압이다.
즉, 기생 커패시턴스(Cgs)는 상기의 수학식 1에서와 같이, △Vp에 가장 크게 영향을 미치는 항목으로서, 패널 특성 및 화질 특성과 아주 밀접한 관련을 가지게 된다. 이때, △Vp를 낮추기 위해서는 상기 기생 커패시턴스(Cgs) 값을 크게 하면 되고, 상기 기생 커패시턴스(Cgs) 값을 크게 하기 위해서는 게이트 절연막의 유전율 값을 크게 하면 되므로 결국, 게이트 절연막은 유전율이 큰 물질로 형성하는 것이 바람직할 것이다.
전술한 바와 같이, 상기와 같은 종래 기술에 의한 TFT 어레이 기판의 제조방법은 다음과 같은 문제점이 있었다.
즉, 실리콘 질화물 등으로 형성되는 무기 게이트 절연막의 경우 PECVD 등의 증착공정이 어렵고 증착장비의 비용이 높다는 문제점이 있었고, PGMEA(Poly glycol mono ethyl acetate) 등으로 형성되는 유기 게이트 절연막의 경우 유전율이 낮아 △Vp가 더 증가하거나 게이트 절연막 코팅시 두께가 불균일해진다는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해서 제안된 것으로, 특히 졸-겔 타입의 제 1 게이트 절연막과 비정질실리콘 또는 유기 고분자 물질의 제 2 게이트 절연막을 적층하여 이중층의 게이트 절연막을 형성함으로써 고유전율의 게이트 절연막을 얻고자 하는 박막트랜지스터의 제조방법 및 이를 이용한 TFT 어레이 기판의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 박막트랜지스터의 제조방법은 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극과 절연되어 상기 게이트 전극의 일부와 오버랩되는 반도체층을 형성하는 단계와, 상기 게이트 전극과 반도체층 사이에 실리콘 알콕사이드 및 금속 알콕사이드의 졸 화합물을 포함하는 제 1 게이트 절연막과 다른 물질을 포함하는 제 2 게이트 절연막을 차례로 형성하는 단계와, 상기 반도체층 양측에 소스/드레인 전극을 각각 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이와같이, 높은 유전율 특성을 가지는 졸-겔 타입의 제 1 게이트 절연막과 다소 낮은 유전율 특성을 가지는 비정질실리콘 또는 유기 고분자 물질의 제 2 게이트 절연막을 적층하여 이중층의 게이트 절연막을 형성함으로써 고유전율의 게이트 절연막을 얻을 수 있다.
이때, 상기 제 1 게이트 절연막은 실리콘 알콕사이드와 금속 알콕사이드의 함량비에 따라서, 유무기 복합재료의 절연성, 코팅성, 내열성, 경도, 및 투과도를 용이하게 조절할 수 있으므로, 박막트랜지스터용 게이트 절연막으로 사용하기에 적합하다.
한편, 또다른 목적을 달성하기 위한 본 발명에 의한 TFT 어레이 기판의 제조방법은 기판 상에 게이트 전극 및 게이트 배선을 형성하는 단계와, 상기 게이트 전극과 절연되어 상기 게이트 전극의 일부와 오버랩되는 반도체층을 형성하는 단계와, 상기 게이트 전극과 반도체층 사이에 실리콘 알콕사이드 및 금속 알콕사이드의 졸 화합물을 포함하는 제 1 게이트 절연막과 다른 물질을 포함하는 제 2 게이트 절연막을 차례로 형성하는 단계와, 상기 반도체층 양측에 소스/드레인 전극을 각각 형성하고 이와동시에 상기 게이트 배선에 수직교차하는 데이터 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명에 따른 박막트랜지스터의 제조방법 및 이를 적용한 액정표시소자의 TFT 어레이 기판의 제조방법을 상세히 설명하면 다음과 같다.
도 1은 본 발명에 의한 버텀-게이트 형 박막트랜지스터의 단면도이고, 도 2는 본 발명에 의한 버텀-게이트 형 유기 박막트랜지스터의 단면도이며, 도 3은 본 발명에 의한 TFT 어레이 기판의 단면도이다.
박막트랜지스터의 제조방법
도 1을 참고로 하여 살펴보면, 먼저, 기판(111) 상에 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd : Aluminum Neodymium), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-텅스텐(MoW) 등의 비저항이 낮은 금속을 고온의 스퍼터링 기술에 의해 증착한 후 포토식각기술로 패터닝하여 게이트 전극(112a)을 형성한다.
이후, 상기 게이트 전극(112a)을 포함한 전면에 실리콘 알콕사이드와 금속 알콕사이드의 졸 화합물을 포함하는 복합재료(Si-졸/Me-졸)로 제 1 게이트 절연막(113a)을 형성한다. 여기서, 알콕사이드라 함은 알코올의 히드록시기의 수소원자를 금속원자로 치환한 화합물을 총칭한다.
구체적으로, 실리콘 알콕사이드와 금속 알콕사이드를 졸 형태로 반응시켜 졸-겔 복합재료를 형성한다. 이러한, 복합재료는 유/무기 하이브리드 타입의 재료이며, 상기 실리콘 알콕사이드와 금속 알콕사이드의 함량비에 따라 상기 복합재료의 유전율, 투과도가 달라진다. 실리콘 알콕사이드와 금속 알콕사이드를 1:1비율로 혼합하는 것이 유전율 및 투과도 면에서 우수하다. 이러한 유무기 복합재료는 절연성, 코팅성, 내열성, 경도, 및 투과도가 우수하고, 유전상수의 조절이 용이하여 박막트랜지스터용 게이트 절연막으로 사용하기에 적합하다.
이때, 상기 금속 알콕사이드의 금속입자는 티타늄(Ti), 지르코늄(Zr), 이트륨(Y), 알루미늄(Al), 하프늄(Hf), 칼슘(Ca) 또는 마그네슘(Mg) 중 적어도 어느 하나를 선택하여 사용하며, 7이상의 유전상수를 가지는 물질로 형성하여 게이트 절연막이 고유전율을 가지도록 한다.
또한 상기 실리콘 알콕사이드와 금속 알콕사이드로부터 제조되는 졸 화합물은 가수분해 및 축합반응을 통해 제조하며, 반응촉진을 위해 물 또는 알코올을 촉매로 사용할 수 있다.
또한, 본 발명에 의한 유무기 복합재료는 프린팅 방법, 코팅법 또는 도포법 중 어느 하나의 방법으로 형성할 수 있으므로, 그 공정이 용이하고 평탄성도 우수하다.
상기와 같은 졸-겔 화합물로 제 1 게이트 절연막(113a)을 형성한 이후에는, 상기 제 1 게이트 절연막을 포함한 전면에 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등의 무기 절연물질을 통상, 플라즈마 강화형 화학 증기 증착(PECVD: plasma enhanced chemical vapor deposition) 방법으로 증착하여 제 2 게이트 절연막(113b)을 형성한다.
이때, 상기 제 2 게이트 절연막은 유전율이 4~6 정도의 다소 낮은 특성을 나타내지만, 졸-겔 화합물인 제 1 게이트 절연막의 유전율이 높은 값을 가지므로 게이트 절연막 전체의 유전율이 상승하게 된다. 이때, 제 1 게이트 절연막은 유전율 7이상의 금속 알콕사이드에 의해 높은 유전율 특성을 나타낸다.
이와같이, 게이트 절연막의 유전율 특성을 향상시킴으로써, 스토리지 커패시 턴스(Cst)의 값이 증가하게 되고, 결국, 상기 수학식 1에서와 같이 TFT의 전압강하(△Vp) 문제를 개선시킬 수 있게 되며, 기생 커패시턴스에 의한 화질불량을 보상할 수 있게 된다.
그리고, 7이상의 높은 유전율을 가지는 제 1 게이트 절연막(Si-졸/Me-졸)과 SiNx 등의 무기물을 제 2 게이트 절연막을 형성함으로써, 이동도(mobility) 값이 기존의 0.4에서 1.0이상으로 높아져 TFT의 특성이 향상되다.
상기와 같이, 제 1 ,제 2 게이트 절연막을 형성한 이후에는, 기판 전면에 비정질 실리콘(a-Si)을 고온에서 500Å이하의 얇은 두께로 증착하여 반도체층(114)을 형성한 후 n형 불순물을 주입함과 동시에 비정질 실리콘(a-Si)을 고온에서 300∼700Å 정도의 두께로 증착하여 n+a-Si의 오믹콘택층(114a)을 형성한다. 상기 a-Si증착과 n+a-Si증착은 동일 공정챔버 내에서 연속적으로 이루어진다. 물론, 별도의 공정챔버 내에서 각각 형성할 수도 있다.
그리고, 상기 오믹콘택층(114a)을 포함한 전면에 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd : Aluminum Neodymium), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-텅스텐(MoW) 등의 비저항이 낮은 금속을 고온의 스퍼터링 기술에 의해 증착한 후 포토식각기술로 패터닝하여 반도체층 양측에 소스/드레인 전극(115a,115b)을 각각 형성한다.
이로써, 게이트전극(112a), 게이트 절연막(113), 반도체층(114), 오믹콘택층(114a) 및 소스/드레인 전극(115a, 115b)으로 이루어진 박막트랜지스터(TFT)가 완성된다.
한편, 상기에서는 게이트 전극이 소스/드레인 전극 하부에 위치하는 버텀-게이트 형 박막트랜지스터에 대해서 한정하여 설명하였으나, 탑-게이트 형 박막트랜지스터에도 본 발명을 적용할 수 있다.
즉, 기판 상에 소스전극과 드레인 전극을 먼저 형성하고, 그 위에 상기 소스전극과 드레인 전극에 오버랩됨과 동시에 상기 소스전극과 드레인 전극 사이에 배치되도록 반도체층을 형성한 다음, 상기 반도체층을 포함한 전면에 7이상의 높은 유전율을 가지는 제 1 게이트 절연막(Si-졸/Me-졸)과 SiNx 등의 무기물을 제 2 게이트 절연막으로 차례로 형성하고, 마지막으로, 상기 반도체층 상부의 게이트 절연막 상에 게이트 전극을 형성하면 된다.
이때, 소스/드레인 전극 및 게이트 전극은 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd : Aluminum Neodymium), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-텅스텐(MoW) 등의 비저항이 낮은 금속을 고온의 스퍼터링 기술에 의해 증착한 후 포토식각기술로 패터닝하여 형성하고, 상기 반도체층은 비정질 실리콘(a-Si)을 고온에서 증착하고 패터닝하여 형성한다.
그리고, 상기 제 1 게이트 절연막은 실리콘 알콕사이드와 금속 알콕사이드를 졸 형태로 반응시켜 형성된 졸-겔 복합재료(Si-졸/Me-졸)를 프린팅 방법, 코팅법 또는 도포법 중 어느 하나의 방법으로 형성하고, 상기 제 2 게이트 절연막은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)등의 무기 절연물질을 통상, 플라즈마 강화형 화학 증기 증착 방법으로 증착하여 형성한다.
유기 박막트랜지스터의 제조방법
본 발명에 의한 유기 박막트랜지스터의 제조방법은 전술한 박막트랜지스터의 제조방법과 동일 또는 유사하다. 따라서, 동일 또는 유사한 패턴에 대해 같은 도면부호를 사용하기로 한다.
도 3을 참고로 하여 살펴보면, 먼저, 기판(111) 상에 n+a-Si, ITO, Al 등을 증착한 후 포토식각기술로 패터닝하여 게이트 전극(112a)을 형성한다. 이 때, 상기 게이트 전극(112a)은 상기의 금속층 이외에, 도전성있는 유기 고분자계 물질인 PEDOT(Polyethylene-dioxythiophene)를 코팅방법으로 도포하거나 또는 인젝트-프린팅 방법으로 인쇄하여 형성할 수 있다.
이후, 상기 게이트 전극(112a)을 포함한 전면에 실리콘 알콕사이드와 금속 알콕사이드의 졸 화합물을 포함하는 복합재료(Si-졸/Me-졸)로 제 1 게이트 절연막(113a)을 형성한다.
구체적으로, 실리콘 알콕사이드와 금속 알콕사이드를 졸 형태로 반응시켜 졸-겔 복합재료를 형성한다. 이러한, 복합재료는 유/무기 하이브리드 타입의 재료이며, 상기 실리콘 알콕사이드와 금속 알콕사이드의 함량비에 따라 상기 복합재료의 유전율, 투과도가 달라진다. 실리콘 알콕사이드와 금속 알콕사이드를 1:1비율로 혼합하는 것이 유전율 및 투과도 면에서 우수하다. 이러한 유무기 복합재료는 절연성, 코팅성, 내열성, 경도, 및 투과도가 우수하고, 유전상수의 조절이 용이하여 박막트랜지스터용 게이트 절연막으로 사용하기에 적합하다.
그리고, 상기 금속 알콕사이드의 금속입자는 티타늄(Ti), 지르코늄(Zr), 이트륨(Y), 알루미늄(Al), 하프늄(Hf), 칼슘(Ca) 또는 마그네슘(Mg) 중 적어도 어느 하나를 선택하여 사용하며, 7이상의 유전상수를 가지는 물질로 형성하여 제 1 게이트 절연막이 고유전율을 가지도록 한다.
또한 상기 실리콘 알콕사이드와 금속 알콕사이드로부터 제조되는 졸 화합물은 가수분해 및 축합반응을 통해 제조하며, 이때, 반응촉진을 위해 물 또는 알코올을 촉매로 사용할 수 있다.
상기와 같은 유무기 복합재료로 제 1 게이트 절연막(113a)을 형성한 이후에는, 상기 제 1 게이트 절연막을 포함한 전면에 하기와 같은 PVA(Poly Vinyl Alcohol), PVAc(Poly Vinyl Acetate), PVP(Poly Vinyl Phenol), PMMA(Poly Vinyl Methyl Methacetate) 등의 유기고분자층을 형성하여 제 2 게이트 절연막(113b)을 형성한다.
Figure 112006047417137-pat00002
상기, 제 1 ,제 2 게이트 절연막은 프린팅 방법, 코팅법 또는 도포법 중 어느 하나의 방법으로 형성할 수 있으므로, 그 공정이 용이하고 평탄성도 증착공정에 비해서 우수해진다.
이때, 상기 제 2 게이트 절연막은 유기재료로서 다소 낮은 특성을 나타내지만, 졸-화합물로 형성되는 제 1 게이트 절연막의 유전율이 높은 값을 가지므로 게이트 절연막 전체의 유전율이 상승하게 된다. 이때, 제 1 게이트 절연막은 유전율 7이상의 금속 알콕사이드에 의해 높은 유전율 특성을 나타낸다.
이와같이, 게이트 절연막의 유전율 특성을 향상시킴으로써, 스토리지 커패시턴스(Cst)의 값이 증가하게 되고, 결국, 상기 수학식 1에서와 같이 TFT의 전압강하(△Vp) 문제를 개선시킬 수 있게 되며, 기생 커패시턴스에 의한 화질불량을 보상할 수 있게 된다.
상기와 같이, 제 1 ,제 2 게이트 절연막을 형성한 이후에는, 상기 게이트 전극(112a) 상부의 게이트 절연막(113) 상에 펜탄센(pentacene) 계 또는 티오펜(thiophene) 계 유도체 등의 저분자나 폴리 티오펜(polythiophene)과 같은 고분자 물질로 유기 반도체층(114)을 형성한다.
그리고, 상기 유기 반도체층(114)을 포함한 전면에 은(Au), 알루미늄(Al), 니켈(Ni) 등의 금속을 고온의 스퍼터링 기술에 의해 증착한 후 포토식각기술로 패터닝하여 반도체층 양측에 소스/드레인 전극(115a,115b)을 각각 형성한다.
이로써, 게이트전극(112a), 게이트 절연막(113), 유기 반도체층(114) 및 소스/드레인 전극(115a, 115b)으로 이루어진 유기 박막트랜지스터(TFT)가 완성된다.
한편, 상기에서는 게이트 전극이 소스/드레인 전극 하부에 위치하는 버텀-게이트 형 유기 박막트랜지스터에 대해서 한정하여 설명하였으나, 탑-게이트 형 유기 박막트랜지스터에도 본 발명을 적용할 수 있다.
이 때, 상기 유기 TFT의 경우에는 저온 공정이 가능하므로 상기 기판(111)은 플렉서블한 특성의 플라스틱 기판 또는 필름으로 대체 가능하다.
TFT 어레이 기판의 제조방법
본 발명에 의한 액정표시소자의 TFT 어레이 기판의 제조방법은 전술한 박막트랜지스터의 제조방법과 동일 또는 유사하다. 따라서, 동일 또는 유사한 패턴에 대해 같은 도면부호를 사용하기로 한다.
도 4를 참고로 하여 살펴보면, 먼저, 기판(111) 상에 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd : Aluminum Neodymium), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-텅스텐(MoW) 등의 비저항이 낮은 금속을 고온의 스퍼터링 기술에 의해 증착한 후 포토식각기술로 패터닝하여 게이트 배선(112) 및 게이트 전극(112a)을 형성한다.
이후, 상기 게이트 전극(112a)을 포함한 전면에 실리콘 알콕사이드와 금속 알콕사이드의 졸 화합물을 포함하는 복합재료(Si-졸/Me-졸)로 제 1 게이트 절연막(113a)을 형성한다.
구체적으로, 실리콘 알콕사이드와 금속 알콕사이드를 졸 형태로 반응시켜 졸-겔 복합재료를 형성한다. 이러한, 복합재료는 유/무기 하이브리드 타입의 재료이며, 상기 실리콘 알콕사이드와 금속 알콕사이드의 함량비에 따라 상기 복합재료의 유전율, 투과도가 달라진다. 실리콘 알콕사이드와 금속 알콕사이드를 1:1비율로 혼합하는 것이 유전율 및 투과도 면에서 우수하다. 이러한 유무기 복합재료는 절연성, 코팅성, 내열성, 경도, 및 투과도가 우수하고, 유전상수의 조절이 용이하여 박막트랜지스터용 게이트 절연막으로 사용하기에 적합하다.
이때, 상기 금속 알콕사이드의 금속입자는 티타늄(Ti), 지르코늄(Zr), 이트륨(Y), 알루미늄(Al), 하프늄(Hf), 칼슘(Ca) 또는 마그네슘(Mg) 중 적어도 어느 하 나를 선택하여 사용하며, 7이상의 유전상수를 가지는 물질로 형성하여 게이트 절연막이 고유전율을 가지도록 한다.
또한 상기 실리콘 알콕사이드와 금속 알콕사이드로부터 제조되는 졸 화합물은 가수분해 및 축합반응을 통해 제조하며, 이때, 반응촉진을 위해 물 또는 알코올을 촉매로 사용할 수 있다.
또한, 본 발명에 의한 유무기 복합재료는 프린팅 방법, 코팅법 또는 도포법 중 어느 하나의 방법으로 형성할 수 있으므로, 그 공정이 용이하고 평탄성도 우수해진다.
상기와 같은 졸-겔 화합물로 제 1 게이트 절연막(113a)을 형성한 이후에는, 상기 제 1 게이트 절연막을 포함한 전면에 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)등의 무기 절연물질을 통상, 플라즈마 강화형 화학 증기 증착(PECVD) 방법으로 증착하여 제 2 게이트 절연막(113b)을 형성한다.
이때, 상기 제 2 게이트 절연막은 유전율이 4~6 정도의 다소 낮은 특성을 나타내지만, 졸-화합물로 형성되는 제 1 게이트 절연막의 유전율이 높은 값을 가지므로 게이트 절연막 전체의 유전율이 상승하게 된다. 이때, 제 1 게이트 절연막은 유전율 7이상의 금속 알콕사이드에 의해 높은 유전율 특성을 나타낸다.
이와같이, 게이트 절연막의 유전율 특성을 향상시킴으로써, 스토리지 커패시턴스(Cst)의 값이 증가하게 되고, 결국, 상기 수학식 1에서와 같이 TFT의 전압강하(△Vp) 문제를 개선시킬 수 있게 되며, 기생 커패시턴스에 의한 화질불량을 보상할 수 있게 된다.
그리고, 7이상의 높은 유전율을 가지는 제 1 게이트 절연막(Si-졸/Me-졸)과 SiNx 등의 무기물을 제 2 게이트 절연막을 차례로 형성함으로써, 이동도(mobility) 값이 기존의 0.4에서 1.0이상으로 높아지므로 TFT의 특성을 향상시킬 수 있다.
상기와 같이, 제 1 ,제 2 게이트 절연막을 형성한 이후에는, 기판 전면에 비정질 실리콘(a-Si)을 증착하고 패터닝하여 반도체층(114)을 형성한 후 n형 불순물을 주입함과 동시에 비정질 실리콘(a-Si)을 증착하고 패터닝하여 n+a-Si의 오믹콘택층(114a)을 형성한다.
그리고, 상기 오믹콘택층(114a)을 포함한 전면에 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd : Aluminum Neodymium), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-텅스텐(MoW) 등의 비저항이 낮은 금속을 고온의 스퍼터링 기술에 의해 증착한 후 포토식각기술로 패터닝하여 반도체층 양측에 소스/드레인 전극(115a,115b)을 각각 형성하고 이와 동시에, 상기 소스전극(115a)과 일체형으로 연결되는 데이터 배선(115)을 형성한다.
이때, 상기 게이트 배선 및 데이터 배선은 수직교차하여 단위 화소를 정의하고, 게이트전극(112a), 게이트 절연막(113), 반도체층(114), 오믹콘택층(114a) 및 소스/드레인 전극(115a, 115b)으로 이루어진 박막트랜지스터(TFT)는 상기 두 배선이 교차하는 지점 부위에 위치한다. 이때, 박막트랜지스터는 게이트 전극이 소스/드레인 전극 상부에 위치하는 탑-게이트 형 박막트랜지스터이어도 무방하고 유기 박막트랜지스터이어도 무방하다.
계속하여, 상기 박막트랜지스터를 포함한 전면에 보호막을 형성한다. 이때, BCB(Benzocyclobutene), 아크릴계 물질과 같은 유기재료를 도포하거나 또는 SiNx, SiOx와 같은 무기재료를 증착하여 보호막(116)을 형성할 수 있다.
마지막으로, 상기 드레인 전극(115b)의 일부가 노출되도록 보호막(116)을 제거하여 콘택홀을 형성하고, 상기 콘택홀을 포함한 보호막(116) 전면에 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)의 투명도전물질을 증착하고 패터닝하여 상기 드레인 전극(115b)에 콘택되는 화소전극(117)을 형성한다.
상기와 같이 형성된 TFT 어레이 기판은, 도시하지는 않았으나, 대향기판에 대향합착되고 두 기판 사이에 액정층이 구비하는데, 상기 대향기판에는 빛의 누설을 방지하는 블랙 매트릭스와, 상기 블랙 매트릭스 사이에 R,G,B의 컬러 레지스트가 일정한 순서대로 형성된 컬러필터층과, 상기 컬러필터층 상부에서 상기 컬러필터층을 보호하고 컬러필터층의 표면을 평탄화하기 위한 오버코트층과, 상기 오버코트층 상에 형성되어 TFT 어레이 기판의 화소전극과 더불어 전계를 형성하는 공통전극이 형성되어 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같은 본 발명의 TFT 어레이 기판의 제조방법은 다음과 같은 효과가 있다.
첫째, 졸-겔 타입의 제 1 게이트 절연막과 비정질실리콘 또는 유기 고분자 물질의 제 2 게이트 절연막을 적층하여 이중층의 게이트 절연막을 형성함으로써 고유전율의 게이트 절연막을 얻을 수 있다.
이와같이, 게이트 절연막의 유전율 특성을 향상시킴으로써, 스토리지 커패시턴스(Cst)의 값이 증가하게 되어, 상기 수학식 1에서와 같이 TFT의 전압강하(△Vp) 문제를 개선시킬 수 있게 되며, 기생 커패시턴스에 의한 화질불량을 보상할 수 있게 된다.
둘째, 실리콘 알콕사이드와 금속 알콕사이드의 함량비에 따라서, 유무기 복합재료의 절연성, 코팅성, 내열성, 경도, 및 투과도를 용이하게 조절할 수 있으므로, 박막트랜지스터용 게이트 절연막 또는 액정표시소자의 게이트 절연막으로 사용하기에 적합하다.
셋째, 기존의 게이트 절연막은 최소한 2회의 증착공정을 수행하여 형성하나, 본 발명에 의한 게이트 절연막은 졸-겔 복합재료를 프린팅 방법, 코팅법 또는 도포법 중 어느 하나의 방법으로 형성하고, 무기 절연물질을 증착하기 위한 공정을 수행하므로, 증착 1회 공정을 프린팅, 코팅, 도포 중 어느 하나의 방법으로 대체하는 것과 동일한 효과를 가지게 된다. 즉, 게이트 절연막을 형성하기 위한 공정이 보다 용이해지고 간소해진다.

Claims (23)

  1. 기판 상에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극과 절연되어 상기 게이트 전극의 일부와 오버랩되는 반도체층을 형성하는 단계와,
    상기 게이트 전극과 반도체층 사이에 실리콘 알콕사이드 및 금속 알콕사이드의 졸 화합물을 포함하는 제 1 게이트 절연막과, 상기 제 1 게이트 절연막과 다른 물질을 포함하는 제 2 게이트 절연막을 차례로 형성하는 단계와,
    상기 반도체층 양측에 소스/드레인 전극을 각각 형성하는 단계를 포함하고;
    상기 제1 게이트 절연막과 다른 물질을 포함하는 상기 제 2 게이트 절연막은 실리콘 질화물 및 실리콘 산화물 중 적어도 하나를 포함하는 무기 절연 물질로 형성되거나, PVA(Poly Vinyl Alcohol), PVAc(Poly Vinyl Acetate), PVP(Poly Vinyl Phenol), PMMA(Poly Vinyl Methyl Methacetate) 중 적어도 어느 하나를 포함하는 유기 고분자 물질로 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  2. 제 1 항에 있어서,
    상기 금속 알콕사이드의 금속은 티타늄(Ti), 지르코늄(Zr), 이트륨(Y), 알루미늄(Al), 하프늄(Hf), 칼슘(Ca) 또는 마그네슘(Mg) 중 적어도 어느 하나인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  3. 제 1 항에 있어서,
    상기 금속 알콕사이드는 7이상의 유전상수를 가지는 물질로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제 1 항에 있어서,
    상기 반도체층은 비정질 실리콘, 펜탄센(pentacene) 계 및 티오펜(thiophene) 계 물질 중 어느 하나로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 제 1 항에 있어서,
    상기 실리콘 알콕사이드와 금속 알콕사이드의 함량비에 따라 상기 제 1 게이트 절연막의 유전율, 투과도가 달라지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제 1, 2, 3, 9, 10 항 중 어느 한 항에 기재된 박막트랜지스터의 제조 방법을 이용한 TFT 어레이 기판의 제조방법에 있어서,
    상기 게이트 전극과 함께 게이트 배선을 형성하는 단계와,
    상기 소스/드레인 전극과 함께 데이터 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 TFT 어레이 기판의 제조방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 제 14 항에 있어서,
    상기 제 1 게이트 절연막은 상기 실리콘 알콕사이드와 상기 금속 알콕사이드를 1:1 비율로 혼합하여 형성한 것을 특징으로 하는 TFT 어레이 기판의 제조방법.
  22. 삭제
  23. 삭제
KR1020060061432A 2006-06-30 2006-06-30 박막트랜지스터의 제조방법 및 이를 이용한 ｔｆｔ 어레이기판의 제조방법 Active KR101243809B1 (ko)

Priority Applications (8)

Application Number Priority Date Filing Date Title
KR1020060061432A KR101243809B1 (ko) 2006-06-30 2006-06-30 박막트랜지스터의 제조방법 및 이를 이용한 ｔｆｔ 어레이기판의 제조방법
DE102006055329.2A DE102006055329B4 (de) 2006-06-30 2006-11-23 Dünnfilmtransistor, Verfahren zu dessen Herstellung und Anzeigevorrichtung
CN200610160656.5A CN100541742C (zh) 2006-06-30 2006-11-29 薄膜晶体管及其制造方法和显示器件
FR0610454A FR2903226B1 (fr) 2006-06-30 2006-11-30 Transistor en couche mince,son procede de fabrication et dispositif d'affichage comportant un tel transistor.
TW095146770A TWI332709B (en) 2006-06-30 2006-12-13 Thin film transistor, method for fabricating the same and display device
JP2006348032A JP5209203B2 (ja) 2006-06-30 2006-12-25 薄膜トランジスタ及びその製造方法、並びに、ｔｆｔアレイ基板
US11/646,241 US7679085B2 (en) 2006-06-30 2006-12-28 Display device, method for fabricating thin film transistor and method for fabricating thin film transistor array substrate using the said method
US12/656,316 US8129233B2 (en) 2006-06-30 2010-01-25 Method for fabricating thin film transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060061432A KR101243809B1 (ko) 2006-06-30 2006-06-30 박막트랜지스터의 제조방법 및 이를 이용한 ｔｆｔ 어레이기판의 제조방법

Publications (2)

Publication Number Publication Date
KR20080002545A KR20080002545A (ko) 2008-01-04
KR101243809B1 true KR101243809B1 (ko) 2013-03-18

Family

ID=38825390

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060061432A Active KR101243809B1 (ko) 2006-06-30 2006-06-30 박막트랜지스터의 제조방법 및 이를 이용한 ｔｆｔ 어레이기판의 제조방법

Country Status (7)

Country Link
US (2) US7679085B2 (ko)
JP (1) JP5209203B2 (ko)
KR (1) KR101243809B1 (ko)
CN (1) CN100541742C (ko)
DE (1) DE102006055329B4 (ko)
FR (1) FR2903226B1 (ko)
TW (1) TWI332709B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200144838A (ko) 2019-06-19 2020-12-30 광운대학교 산학협력단 저온 용액 공정 기반의 하이브리드 이중층 구조를 갖는 고성능 양극성 트랜지스터의 제조 방법

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6709078B2 (en) * 2001-01-19 2004-03-23 Gloria Johnson Decorative, adjustable, protective, cover frame for electronic equipment and furniture
JP5320746B2 (ja) * 2007-03-28 2013-10-23 凸版印刷株式会社 薄膜トランジスタ
TWI409556B (zh) * 2008-01-09 2013-09-21 Chunghwa Picture Tubes Ltd 畫素結構與主動元件陣列基板
US8035107B2 (en) * 2008-02-26 2011-10-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
US7855097B2 (en) * 2008-07-11 2010-12-21 Organicid, Inc. Method of increasing yield in OFETs by using a high-K dielectric layer in a dual dielectric layer
JP5185004B2 (ja) * 2008-07-28 2013-04-17 太陽誘電株式会社 弾性境界波デバイスおよびその製造方法、デュープレクサの製造方法
JP5590366B2 (ja) * 2008-08-29 2014-09-17 日立化成株式会社 アルミニウム含有有機化合物溶液、電界効果型トランジスタ及び電界効果型トランジスタの作製方法
JP5442234B2 (ja) 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP5429454B2 (ja) * 2009-04-17 2014-02-26 ソニー株式会社 薄膜トランジスタの製造方法および薄膜トランジスタ
WO2010122274A1 (en) * 2009-04-24 2010-10-28 Panasonic Corporation Oxide semiconductor
WO2011010542A1 (en) * 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102576174B (zh) * 2009-10-09 2018-02-23 株式会社半导体能源研究所 液晶显示装置及包括该液晶显示装置的电子设备
JP5899615B2 (ja) * 2010-03-18 2016-04-06 株式会社リコー 絶縁膜の製造方法及び半導体装置の製造方法
US10020374B2 (en) 2009-12-25 2018-07-10 Ricoh Company, Ltd. Field-effect transistor, semiconductor memory display element, image display device, and system
JPWO2011142088A1 (ja) * 2010-05-14 2013-07-22 パナソニック株式会社 フレキシブル半導体装置およびその製造方法ならびに画像表示装置
KR20120061383A (ko) * 2010-12-03 2012-06-13 삼성전자주식회사 표시 장치 및 그 제조 방법
KR20120063809A (ko) * 2010-12-08 2012-06-18 삼성전자주식회사 박막 트랜지스터 표시판
CN102629620B (zh) * 2011-05-16 2015-04-01 京东方科技集团股份有限公司 一种有机薄膜晶体管阵列基板及其制造方法
CN102779942B (zh) * 2011-05-24 2015-11-25 京东方科技集团股份有限公司 一种有机薄膜晶体管阵列基板及其制作方法
KR20130052216A (ko) * 2011-11-11 2013-05-22 한국전자통신연구원 박막 트랜지스터 및 그 제조방법
JP2013115098A (ja) * 2011-11-25 2013-06-10 Sony Corp トランジスタ、トランジスタの製造方法、表示装置および電子機器
TWI584383B (zh) 2011-12-27 2017-05-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI500162B (zh) * 2012-04-03 2015-09-11 E Ink Holdings Inc 薄膜電晶體及其製造方法
CN103367458B (zh) * 2012-04-03 2017-03-01 元太科技工业股份有限公司 薄膜晶体管及其制造方法
JP2014056850A (ja) * 2012-09-11 2014-03-27 Sony Corp トランジスタおよびその製造方法、並びに半導体装置の製造方法および表示装置の製造方法
CN103296034A (zh) * 2013-05-28 2013-09-11 京东方科技集团股份有限公司 一种阵列基板、制备方法以及显示装置
CN103456745B (zh) * 2013-09-10 2016-09-07 北京京东方光电科技有限公司 一种阵列基板及其制备方法、显示装置
CN103489766A (zh) * 2013-09-16 2014-01-01 复旦大学 一种氧化镁钛高介电常数薄膜及其制备方法和应用
CN104795496A (zh) * 2015-04-08 2015-07-22 深圳市华星光电技术有限公司 双栅极器件以及双栅极器件的制造方法
KR102450399B1 (ko) * 2015-10-06 2022-09-30 삼성전자주식회사 박막 트랜지스터, 그 제조 방법, 그리고 상기 박막 트랜지스터를 포함하는 전자 장치
US10388895B2 (en) * 2017-11-07 2019-08-20 Shenzhen China Star Optoelectonics Semiconductor Display Technology Co., Ltd. Organic thin film transistor with charge injection layer and manufacturing method thereof
CN107945728A (zh) * 2017-12-15 2018-04-20 京东方科技集团股份有限公司 一种显示基板、显示基板的制作方法及显示装置
JP2019179861A (ja) * 2018-03-30 2019-10-17 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
CN109742091B (zh) * 2019-01-10 2021-08-31 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN110164878B (zh) * 2019-06-10 2022-05-03 惠科股份有限公司 阵列基板及其制备方法
WO2021189445A1 (zh) * 2020-03-27 2021-09-30 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置
CN115917759A (zh) * 2020-07-07 2023-04-04 凸版印刷株式会社 薄膜晶体管、薄膜晶体管阵列以及薄膜晶体管的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10335671A (ja) 1997-06-02 1998-12-18 Sharp Corp ドライバーモノリシック駆動素子
KR20030023388A (ko) * 2001-09-13 2003-03-19 주식회사 엘지화학 Ｔｆｔ-ｌｃｄ의 게이트 절연막 피복 조성물 및 그의제조방법
KR20040011158A (ko) * 2002-07-29 2004-02-05 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
KR20050080439A (ko) * 2004-02-09 2005-08-12 세이코 엡슨 가부시키가이샤 박막 트랜지스터, 배선 기판, 표시 장치 및 전자 기기

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5643804A (en) * 1993-05-21 1997-07-01 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a hybrid integrated circuit component having a laminated body
US6486080B2 (en) * 2000-11-30 2002-11-26 Chartered Semiconductor Manufacturing Ltd. Method to form zirconium oxide and hafnium oxide for high dielectric constant materials
US7498084B2 (en) 2001-09-05 2009-03-03 Sharp Kabushiki Kaisha Macromolecular structure, functional device having the same, transistor, and display apparatus using the same
JP2004055654A (ja) * 2002-07-17 2004-02-19 Pioneer Electronic Corp 有機半導体素子
US7037767B2 (en) * 2003-03-24 2006-05-02 Konica Minolta Holdings, Inc. Thin-film transistor, thin-film transistor sheet and their manufacturing method
JP2005191437A (ja) * 2003-12-26 2005-07-14 Ricoh Co Ltd 半導体装置、その製造方法、および表示装置
JP4785396B2 (ja) * 2004-03-26 2011-10-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2005122277A1 (ja) * 2004-06-10 2005-12-22 Konica Minolta Holdings, Inc. 有機薄膜トランジスタ
KR100560796B1 (ko) * 2004-06-24 2006-03-13 삼성에스디아이 주식회사 유기 박막트랜지스터 및 그의 제조방법
JP4306607B2 (ja) * 2004-12-24 2009-08-05 富士ゼロックス株式会社 電界効果トランジスタ
KR20060125066A (ko) * 2005-06-01 2006-12-06 삼성전자주식회사 개구율이 향상된 어레이 기판 및 이의 제조방법
US8049205B2 (en) * 2006-04-06 2011-11-01 Xerox Corporation Poly(alkynylthiophene)s and electronic devices generated therefrom

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10335671A (ja) 1997-06-02 1998-12-18 Sharp Corp ドライバーモノリシック駆動素子
KR20030023388A (ko) * 2001-09-13 2003-03-19 주식회사 엘지화학 Ｔｆｔ-ｌｃｄ의 게이트 절연막 피복 조성물 및 그의제조방법
KR20040011158A (ko) * 2002-07-29 2004-02-05 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
KR20050080439A (ko) * 2004-02-09 2005-08-12 세이코 엡슨 가부시키가이샤 박막 트랜지스터, 배선 기판, 표시 장치 및 전자 기기

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200144838A (ko) 2019-06-19 2020-12-30 광운대학교 산학협력단 저온 용액 공정 기반의 하이브리드 이중층 구조를 갖는 고성능 양극성 트랜지스터의 제조 방법

Also Published As

Publication number Publication date
TW200802885A (en) 2008-01-01
CN101097868A (zh) 2008-01-02
FR2903226B1 (fr) 2013-08-02
US8129233B2 (en) 2012-03-06
DE102006055329A1 (de) 2008-01-17
CN100541742C (zh) 2009-09-16
JP2008016807A (ja) 2008-01-24
FR2903226A1 (fr) 2008-01-04
US7679085B2 (en) 2010-03-16
US20080001151A1 (en) 2008-01-03
TWI332709B (en) 2010-11-01
JP5209203B2 (ja) 2013-06-12
US20100136755A1 (en) 2010-06-03
DE102006055329B4 (de) 2016-09-15
KR20080002545A (ko) 2008-01-04

Similar Documents

Publication Publication Date Title
KR101243809B1 (ko) 박막트랜지스터의 제조방법 및 이를 이용한 ｔｆｔ 어레이기판의 제조방법
KR101287211B1 (ko) 박막트랜지스터의 제조방법 및 이를 이용한 ｔｆｔ 어레이기판의 제조방법
CN102955312B (zh) 一种阵列基板及其制作方法、显示装置
CN101752364B (zh) 用于显示设备的阵列基板及其制造方法
US8551825B2 (en) Method for fabricating a thin film transistor with an organic passivation layer
US9632382B2 (en) Array substrate comprising a barrier layer pattern and the method for manufacturing the same, and liquid crystal display device
US7212255B2 (en) Liquid crystal display device and fabricating method thereof
WO2013044836A1 (zh) 阵列基板及其制造方法和显示装置
CN105549278B (zh) Ips型tft‑lcd阵列基板的制作方法及ips型tft‑lcd阵列基板
US9871061B2 (en) Display substrate and method of fabricating the same
CN102799014A (zh) 液晶显示面板的制作方法
WO2014153958A1 (zh) 阵列基板、阵列基板的制造方法以及显示装置
CN105655353A (zh) Tft阵列基板结构及其制作方法
KR101174769B1 (ko) 박막트랜지스터의 제조방법 및 이를 이용한 ｔｆｔ 어레이기판의 제조방법
CN103456747A (zh) 阵列基板及其制作方法、显示装置
KR101341775B1 (ko) 유기 박막트랜지스터 어레이 기판
KR101274695B1 (ko) 박막트랜지스터 어레이 기판
KR101255315B1 (ko) Ｔｆｔ 어레이 기판의 제조방법
KR101255320B1 (ko) Ｔｆｔ 어레이 기판의 제조방법
CN201117660Y (zh) 有源元件阵列基板
KR20080014243A (ko) 액정표시장치 및 그 제조방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20060630

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20110622

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20060630

Comment text: Patent Application

PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20120806

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20130222

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20130308

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20130311

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20160226

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20160226

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20170215

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20180213

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20180213

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20190215

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20200219

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20200219

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20210215

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20220210

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20230215

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20240215

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20250218

Start annual number: 13

End annual number: 13