KR101233729B1 - 액정표시장치 및 그 제조방법 - Google Patents

Abstract

본 발명의 액정표시장치 및 그 제조방법은 화소 가장자리에서 화소전극과 데이터라인 사이의 기생 커패시턴스를 감소시켜 화소의 휘도 특성을 개선하기 위한 것으로, 제 1 기판 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인과 데이터라인; 상기 게이트라인과 데이터라인의 교차영역에 형성된 박막 트랜지스터; 상기 게이트라인과 동일한 방향으로 배열되는 공통라인; 상기 공통라인에 연결되며, 상기 데이터라인과 동일한 방향으로 배열되는 좌, 우측 제 1 더미 라인; 상기 화소영역에 형성되며, 그 측면 일부가 상기 화소영역의 상, 하부에서 상기 좌, 우측 제 1 더미 라인의 일부와 서로 다른 폭을 가지며 중첩하도록 상하 비대칭 구조를 가지는 화소전극; 및 상기 제 1 기판에 대향하여 합착되는 제 2 기판을 포함한다.

화소전극, 데이터라인, 기생 커패시턴스, 더미 라인

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}

도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도.

도 2는 일반적인 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.

도 3은 본 발명의 제 1 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.

도 4는 도 3에 도시된 어레이 기판의 III-III'선에 따른 단면을 개략적으로 나타내는 도면.

도 5는 본 발명의 제 2 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.

도 6a 내지 도 6d는 도 5에 도시된 어레이 기판의 V-V'선에 따른 제조공정을 순차적으로 나타내는 단면도.

** 도면의 주요부분에 대한 부호의 설명 **

16,116,216 : 게이트라인 17,117 : 데이터라인

18,118,218 : 화소전극 108,108',208,208' : 제 1 더미 라인

108l,208l : 공통라인 108s,208s : 스토리지전극

209,209' : 제 2 더미 라인

본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 화소전극과 데이터라인 사이의 기생 커패시턴스를 감소시켜 화소의 휘도 특성을 개선시킨 액정표시장치(Liquid Crystal Display; LCD) 및 그 제조방법에 관한 것이다.

최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.

상기 액정표시장치는 크게 제 1 기판인 컬러필터(color filter) 기판과 제 2 기판인 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.

이하, 도 1을 참조하여 일반적인 액정표시장치의 구조에 대해서 상세히 설명한다.

도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도이다.

도면에 도시된 바와 같이, 상기 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(liquid crystal layer)(30)으로 구성된다.

상기 컬러필터 기판(5)은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현하는 다수의 서브-컬러필터(7)로 구성된 컬러필터(C)와 상기 서브-컬러필터(7) 사이를 구분하고 상기 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.

또한, 상기 어레이 기판(10)은 종횡으로 배열되어 복수개의 화소영역(P)을 정의하는 복수개의 게이트라인(16)과 데이터라인(17), 상기 게이트라인(16)과 데이터라인(17)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(T) 및 상기 화소영역(P) 위에 형성된 화소전극(18)으로 이루어져 있다.

이와 같이 구성된 상기 컬러필터 기판(5)과 어레이 기판(10)은 화상표시 영역의 외곽에 형성된 실런트(sealant)(미도시)에 의해 대향하도록 합착되어 액정표시패널을 구성하며, 상기 컬러필터 기판(5)과 어레이 기판(10)의 합착은 상기 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키(미도시)를 통해 이루어진다.

상기 액정표시장치의 제조공정은 기본적으로 박막 트랜지스터를 포함하는 어레이 기판의 제작에 다수의 마스크공정(즉, 포토리소그래피(photolithography)공정)을 필요로 하므로 생산성 면에서 상기 마스크공정의 수를 줄이는 방법이 요구되어지고 있다.

도 2는 일반적인 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도이다.

도면에 도시된 바와 같이, 어레이 기판(10)에는 상기 어레이 기판(10) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(16)과 데이터라인(17)이 형성되어 있다. 이때, 상기 게이트라인(16)과 데이터라인(17)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(18)이 형성되어 있다.

상기 박막 트랜지스터는 상기 게이트라인(16)의 일부를 구성하는 게이트전극(21), 상기 데이터라인(17)에 연결된 소오스전극(22) 및 상기 화소전극(18)에 연결된 드레인전극(23)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 게이트전극(21)과 소오스/드레인전극(22, 23)의 절연을 위한 제 1 절연막(미도시) 및 상기 게이트전극(21)에 공급되는 게이트 전압에 의해 상기 소오스전극(22)과 드레인전극(23) 간에 전도채널(conductive channel)을 형성하는 액티브패턴(미도시)을 포함한다.

일반적으로 어레이 기판의 화소전극은 컬러필터 기판의 공통전극과 함께 액정 커패시터를 이루는데, 액정 커패시터에 인가된 화소전압은 다음 신호가 들어올 때까지 유지되지 못하고 누설되어 사라진다. 따라서, 인가된 화소전압을 일정한 시간동안 유지하기 위해서는 스토리지 커패시터를 액정 커패시터에 연결해서 사용해야 한다.

이때, 액정표시장치가 대형화되어 갈수록 화소전압을 안정적으로 유지하기 위해 스토리지 커패시터의 용량을 더 증가시켜야 하지만 일반적인 액정표시장치의 구조로는 상기 스토리지 커패시터의 용량을 증가시키는데는 한계가 있다.

또한, 어레이 기판의 보호막으로는 통상 실리콘산화막과 실리콘질화막과 같이 유전율이 큰 무기절연막을 이용하고 있는데, 이러한 무기절연막을 사이에 둔 화소전극과 데이터라인 사이에는 기생 커패시턴스(parasitic capacitance)가 발생하게 된다. 이때, 상기 기생 커패시턴스에 의한 커플링 효과를 최소화하기 위하여 상기 데이터라인은 상기 화소전극과 일정한 수평간격, 예를 들면 3∼5㎛의 수평간격을 사이에 두고 형성시켜야만 한다. 이 경우, 상기 데이터라인과 화소전극 사이의 틈으로 빛이 누설되어 액정표시장치의 화질을 저하시키는 문제점이 발생하게 된다.

상기 화질 저하를 일으키는 빛을 차단하기 위해서 컬러필터 기판에 형성된 블랙매트릭스의 폭을 크게 하여 상기 빛이 새는 영역을 가리는 방법이 있다. 그러나, 화소 피치(pitch)가 증가한 경우 및 대면적 기판에 적용할 경우에는 상기 블랙매트릭스 폭을 합착 공정 편차를 감안하면 더욱 크게 설계하여야 하므로 이에 따라 액정표시장치의 개구율이 감소하는 문제점이 있다.

본 발명은 상기한 문제를 해결하기 위한 것으로, 데이터라인 하부에 더미라인을 형성시킴으로써 화소전극과 데이터라인 사이의 기생 커패시턴스를 감소시킨 액정표시장치 및 그 제조방법을 제공하는 것을 목적으로 한다.

본 발명의 다른 목적은 화소전극의 구조를 상하 비대칭적으로 형성시킴으로 써 화소전극과 데이터라인 사이의 상기 기생 커패시턴스를 더욱 감소시킨 액정표시장치 및 그 제조방법을 제공하데 있다.

본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.

상기한 목적을 달성하기 위하여, 본 발명의 액정표시장치는 제 1 기판 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인과 데이터라인; 상기 게이트라인과 데이터라인의 교차영역에 형성된 박막 트랜지스터; 상기 게이트라인과 동일한 방향으로 배열되는 공통라인; 상기 공통라인에 연결되며, 상기 데이터라인과 동일한 방향으로 배열되는 좌, 우측 제 1 더미 라인; 상기 화소영역에 형성되며, 그 측면 일부가 상기 화소영역의 상, 하부에서 상기 좌, 우측 제 1 더미 라인의 일부와 서로 다른 폭을 가지며 중첩하도록 상하 비대칭 구조를 가지는 화소전극; 및 상기 제 1 기판에 대향하여 합착되는 제 2 기판을 포함한다.

또한, 본 발명의 액정표시장치의 제조방법은 제 1 기판을 제공하는 단계; 상기 제 1 기판에 게이트전극과 게이트라인을 형성하는 동시에 상기 게이트라인과 동일한 방향으로 공통라인을 형성하는 단계; 상기 게이트전극과 게이트라인 및 공통라인이 형성된 제 1 기판 위에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막이 형성된 제 1 기판 위에 액티브패턴을 형성하는 단계; 상기 액티브패턴이 형성된 제 1 기판 위에 소오스전극과 드레인전극을 형성하며, 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 형성하는 단계; 상기 소오스전극과 드레인전극 및 데이터라인이 형성된 제 1 기판 위에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막이 형성된 상기 화소영역에 상하 비대칭 구조를 가지는 화소전극을 형성하는 단계; 및 상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함하며, 상기 공통라인을 형성할 때 상기 데이터라인과 동일한 방향으로 상기 화소전극 하부에 형성하되, 그 일부가 상기 화소영역의 상, 하부에서 상기 화소전극의 측면과 서로 다른 폭을 가지며 중첩하는 좌, 우측 제 1 더미 라인을 형성하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.

도 3은 본 발명의 제 1 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도이며, 도 4는 도 3에 도시된 어레이 기판의 III-III'선에 따른 단면을 개략적으로 나타내는 도면이다.

이때, 실제의 어레이 기판에는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 하나의 화소를 나타내고 있다.

도면에 도시된 바와 같이, 제 1 실시예의 어레이 기판(110)에는 상기 어레이 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있다. 이때, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(118)이 형성되어 있다.

상기 박막 트랜지스터는 상기 게이트라인(116)의 일부를 구성하는 게이트전극(121), 상기 데이터라인(117)에 연결된 소오스전극(122) 및 상기 화소전극(118)에 연결된 드레인전극(123)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 게이트전극(121)과 소오스/드레인전극(122, 123)의 절연을 위한 제 1 절연막(115a) 및 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 상기 소오스전극(122)과 드레인전극(123) 간에 전도채널을 형성하는 액티브패턴(124')을 포함한다.

이때, 상기 드레인전극(123)의 일부는 상기 화소영역 쪽으로 연장되어 제 2 절연막(115b)에 형성된 콘택홀(140)을 통해 상기 화소전극(118)과 전기적으로 접속하게 된다.

이때, 상기 화소영역 내에는 상기 게이트라인(116)과 실질적으로 동일한 방향으로 공통라인(108l)이 배열되어 있으며, 상기 공통라인(108l)의 일부는 상기 제 1 절연막(115a)과 제 2 절연막(115b)을 사이에 두고 그 상부의 화소전극(118)과 중첩하여 제 1 스토리지 커패시터(storage capacitor)(Cst1)를 형성하는 스토리지전극(108s)을 구성하게 된다.

상기 스토리지 커패시터는 액정 커패시터에 인가된 화소전압을 다음 신호가 들어올 때까지 일정하게 유지시키는 역할을 하며, 이러한 스토리지 커패시터는 신호 유지 이외에도 계조(gray scale) 표시의 안정과 플리커(flicker) 및 잔상(afterimage) 감소 등의 효과를 가진다.

상기 스토리지 커패시터는 두 가지 방법으로 형성할 수 있는데, 스토리지 커패시터용 전극을 별도로 형성하여 공통전극과 연결하여 사용하는 방식과 전단 게이트라인의 일부를 해당화소의 스토리지 커패시터의 전극으로 사용하는 방식이 있다. 전자를 스토리지 온 커먼(storage on common) 방식 또는 독립 스토리지 커패시터 방식이라 하고, 후자를 스토리지 온 게이트(storage on gate) 또는 전단 게이트(previous gate) 방식이라 한다.

이때, 상기 제 1 실시예는 스토리지 온 커먼 방식으로 스토리지 커패시터를 형성한 경우를 예를 들어 설명하고 있으나 본 발명이 이에 한정되는 것은 아니며, 본 발명은 스토리지 온 게이트 방식으로 스토리지 커패시터를 형성한 경우에도 적용 가능하다.

또한, 상기 제 1 실시예는 전술한 합착 공정의 편차를 줄여 개구율을 증가시키기 위해서 상기 어레이 기판(110)에 더미 라인(108, 108')을 추가로 구성하게 된다.

이때, 상기 더미 라인(108, 108')은 상기 공통라인(108l)과 연결되는 동시에 상기 데이터라인(117)과 실질적으로 동일한 방향으로 형성되며, 그 일부는 상부의 화소전극(118)과 중첩되어 제 2 스토리지 커패시터(Cst2)를 형성하게 된다.

상기 더미 라인(108, 108')은 어레이 기판(110) 위에 형성하므로 블랙매트릭스에서와 같은 합착 마진이 필요 없게 되고 상기 중첩 영역에 대응하는 블랙매트릭스 폭을 감소시킴으로써 개구율을 증가시킬 수 있게 된다. 또한, 스토리지 커패시터(Cst1, Cst2)의 용량이 증가되어 액정표시장치의 화질을 향상시킬 수 있게 된다.

이때, 상기 더미 라인(108, 108')은 중첩 영역인 화소전극(118)의 가장자리에서 상기 데이터라인(117)과 수평 전계를 형성하여 전경(disclination)현상을 일으키며, 상기 화소전극(118)과 좌, 우측 더미라인(108, 108') 사이와의 중첩 영역이 달라지는 경우에는 상기 화소전극(118)과 좌, 우측 데이터라인(117) 사이에 형성되는 좌, 우측 기생 커패시턴스가 달라지게 된다.

도 5는 본 발명의 제 2 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도이다.

이때, 실제의 어레이 기판에는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 하나의 화소를 나타내고 있다.

또한, 상기 제 2 실시예의 액정표시장치는 화소전극이 상하 비대칭 구조를 가지며 데이터라인 하부에 제 2 더미 라인이 형성되어 있는 것을 제외하고는 전술한 제 1 실시예의 액정표시장치와 동일한 구성을 가진다.

도면에 도시된 바와 같이, 제 2 실시예의 어레이 기판(210)에는 상기 어레이 기판(210) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(216)과 데이터라인(217)이 형성되어 있다. 이때, 상기 게이트라인(216)과 데이터라인(217)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(218)이 형성되어 있다.

상기 박막 트랜지스터는 상기 게이트라인(216)의 일부를 구성하는 게이트전극(221), 상기 데이터라인(217)에 연결된 소오스전극(222) 및 상기 화소전극(218)에 연결된 드레인전극(223)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 게이트전극(221)과 소오스/드레인전극(222, 223)의 절연을 위한 제 1 절연막(미도시) 및 상기 게이트전극(221)에 공급되는 게이트 전압에 의해 상기 소오스전극(222)과 드레인전극(223) 간에 전도채널을 형성하는 액티브패턴(미도시)을 포함한다.

이때, 상기 드레인전극(223)의 일부는 상기 화소영역 쪽으로 연장되어 제 2 절연막(미도시)에 형성된 콘택홀(240)을 통해 상기 화소전극(218)과 전기적으로 접 속하게 된다.

이때, 상기 화소영역 내에는 상기 게이트라인(216)과 실질적으로 동일한 방향으로 공통라인(208l)이 배열되어 있으며, 상기 공통라인(208l)의 일부는 상기 제 1 절연막과 제 2 절연막을 사이에 두고 그 상부의 화소전극(218)과 중첩하여 스토리지 커패시터(Cst)를 형성하는 스토리지전극(208s)을 구성하게 된다.

이때, 상기 공통라인(208l)에는 전술한 제 1 실시예에서와 같이 제 1 더미 라인(208, 208')이 연결되어 있으며, 상기 공통라인(208l)에 연결된 제 1 더미 라인(208, 208')은 상기 데이터라인(217)과 실질적으로 동일한 방향으로 형성되어 있다. 이때, 상기 제 1 더미 라인(208, 208')의 일부는 상부의 화소전극(218)과 중첩하게 되는데, 상기 제 2 실시예의 화소전극(218)은 상하의 구조가 비대칭으로 되어 있어 상기 제 1 더미 라인(208, 208')과 중첩되는 영역이 상기 화소전극(218)의 상하 및 좌우에서 서로 다르게 된다. 상기 화소전극(218)은 그 일부가 상기 화소영역의 상, 하부에서 상기 제 1 더미 라인(208, 208')의 일부와 서로 다른 폭을 가지며 중첩하도록 상하 비대칭 구조를 가지게 된다.

즉, 상기 화소전극(218)의 좌우 측면은 그 상, 하부 각각에서 상기 화소전극(218)의 좌측에 위치하는 제 1 더미 라인(208)과 상기 화소전극(218)의 우측에 위치하는 제 1 더미 라인(208')과의 사이에 중첩하는 폭이 서로 다르게 된다. 이때, 상기 화소전극(218)의 상부에서는 상기 화소전극(218)의 좌측 일부가 화소영역 내부로 줄어들어 상기 좌측의 제 1 더미 라인(208)과 덜 중첩하게 되며, 상기 화소전극(218)의 하부에서는 상기 화소전극(218)의 우측이 화소영역 내부로 줄어들어 상기 우측의 제 1 더미 라인(208')과 덜 중첩하게 된다.

이와 같이, 상기 화소전극(218)이 도 5에 도시된 바와 같은 상하 비대칭 구조를 가지는 경우에는 상기 화소전극(218)의 상부에서는 상기 화소전극(218)과 좌측의 데이터라인(217) 사이의 커패시턴스가 감소하게 되며, 상기 화소전극(218)의 하부에서는 상기 화소전극(218)과 우측의 데이터라인(미도시) 사이의 커패시턴스가 감소하게 된다.

또한, 상기 제 1 더미 라인(208, 208')은 어레이 기판(210) 위에 형성하므로 블랙매트릭스에서와 같은 합착 마진이 필요 없게 되고 상기 중첩 영역에 대응하는 블랙매트릭스 폭을 감소시킴으로써 개구율을 증가시킬 수 있게 된다.

이때, 상기 제 2 실시예의 어레이 기판(210)은 상기 데이터라인(217) 하부에 형성되며 상기 공통라인(208l)과 동일한 도전물질로 이루어진 제 2 더미 라인(209, 209')을 포함하는데, 상기 제 2 더미 라인(209, 209')은 상기 데이터라인(217) 하부에 위치하여 상기 데이터라인(209)과 화소전극(218) 사이의 기생 커패시턴스를 감소시키는 역할을 하게 된다.

이와 같이 상기 제 2 실시예의 액정표시장치는 화소전극을 상하 비대칭 구조로 형성시키며, 화소전극 하부에 상기 화소전극과 중첩되도록 제 1 더미 라인을 형성하고 데이터라인 하부에 제 2 더미 라인을 형성시킴으로써 상기 데이터라인과 화소전극 사이의 기생 커패시턴스를 감소시킬 수 있게 되며, 그 결과 화소의 휘도 특성이 개선되게 된다. 이때, 상기 제 1 더미 라인과 제 2 더미라인은 상기 공통라인을 형성할 때 상기 공통라인과 동일한 도전물질을 이용하여 형성할 수 있는데, 이 를 다음의 액정표시장치의 제조공정을 통해 상세히 설명한다.

도 6a 내지 도 6d는 도 5에 도시된 어레이 기판의 V-V'선에 따른 제조공정을 순차적으로 나타내는 단면도이다.

도 6a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(210) 위에 게이트전극(221)과 게이트라인(미도시)을 형성한다.

상기 게이트전극(221)과 게이트라인은 제 1 도전막을 기판(210) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 패터닝하여 형성하게 되며, 이때 상기 제 1 마스크공정을 통해 상기 제 1 도전막으로 상기 기판(210) 위에 공통라인(미도시)과 제 1 더미 라인(208) 및 제 2 더미라인(209, 209')을 형성한다.

이때, 도면에 도시하지는 않았지만 상기 공통라인은 상기 게이트라인과 실질적으로 동일한 방향으로 형성되며, 상기 공통라인의 일부는 후술할 화소전극과 스토리지 커패시터를 형성하는 스토리지전극(208s)을 구성하게 된다.

여기서, 상기 제 1 도전막으로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 게이트전극(221), 게이트라인, 공통라인, 제 1 더미 라인(208) 및 제 2 더미라인(209, 209')은 상기 저저항 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.

다음으로, 도 6b에 도시된 바와 같이, 상기 게이트전극(221), 게이트라인, 공통라인, 제 1 더미 라인(208) 및 제 2 더미라인(209, 209')이 형성된 기판(210) 전면에 차례대로 제 1 절연막(215a), 비정질 실리콘 박막, n+ 비정질 실리콘 박막 및 제 2 도전막을 증착한 후, 포토리소그래피공정(제 2 마스크공정)을 이용하여 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 제 2 도전막을 선택적으로 패터닝함으로써 상기 게이트전극(221) 상부에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(224')을 형성하는 동시에 상기 제 2 도전막으로 이루어진 소오스전극(222)과 드레인전극(223)을 형성한다.

이때, 상기 액티브패턴(224') 위에는 상기 n+ 비정질 실리콘 박막으로 이루어지며, 상기 소오스/드레인전극(222, 223)과 동일한 형태로 패터닝되어 그 하부의 액티브패턴(224')의 소정영역과 상기 소오스/드레인전극(222, 223)을 오믹-콘택시키는 오믹-콘택층(225n)이 형성되게 된다. 이때, 상기 소오스전극(222)의 일부는 실질적으로 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인(217)을 구성하게 된다.

이때, 상기 제 2 도전막으로 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질을 사용할 수 있다.

또한, 상기 데이터라인(217)은 상기 제 2 더미 라인(209, 209') 상부에 형성되며, 이때 상기 데이터라인(217)은 상기 제 2 더미 라인(209, 209')보다 큰 선폭을 가지도록 형성할 수 있으며 상기 제 2 더미 라인(209, 209')은 상기 데이터 라인(217) 및 공통라인 등과 절연되도록 형성될 수 있다.

이와 같이 상기 제 2 실시예에서는 회절노광을 이용한 한번의 마스크공정(제 2 마스크공정)으로 액티브패턴(224')과 소오스/드레인전극(222, 223)을 동시에 형 성한 경우를 예를 들어 설명하고 있으나 본 발명이 이에 한정되는 것은 아니며, 본 발명의 상기 액티브패턴(224')과 소오스/드레인전극(222, 223)을 두 번의 마스크공정을 통해 형성한 경우에도 적용될 수도 있다.

참고로, 도면부호 224" 및 225"는 상기 데이터라인(217) 하부에 형성되며, 상기 비정질 실리콘 박막으로 이루어진 비정질 실리콘 박막패턴 및 n+ 비정질 실리콘 박막으로 이루어진 n+ 비정질 실리콘 박막패턴을 나타낸다.

그리고, 도 6c에 도시된 바와 같이, 상기 소오스전극(222)과 드레인전극(223)이 형성된 기판(210) 전면에 제 2 절연막(215b)을 증착한 후, 포토리소그래피공정(제 3 마스크공정)을 통해 상기 제 2 절연막(215b)의 일부 영역을 제거하여 상기 드레인전극(223)의 일부를 노출시키는 콘택홀(240)을 형성한다.

이후, 도 6d에 도시된 바와 같이, 투명한 도전물질을 기판(210) 전면에 증착한 후 포토리소그래피공정(제 4 마스크공정)을 이용하여 선택적으로 패터닝함으로써 상기 콘택홀(240)을 통해 드레인전극(223)과 전기적으로 접속하는 화소전극(218)을 형성한다.

이때, 상기 투명한 도전물질은 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투과율이 뛰어난 도전물질을 포함한다.

이때, 상기 화소전극(218)은 그 일부가 하부의 스토리지전극(208s)과 중첩하여 상기 제 1 절연막(215a)과 제 2 절연막(215b)을 사이에 두고 상기 스토리지전극(208s)과 함께 스토리지 커패시터(Cst)(도 5 참조)를 형성하게 된다.

또한, 상기 화소전극(218)은 그 좌우 측면 일부가 하부의 제 1 더미 라인(208)과 중첩하는데, 그 중첩되는 영역은 화소영역의 상, 하부에서 서로 다르도록 비대칭적인 구조를 가지게 된다.

이와 같이 구성된 상기 어레이 기판(210)은 화상표시 영역의 외곽에 형성된 실런트(미도시)에 의해 컬러필터 기판(미도시)과 대향하도록 합착되어 액정표시패널을 구성하며, 상기 어레이 기판(210)과 컬러필터 기판의 합착은 상기 어레이 기판(210)과 컬러필터 기판에 형성된 합착키(미도시)를 통해 이루어진다.

이때, 본 실시예는 액티브패턴으로 비정질 실리콘 박막을 이용한 비정질 실리콘 박막 트랜지스터를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 본 발명은 상기 액티브패턴으로 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터에도 적용된다.

또한, 본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자(Organic Light Emitting Diodes; OLED)가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.

상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.

상술한 바와 같이, 본 발명에 따른 액정표시장치 및 그 제조방법은 데이터라인과 화소전극 사이의 기생 커패시턴스를 감소시킴으로써 화소의 휘도 특성을 개선시키는 효과를 제공한다.

Claims (17)

1. 제 1 기판 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인과 데이터라인;

   상기 게이트라인과 데이터라인의 교차영역에 형성된 박막 트랜지스터;

   상기 게이트라인과 동일한 방향으로 배열되는 공통라인;

   상기 공통라인에 연결되며, 상기 데이터라인과 동일한 방향으로 배열되는 좌, 우측 제 1 더미 라인;

   상기 화소영역에 형성되며, 그 측면 일부가 상기 화소영역의 상, 하부에서 상기 좌, 우측 제 1 더미 라인의 일부와 서로 다른 폭을 가지며 중첩하도록 상하 비대칭 구조를 가지는 화소전극; 및

   상기 제 1 기판에 대향하여 합착되는 제 2 기판을 포함하는 액정표시장치.
2. 삭제
3. 삭제
4. 삭제
5. 제 1 항에 있어서, 상기 화소전극의 상부에서는 상기 화소전극의 좌측이 상기 화소영역 내부로 줄어들어 상기 좌측 제 1 더미 라인과 덜 중첩하게 되며, 상기 화소전극의 하부에서는 상기 화소전극의 우측이 상기 화소영역 내부로 줄어들어 상기 우측 제 1 더미 라인과 덜 중첩하게 되는 것을 특징으로 하는 액정표시장치.
6. 제 1 항에 있어서, 상기 데이터라인 하부에 형성되는 제 2 더미 라인을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
7. 제 6 항에 있어서, 상기 제 1 더미 라인과 제 2 더미 라인은 상기 공통라인과 동일한 도전물질로 이루어진 것을 특징으로 하는 액정표시장치.
8. 제 6 항에 있어서, 상기 제 2 더미 라인은 상기 데이터라인 및 공통라인과 전기적으로 절연되어 있는 것을 특징으로 하는 액정표시장치.
9. 제 1 항에 있어서, 상기 공통라인은 상기 화소영역 내에서 그 상부의 화소전극과 중첩하여 스토리지 커패시터를 형성하는 스토리지전극을 포함하는 것을 특징으로 하는 액정표시장치.
10. 제 1 기판을 제공하는 단계;

    상기 제 1 기판에 게이트전극과 게이트라인을 형성하는 동시에 상기 게이트라인과 동일한 방향으로 공통라인을 형성하는 단계;

    상기 게이트전극과 게이트라인 및 공통라인이 형성된 제 1 기판 위에 제 1 절연막을 형성하는 단계;

    상기 제 1 절연막이 형성된 제 1 기판 위에 액티브패턴을 형성하는 단계;

    상기 액티브패턴이 형성된 제 1 기판 위에 소오스전극과 드레인전극을 형성하며, 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 형성하는 단계;

    상기 소오스전극과 드레인전극 및 데이터라인이 형성된 제 1 기판 위에 제 2 절연막을 형성하는 단계;

    상기 제 2 절연막이 형성된 상기 화소영역에 상하 비대칭 구조를 가지는 화소전극을 형성하는 단계; 및

    상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함하며,

    상기 공통라인을 형성할 때 상기 데이터라인과 동일한 방향으로 상기 화소전극 하부에 형성하되, 그 일부가 상기 화소영역의 상, 하부에서 상기 화소전극의 측면과 서로 다른 폭을 가지며 중첩하는 좌, 우측 제 1 더미 라인을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
11. 삭제
12. 제 10 항에 있어서, 상기 화소전극의 상부에서는 상기 화소전극의 좌측이 상기 화소영역 내부로 줄어들어 상기 좌측 제 1 더미 라인과 덜 중첩하게 형성하며, 상기 화소전극의 하부에서는 상기 화소전극의 우측이 상기 화소영역 내부로 줄어들어 상기 우측 제 1 더미 라인과 덜 중첩하게 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
13. 제 10 항에 있어서, 상기 제 1 더미 라인은 상기 공통라인에 연결되는 것을 특징으로 하는 액정표시장치의 제조방법.
14. 제 10 항에 있어서, 상기 데이터라인 하부에 제 2 더미 라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
15. 제 14 항에 있어서, 상기 제 1 더미 라인과 제 2 더미 라인은 상기 공통라인과 동일한 마스크공정을 통해 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
16. 제 14 항에 있어서, 상기 제 2 더미 라인은 상기 데이터라인 및 공통라인과 전기적으로 절연되어 있는 것을 특징으로 하는 액정표시장치의 제조방법.
17. 제 10 항에 있어서, 상기 공통라인의 일부를 구성하며, 상기 화소영역 내에서 그 상부의 화소전극과 중첩하여 스토리지 커패시터를 형성하는 스토리지전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.

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