KR101210391B1

KR101210391B1 - 광소자 패키지, 광소자 패키지용 기판 및 이의 제조방법

Info

Publication number: KR101210391B1
Application number: KR1020110040987A
Authority: KR
Inventors: 정연국; 정재순; 임수빈
Original assignee: (주)기가레인
Priority date: 2011-04-29
Filing date: 2011-04-29
Publication date: 2012-12-10
Anticipated expiration: 2031-04-29
Also published as: KR20120122684A

Abstract

본 발명은 광소자 패키지, 광소자 패키지용 기판 및 이의 제조방법에 관한 것으로, 전극이 두꺼운 경우에도 절연층이 패키지용 기판에서 깨어져 나오지 않도록 하여 상층 전극이 박리되는 현상을 방지하고, 두꺼운 전극을 지지하기 위해 일정 이상의 두께를 가진 절연층을 구비하더라도 절연층의 밀도가 증가하여 안정화되기 때문에 발생하는 절연층이 밀착층의 계면에서 박리되는 현상을 방지하는 광소자 패키지, 광소자 패키지용 기판 및 이의 제조방법을 제공한다.

Description

광소자 패키지, 광소자 패키지용 기판 및 이의 제조방법{LED package, Substrate for LED package and method for manufacturing the substrate}

본 발명은 광소자 패키지, 광소자 패키지용 기판 및 이의 제조방법에 관한 것으로, 더욱 상세하게는 고효율(High brightness) 광소자 패키지에 있어서 전극이 두꺼워지더라도 절연층과 밀착층 사이에서 박리(Peel off) 현상이 발생하지 않으면서 절연층과 밀착층 사이의 결합력을 높게 유지할 수 있는 광소자 패키지, 광소자 패키지용 기판 및 이의 제조방법에 관한 것이다.

광소자는 p-n접합 다이오드의 일종으로, 순방향으로 전압이 걸릴 때, 단파장광이 방출되는 현상인 전기발광효과를 이용한 반도체 소자이다. 패키지(package) 기술은 이러한 광소자를 이용하여 높은 신뢰성을 갖는 제품을 저렴하게 제조하기 위한 기술 중의 하나이다.

광소자 패키지용 기판으로는 광소자 패키지가 고효율을 내기 위해서 열방출 효율이 높아야 하기 때문에 실리콘 웨이퍼를 이용한 패키지용 기판이 주목받고 있다.

일반적으로, 고효율 광소자 칩의 패키지용 기판에 형성되는 전극은 광소자가 구동 시 0.8A 이상의 전류가 흐르기 때문에 전극이 일정 두께 이상이어야 한다. 전극이 두꺼워지면 전기도금으로 형성된 전극층에 강한 스트레스가 작용하여 절연층과 밀착층의 강한 결합력이 요구된다. 그런데, 실리콘 웨이퍼 위에 형성된 이산화규소등의 절연층은 안정한 물질 상태이기 때문에, 진공증착만으로는 밀착층과 강한 결합력을 가지지 못하는 문제점이 있다.

종래의 이중요철구조의 기판을 갖는 반도체 발광소자 및 그 제조방법(공개번호 10-2011-0006161호)은 사파이어 기판의 상부에 나노 스케일(Nano-scale)의 이중요철을 형성하여 빛의 외부추출효율을 증가시켜 고효율을 갖는 반동체 발광소자 및 그 제조방법을 제공한다.

구체적으로 살펴보면, 도 1은 종래의 이중요철구조의 기판을 갖는 반도체 발광소자의 구성도이다. 도 1을 참조하면, 사파이어기판에 나노사이즈의 패터닝공정을 수행하여 원뿔형상의 요철(12)을 형성한 후, 식각공정 수행시 원뿔 형상의 요철(12)의 상부에 식각마스크 물질이 남아있도록 사파이어기판 및 식각마스크물질을 부분식각하여 이중요철형상을 형성한다.

상기 이중요철형상이 상부에 형성된 사파이어기판상에 버퍼층(14), n형 반도체층(15), 활성층(16) 및 p형 반도체층(17)을 순차적으로 적층하는데, 이때 금속유기화학기상증착법(MOCVD)을 이용하여 형성될 수 있다. 이후 p형 반도체층(17) 상부에 투명전극(18)을 형성한다.

제 2전극(20) 형성을 위하여 사파이어기판상에 n형 반도체층(15), 활성층(16), p형 반도체층(17) 및 투명전극(18)을 순차적으로 적층한 후, n형 반도체층(15)이 드러나도록 투명전극(18), p형 반도체층(17) 및 활성층(16)의 소정영역을 식각하게 된다. 이때, 습식 식각방법(Wet Etching) 또는 건식식각(Dry Etching) 방법이 이용될 수 있다.

이후, 투명전극(18)상에 제1전극(19)을 형성하고, 투명전극(18), p형 반도체층(17) 및 활성층(16)의 소정영역이 식각되어 노출되는 n형 반도체(15)층상에 제2전극(20)을 형성할 수 있다.

이와 같이 반도체 발광소자가 완성되면, 제 1전극(19) 및 제 2전극(20)을 통해 전압이 인가되면 활성층(16)에서 전자와 정공의 재결합으로 광자가 방출된다. 즉, p-n접합에 순방향으로 전압이 인가됨에 따라, n형 반도체층(15)의 전자 및 p형 반도체층(17)의 정공은 각각 p쪽, n쪽에 주입됨으로써 활성층(16)에서 재결합된 광자가 소자 외부로 방출된다.

이때, 활성층(16)에서 생성되어 기판으로 향하는 광자들이 기판 표면에 형성되는 나노 스케일의 이중요철과 충돌하면서 굴절, 산란되면서 외부로 추출되는데, 사파이어 기판 표면에 나노 사이즈의 이중요철패턴에 의해 평탄 부분이 거의 없기 때문에 기판으로 입사되는 광의 외부 방출 효율이 증대된다.

그러나, 종래의 이중요철구조의 기판을 갖는 반도체 발광소자 및 그 제조방법(공개번호 10-2011-0006161호)은 사파이어 기판 표면에 이중요철패턴을 형성하는 기술을 제시하고 있지만 이를 통해 절연층과 밀착층 사이의 결합력을 높이는 효과에 대해 개시하지 않았다.

또한, 종래의 이중요철구조의 기판을 갖는 반도체 발광소자 및 그 제조방법(공개번호 10-2011-0006161호)은 전극이 두꺼운 경우에 절연층이 패키지용 기판에서 깨어져 나오기 때문에 상층 전극이 박리되는 현상이 발생하는 문제점이 있다.

또한, 상기의 문제와 더불어, 종래의 광소자 패키지 및 광소자 패키지 제조방법은 두꺼운 전극을 지지하기 위해 일정 이상의 두께를 가진 절연층을 구비하더라도 절연층의 밀도가 증가하여 안정화되기 때문에 절연층이 밀착층의 계면에서 박리되는 현상이 발생하는 문제점이 있다.

본 발명의 목적은 전극이 두꺼운 경우에도 절연층이 패키지용 기판에서 깨어져 나오지 않도록 하여 상층 전극이 박리되는 현상을 방지하는 광소자 패키지, 광소자 패키지용 기판 및 이의 제조방법을 제공하는 것이다.

또한, 본 발명의 다른 목적은 두꺼운 전극을 지지하기 위해 일정 이상의 두께를 가진 절연층을 구비하더라도 절연층의 밀도가 증가하여 안정화되기 때문에 발생하는 절연층이 밀착층의 계면에서 박리되는 현상을 방지하는 광소자 패키지, 광소자 패키지용 기판 및 이의 제조방법을 제공하는 것이다.

상기의 목적을 달성하기 위한 미세 요철부가 형성된 실리콘 웨이퍼; 상기 실리콘 웨이퍼 상에 0.3㎛ 이상의 두께를 가지는 절연층; 및 상기 절연층 상에 시드 레이어(seed layer)를 진공증착한 후 도금하여 형성된 전극; 을 포함하는 것을 특징으로 하는 광소자 패키지용 기판이 제공된다.

바람직하게는, 상기 미세 요철부는 플라즈마 에칭, 화학 에칭, 샌딩 또는 그라인딩 중 어느 하나에 의해 형성되는 것을 특징으로 한다.

바람직하게는, 상기 전극은 3㎛ 이상의 두께를 가지는 것을 특징으로 한다.

한편, 실리콘 웨이퍼 상에 미세 요철부를 형성하는 단계; 상기 미세 요철부 상에 0.3㎛ 이상의 두께를 가지는 절연층을 형성하는 단계; 및 상기 절연층 상에 시드 레이어를 진공증착한 후 도금하여 전극을 형성하는 단계; 를 포함하는 것으로, 상기 미세 요철부는 플라즈마 에칭, 화학 에칭, 샌딩 또는 그라인딩 중 어느 하나에 의해 형성되는 것을 특징으로 하는 광소자 패키지용 기판 제조방법이 제공된다.

또한, 광소자 패키지용 기판을 준비하는 단계; 및 상기 기판 상에 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 순차적으로 적층하는 단계; 를 포함하는 것을 특징으로 하는 광소자 패키지 제조방법에 있어서, 상기 광소자 패키지용 기판은, 미세 요철부가 형성된 실리콘 웨이퍼; 상기 실리콘 웨이퍼 상에 0.3㎛ 이상의 두께를 가지는 절연층; 및 상기 절연층 상에 시드 레이어를 진공증착한 후 도금하여 형성된 전극; 을 포함하는 것을 특징으로 하는 광소자 패키지 제조방법이 제공된다.

그리고, 상기 광소자 패키지 제조방법에 의해 제조된 광소자 패키지가 제공된다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명은 전극이 두꺼운 경우에도 절연층이 패키지용 기판에서 깨어져 나오지 않도록 하여 상층 전극이 박리되는 현상을 방지하는 효과가 있다.

또한, 본 발명은 두꺼운 전극을 지지하기 위해 일정 이상의 두께를 가진 절연층을 구비하더라도 절연층의 밀도가 증가하여 안정화되기 때문에 발생하는 절연층이 밀착층의 계면에서 박리되는 현상을 방지하는 효과가 있다.

도 1은 종래의 이중요철구조의 기판을 갖는 반도체 발광소자의 구성도.
도 2은 본 발명의 실시예에 따른 광소자 패키지용 기판의 평면도 및 단면도.
도 3는 본 발명의 실시예에 따른 실리콘 웨이퍼, 절연층 및 밀착층이 증착된 단면도.
도 4은 본 발명의 실시예에 따른 광소자 패키지용 기판 제조방법의 순서도.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

도 2는 본 발명의 실시예에 따른 광소자 패키지용 기판의 평면도 및 단면도이다. 도 2를 참조하면, 본 발명의 실시예에 따른 광소자 패키지용 기판(100)은 실리콘 웨이퍼(110), 절연층(120), 시드 레이어(Seed Layer)(130) 및 전극(140)을 포함하는 것이 도시되어 있다. 시드 레이어(130)는 밀착층(131) 및 전도층(132)으로 구성된다.
여기서 전극(140)은 광소자용 전극으로써, 시드레이어(130)의 전도층에 부착 구성되는 것이다.

실리콘 웨이퍼(110)는 단결정 규소를 얇게 잘라 표면을 매끈하게 다듬은 것이다. 실리콘 웨이퍼(110) 상에는 미세 요철부(111)가 형성된다. 본 발명의 바람직한 일 실시예에 의하면, 미세 요철부(111)는 플라즈마 에칭, 화학 에칭, 샌딩 또는 그라인딩 중 어느 하나에 의해 형성될 수 있다. 또한, 미세 요철부(111)는 준 마이크로(sub-micro) 또는 마이크로(micro) 단위로 형성될 수 있다.

절연층(120)은 실리콘 웨이퍼(110) 상에 0.3㎛ 이상의 두께를 가지도록 형성된다. 예를 들면, 절연층(120)은 SiO2, Si3N4 또는 SiN 등을 화학시상성장법(CVD)나 물리적시상성장법(PVD)을 이용하여 실리콘 웨이퍼(110) 상에 형성함으로써 형성될 수 있다. 다른 예를 들면, 절연층(120)은 열 산화(Thermal Oxidation)법에 의해 실리콘 웨이퍼(110)를 고온로에 넣고 산소를 넣어 실리콘 웨이퍼(110) 상에 SiO2를 형성함으로써 형성될 수 있다.

시드 레이어(130)는 절연층(120) 상에 진공증착되어 형성된다.

전극(140)은 진공증착된 시드 레이어(130)를 도금하여 형성된다. 예를 들면, 포토 레지스트를 스프레이 코팅한 후 포토공정을 거쳐 전극 패턴을 형성한 후 동도금하여 전극 라인을 형성할 수 있다. 본 발명의 바람직한 일 실시예에 의하면, 전극(140)은 3㎛ 이상의 두께를 가지도록 형성될 수 있다.

도 3은 본 발명의 실시예에 따른 실리콘 웨이퍼(110), 절연층(120) 및 밀착층(131)이 증착된 단면도이다. 도 3을 참조하면, 본 발명에 따른 실리콘 웨이퍼(110) 상에 미세 요철부(111)가 형성되고, 절연층(120)과 밀착층(131)이 증착되는 것이 나타난다.

미세 요철부(111)는 실리콘 웨이퍼(110) 상에 형성된다. 본 발명의 바람직한 일 실시예에 의하면, 미세 요철부(111)는 실리콘 웨이퍼(110)를 플라즈마 에칭, 화학 에칭, 샌딩 또는 그라인딩 중 어느 하나에 의해 형성될 수 있다.

절연층(120)은 실리콘 웨이퍼(110)를 표면 요철 후 0.3㎛ 이상의 두께를 가지도록 형성된다. 표면 요철 후 형성된 절연층은 실리콘 웨이퍼에 형성된 미세 요철부에 의해 요철이 있는 형태로 형성된다.

0.3㎛ 이상의 두께를 가진 절연층(120)은 외력에 견딜 수 있는 강도가 높아져 절연층(120)이 패키지용 기판에서 깨어져 나오지 않아 전극(140)이 박리되는 현상을 방지하는 효과가 있다.

밀착층(131)은 절연층(120)에 진공증착되어 형성된다. 예를 들면, 밀착층(131)의 시드 금속(Seed Metal)은 절연층(120)과 밀착성이 좋은 Ti, Cr 또는 NiCr 등이 될 수 있다.

절연층(120)은 미세 요철이 형성된 실리콘 웨이퍼(110) 상에 형성되기 때문에, 밀착층(131)이 증착되는 절연층(120)의 표면에도 요철이 있다. 따라서, 절연층(120)이 밀착층(131)에 진공증착될 때 진공증착 물질이 요철로 인해 앵커되기 때문에 절연층(120)과 밀착층(131) 사이의 결합력이 증가하는 효과가 있다.

이하에서는 광소자 패키지용 기판 제조방법에 대해 더욱 상세하게 살펴본다.

도 4는 본 발명의 실시예에 따른 광소자 패키지용 기판 제조방법의 순서도이다. 도 4를 참조하면, 본 발명의 실시예에 따른 광소자 패키지용 기판 제조방법은 실리콘 웨이퍼(110)를 원하는 두께로 박형화하는 단계(S100), 실리콘 웨이퍼(110) 상에 미세 요철부(111)를 형성하는 단계(S200), 미세 요철부(111) 상에 절연층(120)을 형성하는 단계(S300), 절연층(120) 상에 시드 레이어(130)을 증착하는 단계(S400), 시드 레이어(130)를 도금하여 전극을 형성하는 단계(S500), 시드 레이어(130)를 선택 에칭한 후 전극 라인을 분리하는 단계(S600)를 포함한다.

S100 단계에서는, 실리콘 웨이퍼(110)가 일정 두께로 박형된다. 예를 들면, 실리콘 웨이퍼(110)는 400~700㎛ 정도로 박형될 수 있다.

S200 단계에서는, 실리콘 웨이퍼(110) 상부에 미세 요철부(111)를 형성한다. 본 발명의 바람직한 일 실시예에 의하면, 미세 요철부(111)는 플라즈마 에칭, 화학 에칭, 샌딩 또는 그라인딩 중 어느 하나에 의해 형성될 수 있다.

S300 단계에서는, 표면 요철 된 실리콘 웨이퍼(110) 상에 0.3㎛ 이상의 두께를 가지도록 절연층(120)을 형성한다. 실리콘은 전도성이 있기 때문에 실리콘 표면에 배선을 하기 위해 절연층(120)을 형성한다.

S400 단계에서는, 진공증착법으로 절연층(120) 상에 시드 레이어(130)를 증착한다.

S500 단계에서는, 증착된 시드 레이어(130)를 도금하여 전극(140)을 형성한다. 본 발명의 바람직한 일 실시예에 의하면, 전극(140)은 3㎛ 이상의 두께를 가지도록 형성될 수 있다.

S600 단계에서는, 전극 라인이 형성한 외부 부분의 시드 금속을 선택 에칭하여 제거한 후 전극 라인을 완전 분리한다.

이상에서는 본 발명의 바람직한 실시예 및 응용예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예 및 응용예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.

100 : 광소자 패키지용 기판 110 : 실리콘 웨이퍼
111 : 미세요철부 120 : 절연층
130 : 시드 레이어 131 : 밀착층
132 : 전도층 140 : 전극

Claims

미세 요철부(111)가 형성된 실리콘 웨이퍼(110);
상기 실리콘 웨이퍼 상에 0.3㎛ 이상의 두께를 가지는 절연층(120);
상기 절연층 표면의 요철 상에 Ti, Cr 또는 NiCr 중 선택된 어느 하나의 시드 금속이 밀착층(131)으로 진공증착되고, 그 상부에 전도층(132)이 진공증착되는 시드 레이어(130): 및
상기 시드 레이어(130) 상에 포토 레지스트를 스프레이 코팅한 후 포토공정을 거쳐 전극 패턴을 형성한 후 동도금하여 전극 라인으로 형성된 3㎛ 이상의 두께를 가지는 광소자용 전극(140); 을 포함하는 것
을 특징으로 하는 광소자 패키지용 기판.
제 1 항에 있어서,
상기 미세 요철부는 플라즈마 에칭, 화학 에칭, 샌딩 또는 그라인딩 중 어느 하나에 의해 형성되는 것
을 특징으로 하는 광소자 패키지용 기판.
삭제
실리콘 웨이퍼 상에 플라즈마 에칭, 화학 에칭, 샌딩 또는 그라인딩 중 어느 하나에 의해 형성되는 미세 요철부(111)를 형성하는 단계;
상기 미세 요철부 상에 0.3㎛ 이상의 두께를 가지고 표면에 요철을 구비한 절연층(120)을 형성하는 단계; 및
상기 절연층 표면의 요철 상에 Ti, Cr 또는 NiCr 중 선택된 어느 하나의 시드 금속이 밀착층(131)으로 진공증착되고, 그 상부에 전도층(132)이 진공증착되는 시드 레이어(130)를 형성하는 단계; 및
상기 시드 레이어(130) 상에 포토 레지스트를 스프레이 코팅한 후 포토공정을 거쳐 전극 패턴을 형성한 후 동도금하여 전극 라인으로 형성된 3㎛ 이상의 두께를 가지는 광소자용 전극(140)을 형성하는 단계;를 포함하는 것
을 특징으로 하는 광소자 패키지용 기판 제조방법.
광소자 패키지용 기판을 준비하는 단계; 및
상기 기판 상에 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 순차적으로 적층하는 단계; 를 포함하는 것을 특징으로 하는 광소자 패키지 제조방법에 있어서,
상기 광소자 패키지용 기판은,
실리콘 웨이퍼 상에 플라즈마 에칭, 화학 에칭, 샌딩 또는 그라인딩 중 어느 하나에 의해 형성되는 미세 요철부(111)를 형성하는 단계;
상기 미세 요철부 상에 0.3㎛ 이상의 두께를 가지고 표면에 요철을 구비한 절연층(120)을 형성하는 단계;
상기 절연층 표면의 요철 상에 Ti, Cr 또는 NiCr 중 선택된 어느 하나의 시드 금속이 밀착층(131)으로 진공증착되고, 그 상부에 전도층(132)이 진공증착되는 시드 레이어(130)를 형성하는 단계; 및
상기 시드 레이어(130) 상에 포토 레지스트를 스프레이 코팅한 후 포토공정을 거쳐 전극 패턴을 형성한 후 동도금하여 전극 라인으로 형성된 3㎛ 이상의 두께를 가지는 광소자용 전극(140)을 형성하는 단계;를 포함하는 것
을 특징으로 하는 광소자 패키지 제조방법.
제 5 항의 제조방법에 의해 제조된 광소자 패키지.