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KR101200938B1 - 반도체 장치의 패턴 형성 방법 - Google Patents

반도체 장치의 패턴 형성 방법 Download PDF

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KR101200938B1
KR101200938B1 KR1020050092329A KR20050092329A KR101200938B1 KR 101200938 B1 KR101200938 B1 KR 101200938B1 KR 1020050092329 A KR1020050092329 A KR 1020050092329A KR 20050092329 A KR20050092329 A KR 20050092329A KR 101200938 B1 KR101200938 B1 KR 101200938B1
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여기성
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Abstract

반도체 장치의 패턴 형성 방법을 제공한다. 이 방법은 기판 상에 복수개의 제 1 마스크 패턴을 형성하고, 각각의 제 1 마스크 패턴의 측벽에 제 2 마스크 패턴을 형성하고, 상기 제 2 마스크 패턴들 사이를 채우는 제 3 마스크 패턴을 형성하는 것을 포함한다. 상기 제 2 마스크 패턴을 제거하고, 상기 제 1 및 제 3 마스크 패턴들을 식각마스크로 사용하여 상기 기판의 일부를 제거한다. 본 발명에 따르면, 이중 노광에서 발생하는 1차 노광 및 2차 노광 사이의 오정렬이 발생하지 않고 일정한 피치로 반복되는 미세 패턴을 형성할 수 있다. 또한, 포토레지스트의 트리밍 및 화학 흡착의 두께 조절을 통하여 사진 공정으로 정의할 수 없는 선폭 및 피치의 규칙적인 패턴을 형성할 수 있다.
포토레지스트, 이중노광, 화학흡착

Description

반도체 장치의 패턴 형성 방법{METHOD FOR FORMING PATTERNS OF SEMICONDUCTOR DEVICE}
도 1 내지 도 4는 종래기술에 따른 패턴 형성 방법을 나타낸 공정단면도.
도 5 및 도 6은 종래기술의 문제점을 설명하기 위한 도면.
도 7 내지 도 11은 본 발명의 제 1 실시예에 따른 패턴 형성 방법을 설명하기 위한 단면도.
도 12 및 도 13는 본 발명의 제 2 실시예에 따른 패턴 형성 방법을 설명하기 위한 단면도.
도 14 내지 도 16은 본 발명의 제 3 실시예에 따른 패턴 형성 방법을 설명하기 위한 단면도.
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 더 구체적으로는 반도체 장치를 구성하는 패턴 형성 방법에 관한 것이다.
반도체 장치는 반도체 기판 상에 다양한 구조의 패턴들로 이루어진 단위 소자들이 배치되어 이들의 전기적 연결을 통해 구동하는 장치이다. 반도체 제조 공정 에서 소자들을 단위 면적에 높은 집적도로 배치하기 위한 연구가 활발하게 진행 중이다. 특히, 고집적의 기억 셀들로 구성되는 반도체 메모리 장치는 동일한 패턴들이 반복적으로 셀 어레이에 배치되기 때문에, 이들 패턴들을 고밀도로 형성하기 위한 이중 노광 기술이 개발되고 있다. 그러나, 현재까지 개발된 이중 노광 기술을 적용하더라도 패턴의 선폭이 40㎚ 이하인 경우 기술적 한계에 도달하여 새로운 패턴 형성 기술의 개발이 요구된다.
도 1 내지 도 4는 종래의 이중 노광 기술을 이용한 패턴 형성 방법을 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 기판(10) 상에 패턴을 형성하기 위한 물질막(12)을 형성하고, 상기 물질막(12) 상에 제 1 마스크막(14) 및 제 2 마스크막(16)을 형성한다. 상기 제 2 마스크막(16) 상에 제 1 포토레지스트 패턴(18)을 형성한다.
도 2를 참조하면, 상기 제 1 포토레지스트 패턴(18)을 식각마스크로 사용하여 상기 제 2 마스크막(16)을 패터닝하여 상기 제 1 마스크막(14) 상에 하드마스크 패턴(16p)을 형성한다. 상기 제 1 포토레지스트 패턴(18)을 제거하고, 상기 제 1 마스크막(14) 상에 제 2 포토레지스트 패턴(20)을 형성한다.
도 3을 참조하면, 상기 제 2 포토레지스트 패턴(20) 및 상기 하드 마스크 패턴(16p)을 식각마스크로 사용하여 상기 제 1 마스크막(14)을 패터닝하여 상기 하드 마스크 패턴이 전사된 제 1 패턴(14a)과 상기 제 2 포토레지스트 패턴(20)이 전사된 제 2 패턴(14b)로 구성된 마스크층을 형성한다.
도 4를 참조하면, 상기 제 1 패턴(14a) 및 상기 제 2 패턴(14b)을 식각마스 크로 사용하여 상기 물질막(12)을 패터닝하여 제 1 물질막 패턴(12a) 및 제 2 물질막 패턴(12b)을 형성한다.
종래기술에 따르면, 기판(10) 상에 반복적으로 배치된 제 1 물질막 패턴(12a)과 상기 제 1 물질막 패턴들(12a) 사이에 배치되어 상기 기판(10) 상에 반복되는 제 2 물질막 패턴들(12b)을 형성할 수 있다. 이 방법에 따르면 피치가 작은 패턴을 2군으로 나누어 이중 노광함으로써, 193㎚의 빛을 이용하여 패터닝할 수 있는 80㎚ 스케일의 패턴을 248㎚의 빛을 이용하여 패터닝할 수 있다.
그러나, 이중 노광의 경우 첫번째 노광 공정과 두번째 노광 공정의 마스크 레이어가 오정렬되는 경우 도 5에 도시된 것과 같이, 제 1 물질막 패턴(12a)과 제 2 물질막 패턴(12b)가 오정렬되어 제 2 물질막 패턴(12b)의 좌, 우측 간격(L1, L2)의 차이가 발생할 수 있다. 이는 일정 피치로 반복되는 패턴에서 규칙적인 패턴 불량을 일으켜 반도체 기억 장치의 셀 특성 불량을 유발할 수 있고, 도 6에 도시된 것과 같이, 간격이 좁은 부분에서 제 1 물질막 패턴(12a)와 제 2 물질막 패턴(12b)가 접촉되는 패턴 불량(X)을 유발할 수 있다. 도 6에 도시된 것과 같은 패턴 불량(X)은 첫번째 노광과 두번째 노광의 마스크 레이어들이 오정렬되는 경우 이외에도, 제 2 포토레지스트 패턴(20)을 형성하기 위한 레지스트가 상기 하드마스크 패턴(16) 부근에 잔존하거나, 제 2 포토레지스트 패턴(20)과 상기 하드마스크 패턴(16) 사이에서 상기 제 1 마스크막(14)이 잔존하여 패턴의 피치가 작은 경우에도 패턴 불량(X)이 발생될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 일정한 피치로 반복되는 패턴을 형성하는 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이중 노광을 사용하지 않고 단일 노광으로도 미세 패턴을 형성할 수 있는 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 다른 종류의 마스크막을 형성하고, 어느 한 종류의 마스크막을 선택적으로 제거하여 미세 패턴을 형성하는 방법을 제공한다. 이 발명은 기판 상에 복수개의 제 1 마스크 패턴을 형성하고, 각각의 제 1 마스크 패턴의 측벽에 제 2 마스크 패턴을 형성하고, 상기 제 2 마스크 패턴들 사이를 채우는 제 3 마스크 패턴을 형성하는 것을 포함한다. 상기 제 2 마스크 패턴을 제거하고, 상기 제 1 및 제 3 마스크 패턴들을 식각마스크로 사용하여 상기 기판의 일부를 제거한다.
본 발명에서 상기 제 1 마스크 패턴 및 상기 제 3 마스크 패턴은 실리콘을 함유한 유기막으로 형성하고, 상기 제 2 마스크막은 실리콘을 함유하지 않은 유기막으로 형성할 수 있다. 실리콘을 함유한 유기막은 산소 플라즈마 에슁으로 제거되는 반면, 실리콘을 함유한 유기막은 산소 플라즈마와 접촉된 부분에 실리콘산화막이 형성되어 제거되지 않는다. 실리콘 함유 유기막의 이러한 특성을 이용하여 실리콘을 함유하지 않은 제 2 마스크막만 선택적으로 제거할 수 있다.
본 발명의 다른 실시예에서, 상기 제 2 마스크 패턴은 상기 제 1 마스크 패턴과 상기 제 3 마스크 패턴보다 현상 속도가 빠른 포토레지스트로 형성할 수 있 다. 예컨대, 포지티브 레지스트와 네거티브 레지스트의 상반된 노광 특성 및 현상 특성을 이용하여 상기 제 2 마스크 패턴만 선택적으로 제거할 수도 있다.
상기 제 2 마스크 패턴은 일정한 피치로 형성된 제 1 마스크 패턴들 상에 각각 형성되어 이웃한 다른 제 2 마스크 패턴과 소정 간격 이격되도록 형성할 수 있다. 상기 제 2 마스크 패턴은 포토레지스트의 화학흡착을 이용하여 원하는 두께로 형성할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 7 내지 도 12는 본 발명의 제 1 실시예에 따른 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 반도체 기판(50) 상에 식각 대상 물질막(52)을 형성하고, 필요에 따라 상기 물질막(52) 상에 하드마스크막(54)을 형성한다. 상기 하드마스크막(54) 상에 반사방지막을 더 형성할 수도 있다. 상기 하드마스크막(54) 상에 복수 개의 제 1 마스크 패턴(56)을 형성한다. 상기 제 1 마스크 패턴(56)은 일정 피치의 스트라이프 형상으로 배치된다. 예컨대, 상기 제 1 마스크 패턴(56)은 선폭의 3배수 간격을 두고 배치될 수 있다. 이 실시예에서, 상기 제 1 마스크 패턴(56)은 실리콘을 함유한 유기막으로 형성한다. 예컨대, 상기 제 1 마스크 패턴(56)은 실리콘 함유 포토레지스트로 형성할 수 있다. 상기 제 1 마스크 패턴(56)은 노광 공정에서 정의할 수 있는 최소 선폭으로 형성할 수 있으며, 포토레지스트 트리밍 공정을 이용하여 선폭을 노광 공정의 한계 선폭 이하로 더욱 축소할 수 있다. 예컨대, 상기 제 1 마스크 패턴(56)은 50㎚ 선폭으로 패터닝하고, 트리밍 공정에 의해 30㎚로 선폭을 축소할 수 있다.
도 8을 참조하면, 상기 제 1 마스크 패턴(56) 상에 제 2 마스크 패턴(58)을 형성한다. 상기 제 2 마스크 패턴(58)은 실리콘을 함유하지 않은 유기막으로 형성한다. 상기 제 2 마스크 패턴(58)은 상기 제 1 마스크 패턴(56) 상에 형성되어, 이웃하는 다른 제 2 마스크 패턴과 소정 간격으로 이격되도록 형성한다. 상기 제 2 마스크 패턴(58)은 상기 제 1 마스크 패턴(56)에 대응되는 형태를 가진다. 따라서, 상기 제 2 마스크 패턴(58)은 상기 제 1 마스크 패턴들(56) 사이에 상기 제 1 마스크 패턴(56)과 평행한 라인형상의 갭을 형성한다.
상기 제 1 마스크 패턴(56)의 측벽에서 상기 제 2 마스크 패턴(58)의 두께는 상기 제 1 마스크 패턴(56)의 폭과 동일한 것이 바람직하며, 상기 제 2 마스크 패턴들(58)의 간격도 상기 제 1 마스크 패턴(56)의 폭과 동일한 것이 바람직하다. 상기 제 1 마스크 패턴들(56)의 간격을 선폭의 3배수로 형성하였기 때문에, 상기 제 2 마스크 패턴(58)의 두께를 조절하여 제 2 마스크 패턴들의 간격을 제어할 수 있다.
상기 제 2 마스크 패턴(58)은 포토레지스트의 화학흡착법을 이용하여 형성할 수 있다. 화학흡착법을 이용하는 경우, 상기 제 1 마스크 패턴(56)을 구성하는 제 1 포토레지스트 패턴 상에 제 2 포토레지스트를 형성하고, 그 결과물을 베이크 처리하면 제 1 포토레지스트 표면에 잔류된 산과 반응하여 상기 제 1 포토레지스트와 접촉부분의 상기 제 2 포토레지스트막이 폴리머 형태로 결합한다. 상기 제 2 포토레지스트막이 폴리머형태로 결합된 결과물을 린스하여 미반응된 제 2 포토레지스트를 제거하면, 상기 제 1 포토레지스트의 측벽 및 상부면에 폴리머 형태의 제 2 포토레지스트막이 잔존하여 상기 제 2 마스크 패턴(58)이 형성된다.
도 9를 참조하면, 상기 제 2 마스크 패턴(58)들 사이의 갭에 채워진 제 3 마스크 패턴(60)을 형성한다. 상기 제 3 마스크 패턴(60)은 실리콘을 함유하는 유기막으로 형성할 수 있다. 예컨대, 상기 제 3 마스크 패턴(60)은 실리콘 함유 포토레지스트로 형성할 수 있다. 상기 실리콘 함유 포토레지스트를 상기 제 2 마스크 패턴(58)이 형성된 결과물 상에 형성하고, 계면활성 린스(surfactant rinse) 용액을 이용하여 상기 실리콘 함유 포토레지스트 상층부를 선택적으로 제거하여 상기 제 3 마스크 패턴(60)을 형성할 수 있다. 상기 제 3 마스크 패턴(60)은 상기 제 1 마스크 패턴(56)과 교대로 배치되어, 상기 제 1 마스크 패턴(56)과 상기 제 3 마스크 패턴(60)은 일정한 피치로 배치된 스트라이프 형상의 마스크 패턴을 구성한다.
한편, 본 발명의 일 실시예에 따르면, 상기 제 3 마스크 패턴(60)을 형성하 기 전에, 상기 제 3 마스크 패턴(60)의 코팅 불량 방지 또는 패턴 정밀성(Pattern fidelity)의 개선을 위해, 상기 제 2 마스크 패턴(58)의 표면을 경화시키는 단계를 더 실시할 수도 있다. 상기 제 2 마스크 패턴(58)의 표면을 경화시키는 단계는 Ar plasma treatment, HBR plasma treatment, UV curing, E-Beam curing 및 Ar implantation 중의 한가지 방법을 사용하는 포토레지스트 경화 공정을 사용하여 실시할 수 있다.
또한, 상기 제 3 마스크 패턴(60)을 형성하는 단계는 산(acid)를 포함하는 수용성 막을 코팅한 후, 그 결과물을 베이크(baje)하여 상기 산을 확산시키는 단계를 포함할 수 있다. 이때, 상기 수용성 막은 상기 베이크 단계에서 산이 확산되는 길이에 상응하여 리세스된다. 상기 산을 포함하는 수용성 막의 코팅 및 이를 베이크하는 단계를 포함하는 상술한 막 형성 방법은 상기 제 1 마스크 패턴(56) 또는 상기 제 2 마스크 패턴(58)을 형성하기 위한 단계에 적용될 수도 있다.
도 10을 참조하면, 상기 제 3 마스크 패턴(60)이 형성된 결과물을 산소 플라즈마 에슁 처리한다. 상기 제 1 마스크 패턴(56) 및 상기 제 3 마스크 패턴(60)은 실리콘 함유 유기막으로 형성되는 반면, 상기 제 2 마스크 패턴(58)은 실리콘을 함유하지 않은 유기막으로 형성된다. 따라서, 산소 플라즈마 에슁에 의해 상기 제 2 마스크 패턴(58)이 선택적으로 제거되어, 기판 상에는 상기 제 1 마스크 패턴(56) 및 상기 제 3 마스크 패턴들(60)으로 구성된 스트라이프 형상의 마스크층이 남게된다.
상기 제 1 마스크 패턴(56)과 상기 제 3 마스크 패턴(60) 상부에는 유기막 내에 함유된 실리콘과 산소가 결합되어 실리콘 산화막(62)이 형성된다. 상기 하드마스크막(54)을 실리콘 산화막과 식각선택성을 가지는 물질로 형성한 경우, 상기 실리콘 산화막(62)은 상기 하드 마스크막(54) 제거를 위한 마스크층으로 사용될 수 있다.
도 11을 참조하면, 상기 제 1 마스크 패턴(56) 및 상기 제 3 마스크 패턴(60)을 식각마스크로 사용하여 상기 하드마스크막(54) 및 상기 물질막(52)을 패터닝하여, 상기 반도체 기판(50) 상에 일정 피치로 배치된 복수개의 제 1 물질막 패턴(52a)을 형성하고, 상기 제 1 물질막 패턴들(52a)과 교대로 배치된 복수개의 제 2 물질막 패턴(52b)을 형성한다. 상기 제 1 물질막 패턴들(52a)은 상기 제 1 마스크 패턴(56)이 전사된 것들이고, 상기 제 2 물질막 패턴들(52b)는 상기 제 3 마스크 패턴(58)이 전사된 것들이다. 상기 제 1 물질막 패턴들(52a)과 상기 제 2 물질막 패턴들(52b)은 상기 반도체 기판(50) 상에 동일 피치로 배치된 스트라이프 패턴을 구성한다. 상기 제 3 마스크 패턴(60)은 상기 제 1 마스크 패턴(56)에 자기정렬되어 형성되기 때문에, 본 발명에서 상기 제 1 물질막 패턴들(52a)과 상기 제 2 물질막 패턴들(52b)이 오정렬되지 않는다. 또한 상기 제 2 마스크 패턴(58)을 산소 플라즈마 에슁으로 제거하여 반복적으로 배치된 제 1 마스크 패턴(56)과 제 3 마스크 패턴(60)을 기판 상에 남기기 때문에 이중 노광에서 발생하는 것과 같은 노광 불량을 일으키지 않는다.
본 발명에서, 상기 제 1 마스크 패턴(56) 및 상기 제 3 마스크 패턴(60)으로 상기 하드마스크막(54)을 패터닝하여 하드마스크 패턴을 형성하고, 상기 제 1 및 제 3 마스크 패턴(56, 60)을 제거하고 상기 하드마스크 패턴을 식각마스크로 사용하여 상기 물질막(52)을 식각할 수도 있다.
도 12 및 도 13은 본 발명의 제 2 실시예에 따른 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 12를 참조하면, 제 1 실시예와 마찬가지로, 하드마스크(54) 상에 제 1 마스크 패턴(156), 제 2 마스크 패턴(158) 및 제 3 마스크 패턴(160)을 형성한다. 그러나, 이 실시예에서 상기 제 1 마스크 패턴(156)은 목표 폭보다 크게 형성하고, 상기 제 2 마스크 패턴(158)을 얇게 형성하여 상기 제 3 마스크 패턴(160)의 폭도 목표 폭보다 크게 형성되도록 한다. 상기 제 1 마스크 패턴(156), 상기 제 2 마스크 패턴(158) 및 상기 제 3 마스크 패턴(160)은 유기 마스크 패턴으로 형성할 수 있다. 예컨대, 상기 제 1 마스크 패턴(156), 상기 제 2 마스크 패턴(158) 및 상기 제 3 마스크 패턴(160)은 포토레지스트로 형성할 수 있다. 상기 제 2 마스크 패턴(158)은 상기 제 1 마스크 패턴(156)과 상기 제 3 마스크 패턴(160)의 현상 속도보다 빠른 포토레지스트로 형성하는 것이 바람직하다.
도 13을 참조하면, 상기 제 2 마스크 패턴(158)을 선택적으로 제거하여 상기 기판 상에 제 1 마스크 패턴(156)과 상기 제 3 마스크 패턴(160)을 잔존시킨다. 예컨대, 상기 제 1 마스크 패턴(156)과 상기 제 3 마스크 패턴(160)은 노광후 현상 속도가 상기 제 2 마스크 패턴(158)보다 느린 포토레지스트로 형성하여 노광 후에 상기 제 2 마스크 패턴(158)을 선택적으로 제거하거나, 노광전 현상 속도가 상기 제 2 마스크 패턴(158)보다 느린 포토레지스트로 형성하여, 노광 후에 상기 제 2 마스크 패턴(158)만 선택적으로 제거할 수 있다. 일례로, 노광에 의해 중합체의 결합이 강해지는 네거티브 레지스트와 결합이 약해지는 포지티브 레지스트를 사용하여 마스크 패턴을 형성함으로써, 노광전에 제 2 마스크막을 제거하거나 노광후에 제 2 마스크막을 제거할 수 있다.
도시된 것과 같이, 상기 제 1 마스크 패턴(156)과 상기 제 3 마스크 패턴(160)도 일부가 제거되어 그 폭이 줄어들 수 있다. 따라서, 제 2 마스크 패턴(158)을 제거하는 동안 상기 제 1 마스크 패턴(156)과 상기 제 3 마스크 패턴(160)의 제거를 고려하여 상기 제 1 마스크 패턴(156)과 상기 제 3 마스크 패턴(160)의 폭은 미리 소적 크기만큼 크게 형성하였다.
계속해서 도시하지는 않았지만 상기 제 1 마스크 패턴(156)과 상기 제 3 마스크 패턴(160)을 식각마스크로 사용하여 상기 하드마스크막(54)을 패터닝하여 하드마스크막을 패터닝하여 상기 하드마스크막(54)을 식각마스크로 사용하여 상기 물질막(52)을 패터닝할 수 있다. 다른 방법으로, 상기 제 1 마스크 패턴(156)과 상기 제 3 마스크 패턴(160)을 식각마스크로 사용하여 상기 하드마스크막(54) 및 상기 물질막(52)을 순차적으로 패터닝할 수도 있다.
도 14 내지 도 16은 본 발명의 제 3 실시예에 따른 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 14를 참조하면, 본 발명은 규칙적으로 배치되는 패턴과 불규칙적으로 배치된 패턴을 함께 형성할 수 있다. 일반적으로 기억 장치의 셀 어레이에는 동일 패턴이 반복되어 규칙적인 패턴이 배치되고, 주변회로 영역에는 다양한 논리 회로를 구현하기 위하여 불규칙 적이 패턴이 배치된다. 도 9를 참조하여 설명된 제 1 실시예와 마찬가지로 하드마스크막(54)이 형성된 기판 상에 제 1 마스크 패턴(56), 제 2 마스크 패턴(58) 및 제 3 마스크 패턴(60)을 형성한다. 상기 제 3 마스크 패턴(60)은 상기 제 2 마스크 패턴(58)이 형성된 기판의 전면에 마스크막(260)을 형성하고, 상기 마스크막(260)의 상부층을 제거하여 상기 제 2 마스크 패턴들(58) 사이의 갭에 형성할 수 있다. 이 때, 상기 반도체 기판(50)의 다른 영역, 예컨대 반도체 기억 장치의 주변회로 영역에는 마스크막(260)으로 덮인다.
도 15를 참조하면, 상기 마스크막(260)을 패터닝하여 제 4 마스크 패턴(260a)을 형성한다. 상기 제 4 마스크 패턴(260a)는 주변회로 영역과 같은 상기 반도체 기판의 다른 영역에 불규칙적인 패턴을 정의한다. 계속해서, 상기 제 2 마스크 패턴(58)을 제거하고, 상기 제 1 마스크 패턴(56), 상기 제 3 마스크 패턴(60) 및 상기 제 4 마스크 패턴(260a)을 식각마스크로 사용하여 하부층들을 식각하여, 도 16에 도시된 것과 같이 일정한 피치로 반복적으로 배치된 제 1 물질막 패턴(52a) 및 제 2 물질막 패턴(52b), 그리고 불규칙적인 제 3 물질막 패턴(252)을 형성한다.
도 14 내지 도 17에 도시된 것과 같이, 본 발명의 제 3 실시예는 제 1 실시예의 방법을 인용하여 불규칙적인 제 3 물질막 패턴(252)을 형성하는 방법을 설명하였다. 그러나, 제 3 실시예는 제 1 실시예를 인용하는데 그치지 않고 제 2 실시예를 인용하여 불규칙적인 제 3 물질막 패턴(252)을 형성할 수도 있다. 제 1 실시예 및 제 2 실시예 중 어느것을 인용하더라도, 제 3 마스크 패턴을 형성하는 마스 크막을 이용하여 주변회로 영역 등의 반도체 기판의 다른 영역에 다양한 형상의 불규칙적인 제 3 물질막 패턴(252)을 형성할 수 있다.
상술한 것과 같이 본 발명에 따르면, 실리콘 함유 유기막과 실리콘을 함유하지 않은 유기막의 산소 플라즈마 에슁 특성의 차이를 이용하여 이중 노광법을 사용하지 않고 규칙적인 미세 패턴을 형성하거나, 현상속도의 차이가 있는 포토레지스트 패턴을 형성하여 현상속도의 차이를 이용하여 포토레지스트 패턴을 선택적으로 제거하여 미세 패턴을 형성할 수 있다. 따라서, 이중 노광에서 발생하는 1차 노광 및 2차 노광 사이의 오정렬이 발생하지 않고 일정한 피치로 반복되는 미세 패턴을 형성할 수 있다.
본 발명에 따르면, 포토레지스트의 트리밍 및 화학 흡착의 두께 조절을 통하여 사진 공정으로 정의할 수 없는 선폭 및 피치의 규칙적인 패턴을 형성할 수 있다.

Claims (21)

  1. 기판 상에 복수개의 제 1 마스크 패턴을 형성하는 단계;
    각각의 제 1 마스크 패턴의 측벽에 제 2 마스크 패턴을 형성하는 단계;
    상기 제 2 마스크 패턴들 사이를 채우는 제 3 마스크 패턴을 형성하는 단계;
    상기 제 2 마스크 패턴을 제거하는 단계; 및
    상기 제 1 및 제 3 마스크 패턴들을 식각마스크로 사용하여 상기 기판의 일부를 제거하는 단계를 포함하되,
    상기 제 1 및 제 3 마스크 패턴은 실리콘 함유 유기막으로 형성하고,
    상기 제 2 마스크 패턴은 실리콘을 함유하지 않은 유기막으로 형성하고, 산소 플라즈마 에슁으로 제거하는 것을 특징으로 하는 패턴 형성 방법.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서,
    상기 제 2 마스크 패턴을 제거하는 단계에서,
    상기 제 1 및 제 3 마스크 패턴의 상부에 실리콘산화막을 형성하는 것을 특징으로 하는 패턴 형성 방법.
  5. 청구항 1에 있어서,
    상기 제 1, 제 2 및 제 3 마스크 패턴은 포토레지스트로 형성하되, 상기 제 2 마스크 패턴은 상기 제 1 및 제 3 마스크 패턴보다 현상 속도가 빠른 것으로 형성하고,
    상기 제 1 및 제 3 마스크 패턴과 상기 제 2 마스크 패턴의 현상 속도 차이를 이용하여 상기 제 2 마스크 패턴을 제거하는 것을 특징으로 하는 패턴 형성 방법.
  6. 청구항 5에 있어서,
    상기 제 1 및 제 3 마스크 패턴들은 목표 폭(target width)보다 크게 형성하여 상기 제 2 마스크 패턴을 제거하는 동안 상기 제 1 및 상기 제 3 마스크 패턴의 폭을 상기 목표 폭에 도달하도록 하는 것을 특징으로 하는 패턴 형성 방법.
  7. 청구항 1에 있어서,
    상기 제 1 마스크 패턴은 소정 피치를 가지며 반복되어 배치된 스트라이프 형상인 것을 특징으로 하는 패턴 형성 방법.
  8. 청구항 7에 있어서,
    상기 제 3 마스크 패턴을 형성하는 단계에서,
    상기 기판의 다른 영역 상에 제 4 마스크 패턴을 형성하는 단계를 더 포함하고, 상기 제 4 마스크 패턴을 식각마스크로 사용하여 상기 기판의 다른 영역에서 상기 기판의 일부분을 식각하는 것을 특징으로 하는 패턴 형성 방법.
  9. 기판 상에 소정의 피치의 스트라이프 형상으로 배치된 복수개의 실리콘 함유 제 1 유기 마스크 패턴을 형성하는 단계;
    각각의 제 1 유기 마스크 패턴 상에 측벽 및 상부를 감싸는 제 2 유기 마스크 패턴을 형성하여, 상기 제 2 유기 마스크 패턴들 사이에 상기 제 1 유기 마스크 패턴과 평행한 갭을 형성하는 단계;
    상기 제 2 유기 마스크 패턴들 사이의 갭에 채워져 상기 제 1 유기 마스크 패턴과 평행한 실리콘 함유 제 3 유기 마스크 패턴을 형성하는 단계;
    산소 플라즈마 에슁을 이용하여 상기 제 2 유기 마스크 패턴을 제거하여 상기 제 1 유기 마스크 패턴 및 상기 제 3 유기 마스크 패턴들로 이루어진 마스크층을 형성하는 단계; 및
    상기 마스크층을 식각마스크로 사용하여 상기 기판의 일부분을 식각하는 단계를 포함하되,
    상기 제 2 유기 마스크 패턴은 화학 흡착법을 이용하여 형성하는 것을 특징으로 하는 패턴 형성 방법.
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Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7910288B2 (en) * 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7655387B2 (en) 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
US7429536B2 (en) * 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7816262B2 (en) 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7776744B2 (en) * 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
KR100744683B1 (ko) * 2006-02-27 2007-08-01 주식회사 하이닉스반도체 반도체 소자 제조 방법
US20090065146A1 (en) * 2006-03-06 2009-03-12 Tokyo Electron Limited Plasma processing apparatus
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8003310B2 (en) * 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7795149B2 (en) 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7723009B2 (en) 2006-06-02 2010-05-25 Micron Technology, Inc. Topography based patterning
KR100781542B1 (ko) * 2006-06-08 2007-12-03 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
KR100829603B1 (ko) * 2006-11-23 2008-05-14 삼성전자주식회사 에어 갭을 갖는 반도체 소자의 제조 방법
KR100787943B1 (ko) * 2006-12-28 2007-12-24 삼성전자주식회사 비휘발성 기억 소자의 형성 방법
US7923373B2 (en) * 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US7718529B2 (en) * 2007-07-17 2010-05-18 Globalfoundries Inc. Inverse self-aligned spacer lithography
US8563229B2 (en) * 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
KR101004691B1 (ko) * 2007-09-12 2011-01-04 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법
US7737039B2 (en) 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US20090130854A1 (en) * 2007-11-21 2009-05-21 Macronix International Co., Ltd. Patterning structure and method for semiconductor devices
US8530147B2 (en) * 2007-11-21 2013-09-10 Macronix International Co., Ltd. Patterning process
US7659208B2 (en) * 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
US8440569B2 (en) * 2007-12-07 2013-05-14 Cadence Design Systems, Inc. Method of eliminating a lithography operation
US7790531B2 (en) * 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
KR100942078B1 (ko) 2007-12-27 2010-02-12 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US7927782B2 (en) * 2007-12-28 2011-04-19 Texas Instruments Incorporated Simplified double mask patterning system
TWI452419B (zh) * 2008-01-28 2014-09-11 Az Electronic Mat Ip Japan Kk 細微圖案光罩及其製造方法、及使用其之細微圖案形成方法
JP5086283B2 (ja) * 2008-02-15 2012-11-28 東京エレクトロン株式会社 パターン形成方法及び半導体装置の製造方法
JP5254049B2 (ja) * 2008-02-15 2013-08-07 東京エレクトロン株式会社 パターン形成方法及び半導体装置の製造方法
US8030218B2 (en) 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
KR101439394B1 (ko) 2008-05-02 2014-09-15 삼성전자주식회사 산 확산을 이용하는 더블 패터닝 공정에 의한 반도체소자의 미세 패턴 형성 방법
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) * 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
JP2009295745A (ja) * 2008-06-04 2009-12-17 Toshiba Corp 半導体装置の製造方法
US8076208B2 (en) * 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
US8492282B2 (en) * 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
US8247302B2 (en) * 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8796155B2 (en) * 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) * 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8133664B2 (en) * 2009-03-03 2012-03-13 Micron Technology, Inc. Methods of forming patterns
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US8026179B2 (en) * 2009-04-09 2011-09-27 Macronix International Co., Ltd. Patterning method and integrated circuit structure
US9330934B2 (en) * 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US20110129991A1 (en) * 2009-12-02 2011-06-02 Kyle Armstrong Methods Of Patterning Materials, And Methods Of Forming Memory Cells
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
JP2013004669A (ja) * 2011-06-15 2013-01-07 Toshiba Corp パターン形成方法、電子デバイスの製造方法及び電子デバイス
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
CN103594415B (zh) * 2012-08-13 2016-12-21 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US9213239B2 (en) 2013-01-22 2015-12-15 Micron Technology, Inc. Methods of forming patterns for semiconductor device structures
US9583381B2 (en) 2013-06-14 2017-02-28 Micron Technology, Inc. Methods for forming semiconductor devices and semiconductor device structures
US9305837B2 (en) * 2014-04-10 2016-04-05 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and formation thereof
US9548201B2 (en) * 2014-06-20 2017-01-17 Applied Materials, Inc. Self-aligned multiple spacer patterning schemes for advanced nanometer technology
KR102193680B1 (ko) 2014-08-14 2020-12-21 삼성전자주식회사 반도체 소자의 제조 방법
US9741566B2 (en) 2015-03-30 2017-08-22 Applied Materials, Inc. Methods for manufacturing a spacer with desired profile in an advanced patterning process
CN106611699A (zh) * 2015-10-22 2017-05-03 中芯国际集成电路制造(上海)有限公司 双重构图方法及半导体器件的制造方法
US10128337B2 (en) 2016-06-03 2018-11-13 Applied Materials, Inc. Methods for forming fin structures with desired profile for 3D structure semiconductor applications
US10395976B1 (en) * 2018-05-13 2019-08-27 Nanya Technology Corporation Method of manufacturing semiconductor device
US10727058B2 (en) 2018-08-20 2020-07-28 Applied Materials, Inc. Methods for forming and etching structures for patterning processes
US11195923B2 (en) 2018-12-21 2021-12-07 Applied Materials, Inc. Method of fabricating a semiconductor device having reduced contact resistance
CN111477541A (zh) * 2020-04-23 2020-07-31 上海华力集成电路制造有限公司 自对准双重成像技术

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6239008B1 (en) 1999-09-29 2001-05-29 Advanced Micro Devices, Inc. Method of making a density multiplier for semiconductor device manufacturing
JP2002280388A (ja) 2001-03-15 2002-09-27 Toshiba Corp 半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3456204B2 (ja) * 2001-01-09 2003-10-14 日立金属株式会社 磁気式エンコーダー
JPH07113774B2 (ja) * 1987-05-29 1995-12-06 株式会社日立製作所 パタ−ンの形成方法
US5308742A (en) * 1992-06-03 1994-05-03 At&T Bell Laboratories Method of etching anti-reflection coating
US5648198A (en) * 1994-12-13 1997-07-15 Kabushiki Kaisha Toshiba Resist hardening process having improved thermal stability
KR0155880B1 (ko) 1995-09-13 1998-12-01 김광호 반도체 소자의 미세패턴 형성방법
TW329539B (en) * 1996-07-05 1998-04-11 Mitsubishi Electric Corp The semiconductor device and its manufacturing method
KR20020046040A (ko) 2000-12-12 2002-06-20 박종섭 반도체소자의 미세패턴 제조방법
US7166419B2 (en) * 2002-09-26 2007-01-23 Air Products And Chemicals, Inc. Compositions substrate for removing etching residue and use thereof
KR100489660B1 (ko) * 2003-03-17 2005-05-17 삼성전자주식회사 미세 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6239008B1 (en) 1999-09-29 2001-05-29 Advanced Micro Devices, Inc. Method of making a density multiplier for semiconductor device manufacturing
JP2002280388A (ja) 2001-03-15 2002-09-27 Toshiba Corp 半導体装置の製造方法

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