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KR101196694B1 - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

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KR101196694B1
KR101196694B1 KR1020060008896A KR20060008896A KR101196694B1 KR 101196694 B1 KR101196694 B1 KR 101196694B1 KR 1020060008896 A KR1020060008896 A KR 1020060008896A KR 20060008896 A KR20060008896 A KR 20060008896A KR 101196694 B1 KR101196694 B1 KR 101196694B1
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KR
South Korea
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chip
bottom plate
sensor chip
semiconductor package
signal processing
Prior art date
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KR1020060008896A
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English (en)
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KR20060101222A (ko
Inventor
노리오 다카하시
Original Assignee
오끼 덴끼 고오교 가부시끼가이샤
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Filing date
Publication date
Application filed by 오끼 덴끼 고오교 가부시끼가이샤 filed Critical 오끼 덴끼 고오교 가부시끼가이샤
Publication of KR20060101222A publication Critical patent/KR20060101222A/ko
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Abstract

센서 칩을 수납한 반도체 패키지의 두께를 저감시킴과 함께 반도체 패키지의 케이스체 저판의 변형을 저감시키는 수단을 제공한다.
저판과, 저판의 주연부에 형성한 측벽과, 그 측벽에 둘러싸인 칩 수납 공간에 수납되는 센서 칩을 구비한 반도체 패키지에 있어서, 저판에 센서 칩을 설치하는 칩 설치 구멍을 형성한다.
Figure R1020060008896
반도체 패키지

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
도 1 은 실시예 1 의 반도체 패키지를 나타내는 단면도.
도 2 는 실시예 1 의 반도체 패키지를 나타내는 상면도.
도 3 은 도 2 의 B-B 단면도.
도 4 는 실시예 1 의 반도체 패키지를 나타내는 하면도.
도 5 는 실시예 1 의 센서 칩의 설치 상태를 나타내는 사시도.
도 6 은 실시예 1 의 센서 칩의 다른 접합층의 형성예를 나타내는 설명도.
도 7 은 실시예 2 의 반도체 패키지를 나타내는 상면도.
도 8 은 도 7 의 C-C 단면도.
도 9 는 실시예 2 의 반도체 패키지를 나타내는 하면도.
*도면의 주요부분에 대한 부호의 설명*
1 : 반도체 패키지 2 : 케이스체
3 : 저판 3a : 표면
3b, 22 : 이면 4 : 측벽
5 : 센서 칩 6 : 칩 수납 공간
7 : 칩 설치 구멍 8, 10, 12 : 패드
9 : 신호 처리 칩 11 : 메모리 칩
13 : 단자 형성판 14 : 내부 단자
15 : 와이어 16 : 접합층
17 : 밀봉뚜껑 19 : 외부 단자
21 : 맞춤 마크
특허문헌 1 일본 공개특허공보 평9-89925호 (제2페이지 단락 0002 및 제3페이지 단락 0009, 도 1)
본 발명은 중추부를 지지하는 가요부를 갖는 반도체 가속도 센서 등의 센서 칩 등을 칩 수납 공간에 밀봉하는 케이스체를 구비한 반도체 패키지에 관한 것이다.
종래의 반도체 패키지는, 저판과 그 주연부에 형성된 측벽으로 이루어지는 수지 케이스의 저판의 표면에 중추부를 지지하는 가요부를 갖는 반도체 가속도 센서인 센서 칩과 신호 처리 칩을 동일면 상에 병치하여, 센서 칩과 신호 처리 칩 및리드프레임 사이를 와이어로 접속하고, 수지 캡을 수지 케이스에 고착하여 센서 칩과 신호 처리 칩을 칩 수납 공간에 밀봉함과 함께, 리드프레임의 단부를 수지 케이스 저판의 가장자리부에서 절곡하여 수지 케이스 저판의 이면에 외부 단자를 형성하고 있다 (예를 들어 특허문헌 1 참조).
그러나, 상기 서술한 종래의 기술에서는, 케이스체 저판의 표면에 센서 칩과 신호 처리 칩을 동일면 상에 병치하여 이들을 수지 캡으로 밀봉하고 있기 때문에, 저판의 두께와 칩 수납 공간의 높이와 수지 캡의 천판의 두께로 반도체 패키지의 두께가 정해져, 최근의 반도체 패키지의 소형화, 특히 반도체 패키지의 박형화 요청에 부응하여 케이스체의 저판을 얇게 하면, 케이스체 저판의 강성이 약해져 열이나 외력 등에 의한 변형이 생기기 쉬워지고, 중추부를 지지하는 가요부를 갖는 반도체 가속도 센서에서는 가요부에 변형이 생겨 센서 칩의 특성치에 영향을 미친다는 문제가 있다.
반도체 가속도 센서의 경우에는, 가속도 측정의 감도를 높이기 위해서 중추부가 소정의 무게를 가질 필요가 있어 다른 반도체칩에 비하여 두께를 얇게 하는 것이 어렵고, 칩 수납 공간의 높이는 반도체 가속도 센서인 센서 칩의 두께가 지배적이므로 반도체 패키지의 박형화를 꾀하는 것이 곤란하다는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 센서 칩을 수납한 반도체 패키지의 두께를 저감시키는 수단을 제공하는 것을 목적으로 한다.
또한, 센서 칩을 수납한 반도체 패키지의 케이스체 저판의 변형을 저감시키는 수단을 제공하는 것을 목적으로 한다.
본 발명은, 상기 과제를 해결하기 위하여, 저판과, 그 저판의 주연부에 형성한 측벽과, 그 측벽에 둘러싸인 칩 수납 공간에 수납되는 센서 칩을 구비한 반도체 패키지에 있어서, 상기 저판에 상기 센서 칩을 설치하는 칩 설치 구멍을 형성한 것을 특징으로 한다.
또, 저판과, 그 저판의 주연부에 형성한 측벽과, 그 측벽에 둘러싸인 칩 수납 공간에 수납되는 센서 칩을 구비한 반도체 패키지에 있어서, 상기 저판의 표면에 상기 센서 칩을 설치하는 센서 칩 설치 영역을 설정하고, 상기 저판의 이면의 상기 센서 칩 설치 영역의 이면을 제외한 영역에, 외부와의 사이의 신호 송수신을 중계하는 외부 단자를 형성한 것을 특징으로 한다.
(발명을 실시하기 위한 최선의 형태)
이하에, 도면을 참조하여 본 발명에 의한 반도체 패키지의 실시예에 대하여 설명한다.
(실시예 1)
도 1 은 실시예 1 의 반도체 패키지를 나타내는 단면도, 도 2 는 실시예 1 의 반도체 패키지를 나타내는 상면도, 도 3 은 도 2 의 B-B 단면도, 도 4 는 실시예 1 의 반도체 패키지를 나타내는 하면도, 도 5 는 실시예 1 의 센서 칩의 설치 상태를 나타내는 사시도이다.
또, 도 2 는 도 1 의 밀봉뚜껑을 제거한 상태로 나타낸 상면도이고, 도 1 은 도 2 의 A-A 단면선을 따른 단면도이다.
도 1, 도 2, 도 3 에 있어서, 부호 1 은 반도체 패키지이다.
부호 2 는 세라믹 재료 등으로 제작된 케이스체이고, 후술하는 센서 칩 (5) 을 설치하는 영역인 센서 칩 설치 영역과 후술하는 신호 처리 칩 (9) 을 설치하는 영역인 신호 처리 칩 설치 영역을 표면 (3a) 에 설정한 저판 (3) 과, 그 표면 (3a) 의 주연부에 프레임형으로 형성된 측벽 (4) 을 접합하여 구성되며, 저판 (3) 상의 측벽 (4) 으로 둘러싸인 내측 공간이 센서 칩 (5) 등을 밀봉하여 수납하는 칩 수납 공간 (6) 으로서 기능한다.
센서 칩 (5) 은, 도 5 에 나타내는 바와 같이 케이스체 (2) 의 칩 수납 공간 (6) 의 저판 (3) 의 표면 (3a) 에 형성된 센서 칩 (5) 과 대략 동등한 개구를 갖고, 센서 칩 (5) 을 삽입하는 것이 가능한 직사각형의 바닥이 있는 구멍인 칩 설치 구멍 (7) 저면의 센서 칩 설치 영역에 설치되며, 그 상면에는 센서 칩 (5) 의 내부회로가 형성되고, 이 내부회로의 소정 부분에 전기적으로의 접속하는 패드 (8) 가 센서 칩 (5) 의 상면에 복수 형성되어 있다.
신호 처리 칩 (9) 은 저판 (3) 의 표면 (3a) 의 신호 처리 칩 설치 영역에 설치된 센서 칩 (5) 의 신호를 처리하는 반도체 칩으로서, 그 상면에는 신호 처리 칩 (9) 의 내부회로의 소정 부위에 전기적으로 접속하는 패드 (10) 가 복수 형성되어 있다.
또, 신호 처리 칩 (9) 의 상면에는 신호 처리 칩 (9) 이 신호 처리에 사용되는 칩 센서 (5) 의 출력의 보정값 등을 기억한 메모리 칩 (11) 이 적층되며, 메모리 칩 (11) 의 상면에는 그 기억회로의 소정 부위에 전기적으로 접속하는 패드 (12) 가 복수 형성되어 있다.
본 실시예의 센서 칩 (5) 은 반도체 가속도 센서이며, 그 두께는 500㎛ 정도이다. 또한 저판 (3) 의 두께는 200㎛ 정도이고, 그 표면 (3a) 에 형성되는 칩 설치 구멍 (7) 의 깊이는 50～100㎛ 정도이다. 그리고 신호 처리 칩 (9) 및 메모리 칩 (11) 의 두께는 각각 150㎛ 정도이다.
부호 13 은 단자 형성판이며, 케이스체 (2) 의 저판 (3) 의 표면 (3a) 상에 형성된 측벽 (4) 의 저판 (3) 측의 프레임형 부재이고, 그 칩 수납 공간 (6) 의 양측 부위가 칩 수납 공간 (6) 측으로 돌출하고 있으며, 그 상면에는 내부 단자 (14) 가 형성되어 있다.
내부 단자 (14) 는 금이나 니켈, 텅스텐 등의 도전성을 갖는 금속으로 형성된 가는 도선인 와이어 (15) 에 의해 센서 칩 (5) 의 패드 (8) 나 신호 처리 칩 (9) 의 패드 (10) 등과 전기적으로 접속된다.
또, 센서 칩 (5) 의 패드 (8) 와 신호 처리 칩 (9) 의 패드 (10) 사이 및 메모리 칩 (11) 의 패드 (12) 와 신호 처리 칩 (9) 의 패드 (10) 사이도 와이어 (15) 에 의해 전기적으로 접속된다.
부호 16 은 접합층이며, 에폭시계나 실리콘계, 아크릴계 등의 점도가 높은 접착제인 다이스 본드제를 케이스체 (2) 의 저판 (3) 에 형성한 칩 설치 구멍 (7) 의 저면에 도포하고, 여기에 센서 칩 (5) 의 하면을 밀착시킨 후에 경화시켜 형성되며, 케이스체 (2) 저판 (3) 의 칩 설치 구멍 (7) 에 센서 칩 (5) 을 접합하여 고정한다.
부호 17 은 밀봉뚜껑이고, 세라믹 재료나 금속 재료로 형성되며, 센서 칩 (5) 의 상면과 대향하여 칩 수납 공간 (6) 의 개구부를 덮도록 케이스체 (2) 의 측벽 (4) 의 상부 단면에 접합된다.
이러한 접합은, 측벽 (4) 의 상부 단면에 접착제 또는 은페이스트 등의 페이스트제를 도포하여 밀착시킨 후 접착제나 페이스트제를 경화시켜 접합한다.
도 4 에 있어서, 부호 19 는 외부 단자이고, 케이스체 (2) 저판 (3) 의 이면 (3b) 에 형성되며, 내부 단자 (14) 와 케이스체 (2) 의 내부에서 전기적으로 접속된 반도체 패키지 (1) 와 외부 사이의 신호의 송수신을 중계하는 접속단자로서, 도시하지 않은 외부회로를 갖는 실장기판의 배선단자에 땜납 등에 의해 직접 접속된다. 이로써 외부회로와 센서 칩 (5) 이나 신호 처리 칩 (9) 의 내부회로 사이가 외부 단자 (19) 및 내부 단자 (14), 와이어 (15), 패드 (8), 패드 (10) 를 통하여 전기적으로 접속된다.
본 실시예의 센서 칩 (5) 은, 케이스체 (2) 저판 (3) 의 표면 (3a) 에 형성한 칩 설치 구멍 (7) 의 저면의 센서 칩 설치 영역에 다이스 본드제를 도포하고, 센서 칩 (5) 을 칩 설치 구멍 (7) 에 삽입하여 그 하면과 칩 설치 구멍 (7) 의 저면을 다이스 본드제를 이용해 밀착시킨 후에, 다이스 본드제를 경화시켜 형성한 접합층 (16) 에 의해 케이스체 (2) 저판 (3) 의 칩 설치 구멍 (7) 의 저면에 접합하여 설치된다.
또한, 신호 처리 칩 (9) 은 저판 (3) 의 표면 (3a) 의 신호 처리 칩 설치 영역에 도포한 다이스 본드제에 의해 접합되며, 그 상면에 메모리 칩 (11) 이 다이스 본드제에 의해 접합된다. 이로써 케이스체 (2) 저판 (3) 의 표면 (3a) 상에 메모리 칩 (11) 을 적층한 신호 처리 칩 (9) 이 설치된다.
이렇게 하여 설치된 센서 칩 (5) 의 패드 (8) 와 신호 처리 칩 (9) 의 패드 (10) 사이, 센서 칩 (5) 의 패드 (8) 및 신호 처리 칩 (9) 의 패드 (10) 와 내부 단자 (14) 사이, 그리고 메모리 칩 (11) 의 패드 (12) 와 신호 처리 칩 (9) 의 패드 (10) 사이는 와이어 본드 등을 사용하여 와이어 (15) 에 의해 전기적으로 접속되며, 그 후에 밀봉뚜껑 (17) 을 케이스체 (2) 의 측벽 (4) 의 상부 단면에 접합하여 칩 수납 공간 (6) 의 상부의 개구를 밀봉한다.
이로써, 밀봉된 칩 수납 공간 (6) 에 센서 칩 (5), 신호 처리 칩 (9) 및 메모리 칩 (11) 을 수납한 본 실시예의 반도체 패키지 (1) 가 제조된다.
이상 설명한 바와 같이, 본 실시예에서는 케이스체 저판의 표면에 형성한 칩 설치 구멍에 센서 칩을 설치하도록 함으로써 센서 칩의 두께를 그대로 하고 반도체 패키지의 두께를 저감시킬 수 있음과 함께, 비교적 두꺼운 칩 설치 구멍 이외의 영역의 저판에 의해 반도체 패키지의 케이스체 저판의 강성을 확보하여 박형화된 반도체 패키지의 케이스체 저판의 변형을 저감시킬 수 있어, 센서 칩에 미치는 외력 등의 영향을 방지할 수 있다.
또, 센서 칩을 다른 신호 처리 칩 등의 반도체 칩보다 한 단 낮은 위치에 설치하도록 함으로써 센서 칩의 패드의 높이를 신호 처리 칩의 패드의 높이에 가깝게 할 수 있어, 센서 칩과 신호 처리 칩의 패드 사이의 와이어에 의한 와이어 본딩 작업성을 향상시킬 수는 있다.
또, 본 실시예에서는 센서 칩 (5) 의 하면을 칩 설치 구멍 (7) 의 저면의 센서 칩 설치 영역에 접합층 (16) 에 의해 접합하는 것으로 하여 설명하였지만, 도 6 에 나타내는 바와 같이 점도가 높은 다이스 본드제를 칩 설치 구멍 (7) 에 많이 충 전하여 이 다이스 본드제 위에 센서 칩 (5) 을 둠으로써 센서 칩 (5) 의 측면과 칩 설치 구멍 (7) 의 측면 사이로 다이스 본드제를 밀어내고 이것을 경화시켜 형성한 두꺼운 접합층 (16) 으로 해도 된다. 이렇게 하여 강성이 낮은 접합층 (16) 을 두껍게 형성하면 센서 칩 (5) 에 미치는 외력 등의 영향을 완화할 수 있다.
(실시예 2)
도 7 은 실시예 2 의 반도체 패키지를 나타내는 상면도, 도 8 은 도 7 의 C-C 단면도, 도 9 는 실시예 2 의 반도체 패키지를 나타내는 하면도이다.
또, 도 7 은 도 8 의 밀봉뚜껑을 제거한 상태로 나타낸 상면도이다. 또한 상기 실시예 1 과 동일한 부분은 동일한 부호를 붙이고 그 설명을 생략한다.
도 7 에 있어서 부호 21 은 맞춤 마크이고, 센서 칩 (5) 의 설치 위치, 다시 말해 센서 칩 설치 영역을 나타내기 위해 케이스체 (2) 저판 (3) 의 표면 (3a) 에 형성된 위치 검출용 마크이다.
본 실시예의 저판 (3) 은, 도 8 에 나타내는 바와 같이 실시예 1 의 칩 설치 구멍 저부의 두께와 대략 동등한 두께, 다시 말해 실시예 1 의 저판 (3) 의 두께보다는 얇게 형성되어 있다.
또한, 도 9 에 나타내는 저판 (3) 의 이면 (3b) 에 형성되는 외부 단자 (19) 는 실시예 1 의 도 4 에 나타낸 외부 단자 (19) 와 그 위치가 다르며, 외부 단자 (19) 의 수를 실시예 1 과 동일한 수로 하여 저판 (3) 의 이면 (3b) 에서의 저판 (3) 의 표면 (3a) 에 설정된 센서 칩 설치 영역의 이면 (22) 을 제외한 영역에 배치되어 있다.
본 실시예의 센서 칩 (5) 은, 케이스체 (2) 저판 (3) 의 표면 (3a) 상의 맞춤 마크 (21) 에 의해 규정된 센서 칩 설치 영역에 다이스 본드제를 도포하고, 센서 칩 (5) 의 하면과 저판 (3) 의 표면 (3a) 을 다이스 본드제를 이용해 밀착시킨 후에, 다이스 본드제를 경화시켜 형성된 접합층 (16) 에 의해 케이스체 (2) 저판 (3) 의 표면 (3a) 상에 센서 칩 (5) 을 접합하여 설치된다.
신호 처리 칩 (9), 메모리 칩 (11) 의 설치 및 각 칩의 패드 (8, 10, 12) 와 내부 단자 (14) 의 접속, 밀봉뚜껑 (17) 의 접합은 상기 실시예 1 과 마찬가지이므로 그 설명은 생략한다.
이로써, 밀봉된 칩 수납 공간 (6) 에 센서 칩 (5), 신호 처리 칩 (9) 및 메모리 칩 (11) 을 수납한 본 실시예의 비교적 얇은 저판 (3) 을 갖는 반도체 패키지 (1) 가 제조된다.
이상 설명한 바와 같이, 본 실시예에서는 케이스체 저판의 이면에 형성하는 외부 단자를 센서 칩 설치 영역의 이면을 제외한 영역에 형성하도록 하였기 때문에, 케이스체의 저판을 비교적 얇은 것으로 해도 실장기판에 대한 땜납 접속 후에 실장 기판으로부터 전해지는 여러 가지 외력이 직접 센서 칩에 전해지는 일이 없기 때문에, 센서 칩 설치 영역의 저판의 변형을 저감시켜 센서 칩에 미치는 외력의 영향을 방지할 수 있음과 함께, 센서 칩의 두께를 그대로 하여 반도체 패키지의 두께를 저감시킬 수 있다.
또, 본 실시예의 외부 단자의 배치를 실시예 1 의 케이스체 저판의 이면에 적용하면, 실시예 1 의 센서 칩에 미치는 외력 등의 영향을 더욱 저감시킬 수 있 다. 다시 말해 실시예 1 및 실시예 2 의 저판의 표면측에 설치된 센서 칩에 미치는 외력 등의 영향을 저감시킬 수 있다는 효과가 얻어진다.
또한, 상기 각 실시예에서는, 칩 수납 공간에 센서 칩과 신호 처리 칩과 메모리 칩으로 이루어지는 3개의 칩을 밀봉하는 것으로 하여 설명하였지만 칩의 수는 상기한 것에 한정되지 않으며, 센서 칩을 포함한 2개 또는 4개 이상의 칩이라도 동일하게 본 발명을 적용하면 동일한 효과를 얻을 수 있다.
그리고, 상기 각 실시예에서는, 센서 칩은 반도체 가속도 센서로 하여 설명하였지만 센서 칩은 상기한 것에 한정되지 않으며, 저판의 변형에 의해 영향을 받는 반도체 칩이라면 어떠한 반도체 칩이든 동일하게 본 발명을 적용하면 동일한 효과를 얻을 수 있다.
이와 같이 본 발명은, 저판의 표면에 형성한 칩 설치 구멍에 센서 칩을 설치하도록 하였기 때문에, 센서 칩의 두께를 그대로 하여 반도체 패키지의 두께를 저감시킬 수 있음과 함께 비교적 두꺼운 칩 설치 구멍 이외의 영역의 저판에 의해, 반도체 패키지 저판의 강성을 확보하여 박형화된 반도체 패키지 저판의 변형을 저감시킬 수 있다는 효과가 얻어진다.
또 저판의 이면에 형성하는 외부 단자를 센서 칩 설치 영역의 이면을 제외한 영역에 형성하도록 하였기 때문에, 저판을 비교적 얇은 것으로 하더라도 실장기판에 대한 땜납 접속 후에 실장 기판으로부터 전해지는 여러 가지 외력이 직접 센서 칩에 전해지는 일이 없어져, 센서 칩 설치 영역의 저판의 변형을 저감시켜 센서 칩 에 미치는 외력의 영향을 방지할 수 있다는 효과가 얻어진다.

Claims (6)

  1. 저판과, 그 저판의 주연부에 형성한 측벽과, 그 측벽에 둘러싸인 칩 수납 공간에 수납되는 센서 칩과, 상기 센서 칩의 신호를 처리하는 신호 처리 칩을 구비한 반도체 패키지로서,
    상기 저판의 표면에, 상기 센서 칩을 설치하는 센서 칩 설치 영역과, 상기 신호 처리 칩을 설치하는 신호 처리 칩 설치 영역을 설정하고,
    상기 저판의 표면의 상기 센서 칩 설치 영역에 형성한, 바닥이 있는 칩 설치 구멍에 상기 센서 칩을 설치함과 함께, 상기 저판의 표면의 상기 신호 처리 칩 설치 영역에 상기 신호 처리 칩을 설치하고,
    상기 센서 칩 설치 영역의 이면을 제외한 상기 저판의 이면의 영역에, 또한 적어도 상기 신호 처리 칩 설치 영역의 이면을 포함하는 영역에, 외부와의 사이의 신호 송수신을 중계하는 외부 단자를 형성한 것을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 센서 칩과, 상기 신호 처리 칩을 전기적으로 접속하는 와이어를 형성한 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 센서 칩이 반도체 가속도 센서인 것을 특징으로 하는 반도체 패키지.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI383129B (zh) * 2008-11-19 2013-01-21 Everlight Electronics Co Ltd 對立式光編碼器
JP2013030850A (ja) * 2011-07-26 2013-02-07 Seiko Epson Corp 振動デバイスおよび電子機器
KR20160068506A (ko) 2014-12-05 2016-06-15 삼성전기주식회사 센서 패키지 모듈
KR20160100606A (ko) 2015-02-16 2016-08-24 삼성전기주식회사 센서 패키지 모듈

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299492A (ja) 2001-03-30 2002-10-11 Sanyo Electric Co Ltd 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51132765A (en) * 1975-05-14 1976-11-18 Hitachi Ltd Semiconductor device
JP3346118B2 (ja) * 1995-09-21 2002-11-18 富士電機株式会社 半導体加速度センサ
US5763943A (en) * 1996-01-29 1998-06-09 International Business Machines Corporation Electronic modules with integral sensor arrays
JP3423855B2 (ja) * 1996-04-26 2003-07-07 株式会社デンソー 電子部品搭載用構造体および電子部品の実装方法
JP3576727B2 (ja) * 1996-12-10 2004-10-13 株式会社デンソー 表面実装型パッケージ
US6559539B2 (en) * 2001-01-24 2003-05-06 Hsiu Wen Tu Stacked package structure of image sensor
JP2003028649A (ja) * 2001-05-11 2003-01-29 Murata Mfg Co Ltd センサ回路モジュールおよびそれを用いた電子装置
JP2004158604A (ja) * 2002-11-06 2004-06-03 Sony Corp 基板の製造方法
JP2004363171A (ja) * 2003-06-02 2004-12-24 Seiko Epson Corp 配線基板及びその製造方法、チップモジュール、電気光学装置及びその製造方法、並びに電子機器
JP4659488B2 (ja) * 2005-03-02 2011-03-30 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299492A (ja) 2001-03-30 2002-10-11 Sanyo Electric Co Ltd 半導体装置

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