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KR101185990B1 - Method for fabricating a semiconductor device - Google Patents

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KR101185990B1 KR1020100130734A KR20100130734A KR101185990B1 KR 101185990 B1 KR101185990 B1 KR 101185990B1 KR 1020100130734 A KR1020100130734 A KR 1020100130734A KR 20100130734 A KR20100130734 A KR 20100130734A KR 101185990 B1 KR101185990 B1 KR 101185990B1
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Abstract

본 발명의 반도체 소자의 형성방법은 반도체 기판 상에 금속막을 형성하는 단계; 및 금속막 상에 열을 가하는 열처리 공정을 수행하면서 이와 병행하여 전자빔을 조사하는 공정을 진행하여 상기 금속막을 치밀화시키는 단계를 포함한다.A method of forming a semiconductor device of the present invention comprises the steps of forming a metal film on a semiconductor substrate; And densifying the metal film by performing a heat treatment step of applying heat to the metal film while simultaneously irradiating the electron beam.

Description

반도체 소자의 형성방법{Method for fabricating a semiconductor device}Method for fabricating a semiconductor device

본 발명은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 반도체 소자의 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor device manufacturing, and more particularly, to a method of forming a semiconductor device.

반도체 소자의 집적도가 높아지면서 디자인 룰(design rule) 또한 축소되어 반도체 소자를 구성하는 패턴들의 크기 또한 점점 감소하고 있다. 패턴의 크기가 작아지면서 패턴 사이의 간격도 좁아짐에 따라 반도체 메모리 소자의 캐패시터 용량을 확보하기 위한 셀 내의 면적 확보와 고유전율 물질을 적용하는 것도 한계에 이르고 있다. 또한 패턴의 크기가 작아지면서 반도체 소자의 전기적인 특성들이 영향을 받고 있다. 예를 들어, 게이트 패턴 사이의 간격이 좁아지면서 소스 영역 및 드레인 영역 사이의 전계의 세기도 증가하고 있다. 전계의 세기가 증가하면 소스 영역과 드레인 영역 사이에서 전자가 가속되어 드레인 영역 근처의 게이트 절연막을 어택(attack)하는 핫 캐리어(hot carrier)가 다수 발생하게 된다. 그리고 이와 같은 핫 캐리어는 소자의 전기적인 특성들을 열화시키는 것으로 알려져 있다. 특히 디램(DRAM)과 같은 반도체 메모리 소자의 경우, 소스 영역과 드레인 영역 사이의 전계의 세기가 증가함에 따라 누설전류가 발생하고, 이는 디램의 중요한 특성들 중의 하나인 리프레시(refresh) 특성에 나쁜 영향을 끼치고 있다. 이러한 문제 외에도 게이트 패턴 사이의 거리가 좁아짐에 따라 펀치스루(punch-through)에 대한 마진(margin) 또한 줄어들면서 트랜지스터의 단채널 효과(short channel effect) 및 누설전류가 증가하는 문제가 나타나고 있다. 이와 같이 트랜지스터의 게이트의 크기가 감소함에 따라 발생하는 문제점을 해결하면서 반도체 소자의 전기적 특성을 개선할 수 있는 방법이 요구된다.
As the degree of integration of semiconductor devices is increased, design rules are also reduced, and the size of patterns constituting the semiconductor devices is also gradually decreasing. As the size of the pattern becomes smaller and the gap between the patterns becomes smaller, there is a limit to the application of a high dielectric constant material and an area within the cell to secure the capacitor capacity of the semiconductor memory device. In addition, as the size of the pattern becomes smaller, the electrical characteristics of the semiconductor device are affected. For example, as the spacing between the gate patterns narrows, the intensity of the electric field between the source region and the drain region also increases. As the intensity of the electric field increases, electrons are accelerated between the source region and the drain region to generate a plurality of hot carriers that attack the gate insulating layer near the drain region. And such hot carriers are known to degrade the electrical properties of the device. In particular, in the case of semiconductor memory devices such as DRAMs, leakage currents occur as the strength of the electric field between the source region and the drain region increases, which adversely affects the refresh characteristic, which is one of the important characteristics of DRAM. Is interfering. In addition to these problems, as the distance between the gate patterns is narrowed, the margin for punch-through also decreases, thereby increasing the short channel effect and leakage current of the transistor. Thus, there is a need for a method of improving the electrical characteristics of a semiconductor device while solving a problem caused by the reduction in the size of a gate of a transistor.

본 발명이 이루고자 하는 기술적 과제는, 반도체 소자를 제조하는 과정에서 금속 박막 증착 후 금속 박막의 물성을 개선하여 이후의 열공정에 의한 결정의 재배열을 방지하여 소자 특성의 안정화를 도모할 수 있는 반도체 소자의 형성방법을 제공하는데 있다.
The technical problem to be achieved by the present invention is to improve the physical properties of the metal thin film after deposition of the metal thin film in the process of manufacturing a semiconductor device to prevent the rearrangement of the crystals by the thermal process to stabilize the device characteristics It is to provide a method of forming a device.

본 발명의 일 실시예에 따른 반도체 소자의 형성방법은, 반도체 기판 상에 금속막을 형성하는 단계; 및 상기 금속막 상에 열을 가하는 열처리 공정을 수행하면서 이와 병행하여 전자빔을 조사하는 공정을 진행하여 상기 금속막을 치밀화시키는 단계를 포함하는 것을 특징으로 한다.A method of forming a semiconductor device according to an embodiment of the present invention includes forming a metal film on a semiconductor substrate; And densifying the metal film by performing a heat irradiation step of applying heat to the metal film while simultaneously irradiating an electron beam.

본 발명에 있어서, 상기 금속막은 티타늄질화물(TiN)막 또는 알루미늄(Al)막을 포함할 수 있다.In the present invention, the metal film may include a titanium nitride (TiN) film or an aluminum (Al) film.

상기 열처리 공정은 상기 금속막 상에 150도 내지 500도의 온도로 열을 인가하여 진행하는 것이 바람직하다.The heat treatment process is preferably performed by applying heat at a temperature of 150 to 500 degrees on the metal film.

상기 전자빔을 조사하는 공정은 전자빔을 2KeV/㎤/sec 내지 10KeV/㎤/sec의 세기로 조사하여 진행하는 것이 바람직하다.The process of irradiating the electron beam is preferably performed by irradiating the electron beam with an intensity of 2 KeV / cm 3 / sec to 10 KeV / cm 3 / sec.

상기 열처리 공정은 상기 금속막의 녹는점(melting point)인 500도를 넘지 않는 온도에서 진행하는 것이 바람직하다.The heat treatment process is preferably performed at a temperature not exceeding 500 degrees, the melting point (melting point) of the metal film.

상기 전자빔은 상기 금속막 내에 전자빔이 축적되지 않게 10KeV/㎤/sec를 넘지 않는 세기로 조사하여 진행하는 것이 바람직하다.The electron beam is preferably irradiated with an intensity of not more than 10 KeV / cm 3 / sec so that the electron beam does not accumulate in the metal film.

상기 금속막을 형성하는 단계 및 상기 형성된 금속막을 치밀화시키는 단계는 상기 금속막을 형성하려는 두께에 도달할 때까지 반복하여 진행한다.Forming the metal film and densifying the formed metal film are repeated until the thickness to form the metal film is reached.

본 발명의 다른 실시예에 따른 반도체 소자의 형성방법은, 반도체 기판 내에 트렌치를 형성하는 단계; 상기 트렌치 상에 금속막을 형성하는 단계; 상기 금속막 상에 열을 가하는 열처리 공정을 수행하면서 이와 병행하여 전자빔을 조사하는 공정을 진행하여 상기 금속막을 치밀화시키는 단계; 및 상기 금속막을 리세스하여 상기 트렌치를 일부 매립하는 매립 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In another embodiment, a method of forming a semiconductor device includes: forming a trench in a semiconductor substrate; Forming a metal film on the trench; Performing a heat treatment process of applying heat to the metal film and simultaneously irradiating an electron beam to densify the metal film; And recessing the metal layer to form a buried gate electrode partially filling the trench.

본 발명에 있어서, 상기 금속막을 형성하는 단계는, 제1 금속막의 단일막 또는 제1 금속막 및 제2 금속막의 적층 구조로 형성할 수 있다.In the present invention, the forming of the metal film may include a single film of the first metal film or a stacked structure of the first metal film and the second metal film.

상기 제1 금속막은 티타늄질화물(TiN)막 또는 알루미늄(Al)막을 포함하고, 상기 제2 금속막은 텅스텐(W)을 포함한다.The first metal film includes a titanium nitride (TiN) film or an aluminum (Al) film, and the second metal film includes tungsten (W).

상기 제1 금속막은 물리기상증착법, 화학기상증착법 또는 원자층증착방법 가운데 선택하여 형성할 수 있다.
The first metal layer may be formed by selecting from physical vapor deposition, chemical vapor deposition, or atomic layer deposition.

본 발명에 따르면, 금속 박막의 구조 및 밀도를 치밀하게 배열하며 금속 박막의 물리적 경도 특성을 개선함으로써 결정들의 재배열 또는 활성 영역과 금속 박막 사이의 접촉 면적 변화에 다른 소자의 전기적 특성 변화를 억제하여 안정적인 소자를 구현할 수 있다.
According to the present invention, by precisely arranging the structure and density of the metal thin film and improving the physical hardness characteristics of the metal thin film, it is possible to suppress the rearrangement of the crystals or the change of the electrical properties of other devices due to the change in the contact area between the active region and the metal thin film. A stable device can be realized.

도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 3a 및 도 3b는 TiN 박막을 형성한 후 진행하는 후처리 공정에 따른 결정 변화를 설명하기 위한 도면들이다. 1A to 1F are diagrams illustrating a method of forming a semiconductor device in accordance with an embodiment of the present invention.
2A through 2D are views illustrating a method of forming a semiconductor device according to another embodiment of the present invention.
3A and 3B are diagrams for explaining a change in crystal according to a post-treatment process performed after forming a TiN thin film.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

반도체 소자의 집적도가 높아지면서 저용량 캐패시터에서 소자를 구동시키기 위한 소자 구조로 매립 게이트 구조가 있다. 매립 게이트는 반도체 기판의 활성 영역 내에 트렌치를 형성하고 트렌치 내에 게이트 전극 물질을 매립하여 워드라인을 구성하는 구조로써, 워드라인이 활성 영역 내부에 매립되면서 활성 영역과 캐패시터 사이의 이격 높이를 감소시켜 전체적인 기생 캐패시터 용량을 감소시키는 효과를 유도할 수 있다. As the degree of integration of semiconductor devices increases, a buried gate structure is an element structure for driving a device in a low capacitance capacitor. The buried gate forms a trench in the active region of the semiconductor substrate and fills the gate electrode material in the trench to form a word line. The buried gate reduces the height between the active region and the capacitor as the word line is embedded in the active region. The effect of reducing the parasitic capacitor capacity can be induced.

도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.1A to 1F are diagrams illustrating a method of forming a semiconductor device in accordance with an embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(100) 내에 게이트 트렌치(105)를 형성한다. 이를 위해 반도체 기판(100) 상에 마스크 패턴(미도시함)을 형성하고, 마스크 패턴을 식각 마스크로 반도체 기판(100)의 노출 부분을 식각하여 반도체 기판(100) 내에 제1 깊이의 게이트 트렌치(105)를 형성한다. 게이트 트렌치(105)는 소자분리막(미도시함)으로 둘러싸인 활성영역 내에 형성되어 있다. 그리고 마스크 패턴은 제거한다. Referring to FIG. 1A, a gate trench 105 is formed in a semiconductor substrate 100. To this end, a mask pattern (not shown) is formed on the semiconductor substrate 100, and the exposed portion of the semiconductor substrate 100 is etched using the mask pattern as an etch mask, thereby forming a gate trench having a first depth in the semiconductor substrate 100. 105). The gate trench 105 is formed in an active region surrounded by an isolation layer (not shown). And the mask pattern is removed.

도 1b를 참조하면, 게이트 트렌치(105)의 노출면 위에 게이트 절연막(107)을 형성한다. 게이트 절연막(107)은 산화막으로 형성할 수 있다. 다음에 게이트 절연막(107) 위에 금속 박막층(110)을 형성한다. 금속 박막층(110)은 티타늄질화(TiN)막을 포함하여 형성한다. 본 실시예에서는, 본 발명의 바람직한 공정 실시예를 위해 원자층증착(ALD; Atomic Layer Deposition)방식으로 형성하는 방법을 설명하고자 한다. 그러나 이에 한정되는 것은 아니며, 물리기상증착법(PVD; Physical vapor deposition) 또는 화학기상증착법(CVD; Chemical vapor deposition)을 이용하여 형성할 수도 있다. 원자층증착 방식으로 금속 박막층(110)을 형성하기 위해 이를 위해 먼저, 반도체 기판(100)을 증착 장비(미도시함) 내에 로딩시킨다. 여기서 증착 장비는 복수 개의 웨이퍼가 장착되는 배치(batch) 타입의 증착 장비를 이용할 수 있다.Referring to FIG. 1B, a gate insulating layer 107 is formed on the exposed surface of the gate trench 105. The gate insulating film 107 may be formed of an oxide film. Next, the metal thin film layer 110 is formed on the gate insulating film 107. The metal thin film layer 110 includes a titanium nitride (TiN) film. In the present embodiment, a method of forming by Atomic Layer Deposition (ALD) method for the preferred embodiment of the present invention will be described. However, the present invention is not limited thereto, and may be formed using physical vapor deposition (PVD) or chemical vapor deposition (CVD). In order to form the metal thin film layer 110 by the atomic layer deposition method, first, the semiconductor substrate 100 is loaded into a deposition apparatus (not shown). Here, the deposition equipment may use a batch deposition equipment in which a plurality of wafers are mounted.

다음에 증착 장비 내에 티타늄(Ti) 증착 소스, 예를 들어 사염화탄소(TiCl4) 가스를 공급하면서 바이어스를 인가한다. 그러면 금속 박막층(110)이 형성될 피증착면, 즉, 게이트 절연막(107)의 노출면 상에 티타늄(Ti)이 흡착된다. 다음에 증착 장비 내에 퍼지(purge) 가스를 주입하여 미흡착된 티타늄을 배기시킨다. 계속해서 증착 장비 내에 질소(N) 함유 가스, 예컨대 암모니아(NH3) 가스를 공급한다. 그러면 게이트 절연막(107) 상에 흡착된 티타늄과 질소 함유 가스의 질소(N)가 결합하여 티타늄질화(TiN)막의 단원자층(mono atomic layer)이 형성된다. 다음에 증착 장비 내에 퍼지 가스를 주입하여 증착 장비 내부를 배기시킴으로써 티타늄 증착 소스 공급, 퍼지 가스 공급, 질소 함유 가스 공급 및 퍼지 가스 공급으로 구성되는 하나의 싸이클(cycle)이 완료된다. 이러한 티타늄질화물(TiN)의 단원자층, 즉, 금속 박막층(110)은 한 싸이클(cycle)당 수Å의 증착 속도로 증착된다. The bias is then applied while supplying a titanium (Ti) deposition source, for example carbon tetrachloride (TiCl 4 ) gas, into the deposition equipment. Then, titanium (Ti) is adsorbed on the surface to be formed on which the metal thin film layer 110 is to be formed, that is, the exposed surface of the gate insulating layer 107. Next, a purge gas is injected into the deposition equipment to exhaust the unadsorbed titanium. Subsequently, nitrogen (N) containing gas, such as ammonia (NH 3 ) gas, is supplied into the deposition equipment. Then, titanium adsorbed on the gate insulating layer 107 and nitrogen (N) of the nitrogen-containing gas are combined to form a mono atomic layer of the titanium nitride (TiN) film. Next, a cycle consisting of a titanium deposition source supply, a purge gas supply, a nitrogen-containing gas supply, and a purge gas supply is completed by injecting purge gas into the deposition equipment to exhaust the inside of the deposition equipment. The monoatomic layer of the titanium nitride (TiN), that is, the metal thin film layer 110 is deposited at a deposition rate of several cycles per cycle.

도 1c를 참조하면, 티타늄질화물(TiN)로 이루어진 금속 박막층(110a)의 막질을 치밀화시키는 치밀화 공정을 진행한다. 치밀화 공정은 게이트 절연막(107) 위에 형성된 금속 박막층(110, 도 1c 참조) 상에 열을 가하는 열처리 공정을 수행하면서 이와 동시에 전자빔을 조사하는 방식으로 진행한다. 구체적으로, 반도체 기판(100) 상에 150도 내지 500도의 온도로 열을 가하는 열처리 공정을 수행한다. 열처리 공정은 바람직하게는 300도 내지 450도의 온도로 진행한다. 500도가 넘는 온도에서 열처리를 진행하게 되면 티타늄질화물(TiN)의 녹는점(melting point)에 도달하게 되므로 500도를 넘지 않는 온도에서 진행하는 것이 바람직하다. Referring to FIG. 1C, a densification process for densifying the film quality of the metal thin film layer 110a made of titanium nitride (TiN) is performed. The densification process is performed by irradiating an electron beam while simultaneously performing a heat treatment process of applying heat to the metal thin film layer 110 (see FIG. 1C) formed on the gate insulating layer 107. Specifically, a heat treatment process is applied to heat the semiconductor substrate 100 at a temperature of 150 degrees to 500 degrees. The heat treatment process is preferably carried out at a temperature of 300 to 450 degrees. When the heat treatment is performed at a temperature of more than 500 degrees, since the melting point of the titanium nitride (TiN) is reached, it is preferable to proceed at a temperature not exceeding 500 degrees.

이러한 열처리 공정을 수행하면서 이와 동시에 열처리를 진행하고 있는 금속 박막층(110a) 상에 전자빔을 조사한다. 전자빔은 2KeV/㎤/sec 내지 10KeV/㎤/sec의 전자빔 세기로 조사하며, 바람직하게는 3KeV/㎤/sec보다 높은 전자빔 세기에서 진행한다. 이 경우, 전자빔을 10KeV/㎤/sec이 넘는 세기로 조사하면, 금속 박막층(110a)의 막질은 보다 더 조밀해질 수 있는 반면, 금속 박막층(110a) 내에 전자빔이 축적(charging)되어 후속 공정에 영향을 미치게 되어 불량을 유발할 수 있다. 이에 따라 전자빔은 10KeV/㎤/sec을 넘지 않는 세기로 조사하는 것이 바람직하다. While performing the heat treatment process, the electron beam is irradiated onto the metal thin film layer 110a which is undergoing heat treatment at the same time. The electron beam is irradiated with an electron beam intensity of 2 KeV / cm 3 / sec to 10 KeV / cm 3 / sec, and preferably proceeds at an electron beam intensity higher than 3 KeV / cm 3 / sec. In this case, when the electron beam is irradiated at an intensity of more than 10 KeV / cm 3 / sec, the film quality of the metal thin film layer 110a may be more dense, while the electron beam is accumulated in the metal thin film layer 110a to influence subsequent processes. This can lead to insufficiency. Accordingly, the electron beam is preferably irradiated at an intensity not exceeding 10 KeV / cm 3 / sec.

열처리 공정을 진행하면 티타늄질화물(TiN) 계면의 염소(Cl)가 산화 규소와 반응하여 제거됨에 따라 염소(Cl) 농도가 감소된다. 또한, 반응 물질에 열에너지를 전달하여 반도체 기판(100) 상에 증착된 티타늄질화물(TiN) 분자를 들뜬 상태로 조성하여 저준위 에너지의 박막이 형성되게 환경을 조성한다. 이에 따라 열처리 공정 후의 낮은 포텐셜 에너지(Potential energy) 준위의 결정 배열이 되도록 분자들이 움직일 수 있는 공간이 확보된다. 또한 전자빔(e-Beam) 조사 공정은 박막에 증착된 상태의 분자들에 높은 에너지를 인가하여 박막 계면에서의 분자들을 여기시킴으로써 낮은 포텐셜 에너지 준위의 에너지 준위가 안정적이며 경화된 티타늄질화물(TiN) 박막을 구성할 수 있게 에너지를 인가하며, 박막 물성의 밀도를 향상시킬 수 있다. 이러한 치밀화 공정으로 티타늄질화물(TiN) 계면의 염소(Cl) 농도가 감소하면서 저준위 에너지의 박막이 형성되며, 전자빔에 의해 박막 물성의 밀도가 향상되어 치밀화된 금속 박막층(110a)이 형성된다. As the heat treatment process proceeds, the chlorine (Cl) concentration decreases as chlorine (Cl) at the titanium nitride (TiN) interface is removed by reaction with silicon oxide. In addition, the thermal energy is transferred to the reaction material to form titanium nitride (TiN) molecules deposited on the semiconductor substrate 100 in an excited state, thereby creating an environment in which a thin film of low level energy is formed. As a result, a space in which the molecules can be moved is secured to form a crystal array of low potential energy levels after the heat treatment process. In addition, the electron beam (e-Beam) irradiation process applies high energy to molecules in the state of being deposited on the thin film to excite molecules at the thin film interface, so that the energy level of the low potential energy level is stable and the hardened titanium nitride (TiN) thin film Applying energy to configure the can improve the density of the thin film properties. The densification process reduces the chlorine (Cl) concentration of the titanium nitride (TiN) interface to form a thin film of low level energy, and the density of thin film properties is enhanced by the electron beam to form a densified metal thin film layer (110a).

도 1d를 참조하면, 티타늄질화물(TiN)의 단원자층으로 이루어진 금속 박막층(110, 도 1b 참조)을 형성하는 증착 공정 및 금속 박막층(110)의 막질을 치밀화시켜 치밀화된 금속 박막층(110a)이 형성되는 치밀화 공정을 반복하여 진행한다. 증착 공정 및 치밀화 공정은 티타늄질화물(TiN)의 단원자층으로 이루어진 금속 박막층(110)이 형성하고자 하는 배리어 금속막(115)의 두께에 도달할 때까지 진행한다. 이러한 증착 공정 및 치밀화 공정을 반복하여 형성된 배리어 금속막(115)은 후속 형성할 게이트 금속막과 반도체 기판(100)과의 상호 반응을 억제하는 배리어 역할을 한다. Referring to FIG. 1D, a deposition process for forming a metal thin film layer 110 (see FIG. 1B) of a mononitride layer of titanium nitride (TiN) and a densified metal thin film layer 110a are formed by densifying the film quality of the metal thin film layer 110. The densification process is repeated. The deposition process and the densification process are performed until the metal thin film layer 110 formed of the monoatomic layer of titanium nitride (TiN) reaches the thickness of the barrier metal film 115 to be formed. The barrier metal film 115 formed by repeating the deposition process and the densification process serves as a barrier that suppresses mutual reaction between the gate metal film to be subsequently formed and the semiconductor substrate 100.

도 1e를 참조하면, 배리어 금속막(115) 위에 게이트 금속막(125)을 형성한다. 게이트 금속막(125)은 텅스텐(W)을 포함하여 형성하며, 게이트 트렌치(105)를 모두 매립하는 두께로 형성하는 것이 바람직하다. Referring to FIG. 1E, the gate metal film 125 is formed on the barrier metal film 115. The gate metal film 125 includes tungsten (W), and the gate metal film 125 may be formed to have a thickness filling all of the gate trench 105.

도 1f를 참조하면, 배리어 금속막(115) 및 게이트 금속막(125)을 리세스시켜 게이트 트렌치(105)를 일부 매립하는 매립 게이트 전극(130)을 형성한다. 이를 위해 먼저 반도체 기판(100) 상에 평탄화 공정을 진행한다. 평탄화 공정은 게이트 금속막(125) 및 배리어 금속막(115)을 균일한 두께로 리세스 시키기 위해 표면을 연마하는 공정이다. 이러한 평탄화 공정은 화학적기계적연마(CMP; Chemical mechanical polishing) 방식으로 진행할 수 있다. 다음에 평탄화 공정으로 표면이 연마된 게이트 금속막(125) 및 배리어 금속막(115)을 표면으로부터 일정 깊이만큼 리세스시켜 매립 게이트 전극(130)을 형성한다. 리세스 공정은 에치백(etch back) 공정으로 진행할 수 있다. 이러한 리세스 공정으로 매립 게이트 전극(130)은 게이트 트렌치(105)를 일부 매립하는 형상으로 형성되며, 게이트 금속막(125)을 배리어 금속막(115)이 둘러싼 형상으로 구성된다.Referring to FIG. 1F, the barrier metal film 115 and the gate metal film 125 are recessed to form a buried gate electrode 130 partially filling the gate trench 105. To this end, first, a planarization process is performed on the semiconductor substrate 100. The planarization process is a process of polishing a surface to recess the gate metal film 125 and the barrier metal film 115 to a uniform thickness. This planarization process may be performed by chemical mechanical polishing (CMP). Next, the buried gate electrode 130 is formed by recessing the gate metal film 125 and the barrier metal film 115 whose surfaces are polished by a planarization process to a predetermined depth from the surface. The recess process may proceed to an etch back process. In this recess process, the buried gate electrode 130 may be formed to partially fill the gate trench 105, and the gate metal film 125 may be formed to surround the barrier metal film 115.

도 3a 및 도 3b는 TiN 박막을 형성한 후 진행하는 후속 공정에 따른 결정 변화를 설명하기 위한 도면들이다. 매립 게이트 전극을 구현하면서 게이트 금속과 반도체 기판의 실리콘이 직접 접촉되어 유발되는 실리사이드 반응과 같은 현상을 개선하기 위해 워드라인 물질로 TiN을 도입하였다. 그런데 TiN은 후속 진행하는 공정에 따라 결정 변화가 발생하게 된다. 구체적으로, 도 3a를 참조하면, 종래의 경우, TiN을 이용하여 워드라인을 형성한 이후에 여러 가지 열공정을 진행하는 과정에서 TiN(310)이 결정화되고 결정화된 TiN(310a)이 재배열되면서 박리(delamination)되어 결정화된 TiN(310a)들 사이에 공간(A)이 형성됨에 따라 활성 영역(300)과의 접촉 면적이 감소되었다. 이는 TiN은 재배열이 이루어지지 않을 때까지 계속 진행됨에 따라 결정화된 TiN(310a)들 사이의 공간은 계속 증가하게 되어 활성 영역(300)과의 접촉 면적이 계속 감소하게 된다. 활성 영역(300)과의 접촉 면적이 감소하면 셀 문턱전압(Cell threshold voltage, Cvt)이 상승하는 결과로 이어지게 되고, TiN이 접촉하는 활성 영역의 면적이 한계치보다 감소할 경우에는 소자에 읽고 쓰는 한도시간(tWR; write recover time)이 허용 범위보다 초과하는 불량으로 나타나게 된다. TiN의 물성 변화는 TiN 박막을 증착하는 공정 이후 박막 상에 잔류하는 염소(Cl)의 농도가 높을수록 결정 이상이 발생되는 정도가 높아지는 경향을 보이고 있다. 그러나 염소 농도를 제어하는 방법만으로는 열 공정에서 유발되는 결정화 및 박리에 의해 공간(A)이 계속 발생하고 있는 문제가 있었다. 3A and 3B are diagrams for explaining a crystal change according to a subsequent process that proceeds after forming a TiN thin film. To implement the buried gate electrode, TiN was introduced as a word line material to improve a phenomenon such as a silicide reaction caused by the direct contact between the gate metal and the silicon of the semiconductor substrate. However, TiN has a crystal change in a subsequent process. Specifically, referring to FIG. 3A, in the conventional case, after forming a word line using TiN, TiN 310 is crystallized and crystallized TiN 310a is rearranged during various thermal processes. As the space A is formed between the delamination and the crystallized TiNs 310a, the contact area with the active region 300 is reduced. As the TiN proceeds until rearrangement is not performed, the space between the crystallized TiNs 310a continues to increase and the contact area with the active region 300 continues to decrease. If the contact area with the active region 300 decreases, the cell threshold voltage Cvt increases, and if the area of the active region where TiN contacts decreases below the limit, the read / write limit on the device is limited. The write recovery time (tWR) will appear as a failure exceeding the allowable range. The change in physical properties of TiN tends to increase the degree of crystal abnormality as the concentration of chlorine (Cl) remaining on the thin film after the TiN thin film deposition process increases. However, only the method of controlling the chlorine concentration has a problem that the space A is continuously generated due to crystallization and peeling caused by the thermal process.

이에 따라 본 발명의 일 실시예에서는 TiN막을 형성한 후, 열처리 공정과 병행하여 전자빔을 조사하는 치밀화 공정을 진행함으로써 결정 박리에 의해 TiN막 내부에 공간이 발생하는 것을 방지한다. 구체적으로, 열처리 공정을 진행하면 티타늄질화(TiN)막 계면의 염소(Cl)가 산화 규소와 반응하여 제거되어 염소(Cl) 농도가 감소된다. 또한, 반응 물질에 열에너지를 전달하여 증착된 티타늄질화(TiN)막 분자를 들뜬 상태로 조성하여 저준위 에너지의 박막이 형성되게 환경을 조성한다. 이에 따라 열처리 공정 후의 낮은 포텐셜 에너지 준위의 결정 배열이 되도록 분자들이 움직일 수 있는 공간이 확보된다. 또한 열처리 공정과 병행되는 전자빔(e-Beam) 조사 공정은 박막에 증착된 상태의 분자들에 높은 에너지를 인가하여 박막 계면에서의 분자들을 여기시킴으로써 낮은 포텐셜 에너지 준위의 에너지 준위가 안정적이며 경화된 티타늄질화(TiN)막 박막을 구성할 수 있게 에너지를 인가하며, 전자빔에 의해 박막 물성의 밀도를 향상시킬 수 있다. 즉, 재배열이 요구되지 않을 정도로 충분한 에너지를 공급함으로써 결정 재배열에 의한 기공 발생을 방지할 수 있다. Accordingly, in one embodiment of the present invention, after the TiN film is formed, the densification step of irradiating the electron beam is performed in parallel with the heat treatment step, thereby preventing space from occurring inside the TiN film due to crystal separation. Specifically, when the heat treatment process is performed, chlorine (Cl) at the titanium nitride (TiN) film interface is removed by reaction with silicon oxide, thereby reducing the chlorine (Cl) concentration. In addition, the composition of the titanium nitride (TiN) film molecules deposited by transferring the thermal energy to the reactant material in an excited state to form an environment to form a thin film of low-level energy. As a result, a space in which the molecules can be moved is secured so as to form a crystal array of low potential energy level after the heat treatment process. In addition, the electron beam (e-Beam) irradiation process, which is parallel to the heat treatment process, applies high energy to molecules in the state of being deposited on the thin film to excite molecules at the thin film interface, so that the energy level of the low potential energy level is stable and hardened titanium. Energy is applied to form a nitride (TiN) film thin film, and the density of thin film properties can be improved by an electron beam. That is, by supplying sufficient energy so that rearrangement is not required, it is possible to prevent the generation of pores due to the rearrangement of the crystal.

본 발명에서 상술한 치밀화 공정을 진행하면 TiN(310) 계면의 염소(Cl) 농도가 감소하면서 저준위 에너지의 박막이 형성되며, 전자빔에 의해 박막 물성의 밀도가 향상됨에 따라 도 3b에 도시한 바와 같이, 치밀화된 TiN(315)을 형성할 수 있다. 이러한 치밀화 공정에 의해 치밀화된 TiN(315)이 형성됨에 따라 활성 영역(300)과의 접촉하는 영역(B)에 결정 박리 현상에 의한 공간이 발생하지 않는 것을 확인할 수 있다. 도 3a 및 도 3b에서 미설명된 부분은 소자분리막(305)이다. According to the densification process described above in the present invention, the chlorine (Cl) concentration at the TiN 310 interface is reduced and a thin film of low level energy is formed, and as the density of the thin film properties is improved by the electron beam, as shown in FIG. 3B. The densified TiN 315 may be formed. As the densified TiN 315 is formed by the densification process, it can be seen that a space due to the crystal peeling does not occur in the region B in contact with the active region 300. Parts not described in FIGS. 3A and 3B are the device isolation layers 305.

한편, 매립 게이트 전극은 상술한 치밀화 공정을 적용하는 경우, 티타늄질화막(TiN)의 단일막 구조로 형성할 수 있다. 이하 도 2a 내지 도 2d를 참조하여 설명하기로 한다. 도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.On the other hand, the buried gate electrode may be formed as a single film structure of the titanium nitride film (TiN) when the above-mentioned densification process is applied. Hereinafter, a description will be given with reference to FIGS. 2A to 2D. 2A through 2D are views illustrating a method of forming a semiconductor device according to another embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(200) 내에 게이트 트렌치(105)를 형성한다. 이를 위해 반도체 기판(200) 상에 마스크 패턴(미도시함)을 형성하고, 마스크 패턴을 식각 마스크로 반도체 기판(200)의 노출 부분을 식각하여 반도체 기판(200) 내에 게이트 트렌치(205)를 형성한다. 게이트 트렌치(205)는 소자분리막(미도시함)으로 둘러싸인 활성영역 내에 형성되어 있다. 그리고 마스크 패턴은 제거한다. 다음에 게이트 트렌치(205)의 노출면 위에 게이트 절연막(207)을 형성한다. 게이트 절연막(207)은 산화막으로 형성할 수 있다. Referring to FIG. 2A, a gate trench 105 is formed in the semiconductor substrate 200. To this end, a mask pattern (not shown) is formed on the semiconductor substrate 200, and an exposed portion of the semiconductor substrate 200 is etched using the mask pattern as an etch mask to form a gate trench 205 in the semiconductor substrate 200. do. The gate trench 205 is formed in an active region surrounded by an isolation layer (not shown). And the mask pattern is removed. Next, a gate insulating film 207 is formed on the exposed surface of the gate trench 205. The gate insulating film 207 can be formed of an oxide film.

도 2b를 참조하면, 게이트 절연막(207) 및 반도체 기판(200) 상에 게이트 금속막(210)을 형성한다. 게이트 금속막(210)은 게이트 트렌치(205)를 모두 매립하는 두께로 형성한다. 여기서 게이트 금속막(210)은 티타늄질화물(TiN)막을 포함하여 형성한다. 게이트 금속막(210)은 원자층증착(ALD)방식, 물리기상증착법(PVD) 또는 화학기상증착법(CVD)에서 선택하여 형성할 수 있다. Referring to FIG. 2B, a gate metal film 210 is formed on the gate insulating film 207 and the semiconductor substrate 200. The gate metal layer 210 is formed to have a thickness filling all of the gate trenches 205. The gate metal film 210 is formed to include a titanium nitride (TiN) film. The gate metal film 210 may be formed by being selected from atomic layer deposition (ALD), physical vapor deposition (PVD), or chemical vapor deposition (CVD).

도 2c를 참조하면, 반도체 기판(200) 상에 치밀화 공정을 진행하여 치밀화된 게이트 금속막(210a)을 형성한다. 치밀화 공정은 게이트 트렌치(205)를 모두 매립하는 게이트 금속막(210, 도 2b 참조) 상에 열을 가하는 열처리 공정을 진행하면서 이와 동시에 전자빔을 조사하는 방식으로 수행한다. 구체적으로, 반도체 기판(200) 상에 150도 내지 500도의 온도로 열을 가하는 열처리 공정을 수행한다. 열처리 공정은 바람직하게는 300도 내지 450도의 온도로 진행한다. 500도가 넘는 온도에서 열처리를 진행하게 되면 티타늄질화물(TiN)의 녹는점에 도달하게 되므로 500도를 넘지 않는 온도에서 진행하는 것이 바람직하다. 이러한 열처리 공정을 수행하면서 이와 동시에 열처리를 진행하고 있는 게이트 금속막 상에 전자빔을 조사한다. 전자빔은 2KeV/㎤/sec 내지 10KeV/㎤/sec의 전자빔 세기로 조사하며, 바람직하게는 3KeV/㎤/sec보다 높은 전자빔 세기에서 진행한다. 전자빔을 10KeV/㎤/sec이 넘는 세기로 조사하면, 게이트 금속막의 막질은 보다 더 조밀해질 수 있는 반면, 게이트 금속막 내에 전자빔이 축적되어 불량을 유발할 수 있다. 이에 따라 전자빔은 10KeV/㎤/sec을 넘지 않는 세기로 조사한다. 이러한 치밀화 공정으로 막질이 치밀화된 게이트 금속막(210a)이 형성된다.Referring to FIG. 2C, the densification process is performed on the semiconductor substrate 200 to form the densified gate metal film 210a. The densification process is performed by irradiating an electron beam while simultaneously performing a heat treatment process of applying heat to the gate metal film 210 (see FIG. 2B) filling all the gate trenches 205. Specifically, a heat treatment process is applied to heat the semiconductor substrate 200 at a temperature of 150 degrees to 500 degrees. The heat treatment process is preferably carried out at a temperature of 300 to 450 degrees. When the heat treatment is performed at a temperature of more than 500 degrees, since the melting point of titanium nitride (TiN) is reached, it is preferable to proceed at a temperature not exceeding 500 degrees. The electron beam is irradiated onto the gate metal film which is undergoing heat treatment while performing the heat treatment process. The electron beam is irradiated with an electron beam intensity of 2 KeV / cm 3 / sec to 10 KeV / cm 3 / sec, and preferably proceeds at an electron beam intensity higher than 3 KeV / cm 3 / sec. When the electron beam is irradiated at an intensity of more than 10 KeV / cm 3 / sec, the film quality of the gate metal film can be made more dense, while electron beams can accumulate in the gate metal film and cause a defect. Accordingly, the electron beam is irradiated at an intensity not exceeding 10 KeV / cm 3 / sec. In this densification process, the gate metal film 210a having a denser film quality is formed.

도 2d를 참조하면, 치밀화된 게이트 금속막(210a, 도 2c 참조)을 리세스시켜 게이트 트렌치(205)를 일부 매립하는 매립 게이트 전극(215)을 형성한다. 이를 위해 먼저 반도체 기판(200) 상에 평탄화 공정을 진행한다. 평탄화 공정은 화학적기계적연마(CMP) 방식으로 진행할 수 있다. 다음에 치밀화된 게이트 금속막(210a)을 표면으로부터 일정 깊이만큼 리세스시켜 매립 게이트 전극(215)을 형성한다. 리세스 공정은 에치백(etch back) 공정으로 진행할 수 있다. 이러한 리세스 공정으로 매립 게이트 전극(215)은 게이트 트렌치(205)를 일부 매립하는 형상으로 형성된다. Referring to FIG. 2D, the densified gate metal film 210a (see FIG. 2C) is recessed to form a buried gate electrode 215 partially filling the gate trench 205. To this end, first, a planarization process is performed on the semiconductor substrate 200. The planarization process can be carried out by chemical mechanical polishing (CMP). Next, the densified gate metal film 210a is recessed from the surface by a predetermined depth to form the buried gate electrode 215. The recess process may proceed to an etch back process. In this recess process, the buried gate electrode 215 is formed to partially fill the gate trench 205.

한편, 본 발명의 실시예에서는 매립 게이트에 적용하는 방법을 설명하였으나, 이에 한정되는 것은 아니다. 구체적으로, 티타늄질화막(TiN)이 적용되는 분야, 예컨대 비트라인(bit line) 또는 금속 배선(Metal line)의 전력 공급 배선의 물성을 개선하기 위한 박막 형성 방법에도 적용할 수 있다. 또한 티타늄질화막(TiN) 이외에도 금속 박막층을 형성한 후 열처리 공정시 박막 내 결정의 재배열에 의해 기공이 발생하는(delamination) 금속이 포함된 경우에도 적용할 수 있다. 예를 들어, 패턴의 크기가 130nm 이하로 작은 알루미늄(Al) 배선을 형성하기 위해 알루미늄(Al) 박막층을 형성하는 경우 또는 나노 튜브를 포함하는 탄화 수소 화합물인 폴리층의 박막 형성시에 박막의 특성을 개선하기 위한 증착 방법으로 본 발명의 실시예에서 제시하고 있는 치밀화 공정을 적용할 수 있다.
On the other hand, in the embodiment of the present invention has been described a method applied to the buried gate, but is not limited thereto. Specifically, the present invention may be applied to a thin film forming method for improving properties of a power supply wiring of a bit line or a metal line, for example, a field in which a titanium nitride film TiN is applied. In addition to the titanium nitride layer (TiN), the metal thin film layer may be formed, and then may be applied to a case in which a metal is formed (delamination) due to rearrangement of crystals in the thin film during the heat treatment process. For example, when the aluminum (Al) thin film layer is formed to form an aluminum (Al) wiring having a pattern size smaller than 130 nm or when the thin film is formed of a poly layer which is a hydrocarbon compound including nanotubes The densification process proposed in the embodiment of the present invention can be applied as a deposition method for improving the efficiency.

100, 200: 반도체 기판 105, 205: 게이트 트렌치
107, 207: 게이트 절연막 110: 금속 박막층
115: 배리어 금속막 125, 210: 게이트 금속막
130, 215: 매립 게이트 전극 100, 200: semiconductor substrate 105, 205: gate trench
107 and 207: gate insulating film 110: metal thin film layer
115: barrier metal film 125, 210: gate metal film
130, 215: buried gate electrode

Claims (16)

반도체 기판 상에 금속막을 형성하는 단계;
상기 금속막 상에 열을 가하는 열처리 공정을 수행하면서 이와 병행하여 전자빔을 조사하는 공정을 진행하여 상기 금속막을 치밀화시키는 단계; 및
상기 금속막을 형성하는 단계 및 상기 형성된 금속막을 치밀화시키는 단계는 상기 금속막을 형성하려는 두께에 도달할 때까지 반복하여 진행하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.Forming a metal film on the semiconductor substrate;
Performing a heat treatment process of applying heat to the metal film and simultaneously irradiating an electron beam to densify the metal film; And
Forming the metal film and densifying the formed metal film comprises repeating the process until the metal film reaches a thickness to form the metal film. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 금속막은 티타늄질화물(TiN)막 또는 알루미늄(Al)막을 포함하는 반도체 소자의 형성방법.The method of claim 1,
The metal film is a method of forming a semiconductor device comprising a titanium nitride (TiN) film or an aluminum (Al) film. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 열처리 공정은 상기 금속막 상에 150도 내지 500도의 온도로 열을 인가하여 진행하는 반도체 소자의 형성방법.The method of claim 1,
The heat treatment step is a method of forming a semiconductor device to proceed by applying heat at a temperature of 150 to 500 degrees on the metal film. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 전자빔을 조사하는 공정은 전자빔을 2KeV/㎤/sec 내지 10KeV/㎤/sec의 세기로 조사하여 진행하는 반도체 소자의 형성방법.The method of claim 1,
And the step of irradiating the electron beam proceeds by irradiating the electron beam with an intensity of 2 KeV / cm 3 / sec to 10 KeV / cm 3 / sec. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 열처리 공정은 상기 금속막의 녹는점(melting point)인 500도를 넘지 않는 온도에서 진행하는 반도체 소자의 형성방법.The method of claim 1,
The heat treatment process is a method of forming a semiconductor device proceeding at a temperature not exceeding 500 degrees, the melting point (melting point) of the metal film. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 전자빔은 상기 금속막 내에 전자빔이 축적되지 않게 10KeV/㎤/sec를 넘지 않는 세기로 조사하여 진행하는 반도체 소자의 형성방법.The method of claim 1,
And the electron beam is irradiated at an intensity not exceeding 10 KeV / cm 3 / sec so that the electron beam does not accumulate in the metal film. 삭제delete 반도체 기판 내에 트렌치를 형성하는 단계;
상기 트렌치 상에 금속막을 형성하는 단계;
상기 금속막 상에 열을 가하는 열처리 공정을 수행하면서 이와 병행하여 전자빔을 조사하는 공정을 진행하여 상기 금속막을 치밀화시키는 단계; 및
상기 금속막을 리세스하여 상기 트렌치를 일부 매립하는 매립 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.Forming a trench in the semiconductor substrate;
Forming a metal film on the trench;
Performing a heat treatment process of applying heat to the metal film and simultaneously irradiating an electron beam to densify the metal film; And
And forming a buried gate electrode to partially fill the trench by recessing the metal film. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 has been abandoned due to the setting registration fee. 제8항에 있어서,
상기 금속막을 형성하는 단계는, 제1 금속막의 단일막 또는 제1 금속막 및 제2 금속막의 적층 구조로 형성하는 반도체 소자의 형성방법.The method of claim 8,
The forming of the metal film may include forming a single film of a first metal film or a stacked structure of a first metal film and a second metal film. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 제9항에 있어서,
상기 제1 금속막은 티타늄질화물(TiN)막 또는 알루미늄(Al)막을 포함하는 반도체 소자의 형성방법.10. The method of claim 9,
The first metal film may include a titanium nitride (TiN) film or an aluminum (Al) film. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제9항에 있어서,
상기 제2 금속막은 텅스텐(W)을 포함하는 반도체 소자의 형성방법.10. The method of claim 9,
And the second metal film includes tungsten (W). 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 is abandoned in setting registration fee. 제9항에 있어서,
상기 제1 금속막은 물리기상증착법, 화학기상증착법 또는 원자층증착방법 가운데 선택하여 형성하는 반도체 소자의 형성방법.10. The method of claim 9,
And forming the first metal film by selecting among physical vapor deposition, chemical vapor deposition, or atomic layer deposition. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제8항에 있어서,
상기 열처리 공정은 상기 금속막 상에 150도 내지 500도의 온도로 열을 인가하여 진행하는 반도체 소자의 형성방법.The method of claim 8,
The heat treatment step is a method of forming a semiconductor device to proceed by applying heat at a temperature of 150 to 500 degrees on the metal film. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 has been abandoned due to the setting registration fee. 제8항에 있어서,
상기 전자빔을 조사하는 공정은 전자빔을 2KeV/㎤/sec 내지 10KeV/㎤/sec의 세기로 조사하여 진행하는 반도체 소자의 형성방법.The method of claim 8,
And the step of irradiating the electron beam proceeds by irradiating the electron beam with an intensity of 2 KeV / cm 3 / sec to 10 KeV / cm 3 / sec. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 is abandoned in the setting registration fee payment. 제8항에 있어서,
상기 열처리 공정은 상기 금속막의 융점(melting point)인 500도를 넘지 않는 온도에서 진행하는 반도체 소자의 형성방법.The method of claim 8,
The heat treatment process is a method of forming a semiconductor device proceeding at a temperature not exceeding 500 degrees, the melting point (melting point) of the metal film. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 has been abandoned due to the setting registration fee. 제8항에 있어서,
상기 전자빔은 상기 금속막 내에 전자빔이 축적되지 않게 10KeV/㎤/sec를 넘지 않는 세기로 조사하여 진행하는 반도체 소자의 형성방법.The method of claim 8,
And the electron beam is irradiated at an intensity not exceeding 10 KeV / cm 3 / sec so that the electron beam does not accumulate in the metal film.
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