KR101179111B1 - Etching method and recording medium - Google Patents
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Abstract
기판 상에 형성된 불소 첨가 카본막을 플라즈마에 의해 에칭하는 에칭 방법은, 산소를 포함하는 처리 가스의 플라즈마에 의해 에칭을 행하는 제1 단계와, 불소를 포함하는 처리 가스의 플라즈마에 의해 에칭을 행하는 제2 단계를 갖는다.An etching method for etching a fluorine-containing carbon film formed on a substrate by plasma includes a first step of etching by a plasma of a processing gas containing oxygen, and a second step of etching by a plasma of a processing gas containing fluorine. Has a step.
불소, 플라즈마, 산소, 에칭 Fluorine, plasma, oxygen, etching
Description
본 발명은 반도체 기판 등의 기판 상에 형성된 불소 첨가 카본막을 플라즈마에 의해 에칭하는 에칭 방법 및 그 방법을 실행하기 위한 프로그램을 기억한 기억 매체에 관한 것이다.The present invention relates to an etching method for etching a fluorinated carbon film formed on a substrate such as a semiconductor substrate by plasma, and a storage medium storing a program for executing the method.
반도체 장치의 고(高)집적화를 도모하기 위한 수법의 하나로서 배선을 다층화하는 기술이 있고, 다층 배선 구조를 취하기 위해서는, 인접하는 배선층 사이를 도전층으로 접속하고, 도전층 이외의 영역은 층간 절연막에 의해 절연할 필요가 있다. 이러한 층간 절연막으로서 종래부터 SiO2막이 많이 이용되고 있었지만, 최근, 반도체 디바이스의 미세화 및 고속화의 관점에서 배선 사이의 용량을 저하시키기 위해, 층간 절연막의 저(低)유전율화가 지향되고 있다.As a technique for achieving high integration of a semiconductor device, there is a technique of multilayering wiring. In order to take a multilayer wiring structure, adjacent wiring layers are connected by a conductive layer, and regions other than the conductive layer are interlayer insulating films. It is necessary to insulate by. Although many SiO 2 films have conventionally been used as such interlayer insulating films, in order to reduce the capacitance between wirings from the viewpoint of miniaturization and high speed of semiconductor devices, low dielectric constant of interlayer insulating films has been oriented.
이러한 저유전율의 층간 절연막으로서, 탄소(C) 및 불소(F)의 화합물인 불소 첨가 카본막(플로로 카본막; CFx막)이 주목받고 있다. 불소 첨가 카본막은, SiO2막의 비(比)유전율이 4부근인 것에 대하여, 원료 가스의 종류를 선정함으로써 비유전율을 2.5 이하로 할 수 있어, 저유전율의 층간 절연막으로서 매우 유효하다. 최근에는, 원료 가스의 선정이나 고밀도로 저(低)전자 온도의 플라즈마를 발생시키는 CVD 장치의 개발에 의해 양질의 막이 계속 얻어지고 있어, 실용화 가능한 단계에 도달하고 있다.As such a low dielectric constant interlayer insulating film, a fluorine-added carbon film (fluoro carbon film; CF x film) that is a compound of carbon (C) and fluorine (F) has attracted attention. The fluorine-added carbon film can have a relative dielectric constant of 2.5 or less by selecting the kind of source gas while the relative dielectric constant of the SiO 2 film is around 4, which is very effective as an interlayer insulating film having a low dielectric constant. In recent years, high-quality films have been continuously obtained by selection of source gas and development of a CVD apparatus that generates plasma at a low electron temperature at a high density, and has reached a stage that can be put into practical use.
한편, 불소 첨가 카본막을 에칭하는 방법으로서는, 수소 가스 및 질소 가스를 플라즈마화하고, 그 플라즈마에 의해 에칭하는 방법이 알려져 있다(Materials Research Society Conference Proceedings, Volume V-14, Advanced Metallization Conference in 1998). 그러나, 이 방법을 채용하면, 에칭된 불소 첨가 카본막의 측벽부에 수소가 들어가고, 이 수소가 막 중의 불소와 결합하여 불화 수소를 생성하여, 막에 대미지(damage)를 주어 버린다. 또한, 에칭된 오목부 내에는, 다음 공정에서 배리어 메탈막이 형성되던가 메탈이 매립(embed)되지만, 불화 수소가 생성되면, 배리어 메탈막 혹은 메탈을 부식하여 대미지를 주고, 그 결과 이들 막과의 밀착성이 나빠진다.On the other hand, as a method of etching a fluorine-added carbon film, the method of plasmaating hydrogen gas and nitrogen gas, and etching by the plasma is known (Materials Research Society Conference Proceedings, Volume V-14, Advanced Metallization Conference in 1998). However, when this method is adopted, hydrogen enters the sidewall portion of the etched fluorinated carbon film, and the hydrogen combines with fluorine in the film to produce hydrogen fluoride, resulting in damage to the film. In the etched recess, a barrier metal film or metal is embedded in the next step, but when hydrogen fluoride is formed, the barrier metal film or the metal is corroded to inflict damage, and consequently, adhesion to these films. This gets worse.
이러한 문제점을 해결하는 기술로서, 불소 첨가 카본막을 CF4 가스와 같은 CxFy(x,y는 자연수) 가스를 포함하는 처리 가스의 플라즈마에 의해 에칭하는 기술이 제안되고 있다(일본공개특허공보 2005-123406호). 이에 따라, 불소 첨가 카본막으로의 대미지가 적은 에칭을 행할 수 있다.As a technique for solving such a problem, a technique of etching a fluorine-containing carbon film by plasma of a processing gas containing a C x F y (x, y is a natural water) gas such as CF 4 gas has been proposed (Japanese Patent Laid-Open No. 2005-123406). Thereby, etching with little damage to a fluorine-containing carbon film can be performed.
그러나, 불소 첨가 카본막을 CF4 가스 등의 CxFy 함유 가스로 에칭하면, 에칭 마스크로서 이용되는 SiN나 SiCN 등의 하드 마스크층에 대한 에칭 선택비가 낮아, 가공 형상이 충분하지 않다는 문제점이 있다.However, when the fluorine-added carbon film is etched with a C x F y- containing gas such as CF 4 gas, there is a problem that the etching selectivity with respect to hard mask layers such as SiN and SiCN used as the etching mask is low, resulting in insufficient processing shapes. .
(발명의 개시)(Initiation of invention)
본 발명은 이러한 사정을 감안하여 이루어진 것으로, 불소 첨가 카본막을 대미지를 발생시키지 않고 그리고 양호한 가공 형상으로 에칭할 수 있는 에칭 방법을 제공하는 것을 목적으로 한다. 또한, 그러한 방법을 실행하는 프로그램이 기억된 기억 매체를 제공하는 것을 목적으로 한다.This invention is made | formed in view of such a situation, and an object of this invention is to provide the etching method which can etch a fluorine-containing carbon film in favorable process shape, without damaging. It is also an object to provide a storage medium in which a program for executing such a method is stored.
상기 과제를 해결하기 위해, 본 발명의 제1 관점에서는, 기판 상에 형성된 불소 첨가 카본막을 플라즈마에 의해 에칭하는 에칭 방법으로서, 산소를 포함하는 처리 가스의 플라즈마에 의해 에칭을 행하는 제1 단계와, 불소를 포함하는 처리 가스의 플라즈마에 의해 에칭을 행하는 제2 단계를 갖는 것을 특징으로 하는 에칭 방법을 제공한다.MEANS TO SOLVE THE PROBLEM In order to solve the said subject, from the 1st viewpoint of this invention, the etching method of etching the fluorine-added carbon film formed on the board | substrate by plasma, The 1st step of performing etching by the plasma of the processing gas containing oxygen, An etching method is provided, which has a second step of etching by plasma of a processing gas containing fluorine.
본 발명의 제2 관점에서는, 반도체 기판 상에 불소 첨가 카본막, 하드 마스크층 및, 레지스트막이 이 순서로 적층된 구조체를 에칭하는 에칭 방법으로서, 상기 레지스트막을 마스크로서 상기 하드 마스크층을 플라즈마에 의해 에칭하는 공정과, 상기 레지스트막을 플라즈마에 의해 제거하는 공정과, 상기 하드 마스크층을 마스크로서 상기 불소 첨가 카본막을 플라즈마에 의해 에칭하는 공정을 갖고, 상기 불소 첨가 카본막의 에칭은, 산소를 포함하는 처리 가스의 플라즈마에 의해 에칭을 행하는 제1 단계와, 불소를 포함하는 처리 가스의 플라즈마에 의해 에칭을 행하는 제2 단계를 갖는 것을 특징으로 하는 에칭 방법을 제공한다.In a second aspect of the present invention, an etching method of etching a structure in which a fluorine-added carbon film, a hard mask layer, and a resist film are laminated in this order on a semiconductor substrate, wherein the hard mask layer is formed by plasma using the resist film as a mask. And a step of removing the resist film by plasma, and a step of etching the fluorinated carbon film by plasma using the hard mask layer as a mask, and the etching of the fluorinated carbon film includes oxygen. A first step of etching by plasma of a gas and a second step of etching by plasma of a processing gas containing fluorine are provided.
상기 제2 관점에 있어서, 상기 하드 마스크층은 Si계 재료로 이루어지고, 상기 하드 마스크층의 에칭을 할 때에 있어서, CxFy(x,y는 자연수) 가스를 포함하는 처리 가스의 플라즈마를 이용할 수 있다. 또한, 상기 하드 마스크층을 도중까지 에칭한 후, 상기 레지스트막을 제거하고, 계속해서 하드 마스크를 에칭하여 상기 불소 첨가 카본막을 노출시키도록 할 수 있다.In the second aspect, the hard mask layer is made of a Si-based material, and when etching the hard mask layer, plasma of a processing gas containing C x F y (x, y is a natural water) gas is used. It is available. Further, after the hard mask layer is etched to the middle, the resist film is removed, and then the hard mask is etched to expose the fluorine-containing carbon film.
본 발명의 제3 관점에서는, 반도체 기판 상에 구리 배선층 및 불소 첨가 카본막이 순차로 형성된 구조체의 불소 첨가 카본막을 에칭하는 에칭 방법으로서, 에칭 마스크를 통하여 상기 불소 첨가 카본막에 제1 에칭을 행하는 공정과, 상기 제1 에칭을 행한 후, 불소 첨가 카본막 상에 실리콘계 도포막을 형성하여 에칭 부분을 메우는 공정과, 상기 실리콘계 도포막의 위에 에칭 마스크를 형성하고, 이 에칭 마스크를 통하여 상기 불소 첨가 카본막에 제2 에칭을 행하는 공정과, 상기 실리콘계 도포막을 제거하는 공정을 갖고, 이에 따라, 상기 불소 첨가 카본막에 트렌치 및, 상기 구리 배선층에 대응하는 위치에 도달하는 홀을 형성하고, 상기 제1 및 제2 에칭은, 산소를 포함하는 처리 가스의 플라즈마에 의해 에칭을 행하는 제1 단계와, 불소를 포함하는 처리 가스의 플라즈마에 의해 에칭을 행하는 제2 단계를 갖는 것을 특징으로 하는 에칭 방법을 제공한다.In a third aspect of the present invention, as an etching method for etching a fluorinated carbon film of a structure in which a copper wiring layer and a fluorinated carbon film are sequentially formed on a semiconductor substrate, a step of performing a first etching on the fluorinated carbon film through an etching mask. And after the first etching, forming a silicon coating film on the fluorine-containing carbon film to fill the etching portion, and forming an etching mask on the silicon-based coating film, and through the etching mask to the fluorine-containing carbon film. And a step of removing the silicon-based coating film, thereby forming a trench and a hole reaching the position corresponding to the copper wiring layer in the fluorine-added carbon film, and forming the first and the second 2 etching is the 1st step which etches by the plasma of the process gas containing oxygen, and the process containing fluorine It provides an etching method which is characterized by having a second step of performing an etching by the plasma of the switch.
상기 제3 관점에 있어서, 상기 실리콘계 도포막을 형성함에 앞서, 상기 제1 에칭을 행한 후의 불소 첨가 카본막의 표면에, 상기 실리콘계 도포막과의 사이의 습윤성(wetting property)을 개선하여 이들 사이의 밀착성을 양호하게 하기 위한 습윤성 개선 표면 개질제를 도포하는 공정을 실시해도 좋다. 이 경우에, 상기 습윤성 개선 표면 개질제로서 아세톤을 이용할 수 있다.In the third aspect, prior to the formation of the silicon-based coating film, the wettability property between the silicon-based coating film and the adhesion between the silicon-based coating film and the surface of the fluorine-added carbon film after the first etching is improved, and the adhesion therebetween is improved. You may implement the process of apply | coating the wettability improvement surface modifier for making it favorable. In this case, acetone may be used as the wettability improving surface modifier.
또한, 상기 제3 관점에 있어서, 트렌치(trench) 및 홀이 형성된 후, 불소 첨가 카본막의 내벽 표면에, 그 표면을 개질하여 불소의 탈리량(脫離量)을 억제하기 위한 불소 탈리 억제 표면 개질제를 도포하는 공정을 실시해도 좋다. 이 경우에, 상기 불소 탈리 억제 표면 개질제로서 에탄올 또는 메탄올을 이용할 수 있다.Further, in the third aspect, after the trench and the hole are formed, a fluorine desorption inhibiting surface modifier for modifying the surface of the inner wall surface of the fluorine-added carbon film to suppress the fluorine desorption amount You may perform the process of apply | coating. In this case, ethanol or methanol can be used as the fluorine detachment inhibiting surface modifier.
또한, 상기 제3 관점에 있어서, 트렌치 및 홀이 형성되어, 상기 구리 배선층이 노출된 후, 상기 구리 배선층의 표면에 암모니아수를 도포하여 상기 구리 배선층의 표면의 자연 산화막을 제거하는 공정을 실시해도 좋다. 이 경우에, 상기 암모니아수의 암모니아 농도는 0.25~5 질량%인 것이 바람직하고, 상기 암모니아수의 온도는 0~30℃인 것이 바람직하다.In the third aspect, after the trench and the hole are formed to expose the copper wiring layer, ammonia water may be applied to the surface of the copper wiring layer to remove a natural oxide film on the surface of the copper wiring layer. . In this case, it is preferable that the ammonia concentration of the said ammonia water is 0.25-5 mass%, and it is preferable that the temperature of the said ammonia water is 0-30 degreeC.
그리고 또한, 상기 제3 관점에 있어서, 상기 제1 에칭에 의해 트렌치를 형성하고, 상기 제2 에칭에 의해 홀을 형성하도록 할 수 있다.In addition, in the third aspect, the trench may be formed by the first etching, and the hole may be formed by the second etching.
상기 제1 내지 제3 관점에 있어서, 상기 불소 첨가 카본막의 에칭의 제1 단계에 이용되는 산소를 포함하는 처리 가스로서, O2 가스를 포함하는 처리 가스를 이용할 수 있다. 상기 O2 가스를 포함하는 처리 가스는, O2 가스 단독, 또는 O2 가스 및 희가스로 이루어지는 것을 이용할 수 있다. 상기 불소 첨가 카본막의 에칭의 제1 단계는 13.3Pa(100mTorr) 이하의 압력으로 행해지는 것이 바람직하다.In the first to third aspects, a processing gas containing an O 2 gas may be used as the processing gas containing oxygen used in the first step of etching the fluorine-containing carbon film. A process gas including the O 2 gas, O 2 may be used that composed of a gas alone or O 2 gas and a rare gas. The first step of etching the fluorine-containing carbon film is preferably performed at a pressure of 13.3 Pa (100 mTorr) or less.
상기 불소 첨가 카본막의 에칭의 제2 단계에 이용되는 불소를 포함하는 처리 가스로서는, CxFy(x,y는 자연수) 가스를 포함하는 것으로 할 수 있다. 이 경우에, 불소를 포함하는 처리 가스로서는, CxFy(x,y는 자연수) 가스 단독, 또는 CxFy(x,y는 자연수) 가스 및 희가스로 이루어지는 것으로 할 수 있다. 또한, 상기 CxFy(x,y는 자연수) 가스는, CF4 가스, C2F6 가스, C3F6 가스, C4F6 가스, C3F8 가스, C4F8 가스 및, C5F8 가스의 적어도 1종으로 이루어지는 것으로 할 수 있다.As the processing gas containing fluorine used in the second step of etching the fluorine-containing carbon film, it is possible to include C x F y (x, y is natural water) gas. In this case, the processing gas containing fluorine may be composed of C x F y (x, y is natural water) gas alone or C x F y (x, y is natural water) gas and rare gas. In addition, the C x F y (x, y is a natural water) gas is CF 4 gas, C 2 F 6 gas, C 3 F 6 gas, C 4 F 6 gas, C 3 F 8 gas, C 4 F 8 gas And C 5 F 8 gas.
상기 불소 첨가 카본막의 에칭은, 상기 제1 단계와 상기 제2 단계와의 사이에서 대기 개방하지 않고(기판을 대기에 노출하지 않고) 행하는 것이 바람직하다. 이 경우에, 상기 제1 단계와 상기 제2 단계는 동일한 처리 용기 내에서 행하여도 좋고, 상기 제1 단계와 상기 제2 단계는 다른 처리 용기 내에서 행하고, 이들 처리 용기 사이에서 기판을 대기 개방하지 않고 반송하도록 해도 좋다.It is preferable to perform the etching of the fluorine-containing carbon film without opening the atmosphere between the first step and the second step (without exposing the substrate to the atmosphere). In this case, the first step and the second step may be performed in the same processing container, the first step and the second step may be performed in different processing containers, and the substrate may not be opened between the processing containers. You may make it convey without.
상기 불소 첨가 카본막의 에칭은, 용량 결합형의 플라즈마에 의해 행하여도 좋고, 복수의 슬롯을 갖는 평면 안테나로부터 방사된 마이크로파에 의해 형성된 플라즈마에 의해 행하여도 좋다.The etching of the fluorine-containing carbon film may be performed by a capacitively coupled plasma, or may be performed by a plasma formed by microwaves emitted from a planar antenna having a plurality of slots.
본 발명의 제4 관점에서는, 컴퓨터 상에서 동작하고, 플라즈마 처리 장치를 제어하는 프로그램이 기억된 기억 매체로서, 상기 제어 프로그램은, 실행시에, 상기 제1 내지 제3 관점의 에칭 방법이 행해지도록, 컴퓨터에 상기 플라즈마 처리 장치를 제어시키는 것을 특징으로 하는 기억 매체를 제공한다.In the fourth aspect of the present invention, as a storage medium storing a program operating on a computer and controlling a plasma processing apparatus, the control program is executed such that the etching method of the first to third aspects is performed when executed. A storage medium is provided in which a computer is controlled by the plasma processing apparatus.
본 발명에 의하면, 불소 첨가 카본막을, 산소를 포함하는 처리 가스, 전형적으로는 02 가스를 포함하는 처리 가스의 플라즈마에 의해 에칭을 행하는 제1 단계와, 불소를 포함하는 처리 가스, 전형적으로는 CxFy(x,y는 자연수) 가스를 포함하는 처리 가스의 플라즈마에 의해 에칭하는 제2 단계에 의해 에칭하기 때문에, 제1 단계에서는, 산소를 포함하는 처리 가스에 의해 마스크에 대한 선택성이 높은 에칭을 행하여 형상을 양호하게 할 수 있고, 이 제1 단계의 에칭에 의해 에칭면에 잔존하는 산소를 제2 단계의 에칭시에 제거할 수 있기 때문에, 에칭 후의 표면 형상을 양호하게 할 수 있다.According to the present invention, a first step of etching a fluorine-containing carbon film by a plasma of a processing gas containing oxygen, typically a 0 2 gas, and a processing gas containing fluorine, typically Since the etching is performed by the second step of etching by the plasma of the processing gas containing C x F y (x, y is a natural water) gas, in the first step, the selectivity to the mask is changed by the processing gas containing oxygen. It is possible to improve the shape by performing a high etching, and since the oxygen remaining on the etching surface can be removed at the time of etching in the second step by the etching in the first step, the surface shape after etching can be improved. .
도 1은 본 발명에 따른 에칭 방법을 실시할 수 있는 플라즈마 처리 장치의 일 예를 나타내는 단면도이다.1 is a cross-sectional view showing an example of a plasma processing apparatus capable of performing an etching method according to the present invention.
도 2는 본 발명의 일 실시 형태에 따른 에칭 방법의 공정을 나타내는 플로우 차트이다.2 is a flowchart illustrating a process of an etching method according to an embodiment of the present invention.
도 3은 본 발명의 일 실시 형태에 따른 에칭 방법의 공정을 나타내는 공정 단면도이다.3 is a cross-sectional view showing a step of the etching method according to the embodiment of the present invention.
도 4는 본 발명에 따른 에칭 방법을 실시 가능한 클러스터 툴(cluster tool)형의 처리 시스템을 나타내는 평면도이다.Fig. 4 is a plan view showing a cluster tool type processing system in which an etching method according to the present invention can be implemented.
도 5는 불소 첨가 카본막을 Low-k막으로서 이용하고, 본 발명의 에칭 방법을 다마신(damascene) 프로세스에 적용한 예에 대하여 나타내는 플로우 차트이다.5 is a flowchart showing an example in which the fluorine-added carbon film is used as the Low-k film and the etching method of the present invention is applied to a damascene process.
도 6은 도 5의 플로우를 설명하기 위한 공정 단면도이다.6 is a cross-sectional view for explaining the flow of FIG. 5.
도 7은 트렌치를 형성한 후에 희생막으로서 도포하는 실리콘계 도포막과 불 소 첨가 카본막과의 사이의 상태를 나타내는 도면이다.FIG. 7 is a view showing a state between a silicon based coating film and a fluorine-containing carbon film coated as a sacrificial film after the trench is formed.
도 8은 불소 첨가 카본막의 표면에 습윤성 개선 표면 개질제를 도포한 상태와, 그 후 실리콘계 도포막을 형성한 상태를 나타내는 도면이다.8 is a view showing a state in which the wettability improving surface modifier is applied to the surface of the fluorine-containing carbon film, and a state in which a silicon-based coating film is formed thereafter.
도 9는 습윤성 개선 표면 개질제로서의 아세톤을 도포하지 않은 경우와 도포한 경우에 있어서의 불소 첨가 카본막과 실리콘계 도포막과의 사이의 상태를 나타내는 도면이다.9 is a view showing a state between the fluorine-added carbon film and the silicon-based coating film in the case where acetone as the wettability improving surface modifier is not applied or when the coating is applied.
도 10은 불소 첨가 카본막의 표면에 불소 탈리 억제 표면 개질제를 도포한 상태와, 그 표면이 개질된 상태를 나타내는 도면이다.10 is a view showing a state in which a fluorine desorption inhibiting surface modifier is applied to a surface of a fluorine-containing carbon film, and a state in which the surface is modified.
도 11은 트렌치 및 비어를 형성한 후에, 불소 첨가 카본막에 불소 탈리 억제 표면 개질제로서의 에탄올의 효과를 나타내는 불소의 TDS 프로파일을 나타내는 도면이다.11 is a view showing a TDS profile of fluorine showing the effect of ethanol as a fluorine desorption-inhibiting surface modifier on the fluorine-containing carbon film after the formation of trenches and vias.
도 12는 트렌치 및 비어를 형성한 후에, Cu 배선층의 표면에 자연 산화막이 형성되어 있는 상태를 나타내는 도면이다.It is a figure which shows the state in which the natural oxide film is formed in the surface of Cu wiring layer after forming a trench and a via.
도 13은 도 12의 자연 산화막이 형성되어 있을 때에 Cu 배선층의 표면에 암모니아수를 도포한 상태를 나타내는 도면이다.FIG. 13 is a view showing a state in which ammonia water is applied to the surface of the Cu wiring layer when the natural oxide film of FIG. 12 is formed.
도 14는 암모니아 처리의 유무에 의한 불소의 TDS를 나타내는 도면이다.It is a figure which shows the TDS of fluorine with or without ammonia treatment.
도 15는 Cu 산화 처리한 구리판의 표면 상태와, 그 구리판에 암모니아 처리를 행했을 때의 표면 상태를 나타내는 도면이다.It is a figure which shows the surface state of the copper plate processed by Cu oxidation, and the surface state when ammonia treatment is performed to this copper plate.
도 16은 본 발명에 따른 에칭 방법을 실시할 수 있는 플라즈마 처리 장치의 다른 예를 나타내는 단면도이다.It is sectional drawing which shows the other example of the plasma processing apparatus which can perform the etching method which concerns on this invention.
도 17은 도 16의 플라즈마 처리 장치에 이용되는 평면 안테나 부재의 구조를 나타내는 도면이다.17 is a diagram illustrating a structure of a planar antenna member used in the plasma processing apparatus of FIG. 16.
도 18은 도 16의 플라즈마 처리 장치에 이용되는 샤워 플레이트의 구조를 나타내는 평면도이다.FIG. 18 is a plan view illustrating a structure of a shower plate used in the plasma processing apparatus of FIG. 16.
도 19는 본 발명의 에칭 방법의 제1 단계의 에칭이 종료된 후의 웨이퍼 샘플의 단면을 나타내는 주사 현미경 사진이다.19 is a scanning micrograph showing a cross section of a wafer sample after the etching of the first step of the etching method of the present invention is completed.
도 20은 본 발명의 에칭 방법의 제2 단계의 에칭이 종료된 후의 웨이퍼 샘플의 단면을 나타내는 주사 현미경 사진이다.20 is a scanning micrograph showing a cross section of a wafer sample after the etching of the second step of the etching method of the present invention is completed.
도 21은 CFx막을 CF4 가스로 에칭한 경우의 웨이퍼 샘플의 단면을 나타내는 주사 현미경 사진이다.21 is a scanning micrograph showing a cross section of a wafer sample when the CF x film is etched with CF 4 gas.
도 22는 2단계 에칭한 샘플과, 웨이퍼 상에 CFx막을 성막한 샘플을 400℃까지 가열했을 때의 F 가스의 방출을 나타내는 TDS 프로파일이다.Fig. 22 is a TDS profile showing the release of F gas when a sample subjected to two-step etching and a sample formed by depositing a CF x film on a wafer are heated to 400 ° C.
도 23은 2단계 에칭한 샘플과, 웨이퍼 상에 CFx막을 성막한 샘플을 400℃까지 가열했을 때의 HF 가스의 방출을 나타내는 TDS 프로파일이다.Fig. 23 is a TDS profile showing the release of HF gas when a sample subjected to two-step etching and a sample formed by depositing a CF x film on a wafer are heated to 400 ° C.
도 24는 에칭전의 CFx막의 XPS 프로파일을 나타내는 도면이다.24 is a diagram showing an XPS profile of a CF x film before etching.
도 25는 CF4 가스 및 Ar 가스로 에칭한 후의 CFx막의 XPS 프로파일을 나타내는 도면이다.25 is a diagram showing an XPS profile of a CF x film after etching with CF 4 gas and Ar gas.
도 26은 H2 가스 및 N2 가스로 에칭한 후의 CFx막의 XPS 프로파일을 나타내는 도면이다.FIG. 26 is a diagram showing an XPS profile of a CF x film after etching with H 2 gas and N 2 gas. FIG.
도 27은 O2 가스 및 Ar 가스로 에칭한 후의 CFx막의 XPS 프로파일을 나타내는 도면이다.FIG. 27 is a diagram showing an XPS profile of a CF x film after etching with O 2 gas and Ar gas. FIG.
도 28은 CFx막을 CF4 가스 및 Ar 가스로 에칭한 후에 온도를 400℃까지 상승시키는 과정에서의 F의 방출을 나타내는 TDS 프로파일을 나타내는 도면이다.FIG. 28 shows a TDS profile showing the release of F in the course of raising the temperature to 400 ° C. after etching the CF x film with CF 4 gas and Ar gas.
도 29는 CFx막을 H2 가스 및 N2 가스로 에칭한 후에 온도를 400℃까지 상승시키는 과정에서의 F의 방출을 나타내는 TDS 프로파일을 나타내는 도면이다.FIG. 29 shows a TDS profile showing the release of F in the course of raising the temperature to 400 ° C. after etching the CF x film with H 2 gas and N 2 gas. FIG.
도 30은 CFx막을 02 가스 및 Ar 가스로 에칭한 후에 온도를 400℃까지 상승시키는 과정에서의 F의 방출을 나타내는 TDS 프로파일을 나타내는 도면이다.FIG. 30 shows a TDS profile showing the release of F in the course of raising the temperature to 400 ° C. after etching the CF x film with 0 2 gas and Ar gas.
(발명을 실시하기 위한 최량의 형태)Best Mode for Carrying Out the Invention [
이하, 첨부 도면을 참조하여, 본 발명의 실시 형태에 대하여 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described with reference to an accompanying drawing.
도 1은 본 발명에 따른 에칭 방법을 실시할 수 있는 플라즈마 처리 장치의 일 예를 나타내는 단면도이다. 이 플라즈마 처리 장치는, 상하로 대향하여 형성된 한 쌍의 평행 평판 전극에 의해 용량 결합형 플라즈마를 형성하는 타입의 것이다.1 is a cross-sectional view showing an example of a plasma processing apparatus capable of performing an etching method according to the present invention. This plasma processing apparatus is of the type which forms a capacitively coupled plasma by a pair of parallel plate electrodes formed to face up and down.
도 1에 개략 구성을 나타내는 바와 같이, 이 플라즈마 처리 장치(10)는, 대략 원통 형상으로 형성된 처리 챔버(11)를 구비하고, 그 저부(bottom)에는, 절연판(13)을 통하여 서셉터 지지대(14)가 배치되고, 그 위에, 서셉터(15)가 배치되어 있다. 서셉터(15)는 하부 전극을 겸한 것으로서, 그 상면에 정전 척(electrostatic chuck; 20)을 통하여 웨이퍼(W)가 올려 놓여지도록 되어 있다. 부호 16은 하이패스 필터(HPF)이다.As shown in FIG. 1, this
서셉터 지지대(14)의 내부에는, 소정 온도의 냉각 매체가 순환하는 냉매실(refrigerant chamber; 17)이 형성되고, 이에 따라 서셉터(15)가 소망의 온도로 조정된다. 냉매실(17)에는 도입관(18) 및 배출관(19)이 접속되어 있다. 그리고, 냉매를 순환시킴으로써 서셉터(15) 상의 반도체 웨이퍼(W)의 처리 온도를 제어할 수 있도록 되어 있다.Inside the
정전 척(20)은 절연재(21)의 사이에 전극(22)이 배치된 구조로 되어 있고, 전극(22)에 직류 전원(23)으로부터 직류 전압이 인가됨으로써, 웨이퍼(W)가 정전 척(20) 상에 정전 흡착된다. 웨이퍼(W)의 이면(裏面)에는 가스 통로(24)를 통하여 He 가스로 이루어지는 전열 가스(heat trasfer gas)가 공급되고, 그 전열 가스를 통하여 웨이퍼(W)가 소정 온도로 온도 조절된다. 서셉터(15)의 상단 주연부에는, 정전 척(20) 상에 올려 놓여진 웨이퍼(W)의 주위를 둘러싸도록, 에칭의 균일성을 향상시키기 위한, 고리 형상의 포커스 링(25)이 배치되어 있다.The
서셉터(15)의 상방에는, 서셉터(15)와 대향하여, 절연재(32)를 통하여 처리 챔버(11)의 내부에 지지된 상태로 상부 전극(31)이 형성되어 있다. 상부 전극(31)은, 다수의 토출구(33)를 갖는 전극판(34)과, 이 전극판(34)을 지지하는 전극 지지체(35)로 구성되어 있고, 샤워 형상을 이루고 있다.The
전극 지지체(35)의 중앙에는 가스 도입구(36)가 형성되고, 거기에 가스 공급관(37)이 접속되어 있다. 가스 공급관(37)은, 플라즈마 처리를 위한 처리 가스를 공급하는 처리 가스 공급부(40)에 접속되어 있다. 처리 가스 공급부(40)에는, 처리 가스로서 O2 가스, CxFy 가스, 예를 들면 CF4 가스, N2 가스, 희가스, 예를 들면 Ar 가스를 공급하는 처리 가스 공급원이 형성되어 있고, 이들 처리 가스가 소정의 유량으로 처리 챔버(11) 내로 공급 가능하게 되어 있다.A
처리 챔버(11)의 저부에는 배기관(41)이 접속되고, 이 배기관(41)에는 배기 장치(45)가 접속되어 있다. 배기 장치(45)는 터보 분자 펌프 등의 진공 펌프 및 압력 제어 밸브 등을 구비하고 있고, 처리 챔버(11) 내를 소정의 감압 분위기로 설정 가능하게 되어 있다. 처리 챔버(11)의 측벽 부분에는, 게이트 밸브(42)가 형성되어 있다.An
상부 전극(31)에는, 제1 정합기(51)를 통하여 플라즈마 생성용의 고주파 전력을 공급하는 제1 고주파 전원(50)이 접속되어 있다. 이 제1 고주파 전원(50)의 주파수로서는 27~100MHz 정도의 범위가 이용된다. 또한, 상부 전극(31)에는 로우 패스 필터(LPF;52)가 접속되어 있다. 하부 전극으로서의 서셉터(15)에는, 제2 정합기(61)를 통하여 플라즈마 중의 이온을 인입하기 위한 제2 고주파 전원(60)이 접속되어 있다. 제2 고주파 전원(60)의 주파수로서는, 예를 들면 300kHz~13.56MHz의 범위가 이용된다.The
이 플라즈마 처리 장치(10)는, 각 구성부를 제어하는 마이크로 프로세서(컴퓨터)로 이루어지는 프로세스 컨트롤러(70)를 갖고 있고, 각 구성부가 이 프로세스 컨트롤러(70)에 접속되어 제어되는 구성으로 되어 있다. 또한, 프로세스 컨트롤 러(70)에는, 오퍼레이터가 플라즈마 처리 장치(10)를 관리하기 위해 커맨드의 입력 조작 등을 행하는 키보드나, 플라즈마 처리 장치의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 이루어지는 유저 인터페이스(71)가 접속되어 있다.The
또한, 프로세스 컨트롤러(70)에는, 플라즈마 처리 장치(10)에서 실행되는 각종 처리를 프로세스 컨트롤러(70)의 제어로 실현하기 위한 제어 프로그램이나, 처리 조건에 따라 플라즈마 처리 장치(10)의 각 구성부에 처리를 실행시키기 위한 프로그램 즉, 레시피(recipe)가 격납된 기억부(72)가 접속되어 있다. 레시피는 기억부(72) 안의 기억 매체에 기억되어 있다. 기억 매체는, 하드 디스크나 반도체 메모리라도 좋고, CD-ROM, DVD, 플래시 메모리 등의 포터블(portable)성의 것이라도 좋다. 또한, 다른 장치로부터, 예를 들면 전용 회선을 통하여 레시피를 적절히 전송시키도록 해도 좋다.The
그리고, 필요에 따라, 유저 인터페이스(71)로부터의 지시 등으로 임의의 레시피를 기억부(72)로부터 호출하여 프로세스 컨트롤러(70)에 실행시킴으로써, 프로세스 컨트롤러(70)의 제어하에서, 플라즈마 처리 장치(10)에서의 소망하는 처리가 행해진다.Then, if necessary, an arbitrary recipe is called from the
다음으로, 이러한 플라즈마 처리 장치에 있어서, 실시되는 본 실시 형태의 플라즈마 에칭 방법에 대하여 도 2의 플로우 차트 및 도 3의 공정 단면도를 참조하여 설명한다.Next, the plasma etching method of this embodiment which is implemented in such a plasma processing apparatus will be described with reference to the flowchart of FIG. 2 and the process sectional view of FIG. 3.
우선, 도 3의 (a)에 나타내는 바와 같은, 실리콘 기판(300) 상에, 예를 들면 SiCN로 이루어지는 에칭 스토퍼층(301)을, 예를 들면 10nm의 두께로 형성하고, 그 위에 불소 첨가 카본막(CFx막;302)을, 예를 들면 270nm의 두께로 형성하고, 그 위에 Si 함유 재료, 예를 들면 SiCN로 이루어지는 하드 마스크층(303)을, 예를 들면 30nm의 두께로 형성하고, 그 위에 예를 들면 KrF 레지스트로 이루어지는 레지스트막(304)을, 예를 들면 400nm의 두께로 형성하여, 이 레지스트막(304)을 포토리소그래피 공정에 의해 패턴 형성한 반도체 웨이퍼(W)를 준비한다(스텝 1).First, an
이어서, 이러한 구조의 반도체 웨이퍼를 도 1의 플라즈마 처리 장치(10)로 반입하여, 서셉터(15) 상에 올려 놓는다(스텝 2). 그리고, 도 3의 (b)에 나타내는 바와 같이, 포토리소그래피 공정의 현상 처리에 의해 잔존한 현상 잔사(development residue; 305)를 디스컴(descum) 처리한다(스텝 3). 이 처리는, 처리 가스로서 예를 들면 Ar 가스 및 O2 가스를 이용하고, 이들을 예를 들면 각각 135mL/min(sccm) 및 65mL/min(sccm) 흘려, 처리 챔버(11) 내의 압력을 1.33Pa(10mTorr) 정도로 하고, 인가하는 고주파 전력을 예를 들면, 상부 전극: 500W, 하부 전극: 200W로 하여 행한다.Next, the semiconductor wafer of such a structure is carried into the
이러한 디스컴 처리 후, 도 3(c)에 나타내는 바와 같이, 레지스트막(304)을 에칭 마스크로서 하드 마스크층(303)을 도중까지 에칭한다(스텝 4). 이 처리는, 처리 가스로서 예를 들면 N2 가스 및 CF4 가스를 이용하고, 이들을 예를 들면 각각 20~200mL/min(sccm), 예를 들면 30mL/min 및, 60~200mL/min, 예를 들면 90mL/min(sccm) 흘려, 처리 챔버(11) 내를 1.33~13.3Pa(10~100mTorr), 예를 들면 6Pa(45mTorr)로 하고, 인가하는 고주파 전력을 상부 전극: 0.8~1.8W/㎠, 예를 들 면 1.6W/㎠, 하부 전극: 0.18~0.45W/㎠, 예를 들면 0.22W/㎠로 하여 행한다.After such a discompression process, as shown in FIG.3 (c), the
그리고, 도 3의 (d)에 나타내는 바와 같이, 하드 마스크층(303)의 두께가 원래의 막두께의 1/5~1/3 정도가 되었을 때에, 하드 마스크층(303)의 에칭을 일단 정지하고, 처리 가스를 02 가스로 전환하여 레지스트막(304)을 애싱(ashing)에 의해 제거한다(스텝 5). 이 애싱 처리는, O2 가스의 유량을 100~500mL/min(sccm), 예를 들면 300mL/min(sccm) 흘려, 처리 챔버(11) 내를 0.67~6.7Pa(5~50mTorr), 예를 들면 1.3Pa(10mTorr)로 하고, 인가하는 고주파 전력을 상부 전극: 0.3~1.8W/㎠, 예를 들면 0.37W/㎠, 하부 전극: 0.04~0.4W/㎠, 예를 들면 0.14W/㎠로 하여 행한다.And as shown in FIG.3 (d), when the thickness of the
이와 같이 하여 애싱에 의해 레지스트막(304)을 제거한 후, 도 3의 (e)에 나타내는 바와 같이, 스텝 4와 동일한 조건으로 하드 마스크층(303)의 에칭을 재개하여 하드 마스크층(303)을 관통시켜, CFx막(302)을 노출시킨다(스텝 6).After removing the resist
다음으로, 도 3의 (f)에 나타내는 바와 같이, 하드 마스크층(303)을 에칭 마스크로서 CFx막(302)의 제1 단계의 에칭을 행한다(스텝 7). 이 처리는, 처리 가스로서 산소를 포함하는 가스, 전형적으로는 02 가스를 포함하는 가스에 의해 행한다. 02 가스 단독이어도 좋지만, 안정된 플라즈마를 형성하는 관점에서는 Ar 가스 등을 첨가하는 것이 바람직하다. 이 경우에, O2 가스의 유량을 40~150mL/min(sccm), 예를 들면 65mL/min(sccm), Ar 가스를 80~300mL/min(sccm), 예를 들면 135mL/min(sccm)으로 하고, 처리 챔버(11) 내를 13.3Pa(100mTorr) 이하의 저압 조건, 바람직하게는 6.7Pa(50mTorr) 이하, 예를 들면 1.3Pa(10mTorr)로 하고, 인가하는 고주파 전력을 상부 전극: 0.4~1.7W/㎠, 예를 들면 0.62W/㎠, 하부 전극: 0.2~0.55W/㎠, 예를 들면 0.4W/㎠로 하여, 라디칼이 적은 조건으로 행한다. 이와 같이, 제1 단계의 에칭을 산소를 포함하는 가스, 전형적으로는 O2를 포함하는 가스에 의해 행함으로써, Si 함유 재료로 이루어지는 하드 마스크층(303)에 대한 선택비를 높여, 에칭 형상을 양호하게 할 수 있다. 상기 일본공개특허공보 2005-123406호에 개시된 CxFy 가스에 의한 에칭으로는, 이런 종류의 기술에서 통상 이용되는 SiCN, SiN 등의 Si 함유 하드 마스크층에 대하여 충분한 선택비가 얻어지지 않아, 형상성이 충분하지 않았지만, 이와 같이 산소를 포함하는 가스에 의한 에칭에 의해 충분한 형상성을 얻을 수 있다.Next, as shown in FIG. 3 (f), as the etching mask, a
그러나, 이 제1 단계의 에칭은 산소를 포함하는 가스로 행하기 때문에, 그대로는, 에칭면에 산소가 잔존하여, 다음에 메탈층을 형성하는 경우에 산화될 염려가 있다. 그래서, 산소를 포함하는 가스로 제1 단계의 에칭을 행한 후, 도 3의 (g)에 나타내는 바와 같이, 불소를 포함하는 가스, 전형적으로는, CxFy(x,y는 자연수)로 나타나는 가스를 포함하는 가스에 의해 제2 단계의 에칭을 행한다(스텝 8). 이 경우에, CxFy 가스 단독이어도 좋지만, 이에 추가로 희가스, 예를 들면 Ar 가스를 더해도 좋다. 이 제2 단계의 에칭은, 제1 단계의 에칭이 종료된 후에 산소가 잔존한 표면 부분을 제거할 정도로 매우 얇은 두께로 에칭을 행하면 좋다. CxFy로 나타나는 가스로서는, CF4 가스, C2F6 가스, C3F6 가스, C4F6 가스, C3F8 가스, C4F8 가스 및, C5F8 가스를 예시할 수 있다. 이때의 에칭 조건으로서는, 불소를 포함하는 가스인 CxFy(x,y는 자연수) 가스로서, 예를 들면, CF4 가스를, 100~400mL/min(sccm), 예를 들면 100mL/min(sccm)의 유량으로 공급하여, 처리 챔버(11) 내를 0.67~5.3Pa(5~40mTorr), 예를 들면 1.3Pa(10mTorr)로 하고, 인가하는 고주파 전력을 상부 전극: 0.4~0.9W/㎠, 예를 들면 0.62W/㎠로 하고, 하부 전극으로의 바이어스는 0~20W/㎠, 바람직하게는 대미지를 방지하는 관점에서는 인가하지 않고 행한다. 처리 가스로서는, 추가로 Ar 가스 등의 희가스를 희석 가스로서 포함해도 좋다.However, since the etching of this first step is performed with a gas containing oxygen, oxygen remains on the etching surface as it is, and there is a possibility that it will be oxidized when the metal layer is next formed. Therefore, after performing the etching of the first step with a gas containing oxygen, as shown in Fig. 3G, a gas containing fluorine, typically, C x F y (x, y is a natural number). The etching of the second step is performed by the gas containing the appearing gas (step 8). In this case, although C x F y gas may be used alone, a rare gas such as Ar gas may be added. This second stage etching may be etched to have a thickness so thin as to remove the surface portion in which oxygen remains after the etching of the first stage is completed. Examples of the gas represented by C x F y include CF 4 gas, C 2 F 6 gas, C 3 F 6 gas, C 4 F 6 gas, C 3 F 8 gas, C 4 F 8 gas, and C 5 F 8 gas. It can be illustrated. As the etching conditions of this time, the gas containing a fluorine-C x F y (x, y is a natural number) as a gas, for example, CF 4 gas, 100 ~ 400mL / min (sccm ), for example, 100mL / min It is supplied at a flow rate of (sccm), the inside of the
이상과 같은 공정에 의해, CFx막(302)의 에칭이 종료된다. 이와 같이, CFx막(302)의 에칭을 산소를 포함하는 가스를 이용한 제1 단계와, 불소를 포함하는 가스를 이용한 제2 단계의 2단계로 행함으로써, 제1 단계에서 마스크에 대한 선택성이 높고 형상성이 양호한 저(低)대미지의 에칭을 행하고, 제2 단계에서 산소 함유 가스에 의해 에칭면에 잔존하는 산소가 많은 매우 얇은 부분을 불소를 포함하는 가스에 의해 제거하기 때문에, 표면성상을 양호하게 할 수 있다. 이 때문에, 양호한 형상성과 표면성상을 겸비한 CFx막의 에칭을 실현할 수 있다.By the above processes, the etching of the CF x film 302 is completed. As described above, the etching of the CF x film 302 is performed in two steps, a first step using a gas containing oxygen and a second step using a gas containing fluorine, so that the selectivity to the mask in the first step is improved. The low damage etching is performed with high shape, and in the second step, a very thin portion rich in oxygen remaining on the etching surface by the oxygen-containing gas is removed by the fluorine-containing gas. It can be made favorable. For this reason, the etching of a CF x film having both good shape and surface properties can be realized.
또한, 이들 처리에 있어서, 서셉터(15)의 온도는 10~30℃로 하는 것이 바람직하고, 전극 사이 갭은 30~60mm 정도인 것이 바람직하다.In addition, in these processes, it is preferable that the temperature of the
이상의 예에 있어서는, 일련의 공정을 동일 처리 챔버로 행하였지만, 일 또는 복수의 공정을 다른 처리 챔버로 행하도록 해도 좋다. 이에 따라, 가스의 전환이나 퍼지(purge)의 횟수를 줄여 스루풋(throughput)을 높일 수 있다. 이 경우에, 처리 챔버 사이의 반도체 웨이퍼(W)의 반송은, 진공을 파괴하지 않고 행하는 것이 바람직하다. 특히, CFx막(302)의 제1 단계의 에칭과 제2 단계의 에칭은 그 필요성이 높다.In the above example, although a series of processes were performed in the same process chamber, you may perform one or several processes in another process chamber. Accordingly, the throughput can be increased by reducing the number of times of gas switching or purging. In this case, it is preferable to convey the semiconductor wafer W between the processing chambers without breaking the vacuum. In particular, the etching of the first step and the etching of the second step of the CF x film 302 are highly necessary.
이와 같이, 복수의 처리 챔버 사이에서 진공을 파괴하지 않고 반도체 웨이퍼(W)를 반송하여 처리를 행하는 시스템으로서, 도 4에 나타내는 바와 같은 클러스터 툴형의 처리 시스템이 매우 적합하다. 이 처리 시스템(100)은, 4개의 처리 유닛(101, 102, 103, 104)을 구비하고 있고, 이들의 각 유닛(101~104)은 육각형을 이루는 반송실(105)의 4개의 변에 각각 대응하여 형성되어 있다. 또한, 반송실(105)의 다른 2개의 변에는 각각 로드락실(loadlock chamber; 106, 107)이 형성되어 있다. 이들 로드락실(106, 107)의 반송실(105)과 반대측에는 반입출실(108)이 형성되어 있고, 반입출실(108)의 로드락실(106, 107)과 반대측에는 반도체 기판(반도체 웨이퍼;W)을 수용 가능한 3개의 캐리어(C)를 부착하는 포트(109, 110, 111)가 형성되어 있다.Thus, a cluster tool type processing system as shown in FIG. 4 is very suitable as a system which conveys and processes a semiconductor wafer W without destroying a vacuum between a some process chamber. This
처리 유닛(101~104) 그리고 로드락실(106, 107)은, 동(同) 도에 나타내는 바와 같이, 반송실(105)의 각 변에 게이트 밸브(G)를 통하여 접속되며, 이들은 대응하는 게이트 밸브(G)를 개방함으로써 반송실(105)과 연이어 통하게 되고, 대응하 는 게이트 밸브(G)를 닫음으로써 반송실(105)로부터 차단된다. 또한, 로드락실(106, 107)의 반입출실(108)에 접속되는 부분에도 게이트 밸브(G)가 형성되어 있어, 로드락실(106, 107)은, 대응하는 게이트 밸브(G)를 개방함으로써 반입출실(108)에 연이어 통하게 되고, 대응하는 게이트 밸브(G)를 닫음으로써 반입출실(108)로부터 차단된다.The
반송실(105) 내에는, 처리 유닛(101~104), 로드락실(106, 107)에 대하여, 반도체 기판(W)의 반입출을 행하는 웨이퍼 반송 장치(112)가 설치되어 있다. 이 웨이퍼 반송 장치(112)는, 웨이퍼 반송실(105)의 대략 중앙에 설치되어 있고, 회전 및 신축 가능한 회전?신축부(113)의 선단에 웨이퍼(W)를 지지하는 2개의 블레이드(114a, 114b)를 갖고 있고, 이들 2개의 블레이드(114a, 114b)는 서로 반대 방향을 향하도록 회전?신축부(113)에 부착되어 있다. 또한, 이 반송실(105) 내는 소정의 진공도로 유지되도록 되어 있다.In the
반입출실(108)의 캐리어(C) 부착용의 3개의 포트(109, 110, 111)에는 각각 도시하지 않은 셔터가 형성되어 있고, 이들 포트(109, 110, 111)에 웨이퍼(W)를 수용한, 또는 빈 캐리어(C)가 직접 부착되며, 부착되었을 때에 셔터가 빠져 외기(外氣)의 침입을 방지하면서 반입출실(108)과 연이어 통하도록 되어 있다. 또한, 반입출실(108)의 측면에는 얼라인먼트 챔버(alignment chamber; 115)가 형성되어 있고, 거기에서 반도체 기판(W)의 얼라인먼트가 행해진다.Three
반입출실(108) 내에는, 캐리어(C)에 대한 웨이퍼(W)의 반입출 및 로드락실(106, 107)에 대한 반도체 기판(W)의 반입출을 행하는 반송 장치(116)가 설치되 어 있다. 이 반송 장치(116)는, 다관절 아암 구조를 갖고 있고, 캐리어(C)의 배열 방향을 따라 레일(118) 상을 주행 가능하게 되어 있어, 그 선단의 핸드(117) 상에 웨이퍼(W)를 올려 그 반송을 행한다.In the carry-in / out
이 처리 시스템(100)은, 각 구성부, 즉 각 처리 유닛이나 반송계, 가스 공급계 등을 제어하는 마이크로 프로세서(컴퓨터)로 이루어지는 프로세스 컨트롤러(130)를 갖고 있고, 각 구성부가 이 프로세스 컨트롤러(130)에 접속되어 제어되는 구성으로 되어 있다. 프로세스 컨트롤러(130)에는 유저 인터페이스(131) 및 기억부(132)가 접속되어 있다. 이들 프로세스 컨트롤러(130), 유저 인터페이스(131) 및, 기억부(132)는, 상기 프로세스 컨트롤러(70), 유저 인터페이스(71) 및, 기억부(72)와 동일하게 구성된다.This
이러한 처리 시스템(100)에 있어서는, 처리 유닛(101~104) 중 어느 하나로 일부의 공정을 행하고, 나머지 공정을 다른 1 또는 2 이상의 처리 유닛으로 행한다. 예를 들면, 상기 스텝 3의 디스컴 공정, 스텝 4, 6의 하드 마스크막 에칭 공정, 스텝 5의 애싱 공정을 하나의 처리 유닛으로 행하고, CFx막의 제1 단계의 에칭 공정을 다른 처리 유닛으로 행하고, 제2 단계의 에칭 공정을 또 다른 처리 유닛으로 행하도록 할 수 있다. 이 경우에, 반도체 웨이퍼(W)의 반송을 진공으로 유지된 반송실(105) 내의 반송 장치(112)로 행하기 때문에, 일부의 처리를 다른 처리 챔버로 행하는 경우라도 진공을 파괴하는 일 없이 반도체 웨이퍼(W)의 반송을 행할 수 있어, 에칭 부분 등의 소망하지 않는 산화 등을 방지할 수 있다.In such a
다음으로, 불소 첨가 카본막을 저(低)유전율 층간 절연막(Low-k막)으로서 이용하여, 본 발명의 에칭 방법을 다마신 프로세스에 적용한 예에 대하여 설명한다. 도 5는 이러한 제조 프로세스를 나타내는 플로우 차트, 도 6은 도 5의 플로우를 나타내는 공정 단면도이다.Next, an example in which the etching method of the present invention is applied to a damascene process will be described using a fluorine-containing carbon film as a low dielectric constant interlayer insulating film (Low-k film). FIG. 5 is a flow chart showing such a manufacturing process, and FIG. 6 is a process sectional view showing the flow of FIG.
우선, Si 기판(400) 상에 절연막(401)이 형성되고, 그 안의 상부에 배리어 메탈층(402)을 통하여 Cu 배선층(403)이 형성되고, 절연막(401) 및 Cu 배선층(403)의 위에 스토퍼층(예를 들면 SiN막이나 SiC막)(404)이 형성되고, 또한, Low-k막으로서의 불소 첨가 카본막(405)이 형성되고, 그 위에 어모퍼스 카본막(406), SiCO막(407) 및, 포토레지스트막(408)이 형성되고, 포토레지스트막(408)에 포토리소그래피에 의해 트렌치 형성용의 패턴이 형성된 구조를 갖는 웨이퍼(W)를 준비한다(스텝 201, 도 6(a)).First, an insulating
이어서, 포토레지스트막(408)을 마스크로서 SiCO막(407) 및 어모퍼스 카본막(406)을 에칭하고(스텝 202, 도 6(b)), 계속해서 SiCO막(407) 및 어모퍼스 카본막(406)을 마스크로서 불소 첨가 카본막(405)을 에칭하여 트렌치(409)를 형성한다(스텝 203, 도 6(c)). 이때의 에칭은, 전술한 바와 같은 산소 함유 가스에 의한 제1 단계의 에칭 및 불소 함유 가스에 의한 제2 단계의 에칭의 2단계 에칭에 의해 행한다.Subsequently, the
다음으로, 트렌치(409)를 메우도록, 희생막으로서 실리콘계 도포막(410)을 스핀 도포에 의해 형성하여, 평탄화한다(스텝 204, 도 6(d)). 이 실리콘계 도포막은, 예를 들면 유기계의 실리콘 함유막으로서 SOG(Spin On Glass)로서 형성된다. 이러한 실리콘계 도포막(410)은 스핀 도포에 의해 형성된 후, 베이크 처리에 의해 소결된다.Next, the silicon-based
그런데, 이러한 실리콘계 도포막(410)을 형성함에 앞서, 하지(base)에 밀착성을 향상시키기 위한 도포제로서 PGME나 PGMEA를 도포하는 것이 일반적으로 행해지고 있지만, 불소 첨가 카본막(405)은 소수성(hydrophobic)이기 때문에, 이러한 PGME나 PGMEA를 도포해도 불소 첨가 카본막(405)과 실리콘계 도포막(410)과의 사이는 습윤성이 나빠, 밀착성이 나쁘고, 도 7에 나타내는 바와 같이, 박리나 보이드가 발생해 버린다. 이러한 박리나 보이드(void)가 발생하면, 정확한 형상으로 에칭할 수 없다는 문제점이 있다.By the way, prior to forming such a silicon-based
이러한 것을 방지하기 위해서는, 도 8(a)에 나타내는 바와 같이, 불소 첨가 카본막(405)의 표면에, 그 표면을 개질하여 실리콘계 도포막(410)에 대한 습윤성을 개선하여 밀착성을 양호하게 하기 위한 습윤성 개선 표면 개질제(411)를 도포하는 것이 바람직하다. 이에 따라, 도 8(b)에 나타내는 바와 같이, 불소 첨가 카본막(405)의 표면이 개질 표면(405a)으로 되고, 도 8(c)에 나타내는 바와 같이, 실리콘계 도포막(410)이 형성되었을 때에, 박리 등이 없는 양호한 밀착성을 갖는 것이 된다.In order to prevent this, as shown in Fig. 8A, the surface of the fluorine-added
이러한 습윤성 개선 표면 개질제(411)로서는, 예를 들면 아세톤을 매우 적합하게 이용할 수 있다. 아세톤은, 불소 첨가 카본막(405)의 표면을 적절히 거칠게 하여 실리콘계 도포막(410)과의 밀착성을 양호하게 할 수 있다. 이러한 습윤성 개선 표면 개질제(411)로서는, 아세톤 이외에, 2-부탄올 등의 저급 케톤류를 이용할 수 있다. 습윤성 개선 표면 개질제(411)의 도포 방법으로서는, 웨이퍼를 회전시키면서, 노즐을 통하여 웨이퍼 표면에 아세톤 등의 습윤성 개선 표면 개질제(411)를 공급하는 스핀 도포법이 매우 적합하지만, 습윤성 개선 표면 개질제(411)를 저류(貯留)한 용기 내에 웨이퍼를 침지하도록 해도 좋다.As such a wettability improving
실제로, 이러한 습윤성 개선 표면 개질제(411)로서의 아세톤의 효과를 확인했던 바, 아세톤을 도포하지 않은 경우에는, 도 9(a)의 SEM 사진에 나타내는 바와 같이, 불소 첨가 카본막과 실리콘계 도포막과의 사이에 박리가 발생한 것에 대하여, 아세톤을 도포한 경우에는, 도 9(b)의 SEM 사진에 나타내는 바와 같이, 박리가 발생하지 않았다.In fact, when the effect of acetone as the wettability improving
이러한 스텝 204의 실리콘계 도포막(410)의 도포 후, 그 위에 포토레지스트막(412)을 형성하고, 포토리소그래피에 의해 비어(via) 형성용의 패턴을 형성한다(스텝 205, 도 6(e)). 이어서, 포토레지스트막(412)을 마스크로서 불소 첨가 카본막(405)을 에칭하여 비어(413)를 형성한다(스텝 206, 도 6(f)). 이때의 에칭은, 전술한 바와 같은 산소 함유 가스에 의한 제1 단계의 에칭 및 불소 함유 가스에 의한 제2 단계의 에칭의 2단계 에칭에 의해 행한다.After application of the silicon-based
이 비어(413)의 에칭 후, DHF(예를 들면 1% 불산)나 BHF 등을 이용한 웨트(wet) 처리에 의해 실리콘계 도포막(410)을 제거하고, 또한 CxFy계 가스를 이용한 드라이(dry) 에칭에 의해 스토퍼층(404)의 에칭을 행하여, Cu 배선층(403)을 노출시킨다(스텝 207, 도 6(g)).After the etching of the via 413, the silicon-based
여기에서, 이상의 공정을 거친 불소 첨가 카본막(405)은, 드라이 에칭 등에 의한 대미지에 의해 불소의 탈리량이 증가한다. 불소의 탈리량이 증가하면, 그 후의 열공정에서 상층과의 밀착성이 저하되어 박리하거나, 그 후에 형성되는 배리어 메탈(Ta, TaN, Ti 등)이 부식?박리될 우려가 있다.Here, the fluorine-depleted
이러한 것을 방지하기 위해서는, 도 10(a)에 나타내는 바와 같이, 불소 첨가 카본막(405)의 표면에, 그 표면을 개질하여 불소의 탈리량을 억제하기 위한 불소 탈리 억제 표면 개질제(415)를 도포하는 것이 바람직하다. 이에 따라, 도 10(b)에 나타내는 바와 같이, 불소 첨가 카본막(405)의 표면이 개질 표면(405b)으로 되어, 그 후에 형성되는 배리어 메탈의 부식이나 상층의 박리를 유효하게 방지할 수 있다.In order to prevent this, as shown in Fig. 10A, a fluorine
이 불소 탈리 억제 표면 개질제(415)는, 드라이 에칭 등에 의해 대미지를 입은 불소 첨가 카본막(405)의 표면의 유리(遊離) 불소 제거 및 표면의 종단(end)을 처리하여, 불소의 탈리를 억제하는 것으로서, 휘발성이 높은 유기 용제를 이용할 수 있어, 에탄올이나 메탄올이 매우 적합하다. 불소 탈리 억제 표면 개질제(415)의 도포 방법으로서는, 웨이퍼를 회전시키면서, 노즐을 통하여 웨이퍼 표면에 에탄올 등의 불소 탈리 억제 표면 개질제(415)를 공급하는 스핀 도포법이 매우 적합하지만, 불소 탈리 억제 표면 개질제(415)를 저류한 용기 내에 웨이퍼를 침지하도록 해도 좋다.This fluorine desorption
실제로, 이러한 불소 탈리 억제 표면 개질제(415)로서의 에탄올의 효과를 파악하기 위해, TDS(Thermal Desorption Spectrometry)에 의해 불소의 탈가스량을 확 인한 결과, 도 11에 나타내는 바와 같이, 에탄올을 도포함으로써, 불소 탈리량이 감소하는 것이 확인되었다.In fact, in order to grasp the effect of ethanol as such a fluorine desorption suppression
한편, 도 6(g)에 나타내는, Cu 배선층(403)의 표면이 노출한 상태로 산소 함유 분위기에 노출되는 경우에는, 그 표면에 자연 산화막이 형성된다. 또한, 그 표면에는 불순물이 취입되어 있는 경우도 있다. 이 상태로 비어에 금속을 매립하면, 비어의 전기 저항이 높아져, 배선의 저항이 높아져 버린다.On the other hand, when exposed to the oxygen containing atmosphere in the state which the surface of
종래, 자연 산화막의 제거는, DHF(예를 들면 1% 불산)나 BHF 등으로 행해지고 있지만, 불소 첨가 카본막(405)에 대미지를 주어, 불소의 탈리가 많아지는 경향이 있다. 또한, 저(低)대미지의 약제(chemicals)도 검토되고 있지만, 고가이고, 성분에 따라서는 폐액 처리가 복잡하고 비용이 든다.Conventionally, removal of a natural oxide film is performed by DHF (for example, 1% hydrofluoric acid), BHF, etc., but it damages the fluorine-containing
이러한 문제점을 발생시키지 않고 자연 산화막이나 불순물을 제거하기 위해서는 암모니아수 처리가 유효하다는 것이 발견되었다. 그래서, 도 6(g)의 단계에서, 도 12에 나타내는 바와 같이, Cu 배선층(403)의 표면에 자연 산화막(416)이 형성되어 있는 경우에, 도 13에 나타내는 바와 같이, Cu 배선층(403)의 표면에 암모니아수(417)를 도포한다. 암모니아수는 불소 첨가 카본막(405)으로의 대미지를 미치는 일 없이, Cu 배선층(403)의 자연 산화막이나 불순물을 제거할 수 있다. 또한, 암모니아수는 가격도 저렴하고, 폐액 처리도 용이하다.It has been found that ammonia water treatment is effective to remove the native oxide film or impurities without causing such a problem. Therefore, in the step of FIG. 6G, when the
암모니아수와 Cu 산화물과의 반응은, 이하와 같다.Reaction of aqueous ammonia and Cu oxide is as follows.
우선, 암모니아수는 평형 상태에 있어서, 이하의 (1)식의 반응이 발생하고 있다.First, ammonia water is in the equilibrium state, and the reaction of the following formula (1) occurs.
NH3+H20=NH4 ++OH- ……(1) NH 3 + H 2 0 = NH 4 + + OH - ... ... (One)
그리고, Cu 산화물은, 이하의 (2)의 반응에 의해 중간 생성물인 제1 수산화 구리(Cu(OH)2)가 된다.And Cu oxide turns into 1st copper hydroxide (Cu (OH) 2 ) which is an intermediate product by reaction of the following (2).
Cu+2OH-=Cu(OH)2 ……(2) Cu + 2OH - = Cu (OH ) 2 ... ... (2)
(Cu(OH)2)는 과잉의 NH3와 이하의 (3)식과 같은 반응에 의해 착이온을 발생한다.(Cu (OH) 2 ) generates complex ions by reaction with excess NH 3 and the following formula (3).
Cu(OH)2+4NH3→[Cu(NH3)4]2++2OH- Cu (OH) 2 + 4NH 3 → [Cu (NH 3) 4] 2+ + 2OH -
=[Cu(NH3)4](OH)2 ……(3)= [Cu (NH 3 ) 4 ] (OH) 2 . ... (3)
이러한 착이온은 물에 용해되어, CuO가 용해되어 있는 상태가 된다.These complex ions are dissolved in water, resulting in a state in which CuO is dissolved.
암모니아수의 암모니아 농도는 0.25~5 질량%인 것이 바람직하다. 이 범위에서 상기 반응이 유효하게 발생하여 Cu의 자연 산화막을 제거하기 쉬워진다. 또한, 처리 시간은 1~5분 정도가 바람직하다. 온도는 0~30℃가 바람직하다. 암모니아수(417)의 도포 방법으로서는, 웨이퍼를 회전시키면서, 노즐을 통하여 웨이퍼 표면에 암모니아수(417)를 공급하는 스핀 도포법이 매우 적합하지만, 암모니아수(417)를 저류한 용기 내에 웨이퍼를 침지하도록 해도 좋다.It is preferable that the ammonia concentration of ammonia water is 0.25-5 mass%. In this range, the above reaction occurs effectively, and it becomes easy to remove the native oxide film of Cu. Moreover, as for processing time, about 1 to 5 minutes are preferable. As for temperature, 0-30 degreeC is preferable. As the coating method of the
실제로, 이러한 암모니아수 처리의 효과를 확인하였다. 도 14는, 암모니아수 처리의 유무에 의한 TDS의 변화를 나타내는 도면이다. 이 도면에 나타내는 바 와 같이, 암모니아수 처리에 의해 불소의 탈리량이 저하되어 있고, 암모니아수 처리가 불소 첨가 카본막(405)에 대미지를 주지 않는 것이 확인되었다. 다음으로, 표면에 Cu 산화 처리한 구리판에 1% 암모니아수를 도포하여 4분간 방치 후, 표면의 상태를 확인한 결과, 도 15(a)의 사진에 나타내는 상태로부터 도 15(b)의 사진에 나타내는 상태가 되어, Cu 산화막이 제거되어 있는 것이 확인되었다.In fact, the effect of such ammonia water treatment was confirmed. 14 is a diagram showing a change in TDS with or without ammonia water treatment. As shown in this figure, it was confirmed that the amount of fluorine desorption was reduced by the ammonia water treatment, and the ammonia water treatment did not damage the fluorine-containing
필요에 따라, 이상과 같은 처리를 행한 후, 트렌치(409) 및 비어(413)의 내벽에 배리어 메탈막(420)을 형성하고, 추가로 전해 도금에 의해 트렌치(409) 및 비어(413)에 배선 금속으로서 구리(421)를 매립한다(스텝 208, 도 6(h)). 그 후, 웨이퍼(W)를 열처리함으로써 비어(413), 트렌치(409)에 매립된 구리(421)의 어닐 처리를 행하고, 추가로 CMP법에 의한 평탄화 처리가 행해진다(스텝 209).As needed, after performing the above process, the
이에 따라 소망하는 반도체 장치가 제조된다.As a result, a desired semiconductor device is manufactured.
이상의 설명에서는, 다마신 프로세스를 할 때에 있어서, 최초로 트렌치를 형성하고나서 비어를 형성한 예에 대하여 나타냈지만(트렌치 퍼스트, 비어 라스트), 처음에 비어를 형성하고나서 트렌치를 형성하는 수법(비어 퍼스트, 트렌치 라스트)을 이용해도 좋다.In the above description, in the damascene process, an example in which a via is formed after the first trench is formed (Trench First, Via Last) is shown. However, a method of forming the trench after the first via is formed (Beer First). , Trench last).
다음으로, 본 발명의 방법을 실시 가능한 다른 플라즈마 처리 장치에 대하여 설명한다. 도 16은, 본 발명의 방법이 적용 가능한 다른 플라즈마 처리 장치를 나타내는 단면도이다. 이 플라즈마 처리 장치(200)는, 복수의 슬롯을 갖는 평면 안테나인 RLSA(Radial Line Slot Antenna; 레이디얼 라인 슬롯 안테나)로 처리실 내에 마이크로파를 도입하여 플라즈마를 발생시키는 RLSA 마이크로파 플라즈마 처리 장치로서 구성되어 있다.Next, another plasma processing apparatus which can implement the method of the present invention will be described. 16 is a cross-sectional view showing another plasma processing apparatus to which the method of the present invention is applicable. This
플라즈마 처리 장치(200)는, 기밀하게 구성된 대략 원통 형상의 접지된 처리 챔버(처리 용기;201)를 갖고 있고, 그 중에서 피처리체인 반도체 웨이퍼(W)가 에칭된다. 처리 챔버(201)의 상부에는, 처리 공간으로 마이크로파를 도입하기 위한 마이크로파 도입부(230)가 형성되어 있다.The
처리 챔버(201) 내에는 피처리체인 반도체 웨이퍼(W)를 수평으로 지지하기 위한 서셉터(205)가, 처리 챔버(201)의 저부 중앙에 절연 부재(204a)를 통하여 세워 설치된 통 형상의 지지 부재(204)에 의해 지지된 상태로 형성되어 있다.In the
서셉터(205)의 상면에는 정전 척(206)이 형성되어 있다. 이 정전 척(206)은, 도전막으로 이루어지는 전극(207)을 절연체(206a)의 내부에 형성한 구조를 갖는 것으로서, 전극(207)에 직류 전원(208)으로부터 직류 전압이 인가됨으로써, 웨이퍼(W)가 정전 척(206) 상에 정전 흡착된다.The electrostatic chuck 206 is formed on the upper surface of the
정전 척(206)(반도체 웨이퍼(W))의 주위에는, 에칭의 균일성을 향상시키기 위한, 고리 형상의 포커스 링(209)이 배치되어 있다.An
서셉터(205)의 내부에는, 소정 온도의 냉각 매체가 순환하는 냉매실(212)이 형성되고, 이에 따라 서셉터(205)가 소망하는 온도로 조정된다. 냉매실(212)에는 도입관(214a) 및 배출관(214b)이 접속되어 있다. 그리고, 냉매를 순환시킴으로써 서셉터(205) 상의 반도체 웨이퍼(W)의 처리 온도를 제어할 수 있도록 되어 있다. 또한, 웨이퍼(W)의 이면에는 가스 통로(218)를 통하여 전열 가스, 예를 들면 He 가스가 공급되고, 그 전열 가스를 통하여 웨이퍼가 소정 온도로 온도 조절되도록 되 어 있다.Inside the
또한, 서셉터(205)에는, 정합기(219)를 통하여 고주파 바이어스 전원(220)이 전기적으로 접속되어 있다. 이 고주파 바이어스 전원(220)으로부터 서셉터(205)로 고주파 전력이 공급됨으로써, 웨이퍼(W)측에 이온이 인입된다. 고주파 바이어스 전원(220)은, 예를 들면 300kHz~13.56MHz의 범위 내의 주파수 범위의 고주파 전력을 출력한다.In addition, a high frequency
처리 챔버(201)의 저부에는 배기관(225)이 접속되어 있고, 이 배기관(225)에는 진공 펌프를 포함하는 배기 장치(226)가 접속되어 있다. 배기 장치(226)는 터보 분자 펌프 등의 진공 펌프 및 압력 제어 밸브 등을 구비하고 있어, 처리 챔버(201) 내를 소정의 감압 분위기로 설정 가능하게 되어 있다. 처리 챔버(201)의 측벽 부분에는 게이트 밸브(242)가 형성되어 있다.An
처리 챔버(201)의 상부는 개구부로 되어 있고, 이 개구부를 막도록 마이크로파 도입부(230)가 기밀하게 배치 가능하게 되어 있다. 마이크로파 도입부(230)는, 서셉터(205)의 측으로부터 순서대로, 투과판(228), 평면 안테나 부재(231), 지파재(233)를 갖고 있다. 이들은, 실드 부재(234), 누름링(236) 및 어퍼 플레이트(229)에 의해 덮여 있다.The upper part of the
투과판(228)은, 유전체로 이루어지고, 마이크로파를 투과하여 처리 챔버(201) 내의 처리 공간으로 도입하는 마이크로파 도입창으로서 기능한다. 투과판(228)은, 마이크로파 도입부(230)의 외주 하방에 고리 형상으로 배치 구비된 어퍼 플레이트(229)에 의해 기밀 상태로 지지되어 있다.The
평면 안테나 부재(231)는 원판 형상을 이루고 있고, 투과판(228)의 상방 위치에 있어서, 실드 부재(234)의 내주면에 걸려져 있다. 이 평면 안테나 부재(231)는 도체로 이루어지고, 마이크로파 등의 전자파를 방사하기 위한 다수의 슬롯 구멍(232)이 소정의 패턴으로 관통 형성되어, RLSA를 구성하고 있다.The
슬롯 구멍(232)은, 예를 들면 도 17에 나타내는 바와 같이 긴 홈 형상을 이루고, 전형적으로는 인접하는 슬롯 구멍(232)끼리가 「T」자 형상으로 배치되고, 이들 복수의 슬롯 구멍(232)이 동심원 형상으로 배치되어 있다. 슬롯 구멍(232)의 길이나 배열 간격은, 지파재(233) 중의 마이크로파의 파장(λg)에 따라 결정되어, 예를 들면 슬롯 구멍(232)의 간격은, 1/2λg 또는 λg이 되도록 배치된다. 또한, 슬롯 구멍(232)은, 원 형상, 원호 형상 등의 다른 형상이어도 좋고, 그 배치 형태도 한정되지 않는다.For example, the slot holes 232 form a long groove shape as shown in FIG. 17, and typically, adjacent slot holes 232 are arranged in a “T” shape, and the plurality of slot holes 232 are formed. ) Is arranged in a concentric shape. The length and arrangement interval of the slot holes 232 are determined according to the wavelength λg of the microwaves in the
지파재(233)는, 진공보다도 큰 유전율을 갖고 있고, 평면 안테나 부재(231)의 상면에 형성되어 있다. 이 지파재(233)는 유전체로 이루어지며, 진공중에서는 마이크로파의 파장이 길어지는 점에서, 마이크로파의 파장을 짧게 하여 플라즈마를 조정하는 기능을 갖고 있다.The
실드 부재(234)에는 냉각수 유로(234a)가 형성되어 있고, 거기에 냉각수를 유통시킴으로써, 실드 부재(234), 지파재(233), 평면 안테나(231), 투과판(228)을 냉각하도록 되어 있다. 또한, 실드 부재(234)는 접지되어 있다.A cooling
실드 부재(234)의 중앙에는 개구부(234b)가 형성되어 있고, 이 개구부(234b)에는 도파관(237)이 접속되어 있다. 이 도파관(237)의 단부에는, 매칭 회로(238) 를 통하여 마이크로파 발생 장치(239)가 접속되어 있다. 이에 따라, 마이크로파 발생 장치(239)에서 발생한, 예를 들면 주파수 2.45GHz의 마이크로파가 도파관(237)을 통하여 상기 평면 안테나 부재(231)로 전파되도록 되어 있다. 마이크로파의 주파수로서는, 8.35GHz, 1.98GHz 등을 이용할 수도 있다.The opening part 234b is formed in the center of the
도파관(237)은, 상기 실드 부재(234)의 개구부(234b)로부터 상방으로 신장하는 단면 원형 형상의 동축(coaxial) 도파관(237a)과, 이 동축 도파관(237a)의 상단부에 모드 변환기(240)를 통하여 접속된 수평 방향으로 연재(extend)하는 직사각형 도파관(237b)을 갖고 있다. 직사각형 도파관(237b)과 동축 도파관(237a)과의 사이의 모드 변환기(240)는, 직사각형 도파관(237b) 내를 TE 모드에서 전파하는 마이크로파를 TEM 모드로 변환하는 기능을 갖고 있다. 동축 도파관(237a)의 중심에는 내도체(inner conductor; 241)가 연재되어 있고, 내도체(241)는, 그 하단부에 있어서 평면 안테나 부재(231)의 중심에 접속 고정되어 있다. 이에 따라, 마이크로파는, 동축 도파관(237a)의 내도체(241)를 통하여 평면 안테나 부재(231)로 방사 형상으로 효율 좋고 균일하게 전파된다.The
처리 챔버(201) 내의 서셉터(205)와 마이크로파 도입부(230)와의 사이에는, 처리 가스를 도입하기 위한 샤워 플레이트(251)가 수평으로 형성되어 있다. 이 샤워 플레이트(251)는, 도 18에도 나타내는 바와 같이 격자 형상으로 형성된 가스 유로(252)와, 이 가스 유로(252)에 형성된 다수의 가스 토출 구멍(253)을 갖고 있고, 격자 형상의 가스 유로(252)의 사이는 공간부(254)로 되어 있다. 이 샤워 플레이트(251)의 가스 유로(252)에는 처리 챔버(201)의 외측으로 연재하는 가스 공급 관(255)이 접속되어 있다. 가스 공급관(255)은, 플라즈마 처리를 위한 처리 가스를 공급하는 처리 가스 공급부(260)에 접속되어 있다. 처리 가스 공급부(260)에는, 처리 가스로서 02 가스, CxFy 가스, 예를 들면 CF4 가스, N2 가스, 희가스, 예를 들면 Ar 가스를 공급하는 처리 가스 공급원이 형성되어 있고, 이들 처리 가스가 소정의 유량으로 처리 챔버(201) 내로 공급 가능하게 되어 있다.Between the
한편, 처리 챔버(201)의 샤워 플레이트(251)의 상방 위치에는, 링 형상의 플라즈마 가스 도입 부재(265)가 챔버 벽을 따라 형성되어 있고, 이 플라즈마 가스 도입 부재(265)에는 내주에 다수의 가스 토출 구멍이 형성되어 있다. 이 플라즈마 가스 도입 부재(265)에는, 플라즈마 가스로서의 Ar 가스를 공급하는 배관(267)이 접속되어 있다. 그리고, 배관(267) 및 가스 도입 부재(265)를 통하여 처리 챔버(201) 내로 도입된 Ar 가스는, 마이크로파 도입부(230)를 통하여 처리 챔버(201) 내로 도입된 마이크로파에 의해 플라즈마화되고, 이 Ar 플라즈마가 샤워 플레이트(251)의 공간부(254)를 통과하여 샤워 플레이트(251)의 가스 토출 구멍(253)으로부터 토출된 처리 가스를 플라즈마화한다.On the other hand, in the upper position of the
이 플라즈마 처리 장치(200)는, 각 구성부를 제어하는 마이크로 프로세서(컴퓨터)로 이루어지는 프로세스 컨트롤러(270)를 갖고 있고, 각 구성부가 이 프로세스 컨트롤러(270)에 접속되어 제어되는 구성으로 되어 있다. 프로세스 컨트롤러(270)에는 유저 인터페이스(271) 및 기억부(272)가 접속되어 있다. 이들 프로세스 컨트롤러(270), 유저 인터페이스(271) 및, 기억부(272)는, 제1 실시 형태에 있 어서의 프로세스 컨트롤러(70), 유저 인터페이스(71) 및, 기억부(72)와 동일하게 구성된다.This
이와 같이 구성되는 플라즈마 처리 장치는, 웨이퍼(W)를 처리 챔버(201) 내로 반입하고, 서셉터(205) 상에 올려 놓은 후, 그리고, 배관(267) 및 가스 도입 부재(265)를 통하여 처리 챔버(201) 내로 Ar 가스를 도입하면서, 마이크로파 발생 장치(239)로부터의 마이크로파를, 매칭 회로(238)를 거쳐 도파관(237)으로 유도하고, 직사각형 도파관(237b), 모드 변환기(240) 및, 동축 도파관(237a)을 순차로 통과시켜 내도체(241)를 통하여 평면 안테나 부재(231)로 공급하고, 평면 안테나 부재(231)의 슬롯으로부터 투과판(228)을 통하여 처리 챔버(201) 내로 방사시킨다. 마이크로파는, 직사각형 도파관(237b) 내에서는 TE 모드에서 전파하고, 이 TE 모드의 마이크로파는 모드 변환기(240)에서 TEM 모드로 변환되어, 동축 도파관(237a) 내를 평면 안테나 부재(231)를 향하여 전파되어 가고, 평면 안테나 부재(231)로부터 투과판(228)을 거쳐 마이크로파가 처리 챔버(201)로 방사되어, 이 마이크로파에 의해 플라즈마 생성 가스인 Ar 가스가 플라즈마화한다.In the plasma processing apparatus configured as described above, the wafer W is loaded into the
이어서, 처리 가스 공급부(260)로부터 소정의 처리 가스를 소정 유량으로 공급함으로써, 샤워 플레이트(251)의 공간부(254)를 통과해 온 Ar 플라즈마에 의해 여기되어 플라즈마화하고, 이들 플라즈마에 의해 소정의 플라즈마 처리가 실시된다.Subsequently, by supplying a predetermined process gas from the process
이때에 형성되는 플라즈마는, 마이크로파가 평면 안테나 부재(231)의 다수의 슬롯 구멍(232)으로부터 방사됨으로써, 대략 1×1011~5×1012/㎤의 고(高)밀도로, 그리고 웨이퍼(W) 근방에서는, 대략 1.5eV 이하의 저(低)전자 온도 플라즈마가 된다. 이에 따라, 보다 대미지가 적은 에칭을 행할 수 있다.The plasma formed at this time is microwaves emitted from the plurality of slot holes 232 of the
이러한 플라즈마 처리 장치(200)에 의한 플라즈마 처리는, 상기 스텝 3~8의 어느 것에도 대응할 수 있어, 상기 플라즈마 처리 장치(10)시의 조건에 준하여 처리를 행할 수 있지만, 특히, 스텝 8의 CxFy(x,y는 자연수)로 나타나는 가스를 포함하는 가스 등을 이용한 CFx막(302)의 제2 단계의 에칭에 매우 적합하다. 이 제2 단계의 에칭은, 제1 단계의 에칭 후의 CFx막(302)의 표층의 매우 얇은 부분을 제거할 뿐이기 때문에, 막으로의 대미지가 작은 것이 요망되지만, RLSA 마이크로파 플라즈마는 전술한 바와 같이 고플라즈마 밀도이며 저전자 온도의 플라즈마에 의해 대미지가 적은 플라즈마 처리를 달성할 수 있어, 이러한 에칭에 매우 적합하다.The plasma processing by the
다음으로, 본 발명의 에칭 방법을 실제로 적용한 실험에 대하여 설명한다. 우선, 200mm의 실리콘 웨이퍼를 이용하여, 실리콘 기판 상에 에칭 스토퍼층으로서의 SiCN막을 10nm의 두께로 형성하고, 그 위에 CFx막을 예를 들면 270nm의 두께로 형성하고, 그 위에 하드 마스크층으로서의 SiCN막을 예를 들면 30nm의 두께로 형성하고, 그 위에 예를 들면 KrF 레지스트로 이루어지는 레지스트막을 400nm의 두께로 형성하여, 이 레지스트막을 포토리소그래피 공정에 의해 패턴 폭 200nm 정도로 패턴 형성한 도 3의 (a)에 나타내는 구조의 웨이퍼에 대하여, 도 1에 나타낸 장치에 의해, 우선, 현상 잔사를 제거하는 디스컴 공정을 행하였다. 이 공정에서는, Ar 가스 및 O2 가스를 각각 135mL/min(sccm) 및 65mL/min(sccm)의 유량으로 흘려, 처리 챔버 내의 압력을 1.33Pa(10mTorr)로 하고, 인가 고주파 전력을 상부 전극: 500W, 하부 전극: 200W로 하고, 전극 사이 갭을 55mm로 하여 10sec간 행하였다. 이어서, 레지스트막을 에칭 마스크로서 하드 마스크층으로서의 SiCN막을 도중까지 에칭했다. 이 에칭은, N2 가스 및 CF4 가스를 30mL/min 및 90mL/min(sccm) 흘려, 처리 챔버 내를 6Pa(45mTorr)로 하고, 인가 고주파 전력을 상부 전극: 500W, 하부 전극: 100W로 하고, 전극 사이 갭을 60mm로 하여 18sec 행하여, 하드 마스크층을 원래의 막두께의 1/4 정도까지 에칭했다. 그 후, 애싱에 의해 레지스트막을 제거했다. 애싱은, 02 가스를 300mL/min(sccm)의 유량으로 공급하고, 처리 챔버 내를 1.3Pa(10mTorr)로 하고, 인가하는 고주파 전력을 상부 전극: 300W, 하부 전극: 250W로 하고, 전극 사이 갭을 55mm로 하여 18sec 행하였다. 그 후 하드 마스크층의 잔부를 전술의 조건과 동일한 조건에서 10sec 에칭하여, CFx막을 노출시켰다.Next, the experiment which actually applied the etching method of this invention is demonstrated. First, using a 200 mm silicon wafer, a SiCN film as an etching stopper layer is formed on the silicon substrate to a thickness of 10 nm, a CF x film is formed thereon to a thickness of, for example, 270 nm, and a SiCN film as a hard mask layer is formed thereon. For example, in FIG. 3 (a) in which a thickness of 30 nm is formed, a resist film made of, for example, a KrF resist is formed to a thickness of 400 nm, and the resist film is patterned to a pattern width of about 200 nm by a photolithography process. The wafer shown in FIG. 1 was first subjected to a discom process for removing the development residue by the apparatus shown in FIG. 1. In this step, Ar gas and O 2 gas are flowed at flow rates of 135 mL / min (sccm) and 65 mL / min (sccm), respectively, so that the pressure in the processing chamber is 1.33 Pa (10 mTorr), and the applied high frequency power is applied to the upper electrode: 500 W and lower electrodes: 200 W, and the gap between the electrodes was set to 55 mm for 10 sec. Subsequently, the SiCN film as a hard mask layer was etched to the middle as a resist film as an etching mask. The etching was performed by flowing 30 mL / min and 90 mL / min (sccm) of N 2 gas and CF 4 gas to 6 Pa (45 mTorr) in the processing chamber, and applying high frequency power to the upper electrode: 500 W and the lower electrode: 100 W. It carried out for 18 sec. With the gap between electrodes being 60 mm, and the hard mask layer was etched to about 1/4 of the original film thickness. Thereafter, the resist film was removed by ashing. Ashing supplies 0 2 gas at a flow rate of 300 mL / min (sccm), sets the inside of the processing chamber to 1.3 Pa (10 mTorr), and applies high frequency power at an upper electrode of 300 W and a lower electrode of 250 W. It carried out for 18 sec by making a gap of 55 mm. Thereafter, the remainder of the hard mask layer was etched for 10 sec under the same conditions as described above to expose the CF x film.
다음으로, 하드 마스크층을 에칭 마스크로서 CFx막의 제1 단계의 에칭을 행하였다. 여기에서는, 02 가스를 65mL/min(sccm), Ar 가스를 135mL/min(sccm)의 유량으로 공급하여, 처리 챔버 내를 1.3Pa(10mTorr)의 저압 조건으로 하고, 인가하는 고주파 전력을 상부 전극: 500W, 하부 전극: 150W로 하고, 전극 사이 갭을 55mm로 하여 12sec 행하였다. 계속해서, 제2 단계의 에칭을 행하였다. 여기에서는, 처리 챔버 내에 처리 가스로서 CF4 가스를 100mL/min(sccm)의 유량으로 공급하고, 처리 챔버 내를 1.3Pa(10mTorr)로 하고, 인가하는 고주파 전력을 상부 전극: 500W로 하고, 하부 전극으로의 바이어스를 인가하지 않고 전극 사이 갭을 60mm로 하여 7sec 행하였다.Next, the first step of the CF x film was etched using the hard mask layer as an etching mask. Here, 0 2 gas is supplied at a flow rate of 65 mL / min (sccm) and Ar gas at 135 mL / min (sccm), the process chamber is set to a low pressure condition of 1.3 Pa (10 mTorr), and the high frequency power applied is The electrode was 500W and the lower electrode was 150W, and the gap between the electrodes was set to 55 mm for 12 sec. Subsequently, the etching of the 2nd step was performed. Here, CF 4 gas is supplied into the process chamber at a flow rate of 100 mL / min (sccm), the inside of the process chamber is 1.3 Pa (10 mTorr), and the high frequency power to be applied is set to the upper electrode: 500 W, 7 sec. Was performed for 60 mm of gaps between electrodes, without applying a bias to an electrode.
상기 조건으로 제1 단계의 에칭을 행하였을 때와, 제2 단계의 에칭을 행하였을 때의 웨이퍼 샘플의 단면의 주사 현미경(SEM) 사진은, 각각 도 19 및 도 20에 나타내는 바와 같은 것이 되었다. 도 19는 라인을 에칭한 것, 도 20은 홀을 에칭한 것이다. 도 19에 나타내는 바와 같이, CFx막을 02+Ar 가스로 에칭함으로써, 거의 수직인 형상성이 양호한 에칭이 이루어진 것이 확인되었다. 그러나, 표면에 산소가 잔존하여 표면성상이 나쁜 것도 확인되었다. 이에 대하여, 02+Ar 가스로 에칭한 후, CF4 가스로 에칭함(2단계 에칭)으로써, 도 20에 나타내는 바와 같이, 형상성 및 표면성상이 모두 양호한 에칭을 행할 수 있는 것이 확인되었다.The scanning microscope (SEM) photograph of the cross section of the wafer sample when the etching of the 1st step and the etching of the 2nd step is performed on the said conditions became as shown in FIG. 19 and FIG. 20, respectively. Fig. 19 is an etching of lines, and Fig. 20 is an etching of holes. As shown in FIG. 19, it was confirmed that etching of CF x film | membrane with 02 + Ar gas performed the etching of favorable substantially vertical shape. However, it was also confirmed that oxygen remained on the surface and the surface properties were poor. On the other hand, after etching with 0 2 + Ar gas and etching with CF 4 gas (two-step etching), as shown in FIG. 20, it was confirmed that etching with good shape and surface properties could be performed.
또한, 비교를 위해, CFx막을 CF4 가스만으로 에칭한 결과, 도 21에 나타내는 바와 같이, 에칭 형상이 사다리꼴 형상이 되어, 형상성이 나쁜 것이 확인되었다.In addition, as a result of etching the CF x film only with CF 4 gas for comparison, as shown in FIG. 21, the etching shape became trapezoidal and it was confirmed that the shape was poor.
또한, 2단계 에칭한 샘플과, 웨이퍼 상에 CFx막을 성막한 샘플을 400℃까지 가열하여, 가스 성분(F 가스와 HF 가스) 방출을 TDS에 의해 확인한 결과, 도 22와 도 23에 나타내는 바와 같은 결과가 되었다. 또한, 이들 도면에 있어서, 웨이퍼 상에 CFx막을 성막한 샘플의 데이터는, "No Treat"로서 기재되어 있다. 이들 도면 으로부터, 2단계 에칭을 시행한 샘플은, CFx막 단체의 TDS 데이터보다 탈가스가 감소하고 있어, 본 발명에 있어서의 2단계 에칭의 유효성을 확인할 수 있었다.In addition, the samples etched in two steps and the samples in which the CF x film was deposited on the wafer were heated to 400 ° C., and the gas components (F gas and HF gas) emission were confirmed by TDS, as shown in FIGS. 22 and 23. The same result was obtained. In these drawings, data of a sample in which a CF x film is formed on a wafer is described as "No Treat". From these figures, the sample underwent a two-phase etching, it is degassed and is lower than TDS data of CF x film groups, and confirmed the validity of the second etching step in the present invention.
다음으로, CFx막을 (1)CF4+Ar, (2)H2+N2, (3)O2+Ar로 각각 에칭하였다. 여기에서는, 도 16의 마이크로파 플라즈마 처리 장치를 이용하여 에칭을 행하였다. (1)에서는, 유량: CF4/Ar=200/200mL/min(sccm), 마이크로파 파워: 2kW, 바이어스: 250W, 압력: 0.93Pa(7mTorr), 서셉터 온도: 30℃를 표준 조건으로 하고, (2)에서는, 유량: H2/N2=200/200mL/min(sccm), 마이크로파 파워: 2kW, 바이어스 :250W, 압력: 2.66Pa(20mTorr), 서셉터 온도: 30℃를 표준 조건으로 하고, (3)에서는, 유량: O2/Ar=500/500mL/min(sccm), 마이크로파 파워: 2kW, 서셉터 온도: 30℃로 하고, 압력을 106Pa(800mTorr) 및 5.3Pa(40mTorr)로 에칭을 행하였다. 우선, 이들 에칭 후의 샘플 및 에칭전의 샘플에 대하여 XPS(X-ray Photoelectron Spectroscopy)에 의한 표면 분석을 행하였다. 도 24는 에칭전의 CFx막의 XPS 프로파일이며, 도 25는 (1)의 CF4+Ar로 에칭한 경우의 XPS 프로파일이며, 도 26은 (2)의 H2+N2로 에칭한 경우의 XPS 프로파일이며, 도 27은 (3)의 02+Ar로 에칭한 경우의 XPS 프로파일이다. XPS 프로파일은, 기본적으로 탄소(C1s), 산소(O1s), 불소(F1s)에 대하여 나타내고, (2)의 H2+N2인 경우에 대해서는, 이들 이외에, 질소(N1s)에 대하여 나타내고 있다. 이들 프로파일로부터, 조성 분석을 행한 결과를 표 1에 나타낸다.Next, the CF x film was etched with (1) CF 4 + Ar, (2) H 2 + N 2 , and (3) O 2 + Ar, respectively. Here, etching was performed using the microwave plasma processing apparatus of FIG. In (1), flow rate: CF 4 / Ar = 200/200 mL / min (sccm), microwave power: 2 kW, bias: 250 W, pressure: 0.93 Pa (7 mTorr), susceptor temperature: 30 ° C. as standard conditions, In (2), flow rate: H 2 / N 2 = 200/200 mL / min (sccm), microwave power: 2 kW, bias: 250 W, pressure: 2.66 Pa (20 mTorr), susceptor temperature: 30 ° C. as standard conditions. In (3), flow rate: O 2 / Ar = 500/500 mL / min (sccm), microwave power: 2 kW, susceptor temperature: 30 ° C., and pressures of 106 Pa (800 mTorr) and 5.3 Pa (40 mTorr). Was performed. First, the surface analysis by XPS (X-ray Photoelectron Spectroscopy) was performed about the sample after these etching and the sample before etching. FIG. 24 is an XPS profile of a CF x film before etching, FIG. 25 is an XPS profile when etched with CF 4 + Ar in (1), and FIG. 26 is an XPS profile when etched with H 2 + N 2 in (2). 27 is an XPS profile when etched with 0 2 + Ar in (3). XPS profile, with respect to the default, the carbon (C1s), oxygen (O1s), fluorine (F1s) when indicates with respect to, the H 2 + N 2 (2), in addition to these, there is shown with respect to nitrogen (N1s). Table 1 shows the results of the composition analysis from these profiles.
XPS atmic%
XPS atmic%
C1s
C1s
N1s
N1s
O1s
O1s
F1s
F1s
CF4+Ar
CF 4 + Ar
45.8
45.8
-
-
1.8
1.8
52.4
52.4
H2+N2
H 2 + N 2
67.2
67.2
15.0
15.0
6.4
6.4
11.4
11.4
02+Ar
0 2 + Ar
106Pa
106 Pa
50.5
50.5
-
-
11.3
11.3
38.3
38.3
02+Ar
0 2 + Ar
5.3Pa
5.3Pa
48.2
48.2
-
-
10.5
10.5
41.3
41.3
에칭 없음
No etching
51.6
51.6
-
-
0.8
0.8
47.6
47.6
(1)의 CF4+Ar로 에칭을 행한 경우에는, 도 24와 도 25를 비교하여 분명한 바와 같이, XPS 프로파일에 큰 변화는 보이지 않고, 표 1에 나타내는 바와 같이 F량이 약간 증가하고 있는 정도로, 조성은 에칭전과 그다지 변화가 없어 막은 건전하게 유지되어 있는 것이 확인되었다. 한편, (2)의 H2+N2로 에칭을 행한 경우에는, 도 24와 도 26을 비교하여 분명한 바와 같이, XPS 프로파일이 크게 변화하고 있고, 표 1에 나타내는 바와 같이 F가 극단적으로 감소하고, 그리고 N가 들어가 있어, 막에 대미지가 들어가 있는 것이 확인되었다. 또한, (3)의 02+Ar로의 에칭을 행한 경우에는, 도 24와 도 27을 비교하여 분명한 바와 같이, XPS 프로파일에는 큰 변화는 보이지 않고, 표 1에 나타내는 바와 같이 C 및 F의 비율에는 큰 변동은 없어 막은 건전하게 유지되어 있지만, 표면의 산소량이 많아져 있는 것이 확인되었다.In the case of etching with CF 4 + Ar in (1), as shown in comparison with FIG. 24 and FIG. 25, a large change is not seen in the XPS profile, and as shown in Table 1, the composition is such that the amount of F slightly increases. It was confirmed that silver did not change much before etching and the film was kept intact. On the other hand, when etching was performed by H 2 + N 2 in (2), as apparent from comparing FIG. 24 with FIG. 26, the XPS profile was greatly changed, and as shown in Table 1, F was extremely reduced, And N was contained and it was confirmed that damage was contained in the film | membrane. In addition, when etching to 02 + Ar of (3) is compared with FIG. 24 and FIG. 27, a clear change is not seen in XPS profile, but it is large in the ratio of C and F as shown in Table 1, Although there was no fluctuation and the film | membrane was maintained soundly, it was confirmed that the amount of oxygen on the surface increased.
다음으로, 상기(1)~(3)의 에칭을 행한 샘플에 대하여, 온도를 400℃까지 상승시키는 과정에 있어서의 F의 방출을 TDS에 의해 확인하였다. 그 결과를 도 28~30에 나타낸다. 도 28은 (1)의 CF4+Ar로 에칭을 행한 경우이며, 도 29는 (2)의 H2+N2로 에칭을 행한 경우이며, 도 30은 (3)의 02+Ar로 에칭을 행한 경우이다. 이들에 나타내는 바와 같이, (1)의 CF4+Ar로 에칭을 행한 경우에는, F의 방출은 에칭을 행하고 있지 않은 샘플(도 중에 있어서 "No Treatment"의 선으로 나타나고 있음)과 큰 변화는 없고, (2)의 H2+N2로 에칭을 행한 경우에는 에칭을 행하고 있지 않은 샘플과 비교하여 F의 방출이 크고, (3)의 02+Ar으로의 에칭에서는, 압력이 5.3Pa(40mTorr)인 경우에는, F의 방출은 에칭을 행하고 있지 않은 샘플과 큰 변화가 없기는 하지만, 압력이 106Pa(800mTorr)인 경우에는 F의 방출이 보였다.Next, the release of F in the process of raising temperature to 400 degreeC with respect to the sample which etched the said (1)-(3) was confirmed by TDS. The result is shown to FIGS. 28-30. 28 is a case where etching is performed with CF 4 + Ar of (1), FIG. 29 is a case of etching with H 2 + N 2 of (2), and FIG. 30 is a case of etching with 0 2 + Ar of (3) to be. When performing the CF etching with 4 + Ar of (1) As shown in these cases, the release of F (which appears as a line of "No Treatment" in the Fig.) Sample not subjected to etching and has no significant change, In the case of etching with H 2 + N 2 in (2), the release of F is larger than in the sample without etching, and in the etching with 0 2 + Ar in (3), the pressure is 5.3 Pa (40 mTorr). Although the release of F did not change significantly with the sample which was not etched, the release of F was observed when the pressure was 106 Pa (800 mTorr).
이상의 여러 가지의 가스에 의한 에칭의 결과로부터, CFx막에 대하여 02 함유 가스에 의한 제1 단계의 에칭을 행한 후, CF4 함유 가스로 제2 단계의 에칭을 행한 경우에, CFx막에 큰 대미지는 발생하지 않은 것으로 생각된다. 또한, F의 방출을 고려하면, 제1 단계의 02 함유 가스를 이용한 에칭으로는, 라디칼보다도 이온에 의한 에칭이 지배적이 되는, 저압 영역(구체적으로는, 13.3Pa(100mTorr) 이하)에서 행하는 것이 중요하다는 것이 확인되었다.As a result of etching with the various gases described above, the CF x film is subjected to the etching of the second step with the CF 4 containing gas after the etching of the first step with the 0 2 containing gas is performed on the CF x film. It is thought that no great damage occurred. In consideration of the release of F, in the low pressure region (specifically, 13.3 Pa (100 mTorr or less)) in which etching with ions is more dominant than etching with etching using the 0 2 -containing gas in the first step, It was confirmed that it is important.
또한, 본 발명은 상기 실시 형태에 한정되는 일 없이, 본 발명의 사상의 범위 내에서 여러 가지 변형 가능하다. 예를 들면, 상기 실시 형태에서는, 평행 평판형의 플라즈마 처리 장치에 의해 형성한 용량 결합형 플라즈마, 복수의 슬롯을 갖는 평면 안테나로부터 방사된 마이크로파에 의해 형성된 플라즈마로 에칭을 행하는 예에 대하여 나타냈지만, 이에 한정되는 것은 아니다. 또한, CFx막의 제1 단계의 에칭과 제2 단계의 에칭을 다른 플라즈마원으로 행하여도 좋아, 예를 들면, 제1 단계를 평행 평판형의 용량 결합 플라즈마로 행하고, 제2 단계를 복수의 슬롯을 갖는 평면 안테나로부터 방사된 마이크로파에 의해 형성된 플라즈마로 행하도록 해도 좋다.In addition, this invention is not limited to the said embodiment, A various deformation | transformation is possible within the scope of the idea of this invention. For example, in the said embodiment, although the example performed etching with the capacitively coupled plasma formed by the parallel plate type plasma processing apparatus, and the plasma formed by the microwave radiated | emitted from the planar antenna which has several slot, It is not limited to this. In addition, the first stage etching and the second stage etching of the CF x film may be performed by another plasma source. For example, the first stage may be performed by a parallel planar capacitively coupled plasma, and the second stage may include a plurality of slots. It may be performed by a plasma formed by microwaves radiated from the planar antenna having the?
본 발명에 의하면, 불소 첨가 카본막(CFx막)에 대미지를 주는 일 없이 형상성 양호하게 에칭할 수 있기 때문에, 이 CFx막을 저유전율 층간 절연막(Low-k)막으로서 이용하고, Cu 배선층 등을 갖는 다층 배선 구조의 반도체 장치를 다마신법으로 제조할 때에, 특히 유효하다.According to the present invention, since the shape can be etched satisfactorily without damaging the fluorinated carbon film (CF x film), the Cu x layer is used as a low dielectric constant interlayer insulating film (Low-k) film. It is especially effective when manufacturing the semiconductor device of the multilayer wiring structure which has etc. by the damascene method.
Claims (25)
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPJP-P-2007-031162 | 2007-02-09 | ||
JP2007031162 | 2007-02-09 | ||
JPJP-P-2007-123820 | 2007-05-08 | ||
JP2007123820A JP4919871B2 (en) | 2007-02-09 | 2007-05-08 | Etching method, semiconductor device manufacturing method, and storage medium |
PCT/JP2008/051862 WO2008096752A1 (en) | 2007-02-09 | 2008-02-05 | Etching method and recording medium |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20090094363A KR20090094363A (en) | 2009-09-04 |
KR101179111B1 true KR101179111B1 (en) | 2012-09-07 |
Family
ID=39681661
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020097014154A Expired - Fee Related KR101179111B1 (en) | 2007-02-09 | 2008-02-05 | Etching method and recording medium |
Country Status (2)
Country | Link |
---|---|
KR (1) | KR101179111B1 (en) |
WO (1) | WO2008096752A1 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5555451B2 (en) * | 2009-07-14 | 2014-07-23 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
SG11201600440VA (en) * | 2013-11-06 | 2016-02-26 | Mattson Tech Inc | Novel mask removal process strategy for vertical nand device |
JP6817692B2 (en) * | 2015-08-27 | 2021-01-20 | 東京エレクトロン株式会社 | Plasma processing method |
KR102726476B1 (en) * | 2019-01-22 | 2024-11-07 | 삼성전자주식회사 | Method of forming mask pattern and method of manufacturing semiconductor device using the same |
CN114645281B (en) * | 2022-04-06 | 2023-11-24 | 岭南师范学院 | Method for removing carbon film on surface of metal workpiece |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004253503A (en) * | 2003-02-19 | 2004-09-09 | Matsushita Electric Ind Co Ltd | Method for manufacturing semiconductor device |
JP2005123406A (en) * | 2003-10-16 | 2005-05-12 | Tokyo Electron Ltd | Plasma etching method |
JP2006128591A (en) * | 2004-01-13 | 2006-05-18 | Tokyo Electron Ltd | Method for manufacturing semiconductor device and film-forming system |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0467655A (en) * | 1990-07-09 | 1992-03-03 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and manufacture thereof |
JP4260764B2 (en) * | 1999-03-09 | 2009-04-30 | 東京エレクトロン株式会社 | Manufacturing method of semiconductor device |
US6583047B2 (en) * | 2000-12-26 | 2003-06-24 | Honeywell International, Inc. | Method for eliminating reaction between photoresist and OSG |
JP4599212B2 (en) * | 2005-04-15 | 2010-12-15 | 株式会社日立ハイテクノロジーズ | Plasma processing method |
-
2008
- 2008-02-05 KR KR1020097014154A patent/KR101179111B1/en not_active Expired - Fee Related
- 2008-02-05 WO PCT/JP2008/051862 patent/WO2008096752A1/en active Application Filing
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004253503A (en) * | 2003-02-19 | 2004-09-09 | Matsushita Electric Ind Co Ltd | Method for manufacturing semiconductor device |
JP2005123406A (en) * | 2003-10-16 | 2005-05-12 | Tokyo Electron Ltd | Plasma etching method |
JP2006128591A (en) * | 2004-01-13 | 2006-05-18 | Tokyo Electron Ltd | Method for manufacturing semiconductor device and film-forming system |
Also Published As
Publication number | Publication date |
---|---|
WO2008096752A1 (en) | 2008-08-14 |
KR20090094363A (en) | 2009-09-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
PA0105 | International application |
Patent event date: 20090707 Patent event code: PA01051R01D Comment text: International Patent Application |
|
PA0201 | Request for examination | ||
PG1501 | Laying open of application | ||
E902 | Notification of reason for refusal | ||
PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20110218 Patent event code: PE09021S01D |
|
E701 | Decision to grant or registration of patent right | ||
PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20120530 |
|
GRNT | Written decision to grant | ||
PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20120828 Patent event code: PR07011E01D |
|
PR1002 | Payment of registration fee |
Payment date: 20120829 End annual number: 3 Start annual number: 1 |
|
PG1601 | Publication of registration | ||
FPAY | Annual fee payment |
Payment date: 20150730 Year of fee payment: 4 |
|
PR1001 | Payment of annual fee |
Payment date: 20150730 Start annual number: 4 End annual number: 4 |
|
FPAY | Annual fee payment |
Payment date: 20160727 Year of fee payment: 5 |
|
PR1001 | Payment of annual fee |
Payment date: 20160727 Start annual number: 5 End annual number: 5 |
|
FPAY | Annual fee payment |
Payment date: 20170804 Year of fee payment: 6 |
|
PR1001 | Payment of annual fee |
Payment date: 20170804 Start annual number: 6 End annual number: 6 |
|
LAPS | Lapse due to unpaid annual fee | ||
PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20190608 |