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KR101177576B1 - 구리 금속배선을 위한 통합식 질화탄탈 원자층 증착 방법및 이를 위한 장치 - Google Patents

구리 금속배선을 위한 통합식 질화탄탈 원자층 증착 방법및 이를 위한 장치 Download PDF

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KR101177576B1
KR101177576B1 KR1020057023971A KR20057023971A KR101177576B1 KR 101177576 B1 KR101177576 B1 KR 101177576B1 KR 1020057023971 A KR1020057023971 A KR 1020057023971A KR 20057023971 A KR20057023971 A KR 20057023971A KR 101177576 B1 KR101177576 B1 KR 101177576B1
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Abstract

통합식 처리 장치에서 사용하기 위하여, 질화탄탈 및 탄탈 배리어층을 증착하기 위한 장치 및 방법이 개시된다. 세정단계 이후에 원격 생성된 플라즈마에 의하여, 질화탄탈이 원자층 증착 방식에 의해 증착되고, 탄탈이 PVD 방식에 의해 증착된다. 질하탄탈 및 탄탈은, 증착된 질화탄탈 하부의 전도물질을 노출시키도록, 유전체층에 있는 피쳐의 하부로부터 제거된다. 선택에 따라, 상기 제거 단계 이후에, 추가 탄탈층이 물리적 기상 증착방식에 의해 증착될 수 있다. 선택에 따라, 질화탄탈 증착 및 탄탈 증착이 동일한 챔버에서 이루어질 수 있다. 시드층은 최종적으로 증착된다.
반도체, 예비세정, 질화탄탈층, 원자층 증착, ALD

Description

구리 금속배선을 위한 통합식 질화탄탈 원자층 증착 방법 및 이를 위한 장치 {INTEGRATION OF ALD TANTALUM NITRIDE FOR COPPER METALLIZATION}
본원발명은 집적회로장치의 제조방법에 관한 것으로서, 보다 상세하게는, 금속 상호접속 구조(metal interconnect structures)를 형성하는데 있어 ALD 질화탄탈층(ALD tantalum nitride layer)을 이용하는 시스템 및 방법에 관한 것이다.
집적회로(IC) 장치의 구조 크기가 1/4 마이크론 이하의 크기로 작아짐에 따라, 전기 저항 및 전류밀도가 관심의 대상이 되고 있으며, 또한 향상시킬 대상이 되었다. 다단계 상호접속(multilevel interconnect) 기술은 IC 장치를 통한 전도성 경로를 제공하며, 콘택트(contact), 플러그(plug), 비아(via), 라인(line), 와이어(wire), 및 기타 피쳐(feature)를 포함하는 높은 종횡비(aspect ratio)의 피쳐에서 형성된다. 기판 상에 상호접속부를 형성하기 위한 통상적인 공정은 하나 또는 그보다 많은 층을 증착하는 단계, 하나 또는 그보다 많은 피쳐를 형성하기 위하여 적어도 하나의 층을 식각(etching)하는 단계, 피쳐에 배리어층(barrier layer)을 증착하는 단계, 및 상기 피쳐를 메우기 위해 하나 또는 그보다 많은 층을 증착하는 단계를 포함한다. 통상적으로 피쳐는, 하부 전도층과 상부 전도층 사이에 배치된 절연물질 내에 형성된다. 상호접속부는 상부와 하부 전도층을 연결하기 위하여 피쳐 내에 형성된다. 이러한 상호접속 피쳐를 신뢰성 있게 형성하는 것이 회로의 생산에 있어서 그리고 각각의 기판 상에서의 회로 밀도 및 질을 향상시키기 위한 계속된 노력에 있어서 중요하다.
구리 및 구리 합금은 알루미늄보다 낮은 저항을 가지므로, 서브-마이크론(sub-micron)의 높은 종횡비를 갖는 상호접속 피쳐를 메우기 위한 금속으로 구리가 선택된다. 그러나, 구리는 보다 쉽사리 주변 물질 속으로 확산되어 인접한 층의 전자 장치 특성을 변화시킬 수 있다. 확산된 구리는 층들 사이에 전도성 경로를 형성함으로써 전체 회로의 신뢰성을 감소시키게 되며, 심지어는 장치의 고장을 일으킬 수도 있다. 따라서, 구리 원자의 확산을 방지하거나 방해하기 위하여, 구리 금속배선(metallization) 단계에 앞서 배리어층(barrier layer)을 증착한다. 배리어층은 보통 텅스텐, 티타늄, 탄탈, 및 이들의 질화물과 같은 비반응성 금속(refractory metal)을 사용하며, 이러한 금속은 모두 구리보다 큰 저항을 갖는다.
피쳐 내에 배리어층을 증착시키기 위하여, 통상적으로 배리어층은 피쳐의 측벽뿐만 아니라 피쳐의 하부 상에도 증착된다. 보통, 배리어층을 측벽 상에 적절하게 증착하게 되면 피쳐의 하부 상에는 과도한 증착이 발생하게 된다. 피쳐의 하부 상에 과도한 양의 배리어층이 증착되게 되면, 피쳐의 전체 저항이 증가할 뿐만 아니라, 다층식 상호접속 구조의 상부 및 하부 금속 상호접속부 사이에 차폐물을 형성하게 된다.
따라서, 상호접속부의 전기저항을 최소화시킬 수 있는, 금속 상호접속 구조를 형성하기 위한 개량된 방법을 제공할 필요가 있다.
본원발명의 일 실시예에서는,
원격 플라즈마 공급원에서 플라즈마를 발생시키고, 라디칼을 플라즈마로부터 기판을 수용하고 있는 제1 처리챔버로 전달하며, 배리어층 증착에 앞서 유전체층에 형성된 피쳐에 상기 라디칼을 접촉시킴으로써, 유전체층에 형성된 피쳐를 세정하고 유전체층의 하부에 있는 전도물질을 노출시키는 단계; 제2 처리챔버에서 200 내지 300℃ 사이의 온도와 1 내지 10 Torr 사이의 압력으로 상기 피쳐 내에 질화탄탈층을 원자층 증착방식에 의하여 증착하는 단계; 제3 처리챔버에서 상기 질화탄탈층 상에 물리적 기상 증착방식에 의하여 탄탈층을 증착하는 단계; 절도물질이 노출되도록 상기 피쳐의 하부에 있는 질화탄탈층 및 탄탈층의 적어도 일부를 제거하기 위하여, 제4 처리챔버에서 상기 질화탄탈층 및 상기 탄탈층을 플라즈마 식각하는 단계; 선택적으로, 물리적 기상 증착방식에 의하여 탄탈층 상에 추가적인 탄탈이나 구리를 증착하는 단계; 및 제5 처리챔버에서 전도물질 및 탄탈층 위로 시드층을 증착하는 단계; 를 포함하고, 상기 제1 처리챔버, 제2 처리챔버, 제3 처리챔버, 제4 처리챔버, 및 제5 처리챔버가 통합 장치 내에 배치되는 것을 특징으로 하는, 반도체 기판 상에 금속 상호접속부를 형성하기 위한 방법을 제공한다.
본원발명에서는 또한,
원격 플라즈마 공급원에서 플라즈마를 발생시키고, 라디칼을 플라즈마로부터 기판을 수용하고 있는 제1 처리챔버로 전달하며, 배리어층 증착에 앞서 유전체층에 형성된 피쳐에 상기 라디칼을 접촉시킴으로써, 유전체층에 형성된 피쳐를 세정하고 유전체층의 하부에 있는 전도물질을 노출시키기 위한 제1 처리챔버; 200 내지 300℃ 사이의 온도와 1 내지 10 Torr 사이의 압력으로 상기 피쳐 내에 질화탄탈층을 원자층 증착방식에 의하여 증착하기 위한 제2 처리챔버; 상기 질화탄탈층 상에 물리적 기상 증착방식에 의하여 탄탈층을 증착하기 위한 제3 처리챔버; 절연물질이 노출되도록 상기 피쳐의 하부에 있는 질화탄탈층 및 탄탈층의 적어도 일부를 제거하기 위하여, 상기 질화탄탈층 및 상기 탄탈층을 플라즈마 식각하고, 선택적으로, 물리적 기상 증착방식에 의하여 탄탈층 상에 추가적인 탄탈이나 구리를 증착하기 위한 제4 처리챔버; 전도물질 및 탄탈층 위에 시드층을 증착하기 위한 제5 처리챔버; 를 포함하고, 상기 제1 처리챔버, 제2 처리챔버, 제3 처리챔버, 제4 처리챔버, 및 제5 처리챔버가 통합 장치 내에 배치되는 것을 특징으로 하는, 반도체 기판 상에 금속 상호접속부를 형성하기 위한 장치를 제공한다.
앞서 간략히 요약한 상기 본원발명의 기술적 특징을 상세하고 자세하게 설명하기 위하여 본원발명에 따른 실시예를 참조한다. 이러한 실시예들 중 일부가 첨부된 도면에 도시되어 있다. 그러나, 첨부된 도면에 도시된 실시예들은 본원발명의 전형적인 실시예일뿐 본원발명의 범위를 제한하고자 하는 것은 아니며, 본원발명에 의해서 다양한 실시예가 있을 수 있음을 밝혀둔다.
도 1은 금속 상호접속 구조의 형성에 관한 일 단계에서 ALD 질화탄탈층을 사용하는 처리단계의 일 실시예를 도시하고 있다.
도 2는 금속 상호접속 구조의 형성에 관한 일 단계에서 ALD 질화탄탈층을 사용하는 처리단계의 다른 실시예를 도시하고 있다.
도 3A는 금속 상호접속 구조의 형성에 관한 일 단계에서 ALD 질화탄탈층을 사용하는 처리단계의 또 다른 실시예를 도시하고 있다.
도 3B는 금속 상호접속 구조의 형성에 관한 일 단계에서 두 개의 ALD 질화탄탈 증착단계를 사용하는 처리단계의 일 실시예를 도시하고 있다.
도 4는 본 명세서에 기재된 상호접속부 구성 공정을 실행하도록 적용할 수 있는 통합 클러스터(cluster) 장치의 일례에 대한 개략적 평면도를 도시하고 있다.
도 5는 통상적인 예비세정 챔버를 도시하고 있다.
도 6은 주기적 증착 기술에 따라 얇은 배리어층을 형성하기 위한 처리챔버의 일례에 대한 개략적인 부분 단면도를 도시하고 있다.
도 7은 물리적 기상 증착 기술에 따라 얇은 금속층을 형성하기 위한 처리챔버의 일례에 대한 개략적인 부분 단면도를 도시하고 있다.
도 8은 얇은 시드층 또는 접착층을 형성하기 위한 처리챔버의 일례에 대한 개략적인 부분 단면도를 도시하고 있다.
도 9A 내지 도 9F는 도 1의 처리단계의 여러 단계에서의 예시적 기판 구조를 개략적으로 도시하고 있다.
도 10은 도 2의 처리단계의 일 단계에서의 예시적 기판 구조를 개략적으로 도시하고 있다.
도 11은 도 3A의 처리단계의 일 단계에서의 예시적 기판 구조를 개략적으로 도시하고 있다.
도 12는 구리-알루미늄 시드를 사용한 ALD 질화탄탈 배리어 및 구리 시드를 사용한 PVD 배리어에 대하여 고장시간의 함수로서의 누적확률을 비교하여 도시하고 있다.
도 13은 천공과 ALD 질화탄탈층을 구비한 ALD 질화탄탈; 신형 천공 ALD 질화탄탈층 및 아르곤 처리를 한 ALD 질화탄탈; 질화탄탈, 탄탈, 및 탄탈 플래쉬를 구비한 기준선; 에 대하여 고장시간의 함수로서의 누적확률을 비교하여 도시하고 있다.
배리어층 증착 단계(Barrier Deposition Process)
도 1은 금속 상호접속 구조를 형성하기 위하여 ALD 질화탄탈 증착방식을 이용하는 방법의 일 실시예를 설명하고 있다. 단계(101)에서, 추가적 변경에 대한 표면 준비를 위하여 사전처리단계가 실행된다. 사전처리 방식으로서는 질소 플라즈마, 물 플라즈마, 수소 및 헬륨 플라즈마, 저 에너지 플라즈마, 티타늄이나 알루미늄에 의한 예비플래쉬(pre-flash), 또는 기타 예비세정단계(precleaning process) 등이 있다. 단계(102)에서는, 원자층 증착방식에 의하여 기판 구조 상에 질화 탄탈이 증착된다. 단계(104)에서는, 물리적 기상 증착방식(physical vapor deposition)에 의하여, 단계(102)에서 형성된 질화탄탈층에 탄탈층이 증착된다. 단계(106)에서는, 단계(102)에서 증착된 질화탄탈층의 일부 및 단계(104)에서 증착된 탄탈의 일부를 제거하기 위하여, 천공단계(punch-through step)가 실행된다. 단계(108)에서는, 물리적 기상 증착방식에 의하여 단계(106)를 거친 기판 구조상에 탄탈을 증착시키기 위하여, 선택적으로, 티타늄 플래쉬 단계(titanium flash step)가 실행될 수 있다. 단계(110)에서는, 단계(106) 또는 단계(108)을 거친 기판 구조상에 시드층(seed layer)이 형성된다. 단계(110)을 거친 후에는, 선택적으로 접착층 증착단계(112) 또는 구리나 기타 증착단계(114)가 실행될 수 있다.
증착 장치
도 4는 본 명세서에 기재된 바와 같은 처리방법을 실행하도록 개조된 다챔버(multi-chamber) 처리 시스템(600)의 일 실시예에 대한 개략적인 평면도를 도시하고 있다. 이러한 처리 시스템(600)은 캘리포니아 산타 클라라(Santa Clara)에 위치하고 있는 어플라이드 머티리얼 사(Applied Materials, Inc.)가 판매하고 있는 EnduraTM 시스템일 수 있다. 이와 유사한 다챔버 시스템이 1993년 2월 16일자로 등록된 미국 특허등록 제 5,186,718호 "Stage Vacuum Wafer Processing System and Method" 에 개시되어 있으며, 상기 내용은 본 명세서에서 참조되어 있다.
시스템(400)은 일반적으로, 시스템(400)으로 기판을 운송하거나 시스템(400)으로부터 기판을 운송시키기 위한 로드록 챔버(load lock chamber)(402, 404)를 포함하고 있다. 통상적으로 시스템(400)은 진공상태에 놓이게 되므로, 로드록 챔버(402, 404)는 시스템(400)으로 유입된 기판을 "펌프다운(pump-down)" 하게 된다. 제1로봇(410)은 로드록 챔버(402, 404)와 하나 또는 그보다 많은 기판 처리 챔버(412, 414, 416, 418)(4개가 도시되어 있다)의 제1세트 사이에서 기판을 운송한다. 각각의 처리 챔버(412, 414, 416, 418)는 원자층 증착(ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 식각(etch), 예비세정, 가스제거(de-gas), 배향(orientation), 및 기타 기판 처리를 포함하는 주기적 층 증착(cyclical layer deposition)단계와 같은 다수의 기판 처리 작업을 실행하도록 설비될 수 있다. 제1로봇(410)은 또한 하나 또는 그보다 많은 운송 챔버(422,424)로 기판을 운송하거나 또는 상기 운송 챔버로부터 기판을 운송해 온다.
운송 챔버(422, 424)는 기판이 시스템(400) 내에서 운송되도록 하면서도 매우 높은 진공상태를 유지하는데 사용된다. 제2로봇(430)은 운송챔버(422, 424)와 하나 또는 그보다 많은 처리 챔버(432, 434, 436, 438)의 제2세트 사이에서 기판을 운송한다. 처리챔버(412, 414, 416, 418)와 유사하게, 각각의 처리 챔버(432, 434, 436, 438)는 원자층 증착, 화학적 기상 증착, 물리적 기상 증착, 식각, 예비세정, 가스제거, 및 배향을 포함하는 주기적 층 증착과 같은 다수의 기판 처리 작업을 실행하도록 설비될 수 있다. 시스템(400)에 의해 실행되는 특별한 처리단계에 불필요하다면, 처리챔버(412, 414, 416, 418, 432, 434, 436, 438) 중 어떠한 챔버라도 시스템(400)에서 제거될 수 있다.
도 4를 참조하면, 상기 처리 시스템은 배리어층을 증착시키도록 구성된 원자층 증착(ALD) 챔버를 하나 또는 그보다 많이 포함하고 있으며, 또한 시드층을 증착시키도록 구성된 물리적 기상 증착(PVD) 챔버를 하나 또는 그보다 많이 포함하고 있다. 시스템의 효율 및 처리량을 향상시키기 위하여, 처리 챔버의 일 실시예에 있어서는 후방의 중앙 운송 챔버와 연결 배치된, 시드층을 증착시키도록 구성된 물리적 기상 증착(PVD) 챔버 두 개와 배리어층을 증착시키도록 구성된 원자층 증착(ALD) 챔버 두 개를 포함한다. 일 실시예로서, 처리 챔버(434, 436)가 질화탄탈 ALD 챔버이고, 처리 챔버(432, 438)는 구리나 탄탈 PVD 챔버일 수 있다.
도 1의 방법을 실행하기 위한 다른 실시예로서, 처리 챔버(434)가 단계(102)를 실행하기 위한 질화탄탈 원자층 증착 챔버이고; 처리 챔버(432)가 단계(104, 106, 108)를 실행하기 위한 탄탈 물리적 기상 증착 챔버이고; 챔버(412)가 단계(110) 및, 가능하다면, 식각 단계를 처리하기 위한 구리 물리적 기상 증착 챔버일 수 있다. 또 다른 실시예로서, 챔버(436, 438, 414)는 챔버(434, 432, 412) 각각과 대응하는 동일한 챔버일 수 있으며, 이로써 두 세트의 기판이 통합 시스템에서 처리될 수 있다. 시스템(400)의 이와 같은 특별한 구성은 본원발명을 설명하기 위해 제시된 것일 뿐, 청구범위에서 구체적으로 제시되어 있지 않은 한 본원발명의 기술적 범위를 제한하는 것은 아니라는 점을 밝혀둔다.
예비세정 처리
본원발명은 금속배선(metallization)에 앞서, 불순물을 제거하기 위하여, 반도체 기판 상의 피쳐(feature)를 예비세정하기 위한 방법을 제공한다. 이러한 방법은 실리콘에 손상을 주지 않으면서 콘택트(contact)의 하부로부터 이산화규소를 제거하는 단계, 측벽 상에 금속이 재증착(redeposition)되지 않으면서 비아(via)의 하부로부터 산화구리나 산화알루미늄을 제거하는 단계, 콘택트 홀(contact hole)의 하부로부터 얇은 실리콘층을 제거하는 단계, 및 피쳐의 측벽으로부터 불순물을 제거하는 단계를 포함한다.
본원발명에서는, 게르마늄, 규소, 알루미늄, 구리, 혹은 질화티타늄 하부층과 같은 전도성 또는 반전도성 하부층 상에 배치되는, 이산화규소층과 같은 유전체층 안으로 식각된 비아, 콘택트, 및 기타 피쳐를 예비세정하기 위한 적절한 방법을 제공한다. 통상적으로 피쳐는 하부층을 노출시킴으로써, 하부층과 유전체층 상에 배치될 후속 금속 상호접속층을 연결하는 전도성 또는 반전도성 물질로 피쳐가 채워지게 된다. 절연체의 피쳐를 식각하게 되면 통상적으로 불순물이 남게 되는데, 이러한 불순물은 피쳐의 충전을 향상시키기 위해서, 그리고 궁극적으로는 형성된 장치의 무결성(integrity) 및 신뢰성을 향상시키기 위해 제거되어야 한다.
유전체층의 식각 이후에, 피쳐는 유전체층의 과식각(over-etching)으로 인해 피쳐 내의 금속 잔여물이나 실리콘을 손상시킬 수 있다. 또한, 포토레지스트 스트리핑(photoresist stripping)이나 에싱(ashing) 처리 또는 절연체 식각단계로 인한 잔여 중합체에 의하여, 피쳐 표면에는 잔여 포토레지스트가 포함되어 있을 수도 있다. 또한 피쳐는, 스퍼터 식각 예비세정 처리(sputter etch preclean process) 이후에, 피쳐 표면에 재증착된 물질을 포함할 수 있다. 이와 같은 불순물은 유전체층으로 이동할 수 있거나 증착 금속이 고르지 않게 분포되도록 함으로써 금속배선의 분리성(selectivity)을 저하시킬 수 있다. 또한, 불순물의 존재는, 실질적으로 피쳐의 폭을 줄이고 비아, 콘택트 라인(contact line), 또는 다른 전도성 피쳐를 형성하는 금속에 좁혀진 부분을 형성함으로써 증착된 금속의 저항을 증가시킬 수도 있다.
본원발명의 예비세정 방법은 피쳐의 하부에 구리 하부층을 구비하는 초미세 피쳐의 세정에 특히 유용한데, 이는 통상적인 ICP 나 스퍼터(sputter) 식각에 기초한 예비세정챔버에서는 구리가 측벽으로 쉽게 스퍼터링(sputtering)될 수 있기 때문이다. 스퍼터링된 구리는 절연 물질로 확산되어 장치의 오작동을 유발하게 된다. 본원발명에서는 비아 기부의 스퍼터링 현상이 없이도 비아를 세정한다.
도 5를 참조하면, 예비세정 챔버(510)에서 기판(526)을 예비세정하기 위한 공정은 기판(526)을 스퍼터링의 대상으로 사용하는 스퍼터-식각 공정(sputter-etching process)이나 반응성 공정(reactive process)을 수반한다. 일반적으로, 반응성 예비세정 공정(단계 101)은, 수소(약 10% 미만) 및 헬륨을 포함하는 예비세정 가스 혼합물이나 헬륨을 챔버로 유입하고 (약 1 내지 4 MHz 에서 약 300W 내지 약 600W의) RF 전력을 플라즈마 생성 코일에 공급함으로써, 기판 상에서 실행된다. 기판 지지부는 약 10 내지 100 W 로 바이어스된다. 챔버의 압력은 예비세정 공정 동안에 약 40 mTorr 내지 200mTorr 로 유지된다. 반응성 예비세정 공정은 약 30초 내지 120초 동안 실행된다. 예비세정 공정이 끝난 후에, 기판은 기판 표면에 시드층 및 배리어층을 증착시키기 위한 챔버로 운송된다.
본원발명의 일 실시예에서는, 5%의 수소와 95%의 헬륨을 포함하는 예비세정 가스 혼합물을 챔버로 유입하고 약 2.0MHz 에서 약 450W 의 RF 전력을 코일에 공급함으로써, 반응성 예비정화 공정(단계 101)이 기판 상에서 실행된다. 기판 지지부는 약 1-200W 로 바이어스된다. 챔버의 압력은 예비세정 공정 동안에 약 80mTorr 로 유지된다. 반응성 예비세정 공정은 약 60초 동안 실행된다. 예비세정 공정이 끝난 후에, 기판은 기판 표면에 시드층 및 배리어층을 증착시키기 위하여 고밀도 플라즈마 물리적 기상 증착 챔버로 운송된다.
바람직한 예비세정 장치
본원발명의 예비세정 공정은 캘리포니아 산타 클라라에 위치하고 있는 어플라이드 머티리얼 사가 판매하고 있는 Etch RPS 챔버와 같은 원격 플라즈마 공급원(remote plasma source, RPS) 챔버 상에서 실행되는 것이 바람직하다. RPS 챔버에서는, 반응성 H 라디칼 (H radical)이 원격 플라즈마 공급원에 의해 형성되어 주된 중립 원(neutral species) - 전하를 갖지 않으므로 이온이 아니다 - 으로서 처리 영역으로 유입되며, 이로써 자체 바이어스의 생성 및 이온에 의한 웨이퍼 표면에 충격을 방지하게 된다. RPS 챔버를 사용하여 실험한 결과에 따르면, 2.45 GHZ의 마이크로파 공급원이 더욱 효율적이며, 또한 수소기를 저 주파수의 RF 공급원보다 더 생성할 수 있다.
배리어층 증착
본 명세서에서 사용된 "원자층 증착"은 기판 표면에 얇은 층을 증착시키기 위하여 2 개 또는 그보다 많은 화합물을 순차적으로 유입하는 것을 말한다. 이와 같은 두 개 또는 그보다 많은 화합물은 처리 챔버의 반응 영역으로 순차적으로 유입된다. 각각의 화합물이 기판 표면에 부착되거나 기판 표면과 반응하도록 하기 위하여, 각각의 화합물은 시간 지연이나 단락(time delay or pause)에 의하여 분리된다. 일 실시예에서는, 제1화합물(화합물 A)이 제1시간 지연이나 단락에 의하여 반응 영역으로 도즈(dose)된다/펄스(pulse)로 가해진다. 다음으로, 제2화합물(화합물 B)이 제2시간 지연이나 단락에 의하여 반응 영역으로 도즈(dose)된다/펄스(pulse)로 가해진다. 시간 지연에 이은 반응성 화합물 펄스의 이와 같은 순차적인 탠덤(tandem)은, 원하는 막 또는 막 두께가 기판 상에 형성될 때까지 무한히 반복될 수 있다.
도 9A 내지 9F는 도 1의 처리공정의 다양한 단계들에 있는 기판 구조의 예를 개략적으로 도시하고 있다. 도 9A에는 하나 또는 그보다 많은 하부층(902) 상에 형성된 유전체층(904)이 도시되어 있다. 유전체층(904)은 낮은 K 값(K < 4.0)의 절연물질을 포함하는 유전체층이라면, 현재 공지되어 있거나 혹은 아직 알려지지 않은 어떠한 것이라도 무방하다. 예를 들어, 유전체층(904)은 산화규소(silicon oxide)나 탄소가 첨가된 산화규소(carbon doped silicon oxide)일 수 있다. 유전체층은 통상적이고 많이 알려진 공지의 기술을 사용하여 구멍(905)를 형성하도록 패턴화되어 식각된다. 구멍(905)은 플러그(plug), 비아(via), 콘택트(contact), 라인(line), 와이어(wire), 또는 기타의 상호접속 구성요소를 형성하는데 사용된다. 도 2A에 도시된 바와 같이, 구멍(905)은 듀얼 다마신 구조(dual damascene structure)의 상호접속 구성요소를 형성하는데 사용될 수 있다. 본원 명세서에 개시된 처리공정은, 약 0.22㎛ 또는 그보다 작은 개구부 크기(905A)와 약 4:1 또는 그보다 큰, 예를 들어 약 6:1의 낮은 종횡비(aspect ratio)(905B)를 구비하는 구멍(905)에 대하여 특히 유리하다.
구멍(905)은, 적어도, 플러그(plug), 비아(via), 콘택트(contact), 라인(line), 와이어(wire), 금속 게이트 전극, 등등과 같은 하부 금속 상호접속 피쳐 부분의 전도부(902A)를 노출시킨다. 전도부(902A)는 알루미늄, 구리, 텅스텐, 또는 이들의 화합물과 같은 여하의 전도성 물질을 포함한다. 본 명세서에 개시된 처리공정은 구리를 포함하는 전도부(902A)의 경우에 유리하도록 실행될 수 있으며, 이에 대해서는 본 명세서에 매우 상세히 기재되어 있다.
도 9B는, 단계(102)를 거친 후와 같이, 질화탄탈층(912)이 원자층 증착에 의해 형상을 따르도록 증착된 상태를 도시하고 있다. 질화탄탈층은 약 50Å 또는 그 미만, 바람직하게는 약 5Å 내지 약 20Å 사이의 두께로 증착된다. 질화탄탈의 증착에 있어서, 물리적 기상 증착방식이나 화학적 기상 증착방식과 같은 종래의 증착기술에 대한 원자층 증착방식의 장점은, 상호접속구조를 형성하는데 있어서 구멍(905)에서 처럼, 구멍이 작으며, 종횡비가 크고, 구멍의 형태가 변화하는 경우에 대해서도 구멍의 형상을 따르도록 질화탄탈층을 증착할 수 있다는 점이다. 기판 지지부의 가열 온도는 약 100℃ 내지 300℃ 사이의 낮은 온도로 유지된다. 일 측면에서 볼 때, 낮은 증착온도가 질화탄탈층이 형상을 따라 증착되는 것에 도움이 된다. 유전체층(904) 상에 ALD 질화탄탈층(912)을 형성하는 방식의 또 다른 장점은 절연 물질에 대한 ALD 질화탄탈의 우수한 부착력에 있다.
본 명세서에 개시된 원자층 증착 방식에 따라 증착된 질화탄탈층은 에피성장(epitaxial growth) 현상의 형적(形跡)을 나타낸다. 즉, 배리어층은 하부층과 동일한 혹은 실질적으로 동일한 결정학적인 특성(crystallographic characteristic)을 갖는다. 결과적으로, 질화탄탈층과 하부층 간의 접촉부에 공동(void)이 형성되지 않도록 실질적으로 하나의 결정이 성장하게 된다. 마찬가지로, 탄탈층 상에 증착된 추가 탄탈층도 단일한 결정의 형성을 이어가는, 동일한 또는 실질적으로 동일한 에피성장 특성을 보이게 된다. 따라서, 이러한 접촉면에는 공동이 형성되지 않게 된다. 이에 따른 결과적인 구조는 단일 결정과 유사하여 공동이 형성되지 않게 하며, 이로써 장치의 신뢰성을 실질적으로 증가시키게 된다. 또한, 단일 결정 구조는 여전히 양호한 차폐 특성을 제공하면서도 상호접속 피쳐의 전체적인 저항을 감소시키게 된다. 나아가, 상호접속물질 접속부에 걸친, 균일하고 형상을 따르는 결정체 배향(crystalline orientation)으로 인하여, 단일 결정체의 성장은 전자이동현상의 민감성(susceptibility of electromigration) 및 응력이동(stress migration)을 감소시킨다.
그 안에 기판이 배치된 반응 영역으로, 약 1.0초 또는 그 미만의 시간 동안 약 100sccm 과 약 3,000sccm 사이의 유량으로 탄탈 함유 화합물의 펄스를 하나 또는 그보다 많이 제공하고, 약 1.0초 또는 그 미만의 시간 동안 약 100sccm 과 약 3,000sccm 사이의 유동율로 질소 함유 화합물의 펄스를 하나 또는 그보다 많이 제공함으로써, 원자층 증착 방식에 의해 질화탄탈이 증착된다.
탄탈 함유 화합물의 예로는, t-부틸이미노 트리스(디에틸아미노) 탄탈 (t-butylimino tris(diethylamino) tantalum)(TBTDET); 펜타키스 (에틸메틸아미플로) 탄탈 (pentakis (ethylmethylamiflo) tantalum)(PEMAT); 펜타키스 (디메틸아미노) 탄탈 (pentakis (dimethylamino) tantalum)(PDMAT); 펜타키스 (디에틸아미노) 탄탈 (pentakis (diethylamino) tantalum)(PDEAT); t-부틸이미노 트리스(디에틸메틸아미노) 탄탈 (t-butylimino tris(diethylmethylamino) tantalum)(TBTMET); t-부틸이미노 트리스(디메틸아미노) 탄탈 (t-butylimino tris(dimethylamino) tnatalum)(TBTDMT); 비스(시클로펜타디에닐) 탄탈 트리하이드라이드 (bis(cyclopentadienyl) tantalum trihydride)((Cp)2TaH3); 비스(메틸시클로펜타디에폴릴) 탄탈 트리하이드라이드 (bis(methylcYcloPentadieflYl) tantalum trihydride)((CpMe)2TaH3); 이들의 유도체; 및 이들의 조합물이 있다. 바람직하게는, 탄탈 함유 화합물이 PDMAT를 포함하는 것이 좋다. 질소 함유 화합물의 예로는, 암모니아(ammonia); 히드라진(hydrazine); 메틸히드라진(methylhydrazine); 디메틸히드라진(dimethylhydrazine); t-부틸히드라진(t-butylhydrazine); 페닐히드라진(phenylhydrazine); 아조이소부타플 에틸아지드 (azoisobutafle ethylazide); 이들의 유도체, 및 이들의 조합물이 있다. 바람직하게는, 질소 함유 화합물이 암모니아를 포함하는 것이 좋다.
이러한 화합물 또는 상기 리스트에는 없는 여타의 화합물은 실온에서 고체나 액체 또는 기체상태로 존재할 수 있다는 것을 고려하여야 한다. 예를 들어, PDMAT 는 실온에서 고체상태이며, TBTDET 는 실온에서 액체상태이다. 따라서, 비 기체상태의 선구물질(precursor)은 처리챔버로 유입되기 전에 승화나 증발 단계(이러한 두가지 단계는 본원발명이 속하는 기술분야에서 널리 공지되어 있다)를 거쳐야 한다. 아르곤, 헬륨, 질소, 수소, 또는 이들의 혼합물과 같은 운반가스(carrier gas)도 역시 상기 화합물을 처리챔버로 유입하는 것을 보조하기 위해 사용될 수 있으며, 이 역시 본원발명이 속하는 기술분야에서 통상적인 기술이다.
특정한 실시예에서는, 기판 표면에 PDMAT 와 암모니아를 주기적으로 유입시킴으로써, 10Å 내지 30Å의 두께를 갖는 질화탄탈층이 원자층 증착 방식에 의하여 형성된다. 질화탄탈층의 증착을 개시하기 위하여, 운반/불활성 가스가 처리챔버(600) 내로 유입되어 상기 처리챔버의 압력과 온도를 안정화시키게 된다. 아르곤같은 운반가스가 6000 내지 10000 sccm 사이의 유동율로 증착단계 동안 계속하여 유동하게 되고, 이로써 각각의 화합물의 펄스 사이에는 오직 아르곤만 유동하게 된다. PDMAT의 제1펄스는, 챔버 온도 및 압력이 각각 약 200℃ 내지 약 300℃ 사이의 온도와 약 1 Torr 내지 약 5 Torr 사이의 압력으로 안정화된 이후에, 약 2.0초 또는 그 미만의 펄스 시간과 약 400 sccm 내지 약 1000 sccm 사이의 유량으로 가스 공급원(613)으로부터 제공된다. 이후, 암모니아 펄스가 약 2.0초 또는 그 미만의 펄스 시간과 약 1000 sccm 내지 약 2000 sccm 사이의 유동율로 제공된다.
PDMAT 펄스와 암모니아 펄스 사이의 단락은 약 1.0초 또는 그 미만, 바람직하게는 0.5초 또는 그 미만, 더욱 바람직하게는 약 0.1초 또는 그 미만인 것이 좋다. 여러 가지 측면에서 볼 때, 펄스 사이의 시간간격을 감소시킴으로써 적어도 높은 처리량을 제공하게 된다. 결과적으로, 암모니아 펄스 이후의 단락 또한 약 1.0초 또는 그 미만, 바람직하게는 0.5초 또는 그 미만, 더욱 바람직하게는 약 0.1초 또는 그 미만인 것이 좋다. 예를 들어 약 3,000 sccm 과 약 6,000 sccm 사이의 유량과 같이, 약 1,000 sccm 과 약 10,000 sccm 사이의 유량을 갖는 아르곤 유동이 계속적으로 공급된다. 일 측면에서 볼 때, PDMAT의 펄스는 암모니아 펄스가 도달했을 때에도 챔버 내에 아직 남아있을 수도 있다. 일반적으로, 펌프 배출 및 운반가스의 지속시간은 PDMAT의 펄스와 암모니아의 펄스가 반응영역에서 서로 섞이게 되는 것을 방지하도록 충분히 길어야 한다.
가열온도는 약 1.0 내지 약 5.0 Torr 사이의 챔버 압력에서 약 100℃ 내지 약 300℃ 사이의 온도로 유지된다. PDMAT 펄스, 단락, 암모니아 펄스, 및 단락으로 구성된 각각의 사이클은, 사이클당 약 0.3Å 내지 약 1.0Å 사이의 두께를 갖는 질화탄탈층을 제공한다. 원하는 두께가 얻어질 때까지 이와 같이 교대로 반복되는 순서가 되풀이된다.
본 명세서에서 "펄스/도즈(pulse/dose)"는 처리챔버의 반응영역으로 간헐적 또는 비연속적으로 유입되는 다량의 특정 화합물을 언급하기 위해 사용되었다. 각각의 펄스에 있는 특정 화합물의 양은, 펄스의 지속시간에 따라서, 시간에 걸쳐 변한다. 특정 화합물은 단일 화합물이나 혹은 두 개 또는 그보다 많은 화합물의 조합물을 포함할 수 있다. 각각의 펄스/도즈에 대한 지속시간은 변할 수 있으며, 또한, 예를 들어 처리챔버의 용적량 및 상기 처리챔버에 결합된 진공 시스템의 용량에 맞게 조정될 수 있다. 또한, 화합물의 도즈 시간은 화합물의 유량, 화합물의 압력, 화합물의 온도, 도즈 밸브의 타입, 사용된 제어 시스템의 타입, 및 기판 표면에 대한 화합물의 흡착 성능에 따라 변하게 된다. 또한, 도즈 시간은 형성된 층의 타입이나 형성된 장치의 형상(geometry)에 따라서도 변할 수 있다. 통상적으로, "도즈 시간" 또는 각각의 펄스/도즈에 대한 지속시간은 약 1.0초 또는 그 미만인 것이 보통이다. 그러나, 도즈 시간은 수 마이크로초 내지 수 밀리초 내지 수 초, 나아가서는 수 분까지 다양한 범위를 가질 수 있다. 일반적으로 도즈 시간은, 전체 기판 상에 흡착 또는 화학적으로 흡착하여 화합물 층을 형성하기에 적당한 양의 화합물을 제공하기에 충분히 긴 시간이어야 한다.
바람직한 원자층 증착 장치
도 6은 본원발명의 실시예에 따라 배리어층을 형성하기 위한 예시적 처리 챔버(600)의 부분 단면도를 개략적으로 도시하고 있다. 이러한 처리챔버(600)는 캘리포니아 산타 클라라에 위치하고 있는 어플라이드 머티리얼 사가 판매하고 있으며, 이에 대한 간략한 설명이 이하에 기재되어 있다. 이에 대한 보다 상세한 설명은 2001년 12월 21일 출원되어 공개된 미국특허출원 제10/032,284호 "가스 전달 장치 및 원자층 증착 방법"에 개시되어 있으며, 상기 특허의 내용은 본 명세서에서 청구하고 있는 사항 및 개시된 사항과 모순되지 않은 범위 내에서 본 명세서에 참조되어 있다.
처리 챔버(600)는 어플라이드 머티리얼 사에서 판매하고 있는 EnduraTM 플랫폼(platform)과 같은 통합 처리 플랫폼으로 통합될 수 있다. EnduraTM 플랫폼에 관한 보다 상세한 설명은 1999년 11월 30일 출원되어 공개된 미국특허출원 제09/451,628호 "통합 모듈 처리 플랫폼"에 개시되어 있으며, 상기 특허의 내용은 본 명세서에서 청구하고 있는 사항 및 개시된 사항과 모순되지 않은 범위 내에서 본 명세서에 참조되어 있다.
도 6은, 기판 처리 챔버(610)의 챔버 몸체(620) 하부에 장착되는 하나 또는 그보다 많은 밸브 조립체(600)을 포함하는 기판 처리 챔버(610)의 일 실시예에 대한 횡단면도를 개략적으로 도시하고 있다. 밸브 조립체(600)는 챔버 몸체(620)를 통해 배관되어 있는 가스 라인(655)에 연결되어 있다. 가스 라인(655)은, 챔버 몸체(620)에 하나 또는 그보다 많은 가스를 공급하기 위하여, 계속해서 가스 도관(650)에 연결된다. 또한, 밸브 조립체는 다른 기판 처리 챔버에 장착될 수도 있으며, 다른 챔버 구성요소에 장착될 수도 있다.
도 6을 참조하면, 각각의 밸브 조립체(600)는 밸브 몸체(610)와 다이어프램(diaphragm) 조립체(630)를 포함한다. 밸브 몸체(610)는 반응물질 유입구(612), 정화물질 유입구(614), 및 배출구(616)를 포함하는 3개의 포트(port)와 유체가 통하도록 연결된 밸브 챔버(611)를 포함한다. 반응물질 유입구(612)는, 밸브 챔버(611), 배출구(616), 가스 라인(655), 및 가스 도관(650)을 거쳐 챔버 몸체(620)로 반응물질을 공급하기 위하여, 반응물질 공급원(613)과 유체가 통하도록 연결된다. 정화물질 유입구(614)는 정화가스 공급원(615)과 유체가 통하도록 연결되어 있으며, 밸브 챔버(611), 배출구(616), 가스 라인(655), 및 가스 도관(650)을 거쳐 챔버 몸체(620)로 정화 가스를 공급하도록 조정된다. 만약 기판 처리챔버(610)가 두 개 또는 그보다 많은 밸브 조립체(600)를 포함한다면, 각각의 밸브 조립체(600)의 정화물질 유입구(614)는 별도의 정화가스 공급원(615)에 연결되는 것이 바람직하다. 다른 실시예에서는, 각각의 밸브 조립체(600)의 정화물질 유입구(614)가 공통의 정화가스 공급원에 연결될 수 있다.
도 6을 참조하면, 솔레노이드 밸브와 같은 전자식 제어 밸브(652)가 다이어프램 조립체(630)에 장착되며, 이로써 가스 라인(651)을 통해 상기 전자식 제어 밸브(652)에 연결된 가압 가스 공급부(650)로 부터 공기나 기타 가스와 같은 가압 가스를 선택적으로 제공하게 된다. 전자식 제어 밸브(652)로 보내지는 전자 신호를 제어하기 위하여, PLC(Programmable logic controller)가 전자식 제어 밸브(652)에 연결된다. 계속해서 PLC는, PLC를 제어하는 주 제어반에 연결된다. 전자식 제어 밸브가 다이어프램 조립체(630)에 가압 가스를 제공하기는 하지만, 밸브 조립체(600)는 압축공기로 작동되는 밸브이다.
본원발명의 일 실시예에서는, 아르곤이 유량 500 sccm 인 운반가스로서 사용되고, 암모니아는 유량 1500 sccm 으로 챔버로 유입되며, 아르곤 정화가스 유동은 유량 8000 sccm 으로 일어난다.
증착후 처리 옵션(Post-Deposition Treatment Options)
절연체 증착 이후에, 기판은 벌크 금속 증착 단계에 앞서 플라즈마, 시드층 증착, 또는 접착층 증착에 의해 처리된다. 플라즈마 처리는 아르곤, 질소, 또는 수소 플라즈마를 포함한다. 시드층 증착은 구리, 구리 알루미늄, 구리 주석, 탄탈, 텅스텐, 탈륨, 코발트, 티타늄, 알루미늄, 기타 금속, 또는 금속 조합물을 포함한다. 증착방법으로는 ALD, CVD, PVD, 전기도금, 또는 무전해도금이 사용될 수 있다. 접착층은 루비듐, 탄탈, 티타늄, 알루미늄, 또는 텅스텐을 포함한다.
선택적 탄탈층(Optional Tantalum Layer)
도 9C에는, 단계(104)를 거친 후와 같이, 질화탄탈층(912) 상에 탄탈층(922)이 증착된 상태를 도시하고 있다. 탄탈층(922) 및 질화탄탈층(912)은 배리어층(924)을 구성한다. 일 측면에서 볼 때, 탄탈층(922)은 시드층(942)(도 9F)과 양호하게 접착한다. 또 다른 측면에서 볼 때, 질화탄탈(912) 및 탄탈(922)은 서로 양호하게 접착한다. 일 실시예에서, 기판 지지부의 온도는 가열되지 않는다(즉, 실내온도로 유지된다). 탄탈층의 증착에 대한 일 실시예에서는, 아르곤이 12 내지 36 sccm 사이의 유량으로 PVD 증착 챔버에 제공된다. 약 100 W 내지 약 1000 W 사이의 RF 기판 바이어스가, 탄탈층(922)의 증착단계 동안 기판 지지부에 제공된다. PVD 증착에 공급되는 DC 전압은 40kW 이며, 선택적으로, RF 전력은 2kW 이다. 탄탈층은 약 75Å 또는 그 미만, 바람직하게는 약 40Å 내지 60Å 사이의 두께로 증착된다.
청구항에 명확히 기재하고 있지 않는 한, 본원발명의 이론에 의해 제한되고자 하는 것은 아니므로, 형상을 따르는 ALD 질화탄탈층(912)은, 물리적 기상 증착단계 동안, 구멍의 하부나 필드 영역 상과 같이 적어도 질화탄탈층 위의 일부분 상에 낮은 저항의 알파-상(alpha-phase) 탄탈의 성장을 유발하는 것을 돕는다. 또한, 물리적 기상 증착 단계 동안의 웨이퍼(wafer) 바이어스는 낮은 저항성의 알파-상 탄탈의 형성을 돕는다.
천공 단계(Punch-Through)
도 9D는 구멍(905)의 하부에 있는 탄탈 및 질화탄탈의 적어도 일부분을 제거하기 위해 실행되는 천공단계를 도시하고 있다. 바람직하게는, 하부층(902)의 전도부(902A)를 노출시키도록 구멍(905)의 하부에 있는 탄탈 및 질화탄탈층의 제거하기 위하여 식각단계가 실행되는 것이 좋다. 일 측면에서 볼 때, 측벽에 남아 있는 탄탈 및 질화탄탈은, 구리 전도부와 같은 전도부(902A)로부터 절옅층(904)으로, 스퍼 터링(sputtering)된 전도물질의 구리 확산을 방지한다. 또한 천공단계는, 산화물 형성, (형상화 잔여물과 같은)잔여물, 전도부(902A) 상에 형성되는 기타 분순물을 제거한다.
식각단계는 아르곤 플라즈마 식각단계를 포함하는 것이 바람직하다. 플라즈마 식각 효과가 구멍(905)의 하부까지 미치도록 하기 위하여 지향성 아르곤 플라즈마 식각단계(directional argon plasma etch)가 사용된다. 식각에 대한 조건은 기판 지지부 및 챔버의 설계 변수들에 따라 변한다. RF 웨이퍼 바이어스는 제거될 탄탈 및 질화탄탈의 목표 두께에 따라서 약 1초 내지 약 20초 사이의 시간 동안 실행되며, 약 100 W 내지약 1000 W 사이의 값을 갖는다.
아르곤 플라즈마 식각단계의 일 실시예에서는, 아르곤이 12 sccm 의 유동율로 제공된다. 시스템에 제공되는 DC 전력은 0 W 이다. RF 전력은 2000 W 이며, DC 코일은 800 W 의 전력을 가지며, 웨이퍼 바이어스는 600 W 이다.
선택적 탄탈 플래쉬 (Optional Tantalum Flash)
도 9E 에는 선택적 탄탈 물리적 기상 증착 플래쉬 단계가 도시되어 있다. 탄탈 물리적 기상 증착 플래쉬 단계는, 천공단계 동안 식각될 수 있는 빗각 코너(bevel corner)(932)에 탄탈을 축적하는 것에 도움이 되도록, 빗각 코너(932)에 탄탈을 증착시키기 위한 단계이다. 탄탈 플래쉬 단계는 구멍(905)의 바닥에서의 탄탈 증착을 감소시키기 위하여 낮은 웨이퍼 바이어스에서 실행되는 것이 바람직하다.
선택적 시드층 (Optional Seed Layer)
도 9F 에는 도 9D 또는 도 9E 의 기판 구조상에 증착된 시드층(942)을 도시하고 있다. 시드층(942)은 구리 시드층, 구리합금 시드층, 다른 금속 시드층, 및 이들의 조합물을 포함한다. 바람직하게는 시드층(942)이 구리 시드층, 구리합금 시드층, 및 이들의 조합물을 포함하는 것이 좋다.
천공단계가 구멍(905) 하부의 탄탈층(922) 및 질화탄탈층(912)의 두께를 감소시키거나 제거하였기 때문에, 상호접속 구조의 저항은 감소된다. 일 실시예에서는, 구리를 포함하는 시드층(942)과 구리를 포함하는 전도부(902) 사이에 구리-구리 접촉면이 제공된다. 또한, 구멍(905) 하부의 탄탈층(922) 및 질화탄탈층(912)의 두께를 감소시키거나 제거하기 때문에, 보다 두꺼운 질화탄탈층(912)이 초기부터 증착될 수 있다. 이러한 이유 및 본 명세서에 기재된 다른 이유로 인하여, 장치의 성능 및 신뢰성이 향상되게 된다.
도 1을 참조하면, 단계(104)의 탄탈의 물리적 기상 증착 단계는 이온화 금속 플라즈마(ionized metal plasma, IMP) PVD 챔버와 같은 PVD 챔버에서 실행된다. IMP PVD 챔버의 예로서는, 캘리포니아 산타 클라라에 위치하고 있는 어플라이드 머티리얼 사가 판매하고 있는 EnCoReTM Ta 챔버나 Self-Ionized Plasma 51pTM 챔버를 들 수 있다. 천공단계(106)는 적당한 플라즈마처리 챔버 (plasma-processing chamber)에서 실행된다. 탄탈 물리적 기상 증착 단계(108)는 적당한 PVD 챔버에서 실행된다. 처리량 및 미립자 생성과 관련하여서는, 단계(104) 내지 단계(108)이 동일한 처리챔버에서 실행되는 것이 바람직하다.
계속 도 1을 참조하여 볼 때, 단계(110)에 도시된 바와 같이, 배리어층 상에 적어도 부분적으로 시드층이 증착된다. 시드층은 화학적 기상 증착방식(CVD), 물리적 기상 증착 방식(PVD), 전기도금, 또는 무전해도금 방식과 같은 통상적인 증착 기술을 사용하여 증착된다. 예를 들어, 시드층은 IMP PVD 챔버에서 증착될 수 있다. 일 측면에서 볼 때, 시드층은 통상의 구리 시드층이다. 다른 측면에서 볼 때, 시드층이 구리합금 시드층이 될 수 있다. 또 다른 측면에서 볼 때, 동일하거나 또는 다른 금속 및 합금의 다층식 시드층(multi-layer seed layer)일 수 있다.
대안적 실시예
도 2는 금속 상호접속 구조의 형성에 관한 일 단계에서 ALD 탄탈층을 사용하는 처리단계의 다른 실시예를 도시하고 있다. 단계(202)에서, 질화탄탈이 원자층 증착방식에 의하여 기판 구조 상에 증착된다. 단계(204)에서는, 단계(202)에서 증착된 질화탄탈의 일부를 제거하기 위한 천공단계가 실행된다. 단계(206)에서는, 탄탈층이나 적절한 금속과 같은 접착층이 단계(204)를 거친 기판 구조 상에 증착된다. 단계(208)에서는, 상기 접착층 상에 시드층이 형성된다. 단계(202) 내지 단계(208)의 전부 또는 일부가 도 4의 시스템과 같은 통합 처리 시스템 상에서 실행될 수 있다.
도 10은 도 2의 단계(208)를 거친 기판 구조의 일례를 개략적으로 도시하고 있다. 일 측면에서 볼 때, 단계(202)에서 질화탄탈층(1001)이 약 50Å 또는 그 미만, 바람직하게는 약 5Å 내지 약 30Å 의 두께로 증착된다. 질화탄탈층(1001)은 유전체층(1002)의 측벽을 구리와 같이 유전체층(1002) 하부에 있는 하부층(1003)의 전도부로부터 스퍼터링된 전도 물질(1004)로부터 보호한다. 천공단계는 약 10초 또는 그 미만으로 실행되는 것이 바람직하다. 이러한 처리단계의 장점 중 하나는, 천공단계가 하부층의 전도부를 노출시기키 위해서 오직 질화탄탈 부분만을 제거하기만 하면 된다는 점이다.
또 다른 대안적 실시예
도 3A는 금속 상호접속 구조의 형성에 관한 일 단계에서 ALD 질화탄탈층을 사용하는 처리단계의 또 다른 실시예를 도시하고 있다. 단계(302)에서, 질화탄탈이 원자층 증착방식에 의하여 기판 구조 상에 증착된다. 단계(304)에서는, 질화탄탈층이 비질소 플라즈마(non-nitrogen plasma)에 노출된다. 비질소 플라즈마는 아르곤과 같은 희가스(noble gas)를 포함하는 것이 바람직하다. 비질소 플라즈마는 수소 또는 다른 비질소 가스들을 더 포함할 수 있다. 선택에 따라서, 단계(302)와 단계(304)가 반복될 수 있다. 예를 들어, 비질소 플라즈마 처리는 목표량의 질화탄탈이 증착될 때까지 다수의 사이클, 예를 들어 매 20 사이클 이후에 실행될 수 있다. 다수의 비질소 플라즈마 처리는 구멍의 하부에 있는 질화탄탈을 처리하는데 도움이 된다. 단계(306)에서는, 플라즈마 처리된 질화탄탈층 상에 선택적인 탄탈층이 증착된다. 단계(308)에서는, 단계(304) 또는 단계(306)를 거친 기판 구조상에 시드층이 형성된다. 단계(302) 내지 단계(308)의 전부 또는 일부가 도 4의 시스템과 같은 통합 처리 시스템 상에서 실행될 수 있다.
도 11에는 도 3A의 단계(308)를 거친 기판 구조의 일례가 개략적으로 도시되어 있다. 일 측면에서 볼 때, 비질소 플라즈마 처리에 의해 ALD 질화탄탈층(1101)의 질소량이 감소될 것으로 여겨진다. ALD 질화탄탈층(1101)의 질소량이 감소하므로, 질화탄탈층의 저항의 감소 및 이에 따른 접촉저항의 감소가 야기된다.
복수 ALD 질화탄탈 증착단계(Multiple ALD TaN Deposition Steps)
도 3B는 금속 상호접속 구조의 형성에 관한 일 단계에서 ALD 질화탄탈층을 사용하는 처리단계의 또 다른 실시예를 도시하고 있다. 단계(302)에서, 질화탄탈이 원자층 증착방식에 의하여 기판 구조 상에 증착된다. 단계(305)에서는, 질화탄탈층이 천공단계를 거치게 된다. 단계(305A)에서 추가적인 질화탄탈층이 증착된다. 단계(306)에서는, 플라즈마 처리된 질화탄탈층 상에 선택적인 탄탈층이 증착된다. 단계(308)에서는, 단계(304) 또는 단계(306)를 거친 기판 구조상에 시드층이 형성된다. 단계(302) 내지 단계(308)의 전부 또는 일부가 도 4의 시스템과 같은 통합 처리 시스템 상에서 실행될 수 있다.
실험적 결과(Experimental Results)
도 12는 구리알루미늄 시드를 사용한 ALD 질화탄탈 배리어 및 구리 시드를 사용한 PVD 배리어에 대하여 고장시간(time to failure)에 대한 함수로서의 누적확률(cumulative probability)을 도시하고 있다. 사용수명 분포는 ALD 질화탄탈 배리어와 함께 사용된 구리알루미늄 합금시드에 있어서 향상되었다.
도 13은 천공과 ALD 질화탄탈층을 구비한 ALD 질화탄탈; 신형 천공 ALD 질화탄탈층 및 아르곤 처리를 한 ALD 질화탄탈; 질화탄탈, 탄탈, 및 탄탈 플래쉬를 구비한 기준선; 에 대하여 고장시간(time to failure)에 대한 함수로서의 누적확률(cumulative probability)을 비교하여 도시하고 있다. 온도는 350℃ 이다. 1.5 ma/cm2 의 링크 전류 밀도(link current density)가 있으며, 상류 방향 전류(upstream direction current)이다. 유동은 비아/링크(via/link) 크기(㎛)에 비례한다. 구형 천공(old punchthrough)은 150 W 보다 작은 DC 전력 및 800 W 의 웨이퍼 바이어스를 갖는다. 신형 천공은 3000 W 의 전력과 800 W 의 웨이퍼 바이어스를 갖는다. 고장수명의 이와 같은 극적인 증가는 원하는 향상특성을 설명해 준다.
최종단계(Final Steps)
단계(110), 단계(208), 또는 단계(308)의 시드층 형성에 이어 도 1, 2, 3A, 또는 3B 를 참조하면, 시드층 상에 벌크 금속층이 적어도 부분적으로 증착된다. 이러한 금속층도 전기도금, 비전해도금, 화학적 기상 증착(CVD), 또는 물리적 기상 증착(PVD)과 같은 종래의 증착 기술을 사용하여 증착될 수 있다. 상기 금속층은 구리, 알루미늄, 텅스텐, 또는 이들의 조합물과 같은 전도성 물질을 포함하는 것이 바람직하다. 바람직하게는 금속층이 벌크 구리층을 포함한다.
일 실시예로서, 벌크 구리층이, 캘리포니아 산타 클라라에 위치하고 있는 어플라이드 머티리얼 사가 판매하고 있는 ElectraTM Cu ECP 시스템과 같은 전기도금용 전해조(electroplating cell)에서 형성되는 것이 바람직하다. 구리 전해액(electrolyte solution) 및 구리 전기도금 기술은 공개된 미국 특허 제6,113,771호 "전기증착 화학(Electro-depositon Chemistry)" 에 개시되어 있으며, 이러한 내용은 본 명세서에 참조되어 있다. 통상적으로, 전기도금조(electroplating bath)에서는 구리 밀도가 약 0.7 M 보다 크며, 황산구리 밀도는 약 0.85이며, pH는 약 1.75이다. 또한, 전기도금조는 본원발명이 속하는 기술분야에서 널리 알려진 다양한 첨가물들을 포함할 수 있다. 전기도금조의 온도는 약 15℃ 내지 약 250℃ 사이다. 바이어스는 약 -15 볼트 내지 약 15 볼트 사이다. 일 측면에서 볼 때, 양 바이어스는 약 0.1 볼트 내지 약 10 볼트 사이의 범위를 가지며, 음 바이어스는 약 - 0.1 볼트 내지 약 - 10 볼트 사이의 범위를 갖는다.
선택적으로, 금속층 증착 이후에 어닐링 처리를 할 수 있다. 예를 들어, 웨이퍼는 약 1분 내지 약 1시간 동안 약 100℃ 내지 약 400℃ 사이의 온도에 놓이게 된다. 헬륨, 수소, 질소, 또는 이들의 혼합물과 같은 운반/정화 가스는 약 100 sccm 내지 약 10,000 sccm 사이의 유량으로 유입된다. 챔버 압력은 약 2 Torr 내지 약 10 Torr 로 유지된다.
증착단계 이후에, 구조의 상부가 평탄화된다. 여기에는 예를 들어 캘리포니아 산타 클라라에 위치하고 있는 어플라이드 머티리얼 사가 판매하고 있는 MirraTM 시스템과 같은 화학 기계적 연마(CMP) 장치가 사용된다. 선택적으로, 구조의 중간 표면이 앞서 설명한 후속 층의 증착단계 사이에서 평탄화될 수 있다.
이상에서 본원발명의 실시예에 관해 설명했으나, 이러한 실시예들 외의 다른 실시예들을 본원발명의 기술적 사상 내에서 안출할 수도 있을 것이다. 본원발명의 기술적 범위는 이하의 청구항에 의하여 한정된다.
상기한 바와 같이 본원발명에서는 상호접속부의 전기저항을 최소화시킬 수 있는, 금속 상호접속 구조를 형성하기 위한 개량된 방법을 제공하고 있으므로, 집적회로장치의 제조에 있어 금속 상호접속 구조를 형성하는데 사용이 유망시된다.

Claims (49)

  1. 반도체 기판 상에 금속 상호접속부를 형성하기 위한 방법으로서,
    원격 플라즈마 공급원에서 플라즈마를 발생시키고, 라디칼을 플라즈마로부터 기판을 수용하고 있는 제1 처리챔버로 전달하며, 배리어층 증착에 앞서 유전체층에 형성된 피쳐에 상기 라디칼을 접촉시킴으로써, 유전체층에 형성된 피쳐를 세정하고 유전체층의 하부에 있는 전도물질을 노출시키는 단계;
    제2 처리챔버에서 200 내지 300℃ 사이의 온도와 1 내지 10 Torr 사이의 압력으로 상기 피쳐 내에 질화탄탈층을 원자층 증착방식에 의하여 증착하는 단계;
    제3 처리챔버에서 상기 질화탄탈층 상에 물리적 기상 증착방식에 의하여 탄탈층을 증착하는 단계;
    전도물질이 노출되도록 상기 피쳐의 하부에 있는 질화탄탈층 및 탄탈층의 적어도 일부를 제거하기 위하여, 제4 처리챔버에서 상기 질화탄탈층 및 상기 탄탈층을 플라즈마 식각하는 단계;
    상기 탄탈층을 플라즈마 식각한 후에, 물리적 기상 증착방식에 의하여 상기 탄탈층 상에 탄탈을 증착하는 단계; 및
    제5 처리챔버에서 상기 전도물질 및 상기 탄탈층 위로 시드층을 증착하는 단계; 를 포함하고,
    상기 제1 처리챔버, 제2 처리챔버, 제3 처리챔버, 제4 처리챔버, 및 제5 처리챔버가 통합 장치 내에 배치되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  2. 제 1 항에 있어서,
    상기 세정이 40 내지 200 mTorr 에서 30-120 초간 실행되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  3. 제 1 항에 있어서,
    상기 세정이, 300 내지 600 W의 RF 전력, 10 내지 100 W의 웨이퍼 바이어스, 및 1 내지 4 MHz의 주파수를 포함하는 플라즈마에 의해 실행되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  4. 제 1 항에 있어서,
    상기 세정이, 0 내지 10 %의 수소와 90 내지 100 %의 헬륨으로 구성된 공급가스에 의해 실행되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  5. 제 1 항에 있어서,
    상기 질화탄탈 증착이 1 내지 5 Torr 및 100 내지 300 ℃의 가열 온도에서 실행되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 질화탄탈 증착이, t-부틸이미노 트리스(디에틸아미노) 탄탈 (t-butylimino tris(diethylamino) tantalum), 펜타키스 (에틸메틸아미플로) 탄탈 (pentakis (ethylmethylamiflo) tantalum), 펜타키스 (디메틸아미노) 탄탈 (pentakis (dimethylamino) tantalum), 펜타키스 (디에틸아미노) 탄탈 (pentakis (diethylamino) tantalum), t-부틸이미노 트리스(디에틸메틸아미노) 탄탈 (t-butylimino tris(diethylmethylamino) tantalum), t-부틸이미노 트리스(디메틸아미노) 탄탈 (t-butylimino tris(dimethylamino) tantalum), 비스(시클로펜타디에닐) 탄탈 트리하이드라이드 (bis(cyclopentadienyl) tantalum trihydride), 및 비스(메틸시클로펜타디에폴릴) 탄탈 트리하이드라이드 (bis(methylcyclopentadieflyl) tantalum trihydride)로 이루어진 그룹에서 선택된 선구물질을 포함하는 탄탈로 실행되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  8. 제 1 항에 있어서,
    상기 질화탄탈 증착이, 암모니아, 히드라진, 메틸히드라진, 디메틸히드라진, t-부틸히드라진, 페닐히드라진, 및 아조이소부타플 에틸아지드 (azoisobutafle ethylazide)로 이루어진 그룹에서 선택된 선구물질을 포함하는 질소로 실행되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  9. 제 1 항에 있어서,
    상기 질화탄탈 증착이, 0초 초과 2.0초 이하의 시간 동안 100 내지 3,000 sccm으로 챔버로 펄스된 선구물질을 포함하는 탄탈로 실행되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  10. 제 1 항에 있어서,
    상기 질화탄탈 증착이, 0초 초과 2.0초 이하의 시간 동안 100 내지 3,000 sccm으로 챔버로 펄스된 선구물질을 포함하는 질소로 실행되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  11. 제 1 항에 있어서,
    상기 질화탄탈 증착이, 1,000 내지 10,000 sccm 으로 챔버로 연속적으로 유동하는 아르곤으로 실행되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  12. 제 1 항에 있어서,
    상기 탄탈층 증착이, 100 내지 1000 W의 기판 바이어스로 실행되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  13. 삭제
  14. 제 1 항에 있어서,
    상기 플라즈마 식각이, 100 내지 1000 W의 RF 전력으로 1 내지 20 초간 실행되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  15. 제 1 항에 있어서,
    상기 플라즈마 식각이, 지향성 아르곤 플라즈마로 실행되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  16. 제 1 항에 있어서,
    상기 시드층은 추가적인 금속층을 포함하는 다층식 시드층인 것을 특징으로 하는 금속 상호접속부 형성방법.
  17. 제 1 항에 있어서,
    상기 시드층 상에 벌크 금속 층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 금속 상호접속부 형성방법.
  18. 제 1 항에 있어서,
    상기 제3 및 제4 처리챔버가 동일한 챔버인 것을 특징으로 하는 금속 상호접속부 형성방법.
  19. 삭제
  20. 제 16 항에 있어서,
    상기 추가적인 금속층의 금속이, 구리, 구리알루미늄, 구리주석, 탄탈, 텅스텐, 탈륨, 코발트, 티타늄, 및 알루미늄으로 이루어진 그룹에서 선택된 금속인 것을 특징으로 하는 금속 상호접속부 형성방법.
  21. 삭제
  22. 제 1 항에 있어서,
    상기 시드층이, 화학적 기상 증착방식, 물리적 기상 증착방식, 전기도금방식, 및 비전해도금방식으로 이루어진 그룹에서 선택된 방식에 의해 증착되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  23. 제 1 항에 있어서,
    상기 시드층이, 구리, 구리알루미늄, 구리주석, 탄탈, 텅스텐, 탈륨, 코발트, 티타늄, 및 알루미늄으로 이루어진 그룹에서 선택된 금속을 포함하는 것을 특징으로 하는 금속 상호접속부 형성방법.
  24. 삭제
  25. 제 1 항에 있어서,
    상기 플라즈마 식각이 희가스로 실행되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  26. 반도체 기판 상에 금속 상호접속부를 형성하기 위한 방법으로서,
    원격 플라즈마 공급원에서 플라즈마를 발생시키고, 라디칼을 플라즈마로부터 기판을 수용하고 있는 제1 처리챔버로 전달하며, 배리어층 증착에 앞서 유전체층에 형성된 피쳐에 상기 라디칼을 접촉시킴으로써, 유전체층에 형성된 피쳐를 세정하고 유전체층의 하부에 있는 전도물질을 노출시키는 단계;
    제2 처리챔버에서 200 내지 300℃ 사이의 온도와 1 내지 10 Torr 사이의 압력으로 상기 피쳐 내에 질화탄탈층을 원자층 증착방식에 의하여 증착하는 단계;
    제3 처리챔버에서 상기 질화탄탈층 상에 물리적 기상 증착방식에 의하여 탄탈층을 증착하는 단계;
    전도물질이 노출되도록 상기 피쳐의 하부에 있는 질화탄탈층 및 탄탈층의 적어도 일부를 제거하기 위하여, 상기 제3 처리챔버에서 상기 질화탄탈층 및 상기 탄탈층을 플라즈마 식각하는 단계;
    상기 탄탈층을 플라즈마 식각한 후에, 물리적 기상 증착방식에 의하여 상기 탄탈층 상에 탄탈을 증착하는 단계; 및
    제4 처리챔버에서 상기 전도물질 및 상기 탄탈층 위로 시드층을 증착하는 단계; 를 포함하고,
    상기 제1 처리챔버, 제2 처리챔버, 제3 처리챔버, 및 제4 처리챔버가 통합 장치 내에 배치되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  27. 제 26 항에 있어서,
    상기 세정이 40 내지 200 mTorr 에서 30-120 초간 실행되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  28. 제 26 항에 있어서,
    상기 세정이, 300 내지 600 W의 RF 전력, 10 내지 100 W의 웨이퍼 바이어스, 및 1 내지 4 MHz의 주파수를 포함하는 플라즈마에 의해 실행되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  29. 제 26 항에 있어서,
    상기 세정이, 0 내지 10 %의 수소와 90 내지 100 %의 헬륨으로 구성된 공급가스에 의해 실행되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  30. 제 26 항에 있어서,
    상기 질화탄탈 증착이 1 내지 5 Torr 및 100 내지 300 ℃의 가열 온도에서 실행되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  31. 삭제
  32. 제 26 항에 있어서,
    상기 질화탄탈 증착이, 0초 초과 2.0초 이하의 시간 동안 100 내지 3,000 sccm으로 챔버로 펄스된 선구물질을 포함하는 탄탈로 실행되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  33. 제 26 항에 있어서,
    상기 질화탄탈 증착이, 0초 초과 2.0초 이하의 시간 동안 100 내지 3,000 sccm으로 챔버로 펄스된 선구물질을 포함하는 질소로 실행되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  34. 제 26 항에 있어서,
    상기 질화탄탈 증착이, 1,000 내지 10,000 sccm 으로 챔버로 연속적으로 유동하는 아르곤으로 실행되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  35. 제 26 항에 있어서,
    상기 탄탈층 증착이, 100 내지 1000 W의 기판 바이어스로 실행되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  36. 제 26 항에 있어서,
    상기 플라즈마 식각이, 100 내지 1000 W의 RF 전력으로 1 내지 20 초간 실행되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  37. 제 26 항에 있어서,
    상기 플라즈마 식각이, 지향성 아르곤 플라즈마로 실행되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  38. 제 26 항에 있어서,
    상기 시드층은 추가적인 금속층을 포함하는 다층식 시드층인 것을 특징으로 하는 금속 상호접속부 형성방법.
  39. 제 26 항에 있어서,
    상기 제2 및 제3 처리챔버가 동일한 챔버인 것을 특징으로 하는 금속 상호접속부 형성방법.
  40. 삭제
  41. 제 26 항에 있어서,
    상기 시드층이, 화학적 기상 증착방식, 물리적 기상 증착방식, 전기도금방식, 및 비전해도금방식으로 이루어진 그룹에서 선택된 방식에 의해 증착되는 것을 특징으로 하는 금속 상호접속부 형성방법.
  42. 삭제
  43. 제 26 항에 있어서,
    상기 시드층 상에 벌크 금속 층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 금속 상호접속부 형성방법.
  44. 삭제
  45. 삭제
  46. 제 1 항에 있어서,
    상기 물리적 기상 증착방식에 의하여 상기 탄탈층 상에 탄탈을 증착하는 것은:
    상기 탄탈층 및 상기 질화탄탈층을 플라즈마 식각하는 동안 식각될 수 있는 상기 탄탈층의 빗각 코너(bevel corner)에 탄탈을 축적하기 위해, 상기 빗각 코너에 탄탈을 증착하는 것을 특징으로 하는 금속 상호접속부 형성방법.
  47. 제 26 항에 있어서,
    상기 물리적 기상 증착방식에 의하여 상기 탄탈층 상에 탄탈을 증착하는 것은:
    상기 탄탈층 및 상기 질화탄탈층을 플라즈마 식각하는 동안 식각될 수 있는 상기 탄탈층의 빗각 코너에 탄탈을 축적하기 위해, 상기 빗각 코너에 탄탈을 증착하는 것을 특징으로 하는 금속 상호접속부 형성방법.
  48. 제 17 항에 있어서,
    상기 벌크 금속층은 구리, 알루미늄, 텅스텐, 또는 이들의 조합물을 포함하는 그룹으로부터 선택된 금속을 포함하는 것을 특징으로 하는 금속 상호접속부 형성방법.
  49. 제 43 항에 있어서,
    상기 벌크 금속층은 구리, 알루미늄, 텅스텐, 또는 이들의 조합물을 포함하는 그룹으로부터 선택된 금속을 포함하는 것을 특징으로 하는 금속 상호접속부 형성방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180044195A (ko) * 2016-10-21 2018-05-02 램 리써치 코포레이션 금속 옥사이드를 환원시키고 제거함으로써 저 저항률 금속 콘택트들 및 상호접속부들을 형성하는 시스템들 및 방법들

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7419903B2 (en) 2000-03-07 2008-09-02 Asm International N.V. Thin films
US6613695B2 (en) 2000-11-24 2003-09-02 Asm America, Inc. Surface preparation prior to deposition
US9139906B2 (en) 2001-03-06 2015-09-22 Asm America, Inc. Doping with ALD technology
JP2005203569A (ja) * 2004-01-15 2005-07-28 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法及び半導体装置
US20050252449A1 (en) * 2004-05-12 2005-11-17 Nguyen Son T Control of gas flow and delivery to suppress the formation of particles in an MOCVD/ALD system
US7498242B2 (en) 2005-02-22 2009-03-03 Asm America, Inc. Plasma pre-treating surfaces for atomic layer deposition
KR101423350B1 (ko) * 2006-08-30 2014-07-24 램 리써치 코포레이션 인터페이스 가공을 위한 제어 분위기 시스템
JP2008147252A (ja) * 2006-12-06 2008-06-26 Renesas Technology Corp 半導体装置とその製造方法
KR100842668B1 (ko) * 2006-12-26 2008-06-30 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성방법
JP2009016782A (ja) * 2007-06-04 2009-01-22 Tokyo Electron Ltd 成膜方法及び成膜装置
US7867891B2 (en) * 2008-12-10 2011-01-11 Intel Corporation Dual metal interconnects for improved gap-fill, reliability, and reduced capacitance
US8557702B2 (en) * 2009-02-02 2013-10-15 Asm America, Inc. Plasma-enhanced atomic layers deposition of conductive material over dielectric layers
JP5410348B2 (ja) * 2010-03-26 2014-02-05 株式会社豊田中央研究所 表面処理装置
CN104109844B (zh) * 2013-04-18 2016-07-06 中芯国际集成电路制造(上海)有限公司 一种基于原子层沉积技术的氮化钽薄膜的制作工艺
KR20190041030A (ko) 2016-09-15 2019-04-19 어플라이드 머티어리얼스, 인코포레이티드 반도체 프로세스를 위한 통합 시스템
CN109346436A (zh) * 2018-09-20 2019-02-15 德淮半导体有限公司 制造半导体装置的方法
JP7641235B2 (ja) 2019-12-12 2025-03-06 株式会社Adeka 銅含有層の製造方法
US20210381107A1 (en) * 2020-06-03 2021-12-09 Micron Technology, Inc. Material deposition systems, and related methods and microelectronic devices
CN116130408A (zh) * 2021-11-15 2023-05-16 成都高真科技有限公司 一种封装结构及其制备工艺

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002521842A (ja) * 1998-07-31 2002-07-16 アプライド マテリアルズ インコーポレイテッド 改善された金属配線のための方法および装置
WO2003038892A2 (en) * 2001-10-26 2003-05-08 Applied Materials, Inc. Atomic-layer-deposited tantalum nitride and alpha-phase tantalum as barrier layers for copper metallization
JP2003152077A (ja) * 2001-11-15 2003-05-23 Hitachi Ltd 半導体装置および半導体装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW417249B (en) * 1997-05-14 2001-01-01 Applied Materials Inc Reliability barrier integration for cu application
US6498091B1 (en) * 2000-11-01 2002-12-24 Applied Materials, Inc. Method of using a barrier sputter reactor to remove an underlying barrier layer
US6916398B2 (en) * 2001-10-26 2005-07-12 Applied Materials, Inc. Gas delivery apparatus and method for atomic layer deposition

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002521842A (ja) * 1998-07-31 2002-07-16 アプライド マテリアルズ インコーポレイテッド 改善された金属配線のための方法および装置
WO2003038892A2 (en) * 2001-10-26 2003-05-08 Applied Materials, Inc. Atomic-layer-deposited tantalum nitride and alpha-phase tantalum as barrier layers for copper metallization
JP2003152077A (ja) * 2001-11-15 2003-05-23 Hitachi Ltd 半導体装置および半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180044195A (ko) * 2016-10-21 2018-05-02 램 리써치 코포레이션 금속 옥사이드를 환원시키고 제거함으로써 저 저항률 금속 콘택트들 및 상호접속부들을 형성하는 시스템들 및 방법들
KR102443978B1 (ko) * 2016-10-21 2022-09-15 램 리써치 코포레이션 금속 옥사이드를 환원시키고 제거함으로써 저 저항률 금속 콘택트들 및 상호접속부들을 형성하는 시스템들 및 방법들

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