KR101165116B1

KR101165116B1 - 소형 회로와 유도 소자 및 그 생산 방법

Info

Publication number: KR101165116B1
Application number: KR1020077012862A
Authority: KR
Inventors: 로날드 더블유. 휘태커; 조 디. 구에라; 시프리안 마르코치
Original assignee: 멀티-파인라인 일렉트로닉스, 인크.
Priority date: 2004-12-07
Filing date: 2005-12-07
Publication date: 2012-07-12
Anticipated expiration: 2025-12-07
Also published as: US20080017404A1; EP1861857A2; KR20070095885A; HK1114464A1; WO2006063081A3; US7271697B2; CN101151688A; JP2008523627A; US20100146782A1; RU2007120247A; US7690110B2; AU2005314077B2; MX2007006737A; US20060152322A1; TW200638446A; WO2006063081A2; US7602272B2; US20070294888A1; AU2005314077A1; CN101151688B

Abstract

다중 층의 인쇄 회로인 소형 회로 및 인덕터 소자들은 일반적으로 인쇄 회로 기판 또는 단단한 연성 회로 기판인 지지 패널의 각 측에 형성된다. 복수 개의 회로 층 및 마그네틱 부재들 둘러싸는 다중 권선들 간의 전기적 연결은, 복수 개의 도금 관통 홀 컨덕터들에 의해 제공된다. 소형 관통 홀 개구들은, 고 유전 강도를 가지는 파릴렌과 같은 박막 진공 증착 유기 층에 의하여 각각 다른 요소들로부터 절연되므로, 복수 개의 도금 관통 홀 컨덕터들을 수용한다. 이 구리 도금의 유기 층으로의 접착은, 먼저 유기 층의 표면으로 접착력 증가제를 적용한 이후, 유기 층으로 진공 증착하여 이루어진다.

Description

소형 회로와 유도 소자 및 그 생산 방법{MINIATURE CIRCUITRY AND INDUCTIVE COMPONETS AND METHODS FOR MANUFACTURING SAME}

본 발명은 소형 전자 회로, 인덕터, 변압기 및 그 생산 방법의 향상에 관한 것이다.

본 발명의 일례에 따르면, 기능적으로 높은 신뢰도를 가지는 소형 회로, 인덕터 및 변압기 생산을 위한 프로세스의 향상이 가능하다. 특히, 상기 처리에 의해 같은 비아 홀들(via holes) 내에서 두 개 또는 그 이상의 독립 및 분리되어 있는 컨덕터(conductor)를 생산할 수 있다. 본 발명은 상기 컨덕터들 간의 고전압 장벽의 유지 동안의 엄밀한 간격유지 및 상호 연결 신뢰성을 제공할 수 있다.

본 발명의 실시예에서는, 둘 또는 그 이상의 독립된 컨턱터들이 인쇄 회로 기판 또는 연성 회로(flexible circuit)의 공동(cavity)에 내재된 페라이트(ferrite) 부재 내에 있거나 또는 가장 가까이에 있는 홀의 벽에 제조되는 장점이 있다. 본 발명의 실시예에는, 페라이트 플레이트(plate) 내에 위치한 홀들 및 페라이트 환상면(ferrite toroid) 주위에 위치한 홀들(holes)을 포함한다. 이와 같은 컨덕터들은 인덕터 또는 변압기의 권선(winding) 역할을 한다.

본 발명의 또 다른 실시예에서는, 인쇄 회로 기판 또는 연성 회로의 대향되는 측에 위치하는 회로들 및 회로 소자들을 서로 연결시키기 위하여, 둘 또는 그 이상의 독립된 컨덕터들이 회로 기판 또는 연성 회로들 내에서의 비아들(vias)의 벽(wall)에 형성된다.

초소형 소자들은 각 비아내의 복수 개의 관통 홀 컨덕터들의 사이에서, 매우 얇지만 고-유전(high dielectric)인 필름에 의해서 형성된다. 부가적으로, 지지 패널(panel)의 전체 면을 통한 인쇄 회로의 이용 및 지지 패널 내에 내재된 마그네틱 부재들을 통해 표면에 탑재된 소자들의 배치를 통하여 보다 소형화가 가능하다.

회로 및 프로세스(processe)에 의한 소형화에 의하여, 예를 들어, 랩탑 컴퓨터(laptop computer), 디지털 카메라(digital camera), 포터블 오디오, T.V 장치 및 휴대폰(cell phone) 등을 위한 파워 서플라이의 소형화 및 경량화가 가능하다. 보다 향상된 인덕터 및 회로 구성에 의하면, 물리적 압력에 대한 높은 내성뿐 만 아니라, 고 전압, 고 전류 용량을 가지는 소형 회로, 소형 인덕터 및 변압기의 효율적이고 지속적인 생산이 가능하다.

도 1은 복수 개의 환상면 공동 개구(toroidal cavity opening)이 형성된 지지부재를 도시한 도면이다.

도 2A는 지지 플레이트(plate) 내에 형성된 공동 개구에 페라이트 환상면 (ferrite toroid)이 내재된 것을 도시한 도면이다.

도 2B는 도 2A의 2B-2B 라인의 단면도이다.

도 3은 대향되는 측에 구리 층을 가지는 지지 부재의 단면도이다.

도 4는 공동 및 지지 부재로부터의 상부 구리 층의 제거를 도시한 도면이다.

도 5는 프리프레그 링(prepreg ring) 및 프리프레그 구리 박(foil) 라미네이션(lamination)의 적층(lay-up)을 도시한 도면이다.

도 6은 환상면 페라이트를 도시한 도면이다.

도 7은 구리 박의 라미네이션 이전의 결합(assembly)을 도시한 단면도이다.

도 8은 구리 박의 라미네이션 이후의 결합(assembly)을 도시한 단면도이다.

도 9는 페라이트 코어(core)의 외부 및 내부 벽들의 주위에 형성된 관통 비아 홀들(through via holes)을 상부에서 도시한 평면도이다.

도 10은 비아 홀들의 단면도이다.

도 11은 구리 도금이 결합된 (부품의) 단면도이다.

도 12A는 제1 층 인쇄 회로 컨덕터를 상부에서 도시한 평면도이다.

도 12B는 제2 층 인쇄 회로 컨덕터를 하부에서 도시한 평면도이다.

도 13은 인쇄 회로의 제1 절연 층과 제2 절연 층, 및 제1 도금 관통 홀을 통한, 제1 절연 층의 적용을 도시한 단면도이다.

도 14는 제2 절연 층의 적용을 도시한 단면도이다.

도 15는 제3 절연 층 및 접착력 증가제의 적용을 도시한 단면도이다.

도 16은 미리 구멍 뚫린(predrilled) 접착 겹(ply) 및 구리 박의 라미네이션 을 도시한 단면도이다.

도 17은 구리 박의 라미네이션 후의 결합(assembly)을 도시한 단면도이다.

도 18은 구리 박으로부터 식각(etch)된 변압기 비아 홀들을 도시한 단면도이다.

도 19는 결합(assembly)을 통한 구리 도금을 도시한 단면도이다.

도 20은 라미네이션 전의 프리프레그 및 구리 박의 라미네이션이 도시된 단면도이다.

도 21은 라미네이션 된 결합(assembly)을 도시한 단면도이다.

도 22는 결합(assembly)으로의 커버 층(cover layer) 또는 솔더 마스크(solder mask)의 적용을 도시한 단면도이다.

도 23은 인쇄 회로 패널(panel)내에 유도 부재(inductive member)가 내재된 파워 서플라이(power supply)를 도시한 도면이다.

도 24는 복수개의 사각형 개구들(openings)을 가지는 지지 패널의 또 다른 실시예를 도시한 도면이다.

도 25는 각 개구들에 사각형 페라이트 플레이트를 가지는 지지 패널을 도시한 도면이다.

도 26은 사각형 페라이트 플레이트를 사용한 실시예의 단면도이다.

도 27은 파릴렌(parylene) 절연 층을 명백하게 도시한 결합(assembly)의 도면이다.

도 28은 본 발명에 따른 싱글 비아 홀(single via hole) 내의 두 개의 파릴렌 절연된 전도성 비아들의 단면도인 마이크로 사진이다.

도 29는 본 발명에 따른 싱글 비아 홀 내의 세 개의 파릴렌 절연된 전도성 비아들의 단면도인 마이크로 사진이다.

도 30은 본 발명에 따른 싱글 비아 홀 내의 네 개의 절연된 컨덕터 비아들의 단면도인 마이크로 사진이다.

도 31A는 지지 패널 내에 내재된 두 개의 환상면을 가지는 제1 또는 상부 인쇄 회로 레벨의 또 다른 실시예를 도시한 평면도이다.

도 31B는 도 31A의 실시예의 제2 또는 하부 인쇄 회로 레벨을 도시한 평면도이다.

도 32A는 도 31A의 실시예의, 제1 인쇄 회로 층의 인접한(proximate) 상부 면에 형성되는 제3 인쇄 회로 레벨의 평면도이다.

도 32B는 도 31B의 제2 인쇄 회로 레벨의 인접한 상부 면에 형성되는 제4 인쇄 회로 레벨의 평면도이다.

도 33A는 도 32A의 제3 인쇄 회로 층의 인접한 상부의 면에 형성되는 도 31A의 실시예의 제5 인쇄 회로 레벨의 평면도이다.

도 33B는 도 32B의 제4 인쇄 회로 레벨의 인접한 상부의, 도 31A의 실시예의 제6 인쇄 회로 레벨을 도시한 평면도이다.

도 34A 및 도 34B는 도 31A, 31B, 32A, 32B 및 33A, 33B에 도시된, 인쇄 회로 레벨을 사용하여 생성된 파워 서플라이의 상부 및 하부를 도시한 도면이다.

도 35는 컨덕터와 변압기의 권선 수의 형성 및 다른 인쇄 회로 층들 간의 전 기적 연결의 제공을 위한 도금 관통 홀들을 도시한 단면도이다.

본 발명에 따른 유도 소자(inductive component device)의 생산 과정이 도 1에서 도 22에 도시되어 있다. 도 1에 도시된 바와 같이, 일반적으로 복수 개의 환상면 개구 또는 공동(50)이 루팅(routing)에 의해 지지 패널(52) 내에 형성된다. 패널(52)은 도 3에 도시된 바와 같이, 대향되는 측에 구리 층(56, 58)의 FR-4 에폭시 라미네이션 된(FR-4 epoxy laminated) 시트(54)인 장점이 있으며, 지지 패널(52)로서 상기 시트는 회로 기판 제조를 위해 사용되며 단단한 연성(rigid flex) 소재의 다른 종류의 물질을 적용하여 만들 수 있다. 인쇄 회로의 표준이 되는 기술을 사용하면, 상부의 구리 층(56)은 지지 패널의 하부 면을 마스킹(mask)하기 위하여 드라이 필름(dry film)의 사용에 의해 제거 될 수 있다. 그리고, 노출된(마스킹 되지 않은: unmasked) 구리 층(56)은 상기 패널의 상부 표면으로부터 식각 된다(etched off). 이후, 잔존하게 되는 드라이 필름 마스크(dry film mask)는 도 4에 도시된 단면도를 가지고 있는 지지 패널을 제공하기 위하여, 상기 하부 표면으로부터 제거진다(stripped).

도 1 및 도 2A는, 도 23, 도 34A 및 도 34B에서 도시된 바와 같이, 각 복수 개의 소자들을 생산하기 위하여 지지 보드가 절삭(cut) 또는 탑재(mounted)된 후, 동시에 네 개의 인덕터 또는 변압기 소자 들을 생산하기 위하여 형성되는 네 개의 공동들이 형성되기 위한 지지 패널(52)을 도시하고 있다. 후술하는 처리 과정(process)은 일반적으로 동시에 많은 수의 소자, 일반적으로 16개에서 20개의 소자 들을 생성하기 위하여 사용된다. 또한, 각 소자는 특정 전기 장치를 위해 두 개 또는 그 이상이 내재된 유도 장치들을 생산하기 위하여, 싱글 마그네틱 환상면(single magnetic toroid)을 내재한 싱글 공동(single cavity) 또는, 두 개나 그 이상의 공동들 및 환상면을 포함할 수 있다. 파워 서플라이는 후술하여 설명하기로 하며, 도 34A 및 도 34B에 도시되어 있다.

공동이 준비된 이후, 하나 또는 그 이상의 프리프레그 환상면 링들(prepreg toroidal rings: 60)은 도 5에 도시된 바와 같이, 형성된 각각의 환상면 개구들(50)의 하부(bottom) 상에 얹혀진다.

페라이트 환상면들(62)(도 6에 도시됨)은 도 2A 및 도 2B에 도시된 바와 같이, 각각 개구들(50) 내에 내재된다. 이와 같은 각 페라이트 환상7면들(62)은 제조된 유도 소자를 위하여 강자성 슬래브(ferromagnetic slab)로서의 역할을 한다. 구체적인 예로서, 환상면은 직경 1.25 인치 및 3/8 인치의 개구를 가질 수 있다. 구리 박(70)은, 에폭시 프리프레그(epoxy prepreg: 72) 또는 페라이트 플레이트에 상기 박을 접착시키기에 적합한 다른 접착제를 사용하는, 상기 페아리트 환상면(62)의 상부 면에 라미네이션 된다(laminated). 유도 소자의 궁극적인 예에서는, 상기 구리 박은 상기 지지 패널(52)의 전체 또는 일부를 덮을 수 있다.

도 5에는, 프리프레그 링들(60), 페라이트 환상면들(62) 및 라미네이션 프리프레그(63)의 라미네이션 및 구리 박(70)이 도시되어 있다. 도 7A에는 상기 라미네이션 된 부분 조립체(subassembly)가 도시되어 있다.

도 7B에 도시된 바와 같이, 패널(52) 및 결합(assembly)된 페라이트 환상면 들, 프리프레그 및 구리 박들은, 도 8에 도시된 바와 같이 압력 및 열의 적용에 의해 퍼레이트 코어들(62)의 상부 표면에, 코어들(62) 및 지지 패널(52)을 통한 구리 박(70) 라미네이션뿐 만 아니라, 실질적으로 보드(520)의 상부 표면을 평평하게 채우며, 개구들(50)의 벽들 및 페라이트 코어들의 사이의 빈 곳을 채우는 프리프레그 물질에 의해 생성되도록하는, 라미네이션 기계(laminating machine: 미도시)의 고정된 지지물에 위치한다. 내재된 환상면 페라이트를 통하여 결과적으로 생성되는 평평한 표면은, 다중의 부가적인 회로 층 및 전체 지지 패널(56)을 통한 회로 요소의 탑재가 가능하다. 후술하는 바와 같이, 랩탑, 컴퓨터, 디지털 카메라, 핸드폰, 포터블 오디오 및 TV 등을 위한 스위칭 파워 서플라이 및 배터리 충전기 등의 극소 소자들의 제조가 가능하다.

본 라미네이션(lamination) 단계 및 후술하는 라미네이션 단계에서는, 사용되는 재료는 회로의 구성을 위하여 필요로 하는 물리적 특성을 제공할 수 있도록 선택된다. 이와 같은 특성들은 일반적으로 필(peel) 강도 및 결합 강도라고 불린다. 상기 라미네이션을 위한 물질들은, LG, Isola, Polyclad 또는 Arisawa 사(社)가 생산하는 미듐(Medium) 또는 고(High) Tg 에폭시 프리프레그(epoxy prepreg) 등이다.

관통 홀들(비아들: 80, 81)은 일반적인 드릴 도구를 사용하는 페라이트 환상면의 외부 및 내부 주위에 라미네이션 된 부분 조립체 패널(85)을 통하여 각각 구멍이 뚫린다. 이와 같은 비아 홀들은 일반적으로 직경이 12에서 50 밀(mills)이다. 후술하는 바와 같이, 이와 같은 관통 홀 또는 비아들(80 및 81)은(도 9 및 도 10에 도시된 바와 같이), 인덕터 또는 변압기 장치를 위한 전기 권선으로 기능하는 도금 관통 홀 컨덕터(plated through hole conductors)의 제작이 가능하게 한다.

구멍을 뚫은 후에는(drilling), 상기 라미네이션 된 패널(85)은 상기 뚫린 홀들을 깨끗하게 하기 위하여 플라즈마 식각(plasma etch)될 수 있다. 이 단계는 상기 홀들(80, 81)의 불필요한 유리질 조각(glass particles)을 제거하기 위하여 유리질 식각을 하거나, 또는 상기 구리 도금(plating)의 접착을 위하여 상기 유리질 섬유를 거칠게 하고, 상기 비아들(80, 81) 및 상기 노출된 구리 시트들(58 및 70)의 상부와 하부 면들을 화학적으로 깨끗하게 청소할 수 있다.

종래의 프로세스(처리과정)는 상기 관통 홀들(80, 81)의 모든 내부 면들을 화학적으로 코팅하기 위하여 사용되었다. 어느 실시예에서는, 쉐도우 프로세스(SHADOW PROCESS)가 사용될 수 있다. 다른 프로세스(처리과정)에서는 전기적인 구리 증착 및 DMSE/HDI 프로세스가 포함될 수 있다.

화학적 코팅의 적용 이후에, 상기 부분 조립체(85)는 구리 도금된다. 상기 구리 도금(90)은 도 11에 도시되어 있으며, 상기 도금 관통 홀들(95)을 통하여 상기 상부 및 하부 구리 박들(58, 70)을 전기적으로 연결하기 위하여, 상기 구리 박 라미네이션(laminated: 58), 구리 박 라미네이션(70)의 양쪽 및 상기 관통홀들(비아들)의 내부 벽들(80, 81)(95에 표시됨)을 덮는다.

인쇄 회로(100, 101)(도 12A 및 12B에 도시됨)는 상기 구리 라미네이트(58,70) 및 구리 도금(90)의 상부 및 하부 층을 사용하여 제조된다. 이와 같은 회로들(100, 101)은 상기 부분 조립체의 상부 및 하부에 도금된 구리의 표면을 통하 여, 드라이 포토그래픽적으로 전개될 수 있는 필름(dry photographically developable film)의 진공 라미네이션(laminating)에 의해 형성될 수 있다. 인쇄 회로의 잘 알려진 표준 기술을 사용하여, 제1 층(100) 및 제2 층(101) 회로는 구성하고자 하는 회로를 마스킹(masking) 하기 위한 상기 드라이 필름의 사용에 의해 제조된다. 상기 노출된, 즉 마스킹 되지 않은(unmasked) 구리는 상기 소자 부분 조립체의 상부 및 하부 표면 양쪽으로부터 식각 된다. 남은 드라이 필름 마스크는 그 상부 및 하부 표면으로부터 벗겨진다. 상기 상부 표면의 제1 회로 층(100)(도 12A에 도시됨), 및 상기 하부 표면의 제2 회로 층(101)(도 12B에 도시됨)을 형성하는, 상기 남은 구리는, 구리 도금 비아 홀들(95)에 의해서 상호 연결된다. 후술하는 바와 같이, 이와 같이 형성된 인쇄 회로들은 각각, 지지 부재 내에 넣어져 있는(encased) 페라이트 코어를 둘러싸는 전기 권선을 지속적으로 공급하기 위하여, 도금 관통 홀(80)로 각각 연결된 회로들(100, 101)을 포함한다. 이와 같은 권선들 및 페라이트 코어는 소형 인덕터 변압기를 형성한다.

그리고, 상기 상부 및 하부 표면들은 화학적으로 청소된다. 상기 소자 결합(assembly)들은 잔존하는 수분을 제거하기 위하여 진공에서 소성된다(bake).

이후, 상기 소자 부품은 상기 제1 구리 층들로부터 생성되지만 절연되어 있는, 추가적인 구리 층 및 추가적인 도금 비아를 위하여 준비된다. 절연된 코팅은 회로의 다중 층 및 도금된 비아들을 분리하기 위하여 사용된다. 에폭시(Epoxy), 폴리머(plymer), 액체 폴리아미드(polyamide) 및 다른 물질이 사용될 수 있다. 그러나, 파릴렌 코팅은 이와 같은 절연 층의 형성 시에 특히 장점이 있는다는 것이 밝혀졌다. 파릴렌은 비활성 표면을 갖는 유기 코팅이다. 일실시예에서는, 파릴렌 코팅을 위한 준비에 있어서, 매우 얇은 실란(Silane), 카르복실(Carboxyl) 또는 실란 및 카르복실 층(110)(도 13에 도시됨)과 같은 접착력 증가제(adhesive promoter)가, 상부 및 하부 표면 및 PECVD 처리(Plasma Enhanced Chemical Vapor Deposition: 플라즈마 화학 증착 장치) 또는 다른 적합한 처리를 사용하는 도금 관통 홀의 벽면을 포함하는, 부분 조립체에 증착된다. 또 다른 실시예에서는, 상기 매우 얇은 층(110)은 파릴렌의 증착 전에 실란 또는 다른 접착력 증가제에 상기 부분 조립체를 침착(dipping)시켜 형성될 수 있다.

그리고, 파릴렌은 도 4에 도시된 바와 같이, 상기 제1 회로(100) 층(상부) 위의 얇은 코팅(115), 상기 제2 회로(101) 층(하부) 위의 얇은 코팅(116) 및 상기 구리 도금 관통 홀(95) 위의 얇은 코팅(117)을 남기기 위하여, 부분 조립체 전체 위에 진공 증착 된다.

이와 같은 파릴렌 코팅은 핀홀(pinhole)이 없으며, 매우 높은 전압 파괴 값을 제공하는 매우 얇은 코팅의 고-유전 강도(high dielectric strength)를 가진다. 예를 들어, 0.0005 밀(mil)에서 0.001 밀(mil)에 이르는 두께를 가지는 파릴렌 C로 구성되는 파릴렌 코팅은, 밀 두께 당 약 5600 볼트의 전압 항복 보호 밴드(voltage breakdown guard band)를 제공한다. 파릴렌 C는 약 2.28의 유전 상수를 가진다.

노바(Nova) HT 파릴렌은 약 3.15 보다 높은 유전 상수를 제공하며, 마이크론(micron) 두께당 약 750 볼트의 전압 항복을 제공한다. 결과적으로, 매우 얇은 코팅, 즉 10에서 15 마이크론에서는 7500 또는 보다 높은 전압에서의 전압 항복 장벽 을 제공한다.

파릴렌 코팅이 된 부분 조립체가 도 27에 도시되어 있다. 다른 사진들에 표시되는 상기와 같은 파릴렌 또는 다른 파릴렌 코팅들은, 켈리포니아 온타리오(California Ontario)의 SCS 코팅 센터에서 코팅된다.

증착된 파릴렌 층(115, 116 및 117)들의 두께는, 생산된 인덕터 또는 변압기의 물리적 사이즈, 관통 홀 개구(80, 81)들의 물리적 사이즈, 관통 홀 내에 형성되는 절연 도금 관통 홀 컨덕터 들의 개수, 및 생산된 제품의 전력 등급 등을 포함하는 몇 가지 요소들에 의해 측정된다.

후술하는 소형 인덕터 및 변압기를 위하여, 파릴렌 층의 두께는 약 0.5 밀에서 3 밀(0.005 인치에서 0.003 인치)의 범위 내에 있을 수 있으며, 전압 항복 호보 밴드는 상기 파릴렌 층 밀 두께 당 약 5600 에서 15000 볼트의 범위가 될 수 있다.

극단적으로 얇은 파릴렌은 구리 도금 관통 홀들 사이에서의 고 유전 코팅을 제공하며, 복수 개의 관통 홀 컨덕터들이 매우 작은 관통 홀 개구 내에 형성될 수 있도록 한다. 또한, 다중 컨덕터들이 싱글의 매우 작은 비아를 관통하는 이와 같은 코팅들은, 진공 증착된 파릴렌이 제공하는, 밑에 있는 구리 플레이트의 윤곽선(contour)을 최대한 정확하게 따르며 실질적으로 코팅의 두께가 균일하게 된 코팅이다. 결과적으로, 상기 파릴렌은 그 자체가, 상기 도금 관통 홀 내에 예측할 수 없는 두께의 형성을 유발하지 않는다. 관통 홀들이 각 관통 홀 내에 형성되기 위해, 도금 관통 홀들의 직경이 일반적으로 지지 패널(56)의 두께 및 도금된 숫자에 의해 측정될 수 있다. 상기 패널 두께는 약 62 밀에서 15밀의 범위 내에 있다. 일반적으로 상기 홀 크기는 약 12 밀에서 50 밀의 범위 내에 있다.　 두께 90 밀인 패널을 위해서, 일반적으로 상기 관통 홀 내에 두 개의 도금 관통 홀들을 생성하기 위하여 홀 크기의 직경이 약 22 밀로 사용되며, 네 개의 도금 관통 홀들을 형성하기 위하여 홀 크기의 직경이 약 40 밀로 선택된다. 보다 두꺼운 0.125 밀 두께의 패널을 위하여, 일반적으로 홀 크기 약 28 밀이 두 개의 도금 관통 홀들을 형성하기 위하여 사용될 수 있으며, 일반적으로 홀 크기 약 40 에서 60 밀이 네 개의 도금 관통 홀들을 형성하기 위하여 사용될 수 있다.

뛰어난 유전 절연 특성을 가지고 있는 동안에는, 상기 증착된 파릴렌의 표면은 도금된 구리에 결합되거나 접착되지 않는다. 한편, 적합한 접착력 증가제는 파릴렌 화합물의 뼈대에 양극으로 전하된 부분을 추가하여 완성할 수 있다는 것이 밝혀졌다. 이는 PECVD(plasma enhanced chemical vapor deposition)처리에 의해서 이루어질 수 있다. 일례로서, 상기 처리는 저 압력(10 에서 500 mT), 일반적으로 약 200 에서 700 볼트 내의 전압, 약 3 에서 7 암페어 내의 전류 및 약 6V 에서 2000 와트 내의 전력에서의, 카르복실(Carboxyl) 또는 실란(Silane) 가스 위상 화학 반응을 말한다. 결과적으로 표면에는(도 15에 표시된 120) 접착제 또는 코팅을 받을 수 있는, 준비된 반응 장소(site)들로 밀집하게 된다. 상기와 같은 메커니즘은 수소 결합 및 대전된 부분으로의 상기 접착제 또는 코팅 반응에 기인하는 공유 결합으로 인해, 주요한 메커니즘으로 인정받고 있다.

제3 층 및 제4 층 회로의 편성에서는, 부분 조립체 상에 이와 같은 시트들을 위치시키기 전에, 우선 접착제 시트들(125,126) 내에 홀 개구들(122, 123)을 뚫는 다. 이와 같은 개구들(122, 123)은 제1 회로 층 개구 및 제2 회로 층 개구(80, 81)을 통한 정합(register)을 위하여 뚫린다. 도 16에 도시된 바와 같이, 상기 미리 구멍이 뚫린 접착제 시트들(125 및 126)은 상기 부분 조립체 표면의 상부 및 하부에 각각 위치하게 된다. 저 온도 라미네이션(lamination) 처리는, 도 12B에 도시된 바와 같이, 미리 구멍이 뚫린 접착제 시트(125)를 상기 상부 회로 층(100)의 상부 표면에 코팅된 파릴렌의 표면으로 하고, 접착력 시트(126)을 파릴렌 코팅된 하부 회로 층(101)의 표면으로 하는 데에 사용된다. 그리고, 구리 박(130)은 상기 접착제가 코팅된 패널의 상부에 부착하고, 구리 박(131)은 상기 접착제가 코팅된 패널의 하부에 부착된다.

구리 박(130, 131)은 도 17에 도시된 바와 같이, 절연 층들(110, 115, 116, 120)에 의해 상기 회로 층들(100, 101)로부터 절연되는, 각각 제3 층(130) 및 제4 층(131)과 함께 제4 구리 층 결합(assembly)을 형성하기 위하여 고온 및 고압력에서 상기 부분 조립체에 라미네이션 된다.

널리 알려진 인쇄 회로 기술을 사용하여, 비아 홀들(135, 136, 137 및 138)(도 18에 도시됨)은 구리를 마스킹(mask)하기 위해 드라이 필름을 사용하여, 구리 박들(130, 131)에 형성된다. 그리고, 마스킹 되지 않은 구리는 상기 비아들(135, 136, 137 및 138)을 형성하기 위하여 상기 소자 결합(assembly)의 상부 및 하부 표면에서 식각(etch)된다. 이후, 잔존하게 되는 드라이 필름 마스크는 상기 상부 및 하부 표면으로부터 벗겨진다.

그리고, 상기 구리 박(130, 131) 표면들은 SHADOW(쉐도우) 처리를 사용하여 화학적으로 코팅된다. 화학적 코팅을 사용하는 SHADOW(쉐도우) 처리의 적용 이후에는, 상기 결합(assembly)은 다시 구리 도금된다. 상기 구리 도금(145)은 도 19에 도시된 바와 같이, 같은 관통 홀 내에 제2 유도성 관통 홀들(140)을 형성하고, 그에 따른 제3 구리 도금 박 및 제4 구리 도금 박(130, 131)을 전기적으로 연결하기 위하여, 구리 박 라미네이션(130)과 구리 박 라미네이션(131) 및 상기 도금 관통 홀들(95)의 파렐린 코팅된 벽들을 덮는다.

제3 인쇄 회로 및 제4 인쇄 회로(150, 151)는 도금된 구리 박들(130, 131)의 상부 및 하부 층들을 사용하여 형성된다. 이와 같은 회로들은 구리 도금의 상부 및 하부 표면을 통하여 드라이 포토그래픽적으로 전개될 수 있는 필름 진공 라미네이션에 의하여 형성되는 장점이 있다. 인쇄 회로 기술의 표준으로서 널리 알려진 기술을 사용하여, 상기 제3 인쇄 회로 층 및 제4 인쇄 회로 층들이, 구성하고자 하는 회로를 마스킹 하기 위한 드라이 필름을 사용하여 형성된다. 그리고 상기 노출된(마스킹 되지 않은) 구리는 상기 구성 결합(assembly)의 상부 및 하부 표면의 양쪽에서 식각 된다. 남은 드라이 필름 마스크는 상기 상부 및 하부 표면들로부터 벗겨진다. 남은 구리는 구성하고자 하는 제3 회로 층(150)의 상부 표면, 제4 회로 층(151)의 하부 표면, 및 구리 도금된 비아 홀들(140)에 의해 제공되는 층들(150, 151)의 사이의 회로 연결 등을 형성한다.

그리고 상부 및 하부 표면들은 화학적으로 청소된다. 이후, 상기 소자 결합(assembly)은 표면에 남은 화학물질들을 제거하기 위하여 진공에서 소성(bake)된다.

추가적으로 제5 회로 층 및 제6 회로 층(160, 161)이 제3 층 및 제4 층의 상부에 형성된다. 도 20에 도시된 실시예에서는, 이와 같은 회로 층들은 이웃하는 프리프레그 층인 제3 층 및 제4 층의 두 개의 층으로부터 절연된다. 예를 들어, Isola 미듐 Tg 에폭시 프리프레그(Isola medium Tg epoxy prepreg)는 밀 두께 당 1100 에서 1200 볼트의 전압 항복 등급을 가진다. 구체적인 예를 들면, 4000 볼트의 전압 항복을 제공하기 위하여 4 밀의 두께를 가지는 프리프레그가 사용되었다. 이와 같은 제5 회로 층 및 제6 회로 층은 다음과 같은 청소 및 소성 단계에 의하여 형성된다.

1) 가공 홀에 의해 제5 및 제6 구리 박들(160, 161)에 구멍을 뚫는 단계가 수행된다.

2) 두 개의 접착 또는 프리프레그 시트에 가공 홀을 뚫는 단계가 수행된다.

3) 도 19에 도시된 바와 네 개의 회로 층들을 포함하는 같이 결합(assembly)에 두 개의 추가적인 접착 코팅된 구리 박(160, 161) 또는 구리 박과 프리프레그를 얹는 단계가 수행된다.

4) 진공 라미네이팅 처리를 사용하여 고온 및 고압에서 모든 물질을 함께 라미네이팅 하며, 그 결과로서 생산 단계에서 도 21에 도시된 바와 같이, 결합(assembly)은, 도금된 홀들(95)을 통하여 상호 연결된 회로 층(58 및 70) 및 상기 도금 홀들(95)로부터 격리되어있으나 같은 비아 홀들을 사용하는 도금된 홀들(140)에 의해 상호 연결된 회로 층(130 및 131)이 있는 6 개의 구리 박 층(58, 70, 130, 131, 160, 161)을 가지는 단계가 수행된다.

5) 도 35에 도시된 바와 같이, 부가적인 관통 홀들(153)이 각 도금 된 구리 시트들 및, 관통 홀 연결부가 도 34A 및 34B에 도시된 바와 같이, 공동(50) 및 내재된 환상면(62)의 상부에 위치하는 회로 소자, 즉 세미컨덕터, 커패시터, 저항 등이 표면에 탑재될 수 있도록 하는 지지 패널(56)을 통하여 선택적으로 구멍을 뚫을 수 있는 단계가 수행된다.

6) 플라즈마 식각 단계가 수행된다.

7) 유리질 식각 단계가 수행된다.

8) 층(160 및 161)의 표면을 화학적으로 청소하는 단계가 수행된다.

9) 상호 연결된 홀들의 표면을 SHADOW 처리(프로세스)하는 단계가 수행된다.

10) 표면들 및 홀들을 구리 도금하는 단계가 수행된다.

11) 화학적으로 청소하는 단계가 수행된다.

12) 진공 라미네이팅 드라이 필름 단계가 수행된다.

13) 식각을 위하여 제5 회로 층 및 제6 회로 층을 노출시키는 단계가 수행된다.

14) 도금 박들(160, 161)에 인쇄 회로를 형성하기 위하여, 제5 회로 및 제6 회로 층을 식각하는 단계가 수행된다.

15) 제5 인쇄 회로 층 및 제6 인쇄 회로 층의 표면으로부터 드라이 필름을 벗겨내는 단계가 수행된다.

16) 화학적으로 청소하는 단계가 수행된다.

17) 진공 소성 단계가 수행된다.

18) 상부에 결합되기 위해 적용된 소자들에 적절하게 개구들을 포함시키는 동안, 상기 제5 및 제6 인쇄 회로 층들(도 22에 도시된 바와 같이)의 상부에 두 개의 커버 코팅을 라미네이트 하거나, 커버 층을 적용하거나, 솔더 마스킹(170, 171)을 적용하는 단계가 수행된다.

19) 커버 코팅 개구의 하부의 상기 노출된 구리 회로 상에, 광휘성(bright) 주석/납 도금 또는 보호 코팅을 적용하는 단계가 수행된다.

20) 내재된 각각의 페라이트 환상면 및 6 개의 회로 층들을 각각 포함하고 있는 각 사각형의 회로들을 루팅(routing) 또는 커팅(cutting)하여, 각각의 결합(assembly)을 나누는 단계가 수행된다.

21) 테스트 하는 단계가 수행된다.

22) 도 23, 도 34A 및 도 34B에 도시된 바와 같이, 각 소형 인덕터 또는 변압기 소자들 상에 전기 회로를 결합하는 단계가 수행된다.

23) 최종 결합(assembly)을 테스트 하는 단계가 수행된다.

상기와 같이 설명되며 도23 에 도시된 결합(assembly)은, 내재된 환상면 페라이트의 외부 및 내부 둘레의 지지 패널(56) 내에 형성되는 각 홀(비아: 80, 81)을 통하여, 각 홀(비아: 80, 81) 6 층의 인쇄된 회로 및 2 개의 도금 관통 홀들(95 및 120)을 가진다.

결합(assembly)에서 도시된 바와 같이, 제1, 제2, 제3, 제4 인쇄 회로 층 및 도금 관통홀들(95 및 120)은, 인덕터 또는 변압기의 회로 및 권선을 형성 한다.

예를 들어, 도 23은 본 발명에 따른 소형 파워 서플라이(195)의 실시예를 도 시하고 있다. 도시된 바와 같이, 파워 서플라이의 마그네틱 소자는 인쇄된 회로 기판 내에 전체가 캡슐화 된다(encapsulated). 예를 들어, 본 실시예의 지지 패널은 2 3/16 인치의 길이 및 1 13/16인치의 폭을 가진다.

앞서 말한 실시예에서는, 페라이트 환상면이 회로 기판 또는 연성 회로의 면(plane)에서 인덕터 및 변압기를 형성하기 위하여 사용된다. 다양한 기하학 형태 또는 다른 메그네틱 물질을 가지고 있는 타원형의 환상면 페라이트 구조 및 페라이트 슬레이브(slab) 등과 같은, 다른 형태의 마그네티 또는 페라이트 형태가 사용될 수 있다는 것을 알 수 있다. 다른 실시예에서는 관통 홀 컨덕터들은, 예를 들어 구리 도금이 전도성 페이스트(paste)와 같은 것으로 대체되는 처리 방법에 의하여 형성될 수 있다. 부가적으로, 서로 절연된 복수 개의 도금 관통홀들은, 마그네틱 물질을 통하여 직접 형성될 수 있다. 이와 같은 본 발명의 다른 실시예의 구성은 도 24, 도 25 및 도 26에 도시되어 있다. 본 실시예에서는 페라이트 물질의 슬래브 및 구멍 뚫린 비아들을 사용하는 다중 관통 홀 결합(assembly)의 생산은, 페라이트 슬래브를 통하여 이루어진다. 복수 개의 전도성 관통 홀들은 각 비아 내에 형성된다.

도 24에 도시된 바와 같이, 일반적으로 루팅(routing)에 의해 복수 개의 사각형 개구들(220)이 지지 패널(205) 내에 형성된다. 패널(205)은 FR-4 에폭시 라미네이팅(laminate) 시트이며, 회로 기판 생성을 위하여 사용되는 시트의 다른 타입을 포함하는 다른 물질에 의해서 구성되어, 지지 패널(205)로 사용될 수 있다. 본 실시예에서는, 개구들이 전적으로 지지 패널을 통하여 구성된다.

페라이트 도금(plates: 210)은 도 25에 도시된 바와 같이, 각각 개구(200) 내에 내재된다. 이와 같은 각각의 도금(플레이트: 210)은 유도 소자로 만들어진 강자성의 슬래브로서 역할을 한다. 후술하는 바와 같이, 이와 같은 도금(플레이트)들은 도 25에 도시된 바와 같이, 소자의 구성 중에 결과적으로 구멍이 뚫리게 되는 도금 관통홀들 없이 형성될 수 있다. 다른 실시예에서는, 도 27에 도시된 바와 같은, 복수 개의 관통 홀들이 페라이트 슬래브들의 몰팅(molding) 동안에 미리 형성될 수 있다.

도 26에는 페라이트 플레이트(210)의 단면도가 도시되어 있다. 이 도면에서는 페라이트 플레이트(210)의 표면이 절연 층(220)에 의해 덮인 관통 홀 개구(215)의 벽들을 포함하는 것을 나타내고 있다. 이 층은 상기에서 설명된 진공 증착 파릴렌 코팅에 의해서 형성되는 장점이 있다. 층(220)은, 페라이트 물질이 페라이트 표면 및 페라이트 내의 관통 홀들의 벽위에 만들어질 수 있도록, 페라이트 물질을 구리 회로로부터 절연시킨다. 이 코팅은 낮은 저항의 페라이트 즉, 2300 펌(PERM) 수치의 높은 투자율(permeability) 페라이트를 위해 권장되거나 필요로 한다. 코팅(220)은 높은 저항을 가지는 350 펌(PERM) 페라이트와 같은, 낮은 투자율 페라이트를 위하여서는 사용되지 않을 수도 있다.

그리고, 구리 박(225, 226)은, 에폭시 프리프레그(230) 또는 상기 페라이트 도금(플레이트)에 접착하기에 적절한 접착제를 사용하는 페라이트 도금(플레이트)의 상부 및 하부 표면에 각각 라미네이팅 된다. 유도 소자를 극단적으로 응용한 예에서는, 구리 박(foil)이 지지 패널(205)의 전부 또는 일부를 덮을 수 있다. 상 기와 같은 라미네이팅 단계 및 후술하는 라미네이팅 단계에서는, 완성되는 회로를 위하여 필요로 하는 물리적 특성을 제공하기 위하여 사용되는 물질이 선택될 수 있다. 이와 같은 특성들은 일반적으로 필(peel) 강도 및 결합 강도 등이다. 상기와 같은 라미네이팅을 위한 물질들은, 로저스 사(社)(Rogers Corp.)의 크리스탈(Crystal), B-1000, R1500, 듀폰(Dupont) 사(社)의 피라룩스 FB(Pyralux FB), 신-에츠(Shin-Etsu) 사(社)의 CA 338, CA 333, E33, 아리사와(Arisawa) 사(社)의 AY50KA, CY2535KA, CVK2, 530130, SAU, SPC, SPA, 이소라(Isola) 사(社)의 미듐(Medium) 또는 하이(High) Tg 에폭시 프리프레그(epoxy prepregs) 등이 있다.

페라이트 플레이트(21)관통 홀 또는 비아(215)(도 26 및 도 27에 도시됨)는 도금 관통 홀 컨덕터들의 형성이 가능하도록 한다. 이와 같은 도금 관통 홀들은 인덕터 또는 변압기 장치(소자)들을 위한 전기적 권선(windings)의 기능을 한다. 이와 같은 홀들은 일반적으로 12 에서 50 밀의 직경을 가지며, 생성되는 인덕터 또는 변압기의 특성에 따라 그 보다 크거나 작을 수 있다(즉, 4 밀의 직경). 다른 실시에에서는, 페라이트 플레이트(도금)들이 몰딩되거나(molded) 또는 구성하고자 하는 관통 홀(215)과 함께 미리 형성된다. 그와 같은 실시예에서는, 상기 박이 상기 페라이트 플레이트(도금: 210)에 라미네이팅 된 이후, 관통 홀을 사용하는 종래의 드릴 도구는 구리 박을 관통하여 구멍을 뚫는다. 이와 같은 홀들은 페라이트 플레이트(도금) 내에 생성된 홀들과의 정합(register)을 위하여 구멍이 뚫리게 된다. 또 다른 실시예에서는, 도 25에 도시된 페라이트 플레이트(도금: 210)과 같이, 페라이트 플레이트들은 홀들과 함께 미리 형성되지 않는다. 본 실시예에서는, 상기 홀들이 상기 구리 박들(225, 226)의 라미네이션 이후에 펠라이트 플레이트(210) 내에 형성된다. 레이저 드릴 도구를 사용하면 상기 페라이트 플레이트 및 구리 박을 관통하여 효과적으로 홀들을 뚫을 수 있다.

드릴링 이후에는, 상기 라미네이팅 된 페널들이 상기 뚫린 홀들을 청소하기 위하여 플라즈마 식각(plasma etch)이 될 수 있다. 이 단계 이후에는, 홀(215)에서 불필요한 유리질 조각들을 제거하기 위하여 유리질 식각을 한 후, 노출된 구리의 상부 및 하부 표면을 화학적으로 청소 할 수 있다.

그 이후, 종래의 처리 과정에서는, 모든 관통 홀들(215)의 상부 및 하부 표면들뿐 만 아니라 내부 표면까지 구리 도금하는 준비 과정에서, 구리 박의 상부 및 하부 표면을 화학적으로 코팅하였다. 이와 같은 처리 과정은 일반적으로 SHADOW(쉐도우) 처리 과정이라고 불린다.

상기 SHADOW(쉐도우) 처리 과정을 사용하는 화학적 코팅(245)의 적용에 따라, 부분 조립체는 구리 도금된다. 상기 구리 도금은 도 26에 도시된 바와 같이, 도금 관통 홀들(230)을 통하여 상부 및 하부 구리 박들과 전기적으로 연결되기 위하여, 두 개의 구리 박 라미네이트(225)와 구리 박 라미네이트(226) 및 관통 홀들(비아: 215)(230에 도시됨)의 내부 벽들을 덮는다.

그리고, 인쇄 회로들은 구리 라미네이트 및 구리 도금의 상부 및 하부 층을 사용하여 형성된다. 이와 같은 회로들은 부분 조립체(subassembly)의 상부 및 하부의 구리 도금의 표면 위의 드라이 포토그래픽적으로 전개될 수 있는 필름(dry photographically developable film)을 진공 라미네이팅 하여 형성될 수 있다.

인쇄 회로의 잘 알려진 표준 기술을 사용하여, 제1 층 및 제2 층 회로는 구성하고자 하는 회로를 마스킹(mask)하기 위한 상기 드라이 필름의 사용에 의해 형성된다. 마스킹 되지 않은(unmasked) 구리는 상기 소자 부분 조립체의 상부 및 하부 표면 양쪽으로부터 식각 된다. 남은 드라이 필름 마스크는 그와 같은 상부 및 하부 표면으로부터 벗겨진다. 남은 구리는 상부 표면에 제1 회로 층(250)을 형성하고, 도 26에 도시된 바와 같이, 하부 표면에 제2 회로 층(251)을 형성하여, 구리 도금 비아 홀들(230)에 의해 상호 연결된다.

상기 상부 및 하부 표면들은 화학적으로 청소된다. 그리고 소자 결합(assembly)은 표면에 남은 화학물질 또는 수분을 제거하기 위하여 진공 소성된다.

이후에, 상기 소자 결합(assembly)은 상기 제1 구리 층들로부터 형성되지만 절연되어 있는, 추가적인 구리 층 및 추가적인 도금 비아를 위하여 준비된다. 절연된 코팅은 회로의 다중 층 및 도금된 비아들을 분리하기 위하여 사용된다. 에폭시(Epoxy), 폴리머(plymer), 액체 폴리아미드(liquid polyamide) 및 다른 물질이 사용될 수 있다. 그러나, 상기에 설명한 바와 같이, 파릴렌 코팅은 이와 같은 절연 층의 형성시에 특히 장점이 있는다는 것이 밝혀졌다. 이와 같은 처리 과정에서, 도 26에 도시된 바와 같이, 파릴렌은 회로(250) 층의 상부에 얇은 코팅(270), 회로(251) 층의 하부에 얇은 코팅(271) 및 구리 도금된 관통 홀(230) 내부에 얇은 코팅(272)을 남기기 위하여, 전체 부분 조립체 위에 진공 증착 된다.

파릴렌 코팅을 위한 준비에 있어서, 매우 얇은 실란(Silane) 및/또는 카르복실(Carboxyl) 층은 PECVD 처리(Plasma Enhanced Chemical Vapor Deposition: 플라 즈마 화학 증착 장치)를 사용하는 부분 조립체 상에 증착된다.

이와 같은 파릴렌 코팅은 핀홀(pinhole)이 없으며, 매우 높은 전압 파괴 값을 제공하는 매우 얇은 코팅의 고-유전 강도(high dielectric strength)를 가진다. 예를 들어, 0.0005 밀(mil)에서 0.001 밀(mil)에 이르는 두께를 가지는 파릴렌 C로 구성되는 파릴렌 코팅은 밀 두께 당 약 5600 볼트의 전압 항복 보호 밴드(voltage breakdown guard band)를 제공한다. 파릴렌 C는 약 2.28의 유전 상수를 가진다.

노바(Nova) HT 파릴렌은 약 3.15 보다 높은 유전 상수를 제공하며, 마이크론(micron) 두께당 약 750 볼트의 전압 항복을 제공한다. 결과적으로, 매우 얇은 코팅, 즉 10에서 15 마이크론에서는 7500 또는 보다 높은 전압에서의 전압 항복 장벽을 제공한다.

파릴렌 코팅의 적용에 따라, 이와 같은 부분 조립체는 상부 회로 층 및 하부 층(250, 251) 위의 부가적인 회로 층을 위한 준비 중에 플라즈마 번(plasma burned)이 된다.

제3 회로 층 및 제4 회로 층의 배치는, 도 26에 도시된 회로 개구 위에 정합될 구리 박 시트들(280, 281) 내의 홀 개구를 뚫는 것과 함께 시작된다. 이와 같은 관통 홀 개구들과 정합되는 유사한 개구들은 두 개의 접착 시트(285, 286)에 뚫린다.

저 온도 라미네이션(lamination) 처리는, 미리 구멍 뚫린 구리 박들(80, 81)을 미리 구멍 뚫린 첩착체 측으로 부분적으로 라미네이팅 하는 데에 사용되어, 각각의 개구들이 도 26에 도시된 바와 같이, 일직선이 된다. 그리고, 접착제가 코팅된 구리 박(280)은 이와 같은 회로 층(250)의 파릴렌 코팅된 상부 표면으로 부착되고, 접착제가 코팅된 구리 박(281)은 파릴렌 코팅된 제2 회로 층(261)의 표면에 부착된다.

그리고, 구리 박(280, 281)은 각 파릴렌 코팅 층들(270, 271)에 의해, 상기 회로 층들(2)로부터 각각 절연되는, 제3 층(280) 및 제4 층(281)과 함께 제4 구리 층 결합(assembly)을 형성하기 위하여 고온 및 고압력에서 상기 부분 조립체에 라미네이션 된다.

구리 박(280, 281) 표면들은 SHADOW(쉐도우) 처리를 사용하여 화학적으로 코팅된다. 화학적 코팅을 사용하는 SHADOW(쉐도우) 처리의 적용 이후에는, 상기 결합(assembly)은 다시 구리 도금된다. 상기 구리 도금은 도 26에 도시된 바와 같이, 같은 관통 홀 내에 제2 유도성 관통 홀들(140)을 형성하고, 도금된 관통 홀들(300)을 통하여 제3 구리 도금 박 및 제4 구리 도금 박(280, 281)을 전기적으로 연결하기 위하여, 구리 박 라미네이션(280)(290에 표시됨)과 구리 박 라미네이션(281)(291에 표시됨) 및 상기 도금 관통 홀들(비아: 230)(300에 표시됨)의 파렐린 코팅된 벽들을 덮는다.

제3 인쇄 회로 및 제4 인쇄 회로는 도금된 구리 박들(130, 131)의 상부 및 하부 층들을 사용하여 형성된다. 이와 같은 회로들은 구리 도금의 상부 및 하부 표면을 통하여 드라이 포토그래픽적으로 전개될 수 있는 필름 진공 라미네이션에 의하여 형성되는 장점이 있다.

인쇄 회로 기술의 표준으로서 널리 알려진 기술을 사용하여, 상기 제3 인쇄 회로 층 및 제4 인쇄 회로 층들이, 구성하고자 하는 회로를 마스킹하기 위한 드라이 필름을 사용하여 형성된다. 그리고 상기 노출된(마스킹 되지 않은) 구리는 상기 구성 결합(assembly)의 상부 및 하부 표면의 양쪽에서 식각 된다. 남은 드라이 필름 마스크는 상기 상부 및 하부 표면들로부터 벗겨진다. 남은 구리는 구성하고자 하는 제3 회로 층의 상부 표면, 제4 회로 층의 하부 표면, 및 구리 도금된 비아 홀들(300)에 의해 제공되는 층들의 사이의 회로 연결 등을 형성한다.

추가적으로 관통 홀 연결 홀들은, 예를 들어, 회로 소자들을 위해 관통 홀 연결이 페라이트 플레이트(210)의 위에 위치할 수 있도록 하기 위하여, 선택적으로 각각의 구리 시트들 및 패널(205)을 관통하여 구멍을 뚫을 수 있다.

추가적으로 제5 회로 층 및 제6 회로 층(305, 306)이 제3 층 및 제4 층의 상부에 형성된다. 도 7에 도시된 실시예에서는, 이와 같은 회로 층들은 이웃하는 프리프레그 층인 제3 층 및 제4 층의 두 개의 층으로부터 절연된다. 예를 들어, Isola 미듐 Tg 에폭시 프리프레그(Isola medium Tg epoxy prepreg)는 밀 두께 당 1100 에서 1200 볼트의 전압 항복 등급을 가진다. 구체적인 예를 들면, 4000 볼트 의 전압 항복을 제공하기 위하여 4 밀의 두께를 가지는 프리프레그가 사용되었다. 이와 같은 제5 회로 층 및 제6 회로 층은 다음과 같은 청소 및 소성 단계에 의하여 형성된다.

1) 가공 홀에 의해 제5 및 제6 구리 박들에 구멍을 뚫는 단계가 수행된다.

3) 미리 구멍 뚫린 접착제와 함께 미리 구멍 뚫린 두 개의 구리 박을 키스 라미네이팅(kiss laminate) 하는 단계가 수행된다.

4) 제1, 2, 3 및 4 층을 포함하고 있는 패널들과 함께, 접착제가 코팅된 구리 박 및 프리프레그를 적층하는 단계가 수행된다.

5) 고온 및 고압에서 모든 물질을 함께 라미네이팅 하고, 일반적인(진공) 라미네이팅 처리를 사용하여 그 결과로서, 제6 구리 층 결합(assembly)이 제1 층 및 제2 층과 함께 도금 홀들을 통하여 상호 연결되며, 제3 층 및 제4 층이 상호 연결되어 있으나 같은 홀들을 사용하는 제1 층 및 제2 층으로부터는 격리되어 있는 단계가 수행된다.

6) 제6 구리 층 결합(assembly)에 부가적인 연결 홀들을 뚫는 단계가 수행된다.

7) 플라즈마 식각 단계가 수행된다.

8) 유리질 식각 단계가 수행된다.

8) 제5 층 및 제6 층의 표면을 화학적으로 청소하는 단계가 수행된다.

10) 제5 층과 제6층 및 상호 연결된 홀들의 표면을 SHADOW 처리(프로세스)하 는단계가 수행된다.

11) 상기 표면 및 홀들을 구리 도금하는 단계가 수행된다.

12) 화학적으로 청소하는 단계가 수행된다.

12) 진공 라미네이팅 드라이 필름 단계가 수행된다.

14) 식각을 위하여 제5 회로 층 및 제6 회로 층을 노출시키는 단계가 수행된다.

15) 제5 회로 층 및 제6회로 층을 식각하는 단계가 수행된다,

16) 제5 층 및 제6 층의 표면으로부터 드라이 필름을 벗겨내는 단계가 수행된다.

17) 화학적으로 청소하는 단계가 수행된다.

18) 진공 소성 단계가 수행된다.

19) 상부에 결합될 소자들을 위치시키기 위하여 두 개의 커버 코팅 적합한 개구들과 함께 제5 층 및 제6 층의 위에 라미네이팅 또는 (새롭게 커버 층을 적용함)하는 단계가 수행된다.

20) 커버 코팅 개구의 하부의 상기 노출된 구리 회로 상에, 광휘성(bright) 주석/납 도금(또는 보호 코팅을 적용)하는 단계가 수행된다.

21) 제6 회로 층 측으로, 각각의 페라이트를 담고 있는 각 사각형 회로들을 루팅(routing)하여 각각의 결합(assembly)을 나누는 단계가 수행된다.

22) 테스트 하는 단계가 수행된다.

23) 각각의 사각형 회로들 위에 소자들을 결합하는 단계가 수행된다.

24) 최종 결합(assembly)을 테스트 하는 단계가 수행된다.

상기와 같은 결합(assembly)은 도 26에 도시된 바와 같이, 각 홀(비아: 215)를 통하여 페라이트 플레이트(210)에 형성되는 6 개의 회로 층들 및 두 개의 관통 홀들(230, 300) 가진다. 도시된 바와 같이 결합(assembly)은, 제1, 제2 제3, 제4 회로 층들(225, 226, 280 및 281) 및 도금 관통 홀들이, 미국 특허 출원 중인 출원 번호 10/659,797 및 공개번호 29004/0135662-A1 인 전기 변압기 인덕터 장치 및 그 제조 방법(Electric Transformer Inductor Device and Methods for Making Same)에 의해 구성 가능한 "버츄얼 환상면(virtual toroid)" 인덕터 또는 변압기의 권선을 형성하는 장점이 있다.

또한, 도금 관통 홀 및 인쇄 회로는 다른 실시예에 따른 인덕터 및 변압기를 조립하는 데에 사용될 수 있다. 그 예로, 셀 코어 변압기(Cell Core transformers)가 있다.

상기와 같은 처리 과정(process)에 의하면, 인쇄 회로 기판 및 연성 인쇄 회로 기판 등과 같은 페라이트 및 다른 물질에서 다중 독립 관통 홀들을 생산하는 데에 사용될 수 있다. 따라서, 부가적인 구리 박 층 및 구리 플레이트는 싱글 비아(single via)에서 부가적인 독립 도금 인덕터(independent plated conductors)를 가능하게 하는 파릴렌 코팅에 의하여, 절연될 수 있는 장점이 있다.

다른 실시예에서는, 예를 들어, 페라이트 코어의 둘레를 감는 추가 적인 권선 수 또는 지지 패널 상의 회로를 위한 관통 홀 연결부 등을 제공하기 위해, 상기에서 설명한 방법에 의하여, 파릴렌 층에 의해 각각 절연되는 제3 또는 제4 도금 유도 관통 홀들이 형성된다. 도 29, 30 및 31은 기판 비아들에서 형성된 복수 개의 관통 홀 회로들인 인쇄 회로 기판 단면도의 마이크로 사진이다. 도 29는 상기에서 설명된 싱글 비아에서 형성된 두 개의 컨덕터들을 도시하고 있다. 도 30은 싱글 비아에서 형성된 세 개의 도금 관통 홀 컨덕터들을 도시하고 있으며, 도 31은 싱글 비아에서 형성된 네 개의 도금 관통 컨덕터들을 도시하고 있다.

또 다른 실시예는 도 31A, 31B, 32A, 32B, 33A, 33B, 34A, 34B 및 35에 도시되어 있다. 이 실시예에서는, 각 전기 소자가 지지 패널 내에 내재되어 있는 두 개의 다른 크기의 인덕터들을 병합시킨다. 도시된 소자는 길이가 2.000 인치이고 폭이 1.500 인치인 패널(250)에 형성된 극 소형 파워 서플라이이다. 이 패널에는 두 개의 환상면 공동들이 형성된다. 환상면 페라이트들은 이들 공동에 맞도록 각각 다른 직경을 가지고 있다. 도 1에서 도 22에 도시된 상기에서 설명한 처리 방법을 사용하면, 제1 인쇄 회로는 패널의 상부 층에 식각 되며 제2 인쇄 회로는 그 패널의 하부 층에 식각 된다. 제1 인쇄 회로 층은 도 31A에 도시된 각 주권선(primary windings: 255 및 260)을 포함한다. 제2 인쇄 회로 층은 도 31B에 도시된 각 주권선(265 및 270)을 포함한다. 또한, 상기에서 설명된 방법의 도금 관통 홀들(275, 276, 277 및 278), 각 환상면 페라이트들의 구멍 뚫린 외부 및 내부, 및 도금이 도시되어 있다. 인쇄된 회로 (255, 265) 및 도금 관통 홀들(275, 276) 인덕터의 권선들을 형성한다. 인쇄된 회로들(260, 270) 및 도금된 관통 홀들(277, 278)은 변압기의 주권선을 형성한다.

상기에서 설명된 파릴렌 코팅에 따르면, 도 32A 및 도 32B에 도시된 바와 같 이, 제3 인쇄 회로는 부분 조립체의 그 상부 표면에 형성되며, 제 4 인쇄 회로는 부분 조립체의 하부 표면에 형성된다. 추가적인 제2 도금 관통 홀들(295, 296, 297 및 298)은, 파릴렌 코팅에 의해 형성되어 절연되는 도금 관통 홀(275, 276, 277 및 278)에 의해, 각각 같은 관통 홀들 내에 형성된다. 제3 인쇄 회로 층은 추가적으로 권선들(300 및 305)을 포함한다. 제4 인쇄 회로 층은 추가적으로 권선들(310, 315)을 포함한다.

인쇄된 회로들(300, 310) 및 도금 관통 홀들(295, 296)은, 인덕터를 위해 또 다른 권선 셋(set)을 형성한다. 인쇄된 회로들(305, 315) 및 도금된 관통 홀들(297, 298)은 변압기의 제2 권선을 형성한다. 이 예에서는, 변압기는, 권수비 8대 1 권수비 변압기를 제공하기 위하여, 32 개의 주권선 및 4개의 부권선을 가지고 있는 강압 변압기(step-down transformer)이다.

도 33A에 도시된 바와 같이, 제 5 인쇄 회로(325)는 제3 인쇄 회로 층인 부분 조립체의 상부의 표면 위에 형성된다. 제6 인쇄 회로(330)는, 도 33B에 도시된 바와 같이, 부분 조립체의 하부 면에 형성된다. 파워 서플라이를 완성하기 위한 회로 요소들은, 상기 부분 조립체의 각 표면에 부착된다. 이와 같은 전기 소자의 소형화에 의해 구조적인 면에서, 제5 인쇄 회로 및 제6 인쇄 회로(325, 330)와, 부착된 회로 소자들이 내재된 페라이트 환상면들 위의 표면 공간을 포함하는 지지 패널의 전체 표면을 사용할 수 있도록 공헌할 수 있다. 따라서, 파워 서플라이 및 다른 소자를 사용하는 인덕터 및 변압기는, 종래의 표면 탑재 변압기 및 인덕터 보다 매우 작게 제작이 가능하다.

상기 상세한 설명의 관점에서 발명을 변화시킬 수도 있다. 비록 본 발명의 상세 설명에서 구체적인 실시예와 예측할 수 있는 가장 좋은 모드에 관하여 설명하였으나, 본 발명은 많은 방법으로 실행될 수 있다. 그러므로, 본 발명의 범위에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능함은 물론이다. 본 발명의 확실한 특성들 또는 측면들을 설명할 때 사용되는 특정 전문용어는 전문용어와 관련된 본 발명의 특성들, 특징들, 또는 측면들을 제한하도록 재정의된 것을 의미하는 것은 아니다.

일반적으로, 만약 상기 상세한 설명 구분에서 그런 항목들을 명확하게 정의하지 않았다면, 다음 청구항들에서 사용되는 상기 항목들은 상기 설명에 나타난 명확한 실시예들에 발명을 한정 짓지는 않는다. 게다가, 발명의 실질적인 범위는 상기 나타난 실시예들 뿐만 아니라 상기 청구항들 안에서 실행 또는 이행할 수 있는 발명의 모든 동등한 방법들을 포함한다.

한편 발명의 확실한 측면들은 청구항 형태들로 아래에 제공되고, 발명자들은 여러 청구항 형태들 안에서 발명의 다양한 측면을 고려한다. 게다가, 발명자들은 발명의 다른 측면들에 대한 그런 추가적인 청구항 형태를 수행하기 위해 출원을 제출한 후, 청구항들을 추가하기 위한 권리를 보류한다.

Claims

내부에 환상면 모양(toroidal-shaped)의 공동(cavity)을 가지고 있는 지지 부재;

상기 환상면이 상기 공동에 수용되도록, 상기 공동에 내재된 페라이트(ferrite) 환상면;

상기 지지 부재의 대향되는 측에 각각 형성되는 제1 인쇄 회로 및 제2 인쇄회로;

상기 환상면 공동의 상기 공동의 외부 주변(perimeter)을 둘러싸는 상기 지지 부재 내의 제1 복수개의 도금 관통 홀(plated through holes: PTH)들;

상기 공동의 내부 주변을 둘러싸는 상기 지지 부재 내의 제2 복수개의 도금 관통 홀들

을 포함하여 구성되고,

상기 제1 인쇄 회로는 상기 제1 도금 관통 홀들 및 제2 도금 관통 홀들의 각각의 연결을 포함하고,

상기 제2 인쇄 회로는 상기 제1 도금 관통 홀들 및 제2 도금 관통 홀의 각각의 연결을 포함하고,

제3 복수개의 도금 관통 홀은, 상기 제1 복수개의 도금 관통 홀들과 같은 홀들 내에서, 상기 제1 복수개의 관통 홀 및 제3 복수개의 관통 홀들은, 파릴렌(parylene)이 코팅된 홀들의 외부 면이 접착력 증가제(adhesion promoter)에 의해 처리된 이후, 파릴렌 박막의 진공 증착(vacuum depositing)에 의해 서로 전기적으로 절연되어 있으며,

제4 복수개의 도금 관통 홀들은, 상기 제2 복수개의 도금 관통 홀들과 같은 홀 내에서, 상기 제2 관통 홀들 및 제4 관통 홀들은 파릴렌 박막의 진공 증착에 의해 서로 전기적으로 절연되어 있고,

제3 인쇄 회로 및 제4 인쇄 회로들이, 절연된 층을 사이에 두고 있는 상기 제1 인쇄 회로 및 제2 인쇄 회로 층을 통하여, 각 막들 내에 형성되고,

상기 제3 인쇄 회로는 상기 제3 도금 관통 홀 및 제4 도금 관통 홀들의 각각의 연결을 포함하고,

상기 제4 인쇄 회로는 상기 제3 도금 관통 홀 및 제4 도금 관통 홀들의 각각의 연결을 포함하고,

상기 도금 관통 홀들 및 인쇄 회로 연결들은 소형 변압기(miniature transformer)의 주권선(windings) 및 보조권선을 형성하는 소형 변압기.
내부에 환상면 모양(toroidal-shaped)의 공동(cavity)을 가지고 있는 지지 부재;

상기 환상면이 상기 공동에 수용되도록, 상기 공동에 내재된 페라이트 환상면;

상기 지지 부재의 대향되는 측에 각각 형성되는 제1 인쇄 회로 및 제2 인쇄회로;

상기 환상면 공동의 상기 공동의 외부 주변을 둘러싸는 상기 지지 부재 내의 제1 복수개의 도금 관통 홀들;

상기 공동의 내부 주변을 둘러싸는 상기 지지 부재 내의 제2 복수개의 도금 관통 홀들

을 포함하여 구성되고,

상기 제1 인쇄 회로는 상기 제1 도금 관통 홀들 및 제2 도금 관통 홀들의 각각의 연결을 포함하고,

상기 제2 인쇄 회로는 상기 제1 도금 관통 홀들 및 제2 도금 관통 홀의 각각의 연결을 포함하고,

제3 복수개의 도금 관통 홀은, 상기 제1 복수개의 도금 관통 홀들과 같은 홀들 내에서, 상기 제1 복수개의 관통 홀 및 제3 복수개의 관통 홀들은, 파릴렌 박막의 진공 증착에 의해 서로 전기적으로 절연되어 있으며,

제4 복수개의 도금 관통 홀들은, 상기 제2 복수개의 도금 관통 홀들과 같은 홀 내에서, 상기 제2 관통 홀들 및 제4 관통 홀들은 파릴렌 박막의 진공 증착에의해 서로 전기적으로 절연되어 있고,

제3 인쇄 회로 및 제4 인쇄 회로들이, 절연된 층을 사이에 두고 있는 상기 제1 인쇄 회로 및 제2 인쇄 회로 층을 통하여, 각 막들 내에 형성되고,

상기 제3 인쇄 회로는 상기 제3 도금 관통 홀 및 제4 도금 관통 홀들의 각각의 연결을 포함하고,

상기 제4 인쇄 회로는 상기 제3 도금 관통 홀 및 제4 도금 관통 홀들의 각각의 연결을 포함하고,

상기 도금 관통 홀들 및 인쇄 회로 연결들은 소형 변압기의 주권선 및 보조권선을 형성하는 소형 변압기.
내부에 환상면 모양(toroidal-shaped)의 공동(cavity)을 가지고 있는 지지 부재;

상기 환상면이 상기 공동에 수용되도록, 상기 공동에 내재된 페라이트 환상면;

상기 지지 부재의 대향되는 측에 각각 형성되는 제1 인쇄 회로 및 제2 인쇄회로;

상기 환상면 공동의 상기 공동의 외부 주변을 둘러싸는 상기 지지 부재 내의 제1 복수개의 도금 관통 홀들;

상기 공동의 내부 주변을 둘러싸는 상기 지지 부재 내의 제2 복수개의 도금 관통 홀들

을 포함하여 구성되고,

상기 제1 인쇄 회로는 상기 제1 도금 관통 홀들 및 제2 도금 관통 홀들의 각각의 연결을 포함하고,

상기 제2 인쇄 회로는 상기 제1 도금 관통 홀들 및 제2 도금 관통 홀의 각각의 연결을 포함하고,

제3 복수개의 도금 관통 홀은, 상기 제1 복수개의 도금 관통 홀들과 같은 홀들 내에서, 상기 제1 복수개의 관통 홀 및 제3 복수개의 관통 홀들은, 0.5 밀(mil)에서 3 밀의 범위의 두께를 가지는 핀-홀 프리 (pin-hole free)절연막 및 두께 단위인 밀(mil) 당, 5600에서 15,000 볼트의 범위 내에서의 전압 항복(voltage breakdown) 보호 밴드(guard band)에 의해, 서로 전기적으로 절연되어 있으며,

제4 복수개의 도금 관통 홀들은, 상기 제2 복수개의 도금 관통 홀들과 같은 홀 내에서, 상기 제2 관통 홀들 및 제4 관통 홀들은 상기 핀-홀 프리 절연막에 의해 서로 전기적으로 절연되어 있고,

제3 인쇄 회로 및 제4 인쇄 회로들이, 절연된 층을 사이에 두고 있는 상기 제1 인쇄 회로 및 제2 인쇄 회로 층을 통하여, 각 막들 내에 형성되고,

상기 제3 인쇄 회로는 상기 제3 도금 관통 홀 및 제4 도금 관통 홀들의 각각의 연결을 포함하고,

상기 제4 인쇄 회로는 상기 제3 도금 관통 홀 및 제4 도금 관통 홀들의 각각의 연결을 포함하고,

상기 도금 관통 홀들 및 인쇄 회로 연결들은 소형 변압기의 주권선 및 보조권선을 형성하는 소형 변압기.
베이스 부재;

상기 베이스에 형성된 공동;

상기 공동 내에 위치하여, 변압기의 자기 코어(magnetic core)를 공급하는 유도(inductive) 부재;

상기 베이스 내의 복수 개의 관통 홀 개구(through hole openings);

상기 관통 홀 개구 내에 형성된 복수개의 도금 관통 홀 컨덕터(conductor) -각각의 상기 컨덕터들은, 얇은 진공 증착 폴리머 필름(polymer film)에 의해, 같은 홀 내에서 다른 도금 관통 홀 컨덕터로부터 각각 전기적으로 절연됨 -;

상기 도금 관통 홀 컨덕터는 상기 변압기의 전기적인 주 변압기 권선 및 보조 변압기 권선을 제공하는 소형 변압기.
제4항에 있어서,

상기 공동은 환상면으로 구성을 가지는 소형 변압기.
제5항에 있어서,

상기 유도 부재는 환상면의 구성을 가지는 소형 변압기.
제4항에 있어서,

상기 공동은 사각형(rectangular)의 구성을 가지는 소형 변압기.
제7항에 있어서,

상기 컨덕터 부재는 상기 공동과 유사한 사각형의 구성을 가지는 소형 변압기.
제4항에 있어서,

상기 베이스 내의 상기 관통 홀 개구는 상기 유도 부재의 벽에 인접한 소형 변압기
제9항에 있어서,

상기 유도 부재 본체를 관통하는 관통홀을 가지는 소형 변압기.
제4항에 있어서,

상기 베이스 부재는 인쇄 회로 기판로부터 형성되는 소형 변압기.
제11항에 있어서,

상기 베이스 부재는 연성(flex) 회로로 형성되는 소형 변압기.
제4항에 있어서,

상기 공동(cavity)은 상기 베이스 부재 전체를 관통하는 개구인 소형 변압기.
제4항에 있어서,

상기 공동은 상기 공동 바닥의 시트(seat)를 남겨두기 위하여 상기 베이스의 벽을 부분적으로 관통하는 소형 변압기.
제4항에 있어서,

상기 얇은 진공 증착 필름은 파릴렌인 소형 변압기.
절연 지지 부재의 대향되는 측에 있는 제1 인쇄 회로 및 제2 인쇄 회로;

상기 제1 인쇄 회로 및 제2 인쇄 회로를 각각 덮고 있는 절연 층;

상기 절연된 제1 층 및 제2 층 위에 형성되는 제3 인쇄 회로 및 제4 인쇄 회로;

상기 지지 부재를 관통하는 적어도 하나의 개구;

적어도 하나의 개구에 있어서, 얇은 진공 증착 필름에 의해 서로 절연되어 있는, 적어도 두 개의 도금 관통 홀 컨덕터; 및

상기 도금 관통 컨덕터들 중의 하나는 상기 지지 부재의 대향되는 측의 인쇄 회로 및 상기 도금 관통 홀에 전기적으로 연결되는 다층(multiple layered) 인쇄 회로.
제16항에 있어서,

상기 지지 부재는 인쇄 회로 기판으로부터 형성되는 다층 인쇄 회로.
제16항에 있어서,

상기 지지 부재는 연성(flex) 회로로 형성되는 다층 인쇄 회로.
제16항에 있어서,

상기 얇은 진공 증착 필름은 파릴렌인 다층 인쇄 회로.
지지 부재 내에 있는 복수 개의 도금 관통 홀들; 및

상기 도금 관통 홀들 사이에서 얇게 진공 증착 된 절연 부재

를 포함하는 회로.
제20항에 있어서,

상기 지지 부재는 인쇄 회로 기판으로부터 형성되는 회로.
제20항에 있어서,

상기 지지 부재는 연성 회로로 형성되는 회로.
제20항에 있어서,

상기 얇은 진공 증착 필름은 파릴렌인 회로.
싱글 회로 기판 비아(single circuit board via)에 복수 개의 도금 관통 홀들(plated through holes)을 생성하는 방법에 있어서,

제1 도금 관통 홀을 생성하기 위하여 상기 회로 기판 비아(via)의 벽들을 구리 도금하는 단계;

제1 접착력 증가제의 박막을 상기 도금된 비아의 표면에 적용하는 단계;

상기 제1 접착력 증가제의 박막에 고-유전 강도(high dielectric strength)를 가지는 유기 층(organic layer)을 진공 증착하는 단계;

상기 유기 층을 통하여(over said organic layer) 제2 접착력 증가제를 적용하는 단계; 및

상기 회로 보드 비아 내에 제2 도금 관통 홀을 형성하기 위하여, 상기 제2 접착력 증가제를 통하여(over second layer of adhesive promoter) 구리 도금하는 단계

를 포함하는 싱글 회로 기판 비아에 복수 개의 도금 관통 홀들을 생성하는 방법.
제24항에 있어서,

상기 제1 접착력 증가제는 PECVD(Plasma Enhanced Chemical Vapor Deposition: 플라즈마 화학 증착 장치) 처리에 의해서 적용되는 싱글 회로 기판 비아에 복수 개의 도금 관통 홀들을 생성하는 방법.
제24항에 있어서,

상기 제1 접착력 증가제는 실란(Silane), 카르복실(Carboxyl) 또는 실란 및 카르복실인 싱글 회로 기판 비아에 복수 개의 도금 관통 홀들을 생성하는 방법.
제24항에 있어서,

상기 제1 접착력 증가제는 접착력 증가제 내의 관통 홀 침착(dipping)에 의해서 적용되는 싱글 회로 기판 비아에 복수 개의 도금 관통 홀들을 생성하는 방법.
제24항에 있어서,

상기 제2 접착력 증가제는 PECVD 처리에 의해서 적용되는 싱글 회로 기판 비아에 복수 개의 도금 관통 홀들을 생성하는 방법.
제28항에 있어서,

상기 제2 접착력 증가제는 카르복실 또는 실란 기상(gas phase) 화학 반응인 싱글 회로 기판 비아에 복수 개의 도금 관통 홀들을 생성하는 방법.
제24항에 있어서,

상기 유기 층은 진공 증착되는 싱글 회로 기판 비아에 복수 개의 도금 관통 홀들을 생성하는 방법.
제30항에 있어서,

상기 유기 층은 파릴렌 코팅인 싱글 회로 기판 비아에 복수 개의 도금 관통 홀들을 생성하는 방법.
싱글 회로 기판 비아에 복수 개의 절연된 컨덕터 관통 홀들(insulated conductor through holes)을 생성하는 방법에 있어서,

제1 컨덕터 관통 홀을 생성하기 위하여 상기 회로 기판 비아의 벽들에 제1 전도성 층을 적용하는 단계;

상기 제1 컨덕터 표면에 제1 접착력 증가제 층을 적용하는 단계;

상기 제1 접착력 증가제의 층에 고-유전 강도를 가지는 얇은 유기 층을 증착하는 단계;

상기 유기 층에 제2 접착력 증가제를 적용하는 단계; 및

상기 제2 접착력 증가제 층을 통하여 제2 컨덕터 층을 적용하는 단계

를 포함하는 싱글 회로 기판 비아에 복수 개의 절연된 컨덕터 관통 홀들을 생성하는 방법.