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KR101156914B1 - 신호 전송 네트워크에서 풀 페일세이프 능력을 제공하는 시스템 및 방법 - Google Patents

신호 전송 네트워크에서 풀 페일세이프 능력을 제공하는 시스템 및 방법 Download PDF

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KR101156914B1
KR101156914B1 KR1020100098402A KR20100098402A KR101156914B1 KR 101156914 B1 KR101156914 B1 KR 101156914B1 KR 1020100098402 A KR1020100098402 A KR 1020100098402A KR 20100098402 A KR20100098402 A KR 20100098402A KR 101156914 B1 KR101156914 B1 KR 101156914B1
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데이비스 리즈 제프리
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인터실 아메리카스 엘엘씨
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Abstract

신호 전송 네트워크에서 페일세이프 능력을 제공하는 시스템 및 방법이 제공된다. 예를들어, 신호 전송 네트워크에서 페일세이프 능력을 제공하는 시스템은 신호 또는 데이터를 전송하고 수신하는 적어도 하나의 제1 전자회로, 적어도 하나의 제1 전자회로에 연결되는 적어도 하나의 드라이버 유닛, 및 적어도 하나의 제1 전기 회로 및 적어도 하나의 드라이버 유닛에 연결된 수신기 유닛을 포함한다. 적어도 하나의 수신기 유닛은 적어도 하나의 오프셋 신호 발생 유닛, 신호 비교 유닛, 스위칭 유닛을 포함하여, 적어도 하나의 오프셋 신호 발생 유닛에서 신호 비교 유닛의 입력까지 오프셋 신호를 연결한다.

Description

신호 전송 네트워크에서 풀 페일세이프 능력을 제공하는 시스템 및 방법{SYSTEM AND METHOD FOR PROVIDING A FULL FAIL-SAFE CAPABILITY IN SIGNAL TRANSMISSION NETWORKS}
본 출원은 2009년 10월 9일에 출원된 "RS-485 RECEIVER WITH A FULL FAIL-SAFE POLARITY INVERSION FUNCTION"라는 명칭의 미국의 가출원 제 61/250,487호와 관련되고 이는 본 명세서에 참조로서 병합된다. 본 출원은 미국의 가출원 제 61/250,487호를 기초로 우선권을 주장한다.
본 발명은 신호 전송 네트워크에서 풀 페일세이프 능력을 제공하는 시스템 및 방법에 대한 것이다.
본 발명은 신호 전송 네트워크에서 풀 페일세이프 능력을 제공하는 시스템 방법을 제공함을 목적으로 한다.
본 발명의 상기 목적을 달성하기 위하여, 일 실시예에 따르면, 신호 전송 네트워크에서 페일세이프 능력을 제공하는 시스템은, 신호 또는 데이터를 전송하고 수신하는 적어도 하나의 제1 전자회로, 적어도 하나의 제1 전자회로에 연결되는 적어도 하나의 드라이버 유닛, 및 적어도 하나의 제1 전기 회로 및 적어도 하나의 드라이버 유닛에 연결된 수신기 유닛을 포함한다. 또한, 적어도 하나의 수신기 유닛은 적어도 하나의 오프셋 신호 발생 유닛, 신호 비교 유닛, 스위칭 유닛을 포함하여, 적어도 하나의 오프셋 신호 발생 유닛에서 신호 비교 유닛의 입력까지 오프셋 신호를 연결한다.
본 발명에 따르면, 정상 및 반전 극성 조건 양자에 대하여 페일세이프 능력을 제공하여서, 수신기 회로는 연관된 신호 전송 네트워크에 대한 페일세이프 기능성을 제공한다. 만약, 신호 전송 네트워크가 차동 신호 전송 네트워크인 경우, 수신기는 전체적인 수신 공통모드 전압 범위에서 페일세이프 기능성을 제공한다.
도면은 단지 예시적인 실시예를 설명하는 것으로서, 범위를 제한하는 것으로 고려되어서는 안되고, 예시적인 실시예들은 첨부된 도면을 사용하여 추가적인 특성과 상세한 내용으로 설명될 것이다.
도 1은 본 발명의 일 실시예를 구현하는데 사용될 수 있는 시스템을 도시하는 블럭도이다.
도 2는 본 발명의 일 실시예를 구현하는데 사용될 수 있는 수신기 회로의 블럭도이다.
도 3은 정상(normal) 극성 조건 및 반전(inverted) 극성 조건에 대한 수신기 회로에서 나오는 출력신호를 나타내는 복수의 신호 파형의 도면이다.
도 4는 신호 전송 네트워크에서 오프셋 신호 발생을 구현하는데 사용될 수 있는 제2 수신기 회로의 블럭도이다.
도 5는 신호 전송 네트워크에서 오프셋 신호 발생을 구현하는데 사용될 수 있는 제3 수신기 회로의 블럭도이다.
도 6은 신호 전송 네트워크에서 오프셋 신호 발생을 구현하는데 사용 될 수 있는 제4 수신기 회로의 블럭도이다.
도 7은 신호 전송 네트워크에서 오프셋 신호 발생을 구현하는데 사용 될 수 있는 제5 수신기 회로의 블럭도이다.
일반적인 통례에 따라서, 다양한 상세한 특징은 예시적인 실시예들과 관련하여 특정한 특징을 강조하여 그려졌고, 축척에 따라서 그려진 것은 아니다.
이하의 상세한 설명에서, 참조는 본 명세서의 일부를 형성하는 첨부된 도면에서 만들어지고, 이는 특정한 예시적인 실시예를 설명하는 방법으로 보여진 것이다. 그러나 다른 실시예들이 사용될 수 있고, 논리적, 기계적, 전기적인 변경이 만들어질 수 있다는 것이 이해되어야 한다. 또한, 도면과 상세한 설명에서 제시되는 방법은 개별 행동이 수행될 순서에 제한되는 것으로 해석되어서는 안된다. 이하의 상세한 설명은, 따라서, 제한하는 의미로 해석되어서는 안된다.
도 1은 본 발명의 일 실시예를 구현하는데 사용될 수 있는 시스템(100)을 도시한다. 예를들어, 시스템(100)은 신호 통신 라인을 통하여 하나 이상의 수신기에 아날로그 또는 디지털 신호를 전달하는 하나 이상의 전송기의 네트워크 같은 신호 전송 네트워크일 수 있다. 다른 예에서, 시스템(100)은 신호 드라이버의 네크워크(예를들어, 전송기들) 및 버스 형태로 연결된 수신기 일 수 있다. 또 다른 예에서는, 시스템(100)은 RS-485 또는 RS-422 데이터 전송 표준 또는 프로토콜에 따라 작동하는 차동(differential) 데이터 전송 네트워크일 수 있다.
도 1을 참조하면, 시스템(100)은 제1 트랜시버(102)에 연결된 제1 전자회로(101), 제2 트랜시버(104)에 연결된 제2 전자회로(103), 제3 트랜시버(106)에 연결된 제3 전자회로(105), 및 제4 트랜시버(108)에 연결된 제4 전자회로(107)을 포함한다. 예를들어, 일 실시예에서, 각각의 전자회로(101,103,105,107)는 각각의 트랜시버(102,104,106,108)를 통하여 상이한 트랜시버(102,104,106,108)에 전달되는 신호 또는 데이터를 발생하거나 수신하는 회로이다. 그러한 회로의 일 실시예는 트랜시버(102,104,106,108)에 연결되어 연관된 네트워크에서 상이한 트랜시버에 연결된 제어기로 신호 정보 또는 데이터를 제공하는 센서회로이다. 또한, 예를들어, 일 실시예에서, 각각의 트랜시버(102,104,106,108)는 차동신호를 전송하고 수신한다. 비록 4개의 전자회로 및 트랜시버가 도시되었지만, 그러한 네크워크에서 사용될 수 있는 전자회로와 트랜시버의 개수는 단지 디자인에 제약되는 것이다. 그리하여, 시스템(100)은 4개 보다 많게 또는 적게 도시된 전자회로와 트랜시버를 포함할 수 있다. 예를들어, 시스템(100)은 제1 및 제2 전자회로(101,103)및 제1 및 제2 트랜시버(102,104) 같이, 두 개의 전자회로 및 트랜시버를 포함할 수 있다.
각각의 트랜시버(102,104,106,108)는 신호 전송/수신 페어(pair)를 포함한다. 예를들어, 제1 트랜시버(102)는 제1 드라이버(예를들어, 전송기) 유닛(110) 및 제1 수신기 유닛(112)을 포함하고, 제2 트랜시버(104)는 제2 드라이버 유닛(114) 및 제2 수신기 유닛(116)을 포함하고, 제3 트랜시버(106)는 제3 드라이버 유닛(118) 및 제3 수신기 유닛(120)을 포함하고, 제4 트랜시버(108)는 제4 드라이버 유닛(122) 및 제4 수신기 유닛(124)을 포함한다. 각각의 드라이버 유닛(110,114,118,122)의 입력(DI)은 각각의 전자회로(101,103,105,107)의 출력에 연결되고, 각각의 수신기 유닛(112,116,120,124)의 출력(RO)은 각각의 전자회로의 입력에 연결된다. 또한, 각각의 드라이버 유닛은 신호 통신 라인(126,128)에 의하여 상이한 트랜시버에서 수신기에 연결된다. 예를들어, 일 실시예에서, 신호 통신 라인(126,128)은 차동신호들을 "마스터" 트랜시버 (예를들어, 트랜시버(102)의 드라이브 유닛)에서 "슬래이브" 트랜시버의 수신기 유닛(예를들어, 트랜시버(104,106,108))으로 전달하는 네트워크 버스가 될 수 있다.
도 2는 본 발명의 일 실시예를 구현하는데 사용될 수 있는 수신기 회로(200)의 블럭도이다. 예를들어, 수신기 회로(200)는 도 1에 도시된 시스템(100)의 적어도 하나의 수신기 유닛(112,116,120,124)에 대한 풀 페일세이프 기능을 구현하는데 사용될 수 있다. 그리하여, 수신기 회로(200)는 각각의 수신기 유닛(112,116,120,124)의 부품, 전체 수신기 유닛(112,116,120, 또는 124) 또는 각각의 수신기 유닛(112,116,120,124)의 회로로부터 분리된 회로로 구현될 수 있다. 임의의 이벤트에서, 수신기 회로(200)는 만약 수신된 신호의 극성이 전기적으로 역전(reverse)되면(예를들어, 부적절하게 전송 라인 연결부에 연결된 것을 재연결하는 것보다) 네트워크 수신기가 잘못된 신호를 출력하는 것을 방지한다. 예를들어, 일 실시예에서, 차동 신호 전송 네트워크는 네트워크 수신기에 대한 풀 페일세이프 가능 수신기 회로(200)을 포함하는데, 만약 역전 극성 논리 제어 기능이 소망의 논리 센스를 얻도록 수신기의 출력을 반전함으로써 수신 신호의 극성을 전기적으로 역전시키도록 이용되거나, 수신기의 입력이 버스에서 끊기거나(페일세이프 오픈), 또는 수신기의 입력에 영에 가까운 전압 차동 신호가 인가된다면(페일세이프가 단락 또는 유휴(idle) 및 종단됨) 풀 페일세이프 가능 수신기 회로(200)는 오류 시작 비트를 출력(예를들어, 최초로 논리 "1"에서 논리 "0" 상태로 천이되는 출력)하는 것을 방지한다.
도 2를 참조하면, 수신기 회로(200)는 스위칭 유닛(202), 제1 신호 비교 유닛(204) 및, 제2 신호 비교 유닛(206)을 포함한다. 예를들어, 일 실시예에서, 스위칭 유닛(202)은 아날로그 트랜지스터 스위치를 사용하여 구현될 수 있고(예를들어, MOS 전계효과트랜지스터 또는 MOSFET), 제1 신호 비교 유닛(204)은 비교기를 사용하여 구현될 수 있고, 제2 신호 비교 유닛은 배타적 논리합(XOR) 게이트를 사용하여 구현될 수 있다. 이러한 관점에서, 예를들어, 수신기 회로(200)는 바이폴라 및/또는 상보적 MOSFET (CMOSFET)을 제작하는 기술을 사용하여 제작할 수 있다. 제2 실시예에서, 예를들어, 제1 신호 비교 유닛(204)은 두 개의 (예를들어, 차동) 입력 신호들을 대수적으로 차감하고, 만약 두 입력 신호의 대수적인 차이가 0보다 크거나 양수이면, 양의 신호(예를들어, 출력이 "하이" 또는 논리 "1")를 출력하고, 만약 두 입력 신호의 대수적인 차이가 0보다 작거나 음수이면, 음의 신호(예를들어, 출력이 "로우" 또는 논리 "0")를 출력하는 회로 또는 장치를 사용하여 구현할 수 있다. 또한, 제2 신호 비교 유닛(206)은 멀티플렉서 및 반전기를 사용하여 구현될 수 있다. 예를들어, 제2 신호 비교 유닛(206)은 복수-상태 신호 비교 유닛으로 기능할 수 있고, 이는 두 개의 입력 신호를 수신하여, 두 개의 입력 신호중 하나가 양 또는 "하이"이면, 양의 신호를 출력하고, 두 개의 입력 신호가 동일하면 음의 신호 (예를들어, 논리 "0")을 출력한다.
수신기 회로(200)는 제1 입력 연결부(208) 및 제2 입력 연결부(210)를 포함한다. 예를들어, 제1 입력 연결부(208)는 도 1에서 신호 통신 라인(128)에 연결될 수 있고, 제2 입력 연결부(210)는 신호 통신 라인(126)에 연결될 수 있다. 이러한 관점에서, 신호 통신 라인들(126,128)로 전달되는 (예를들어, 차동) 신호는 제1 및 제2 입력 연결부(208,210)에서 수신될 수 있다. 제1 입력 연결부(208)는 스위칭 유닛(202)를 통하여 제1 신호 비교 유닛(204)의 제1 입력(212)에 연결될 수 있다. 예를들어, 제1 입력 연결부(208)는 제1 오프셋 신호(예를들어, -OS) 발생 유닛(224), 제1 스위치 접점(202a) 및 제2 스위치 접점(202c)를 통하여 제1 입력에 연결될 수 있다. 일 실시예에서, 제1 오프셋 신호 발생 유닛(224)는 음의 오프셋 전압을 발생한다. 대안적으로, 예를들어, 제1 입력 연결부(208)는 제2 오프셋 신호(예를들어 +OS) 발생 유닛(226), 제3 스위치 접점(202b), 및 제2 스위치 접점(202c)를 통하여 제1 입력(212)에 연결될 수 있다. 일 실시예에서, 제2 오프셋 신호 발생 유닛(226)은 양의 오프셋 전압을 발생한다. 스위칭 유닛(202)의 위치는 라인(222)에 입력된 미리 설정된 제어신호에 의하여 제어된다. 예를들어, 제어신호는 네트워크 설계자 또는 사용자에 의하여 직간접적으로 입력될 수 있다. 제2 입력 연결부(210)는 제1 신호 비교 유닛(204)의 제2 입력(214)에 연결된다.
제1 신호 비교 유닛(204)의 출력은 라인(216)에 의하여 제2 신호 비교 유닛(206)의 제1 입력(217)에 연결되고, 제2 라인(218)은 제2 신호 비교 유닛(206)의 제2 입력(219)에 연결된다. 미리 설정된 제어 신호는 제2 라인(218)에 입력된다. 예를들어, 만약, 정상(normal) 신호 극성 조건이 존재하면(예를들어, 수신된 신호의 극성이 전기적으로 역전되지 않으면), 논리 "0"은 라인(218)으로 제2 신호 비교 유닛(206)에 입력된다. 대안적으로, 예를들어, 역전(reverse) 신호 극성 조건이 존재하면(예를들어, 수신된 신호의 극성이 전기적으로 역전되면), 논리 "1"은 라인(218)에 제2 신호 비교 유닛(206)에 입력될 수 있다. 일 실시예에서, 라인(218)의 제어신호 입력은 라인(222)의 입력이다. 제2 실시예에서, 상이한 제어신호들은 라인(218 및 222)의 입력이다. 임의의 이벤트에서, 제2 신호 비교 유닛(206)(및 수신기 회로(200))에서의 출력 신호는 라인(220)에 전달된다(예를들어, 도 1에 도시된 전자회로(101,103,105,107)의 입력 연결). 예를들어, 제2 신호 비교 유닛(206)으로 부터의 출력 신호는 신호(R0)일 수 있고, 이는 도 1에 도시된 수신기 유닛(112,116,120,124)에 대한 출력 신호이다.
도 3은 복수의 신호 파형의 도면(300)이고, 이는 정상 및 반전(예를들어, 역전) 극성 조건에 대한 수신기 회로(200)로 부터의 출력 신호(예를들어, R0)를 나타낸다. 작동 중에, 도 2 및 도 3을 참조하면, 만약 정상 신호 극성 조건이 존재하면 (예를들어, 수신된 신호의 극성이 전기적으로 역전되지 않으면), 라인(222)의 제어신호 (예를들어, 논리 "0") 입력은 유닛(202)을 스위칭하여 제1 입력 연결부(208)를 제2 신호 오프셋 발생기 유닛(226)을 통하여 제1 입력(212)에 연결하도록한다. 이러한 구성은 양의 오프셋 신호(예를들어, +OS)를 제1 입력 연결부(208)에서 수신된 신호에 연결한다. 또한, 논리 "0" 신호는 라인(218)의 입력이다. 결과적으로, 제1 입력(212)에 인가된 양의 오프셋 신호와 함께, 제1 신호 비교 유닛(204)의 출력은 하이(예를들어, 논리 "1")이다. 라인(218)상에 논리 "0" 신호는 제2 신호 비교 유닛(206)이 비반전 유닛으로 기능하게하고, 제2 신호 비교 유닛(206)의 출력은 따라서 하이이다. 정상 극성 파형(300a)에 도시된 것처럼, 제1 입력 신호(VA)에서 제2 입력 신호(VB)를 차감한 값이 제로(영)라면, 출력 신호(R0)는 하이이다. 이러한 결과는 입력 신호의 부재시(예를들어, 입력 연결부가 개방되거나, 플로팅되어 내부 기준(reference)에 의하여 정의되거나,입력들이 함께 단락되거나, 입력이 종단 저항에 의하여 단락되는 경우), 출력 신호는 논리 "1" 상태로 남게되고, 페일세이프 기능성은 비반전 극성 조건에 대해서 수신기 회로(200)에 의하여 제공된다는 것을 지시한다.
반전 신호 극성 조건이 존재하면(예를들어, 수신된 신호의 극성이 전기적으로 역전되면), 라인(222)의 제어신호(예를들어, 논리 "1") 입력은 스위칭 유닛(202)이 제1 입력 연결부(208)을 제1 오프셋 신호 발생기 유닛(224)를 통하여 제1 입력(212)에 연결하도록 한다. 이러한 형태는 음의 오프셋 신호 (예를들어, -OS)를 제1 입력 연결부(208)에서 수신된 신호에 부가한다. 또한, 논리 "1"은 라인(218) 상에 입력이고, 이는 제2 신호 비교 유닛(206)이 신호 반전 유닛으로 기능하도록 한다. 결과적으로, 음의 오프셋 신호는 제1 입력(212)에 인가되고, 제1 신호 비교 유닛(204)의 출력은 로우(예를들어, 논리 "0"), 제2 신호 비교 유닛(206)의 출력은 하이(예를들어, 논리 "1")이다. 반전 극성 파형(300b)에 의하여 도시된 바와 같이, 제1 입력 신호(VA)에서 제2 입력 신호를 차감한 값이 제로(영)라면 출력 신호(R0)는 하이이다. 이러한 결과는 입력신호의 부재시에(예를들어, 입력 연결부가 개방되거나, 플로팅되거나,입력들이 함께 단락되거나, 입력이 종단 저항에 의하여 단락되는 경우), 출력 신호는 논리 "1" 상태로 남게되고, 페일세이프 기능은 반전 또는 역전 극성 조건에 대하여 수신기 회로(200)에 의하여 제공된다는 것을 나타낸다. 그리하여, 정상 및 반전 극성 조건 양자에 대하여 페일세이프 능력을 제공하여서, 수신기 회로(200)는 연관된 신호 전송 네트워크에 대한 페일세이프 기능성을 제공한다. 만약, 신호 전송 네트워크가 차동 신호 전송 네트워크인 경우, 수신기는 전체적인 수신 공통모드 전압 범위에서 페일세이프 기능성을 제공한다.
도 4는 본 발명의 일 실시예를 구현하는데 사용될 수 있는 수신기 회로(400)의 블럭도이다. 예를들어, 수신기 회로(400)는 도 2에 도시된 수신기 회로(200)에 대한 대안적인 입력 섹션을 구현하는데 사용될 수 있다. 도 4를 참조하면, 수신기 회로(400)는 스위칭 유닛(402), 양의 오프셋 신호 발생 유닛(404), 제1 신호 비교 유닛(406)을 포함한다. 수신기 회로(400)는 제1 입력 연결부(408) 및 제2 입력 연결부(410)을 포함한다. 예를들어, 제1 입력 연결부(408)는 도 1에서 신호 통신 라인(128)에 연결될 수 있고, 제2 입력 연결부(410)은 신호 통신 라인(126)에 연결될 수 있다. 이러한 관점에서, 신호 통신 라인들(126,128)로 전달되는 (예를들어, 차동) 신호는 제1 및 제2 입력 연결부(408,410)에서 수신될 수 있다. 제1 입력 연결부(408)은 스위칭 유닛(402)를 통하여 제1 신호 비교 유닛(406)의 제1 입력(412)에 연결된다. 이러한 구현 예에서, 제1 입력 연결부(408)는 오프셋 신호(예를들어, +OS) 발생 유닛(404), 제1 스위치 접점(402a), 제2 스위치 접점(402c), 제3 스위치 접점(402d), 제4 스위치 접점(402e)를 통하여 제1 입력(412)에 연결된다. 또한, 제2 입력 연결부(410)는 제5 스위치 접점(402f), 제6 스위치 접점(402g), 제7 스위치 접점(402h), 제8 스위치 접점(402i)를 통하여, 제1 신호 비교 유닛(406)의 제2 입력(414)에 연결된다. 이러한 구현에서, 양의 오프셋 신호는 제1 입력 연결부(408) 또는 제2 입력 연결부(410)에서 수신된 신호에 더해질 수 있다.
도 5는 본 발명의 일 실시예에 구현되는데 사용될 수 있는 수신기 회로(500)의 블럭도이다. 예를들어, 수신기 회로(500)는 도 2에 도시된 수신기 회로(200)에 대한 제2 대안적인 입력 섹션을 구현하는데 사용될 수 있다. 도 5를 참조하면, 수신기 회로(500)는 스위칭 유닛(502), 양의 오프셋 신호 발생 유닛(504), 음의 오프셋 신호 발생 유닛(506), 및 제1 신호 비교 유닛(508)을 포함한다. 수신기 회로(500)는 제1 입력 연결부(510) 및 제2 입력 연결부(512)를 포함한다. 예를들어, 제1 입력 연결부(510)은 도 1의 신호 통신 라인(128)에 연결될 수 있고, 제2 입력 연결부(512)는 신호 통신 라인(126)상으로 연결될 수 있다. 이러한 관점에서, 신호 통신 라인(126, 128)에 전달되는 (예를들어, 차동)신호는 제1 및 제2 입력 연결부(510, 512)에서 수신될 수 있다. 제1 입력 연결부(510)는 스위칭 유닛(502)을 통하여 제1 신호 비교 유닛(508)의 제1 입력(514)에 연결된다. 이러한 구현 예에서, 제1 입력 연결부(510)는 제1 오프셋 신호(예를들어, +OS) 발생 유닛(504), 제1 스위치 접점(502a) 및 제2 스위치 접점(502b)를 통하여 제1 입력(514)에 연결된다. 또한, 제2 입력 연결부(512)는 제1 신호 비교 유닛(508)의 제2 입력(516)에 연결된다. 대안적으로, 스위칭 유닛(502)의 스위치된 위치에 따라서, 제1 입력 연결부(510)는 제2 오프셋 신호 (예를들어, -OS) 발생 유닛(506), 제3 스위치접점(502c) 및 제2 스위치접점(502b)를 통하여 제1 신호 비교 유닛(508)의 제1 입력(514)에 연결될 수 있다. 이러한 구현에서, 양의 오프셋 신호 또는 음의 오프셋 신호는 제1 입력 연결부(510)에 수신된 신호에 더해질 수 있다.
도 6은 본 발명의 일 실시예를 구현하는데 사용될 수 있는 수신기 회로(600)의 블럭도이다. 예를들어, 수신기 회로(600)는 도 2에서 도시된 수신기 회로(200)에 대한 제3의 대안적인 입력 섹션을 구현하는데 사용될 수 있다. 도 6을 참조하면, 수신기 회로(600)은 스위칭 유닛(602), 음의 오프셋 신호 발생 유닛(604), 양의 오프셋 신호 발생 유닛(606), 및 제1 신호 비교 유닛(608)을 포함한다. 수신기 회로(600)는 제1 입력 연결부(610) 및 제2 입력 연결부(612)를 포함한다. 예를들어, 제1 입력 연결부(610)는 도 1의 신호 통신 라인(128)에 연결될 수 있고, 제2 입력 연결부(612)는 신호 통신 라인(126)에 연결될 수 있다. 이러한 관점에서, 신호 통신 라인(126,128) 상으로 전달되는 (예를들어, 차동) 신호는 제1 및 제2 입력 연결부(610,620)에서 수신될 수 있다. 제1 입력 연결부(610)는 제1 신호 비교 유닛(608)의 제1 입력(614)에 연결된다. 제2 입력 연결부(612)는 스위칭 유닛(602)를 통하여 제1 신호 비교 유닛(608)의 제2 입력(616)에 연결된다. 이러한 구현 예에서, 제2 입력 연결부(612)는 제1 오프셋 신호(예를들어, -OS) 발생 유닛(604), 제1 스위치 접점(602a), 및 제2 스위치 접점(602b)를 통하여 제2 입력(616)에 연결된다. 대안적으로, 스위칭 유닛(602)의 스위치된 위치에 따라서, 제2 입력 연결부(612)는 제2 오프셋 신호(예를들어, +OS) 발생 유닛(606), 제3 스위칭접점 (602c), 및 제2 스위치접점(602b)를 통하여 제1 신호 비교 유닛(608)의 제2 입력(616)에 연결된다. 이러한 구현에서, 양의 오프셋 신호 또는 음의 오프셋 신호는 제2 입력 연결부(612)에 수신된 신호에 부가될 수 있다.
도 7은 본 발명의 일 실시예를 구현하는데 사용될 수 있는 수신기 회로(700)의 블럭도이다. 예를들어, 수신기 회로(700)는 도 2에 도시된 수신기 회로(700)에 대한 제4의 대안적인 입력 섹션을 구현하는데 사용될 수 있다. 도 7을 참조하면, 수신기 회로(700)는 스위칭 유닛(702), 제1 양의 오프셋 신호 발생 유닛(704), 제2 양의 오프셋 신호 발생 유닛(706), 및 제1 신호 비교 유닛(708)을 포함한다. 수신기 회로(700)는 또한, 제1 입력 연결부(710) 및 제2 입력 연결부(712)를 포함한다. 예를들어, 제1 입력 연결부(710)는 도 1에서 신호 통신 라인(128)에 연결될 수 있고, 제2 입력 연결부(712)는 신호 통신 라인(126)에 연결될 수 있다. 이러한 관점에서, 신호 통신 라인(126,128) 상에서 전달되는 (예를들어, 차동) 신호는 제1 및 제2 입력 연결부(710,712)에서 수신될 수 있다. 제1 입력 연결부(710)는 제1 신호 비교 유닛(708)의 제1 입력(714)에 연결된다. 제2 입력 연결부(712)는 스위칭 유닛(702)를 통하여 제1 신호 비교 유닛(708)의 제2 입력(716)에 연결된다. 이러한 예시적인 구현에 대해서, 제 1 입력 연결부(710)는 제1 오프셋 신호 (예를들어, +OS) 발생 유닛(704), 제1 스위치 접점(702a), 및 제2 스위치 접점(702b)를 통하여 제1 입력(714)에 연결된다. 또한, 제2 입력 연결부(712)는 제3 스위치 접점(702d) 및 제4 스위치 접점(702e)를 통하여 제2 입력(716)에 연결된다. 대안적으로, 스위칭 유닛(702)의 스위치된 위치에 따라서, 제1 입력 연결부(710)는 제5 스위치 접점(702c), 및 제2 스위치 접점(702b)를 통하여, 제1 신호 비교 유닛(708)의 제1 입력(714)에 연결된다. 또한, 제2 입력 연결부(712)는 제2 오프셋 신호(예를들어, +OS) 발생 유닛(706), 제6 스위치 접점(702f), 및 제4 스위치 접점(702e)를 통하여 제1 신호 비교 유닛(708)의 제2 입력(716)에 연결될 수 있다. 이러한 구현에서, 양의 오프셋 신호는 제1 입력 연결부(710) 또는 제2 입력 연결부(712)에서 수신된 신호에 부가될 수 있다.
또 다른 실시예에서, 만약 반전 신호 극성 조건이 존재하면(예를들어, 위에서 직접 설명한 것처럼), 수신기 회로(200) 내의 상이한 제1 스위칭 유닛은 이러한 신호들이 오프셋 신호 발생기 유닛 섹션에 도달하기 전에, 전기적으로 역전된 신호를 재역전하는데 사용될 수 있다. 이러한 실시예에서, 단일 오프셋 신호 발생 유닛은 페일세이프 능력을 구현하기에 충분하고, 제2 신호 비교 유닛은 필요하지 않다.
추가적인 관점에서, 수신기 회로(200)는 내부적인 음 및 양의 오프셋 신호 또는 전압을 발생하여 페일세이프 기능에 대한 프로그램가능한 수신 문턱값을 제공한다. 그리하여, 수신기 회로(200)는 사용자가 특정 신호 전송 네트워크 디자인에 대한 적절한 음 및 양의 오프셋 신호 또는 전압을 선택하여 페일세이프 기능에 대한 수신기 문턱값을 변화시키는 것을 가능하게 한다. 이러한 관점에서, 그러한 양 또는 음의 오프셋 신호 또는 전압은 수많은 방법으로 발생될 수 있다. 예를들어, 오프셋 신호 또는 전압은 하나 이상의 저항을 통하는 전류를 흘려서 발생된 전압 같은 바이어스 전압을 사용하여 발생시킬 수 있다. 또한, 예를들어, 차동 신호 네트워크에서, 만약 하나가 사용된다면, 오프셋 전압은 신호 비교기의 입력 차동 단자를 미스매칭(mismatching)하여 생산될 수 있다.
본 명세서에서, 특정한 실시예들이 도시되고 설명되었지만, 동일한 목적을 달성하기 위해 계산된 어떠한 범위든지 특정한 실시예를 대체할 수 있다는 것이 당업자에 의해 이해될 수 있다. 따라서, 본 발명은 청구항과 그것의 균등물에 의해서만 제한될 수 있다.

Claims (30)

  1. 신호 또는 데이터를 송신 및 수신하는 적어도 하나의 제1 전자회로;
    상기 적어도 하나의 제1 전자회로에 연결된 적어도 하나의 드라이버 유닛; 및
    상기 적어도 하나의 제1 전자회로 및 상기 적어도 하나의 드라이버 유닛에 연결된 적어도 하나의 수신기 유닛을 포함하고,
    상기 적어도 하나의 수신기 유닛은 적어도 하나의 오프셋 신호 발생 유닛, 제1 신호 비교 유닛, 및 상기 적어도 하나의 오프셋 신호 발생 유닛으로부터 상기 제1 신호 비교 유닛의 입력으로 오프셋 신호를 연결(coupling)하는 스위칭 유닛을 포함하는 것을 특징으로 하는 신호 전송 네트워크 내에서 페일세이프 능력을 제공하는 시스템.
  2. 제1 항에 있어서,
    상기 오프셋 신호는 정상 극성 모드에서 상기 제1 신호 비교 유닛의 상기 입력에 연결되거나, 반전(inverted) 또는 역전(reverse) 극성 모드에서 상기 제1 신호 비교 유닛의 제2 입력에 연결되는 양의 전압 또는 음의 전압인 것을 특징으로 하는 시스템.
  3. 제1 항에 있어서,
    제2 신호 비교 유닛을 더 포함하고, 상기 제2 신호 비교 유닛의 제1 입력은 상기 제1 신호 비교 유닛의 출력에 연결되고, 상기 제2 신호 비교 유닛의 제2 입력은 활성화되어, 정상 극성 및 반전 또는 역전 극성 중 적어도 하나와 관련된 제어신호를 수신하도록 구성되는 것을 특징으로 하는 시스템.
  4. 제1 항에 있어서,
    상기 시스템은 신호 전송 네트워크를 포함하는 것을 특징으로 하는 시스템.
  5. 제1 항에 있어서,
    상기 시스템은 차동 신호 전송 네트워크를 포함하는 것을 특징으로 하는 시스템.
  6. 제1 항에 있어서,
    상기 시스템은 RS-485 또는 RS-422 데이터 전송 표준에 따라서 작동하는 차동 데이터 전송 네트워크를 포함하는 것을 특징으로 하는 시스템.
  7. 제1 항에 있어서,
    상기 적어도 하나의 드라이버 유닛은 네트워크 버스에 의해서 상기 적어도 하나의 수신기 유닛에 연결되는 것을 특징으로 하는 시스템.
  8. 제1 항에 있어서,
    상기 적어도 하나의 드라이버 유닛은 제1 트랜시버의 드라이버를 포함하고, 상기 적어도 하나의 수신기 유닛은 제2 트랜시버의 수신기를 포함하는 것을 특징으로 하는 시스템.
  9. 제1 항에 있어서,
    제2 신호 비교 유닛을 더 포함하고, 상기 스위칭 유닛은 트랜지스터 스위치를 포함하고, 상기 제1 신호 비교 유닛은 비교기를 포함하고, 상기 제2 신호 비교 유닛은 배타적 논리합(XOR) 논리 게이트를 포함하는 것을 특징으로 하는 시스템.
  10. 제1 항에 있어서,
    제2 신호 비교 유닛을 더 포함하고, 상기 스위칭 유닛은 아날로그 트랜지스터 스위치를 포함하고, 상기 제1 신호 비교 유닛은 신호 비교기를 포함하고, 상기 제2 신호 비교 유닛은 멀티플렉서 및 신호 인버터를 포함하는 것을 특징으로 하는 시스템.
  11. 제1 오프셋 신호 발생 유닛, 제2 오프셋 신호 발생 유닛, 제1 신호 비교 유닛, 및 상기 제1 오프셋 신호 발생 유닛 및 상기 제2 오프셋 신호 발생 유닛중 적어도 하나에서 상기 제1 신호 비교 유닛의 입력으로 오프셋 신호를 연결하는 스위칭 유닛을 포함하는 것을 특징으로 하는 수신기 회로.
  12. 제11 항에 있어서,
    제2 신호 비교 유닛을 더 포함하고, 상기 제2 신호 비교 유닛의 제1 입력은 상기 제1 신호 비교 유닛의 출력에 연결되고, 상기 제2 신호 비교 유닛의 제2 입력은 활성화되어서 정상 극성 제어신호 및 반전 또는 역전 극성 제어신호중 적어도 하나를 수신하도록 하는 것을 특징으로 하는 수신기 회로.
  13. 제12 항에 있어서,
    상기 제1 신호 비교 유닛은 비교기이고, 상기 제2 신호 비교 유닛은 배타적 논리합(XOR) 논리 게이트인 것을 특징으로 하는 수신기 회로.
  14. 제11 항에 있어서,
    상기 제1 신호 비교 유닛은 복수의 차동 입력들을 포함하는 비교기인 것을 특징으로 하는 수신기 회로.
  15. 제11 항에 있어서,
    상기 제1 오프셋 신호 발생 유닛에 의하여 발생하는 오프셋 신호는 정상 입력 극성 조건과 관련된 제1 극성이고, 상기 제2 오프셋 신호 발생 유닛에 의하여 발생하는 오프셋 신호는 반전(inverted) 또는 역전(reverse) 입력 극성 조건과 관련된 반대 극성인 것을 특징으로 하는 수신기 회로.
  16. 제11 항에 있어서,
    제1 오프셋 신호 발생 유닛에 의하여 발생된 오프셋 신호가 정상 입력 극성 조건에서 상기 제1 신호 비교 유닛의 제1 입력에 연결되고, 제2 오프셋 신호 발생 유닛에 의하여 발생된 오프셋 신호는 반전 또는 역전 극성 조건에서 상기 제1 신호 비교 유닛의 제2 입력에 연결되면, 상기 제1 오프셋 신호 발생 유닛 및 상기 제2 오프셋 신호 발생 유닛에 의하여 발생되는 상기 오프셋 신호들은 동일한 극성인 것을 특징으로 하는 수신기 회로.
  17. 제11 항에 있어서,
    상기 제1 신호 비교 유닛의 출력에 연결된 제2 신호 비교 유닛을 더 포함하고, 논리 하이(high) 신호가 상기 제2 신호 비교 유닛의 제1 입력에 수신되고, 정상 극성 제어 신호가 상기 제2 신호 비교 유닛의 제2 입력에서 수신되면, 제2 논리 하이 신호는 상기 제2 신호 비교 유닛에서 출력되는 것을 특징으로 하는 수신기 회로.
  18. 제11 항에 있어서,
    상기 제1 신호 비교 유닛의 출력에 연결된 제2 신호 비교 유닛을 더 포함하고, 논리 로우(low) 신호가 상기 제2 신호 비교 유닛의 제1 입력에 수신되고, 반전 극성 제어신호가 상기 제2 신호 비교 유닛의 제2 입력에 수신되면, 논리 하이 신호가 상기 제2 신호 비교 유닛에서 출력되는 것을 특징으로 하는 수신기 회로.
  19. 제12 항에 있어서,
    상기 스위칭 유닛은 트랜지스터 스위치이고, 상기 제1 신호 비교 유닛은 비교기이고, 상기 제2 신호 비교 유닛은 배타적 논리합(XOR) 논리 게이트이고, 상기 수신기 회로는 CMOS 회로인 것을 특징으로 하는 수신기 회로.
  20. 신호 전송 네트워크 내에서 페일세이프 능력을 제공하는 방법으로서,
    상기 신호 전송 네트워크 내에서 복수의 신호를 수신하는 단계;
    상기 복수의 신호의 극성이 제1 극성이라면, 상기 복수의 신호에 제1 오프셋 신호를 부가하는 단계; 및
    상기 복수의 신호의 상기 극성이 제2 극성이라면, 상기 복수의 신호에 제2 오프셋 신호를 부가하는 단계를 포함하는 신호 전송 네트워크 내에서 페일세이프 능력을 제공하는 방법.
  21. 제20 항에 있어서,
    상기 제1 극성이 반전 극성이고, 상기 제1 오프셋 신호가 양의 전압인 것을 특징으로 하는 신호 전송 네트워크 내에서 페일세이프 능력을 제공하는 방법.
  22. 제20 항에 있어서,
    상기 제1 극성이 비반전 극성이고, 상기 제1 오프셋 신호가 음의 전압인 것을 특징으로 하는 신호 전송 네트워크 내에서 페일세이프 능력을 제공하는 방법.
  23. 제20 항에 있어서,
    상기 복수의 신호들이 차동신호를 포함하는 것을 특징으로 하는 신호 전송 네트워크 내에서 페일세이프 능력을 제공하는 방법.
  24. 제20 항에 있어서,
    상기 복수의 신호들을 수신하는 단계는 상기 복수의 신호의 상기 극성이 반전 극성이라면, 상기 복수의 신호 및 음의 오프셋 신호를 비교기의 적어도 하나의 입력 상에서 수신하는 단계를 더 포함하는 것을 특징으로 하는 신호 전송 네트워크 내에서 페일세이프 능력을 제공하는 방법.
  25. 제20 항에 있어서,
    상기 복수의 신호들을 수신하는 단계는 상기 복수의 신호들의 상기 극성이 반전 극성이라면, 상기 복수의 신호 및 양의 오프셋 신호를 비교기의 적어도 하나의 입력 상에서 수신하는 단계를 더 포함하는 것을 특징으로 하는 신호 전송 네트워크 내에서 페일세이프 능력을 제공하는 방법.
  26. 제20 항에 있어서,
    유휴상태의 수신기는, 신호들의 수신된 극성이 상기 제1 극성 또는 상기 제2 극성이고, 상기 수신기의 복수의 입력이 개방 또는 플로팅(floating), 함께 단락, 또는 종단 저항에 단락된 경우, 논리 하이 신호를 출력하는 것을 특징으로 하는 신호 전송 네트워크 내에서 페일세이프 능력을 제공하는 방법.
  27. 페일 세이프 전송 능력을 제공하는 방법으로서,
    복수의 신호를 수신하는 단계;
    만약 상기 복수의 신호의 극성이 제1 극성이라면, 상기 복수의 신호에 제1 오프셋 신호를 부가하는 단계; 및
    만약 상기 복수의 신호의 상기 극성이 제2 극성이라면, 상기 복수의 신호에 제2 오프셋 신호를 부가하는 단계를 포함하는 것을 특징으로 하는 페일 세이프 전송 능력을 제공하는 방법.
  28. 제27 항에 있어서,
    상기 제1 극성이 반전 극성이고, 상기 제1 오프셋 신호가 양의 전압인 것을 특징으로 하는 페일 세이프 전송 능력을 제공하는 방법.
  29. 제27 항에 있어서,
    상기 제2 극성이 비반전 극성이고, 상기 제2 오프셋 신호가 음의 전압인 것을 특징으로 하는 페일 세이프 전송 능력을 제공하는 방법.
  30. 제27 항에 있어서,
    집적회로(IC) 내에서 수신 및 부가를 수행하는 단계를 더 포함하는 것을 특징으로 하는 페일 세이프 전송 능력을 제공하는 방법.
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