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KR101156819B1 - 솔더볼의 무플럭스 마이크로-피어싱 방법 및 이를 채용한 장치 - Google Patents

솔더볼의 무플럭스 마이크로-피어싱 방법 및 이를 채용한 장치 Download PDF

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KR101156819B1
KR101156819B1 KR1020107012500A KR20107012500A KR101156819B1 KR 101156819 B1 KR101156819 B1 KR 101156819B1 KR 1020107012500 A KR1020107012500 A KR 1020107012500A KR 20107012500 A KR20107012500 A KR 20107012500A KR 101156819 B1 KR101156819 B1 KR 101156819B1
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KR
South Korea
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solder balls
layer
piercing
piercing bond
substrate
Prior art date
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KR1020107012500A
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English (en)
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KR20100077049A (ko
Inventor
텍 켕 리
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

기판상에 도전성 물질의 층을 형성하는 단계; 상기 도전성 물질의 층 상에 마스크층(masking layer)을 형성하는 단계; 그 위치에서 상기 마스크층을 가지고 상기 도전성 물질의 층에 제1 에칭 프로세스를 수행하는 단계; 상기 마스크층을 제거하는 단계; 및 상기 마스크층을 제거한 후에, 상기 기판상에 위치된 복수의 피어싱 본드 구조체들(piercing bond structures)을 이로써 정의하기 위하여 상기 도전성 물질의 층에 등방성 에칭 프로세스를 수행하는 단계를 포함하는 방법이 개시된다.

Description

솔더볼의 무플럭스 마이크로-피어싱 방법 및 이를 채용한 장치{METHODS OF FLUXLESS MICRO-PIERCING OF SOLDER BALLS, AND RESULTING DEVICES}
본 발명의 내용은 일반적으로 마이크로전자 장치들의 분야와 관련되고, 보다 구체적으로는, 솔더볼의 무플럭스 마이크로-피어싱(fluxless micro-piercing) 방법 및 이를 채용한 장치에 관한 것이다.
칩-온-보드 및 보드-온-칩(BOC) 기술은 인쇄회로 기판(PCB)과 같은 다른 캐리어 기판 또는 인터포저(interposer)에 반도체 다이들을 부착하는데 사용된다. 부착은 플립칩 부착, 와이어본딩, 또는 TAB(tape automated bonding)을 통하여 달성될 수 있다. 플립칩 부착은 통상 BGA(ball grid array) 기술을 이용한다. BGA 소자 (다이)는, 다이가 다른 캐리어 기판(예를들어, PCB) 또는 인터포저에 플립칩 마운트되는 것을 허락하는, 다이의 액티브 표면상의 그리드 패턴으로 배열된, 통상 솔더볼 또는 범프의 형상인 도전성 외부 컨택들을 포함한다.
플립칩 부착에서, BGA 소자의 볼들은 캐리어 기판 상에 단자들과 함께 배열되며, 솔더볼들의 리플로우(reflowing)에 의해 연결된다. 솔더볼은 경화되는 도전성 폴리머로 교체될 수 있다. 그리고, 절연 충전제(dielectric underfill)가 플립칩 다이와 캐리어 물질의 표면 사이에 주입되어(interjected) 솔더볼을 임베딩하고 BGA 소자를 캐리어 기판에 기계적으로 결합한다.
와이어본딩과 TAB 부착은 일반적으로 적절한 접착제(예를들어, 에폭시) 또는 테이프를 가지고 캐리어 기판의 표면에 다이의 배면을 부착하는 단계를 포함한다. 와이어본딩에 의해, 본드 와이어는 다이의 각 본드 패드에 부착되고 캐리어 기판(예를들어, 인터포저) 상의 대응하는 단자 패드에 본딩된다. TAB에 의해, 폴리이미드와 같은 플렉서블 절연(insulating) 테이프에 운반된(carried) 금속 리드들의 말단들은 다이의 본드 패드들과 캐리어 기판의 단자 패드들에 부착된다. 절연체(dielectric)(예를들어, 실리콘 또는 에폭시)가 손상을 방지하기 위하여 본드 와이어 또는 금속 테이프 리드들을 도포하는데 일반적으로 사용된다.
플립칩 부착은 개선된 전기적 성능을 제공하였고 패키지 밀도 증가를 가능하게 하였다. 그러나, 볼 그리드 어레이 기술의 발달은 어레이 내의 볼들을 더 소형화하고 더 좁은 피치(tighter pitch)를 초래하였다. 볼들이 소형화되고 서로 근접하게 됨에 따라서, 플립칩 다이의 도전성 범프들과 기판 또는 인터포저 상의 본드 패드들간의 상호 간 정렬에 있어서 문제를 초래하였다. 플립칩 부착은 또한 고비용 및 제조 공정의 곤란을 야기할 수 있다. 예를들어, 플립칩 마운터는 다이를 인터포저 또는 기판에 정확히 정렬할 것이 요구된다.
플립칩 패키지에 있어서, 고체상 용접(solid-state welding), 접착제 본딩 및 솔더링은 종종 상호연결 시스템을 연결(joining)하는 데 사용된다. 이들 본딩 기술들은 많은 어셈블리 문제들에 직면한다. 솔더링은, 그것의 높은 어셈블리 수율, 리플로우를 통한 프로브 마크를 제거하는 능력, 어셈블리 이후의 재작업 허용, 전기적 안정성과 자기 정렬 효과로 인한 배치 정확성에 있어서의 높은 공차(tolerance) 덕분에, 바람직한 본딩 기술이다. 그러나, 긴 프로세싱 시간, 그리고 솔더링성(solderability)을 위한 산화물 및 탄화수소의 플럭스-베이스(flux-based) 제거의 필요성과 같은, 일부 문제들이 솔더링 어셈블리에 대하여 여전히 남아 있다. 예를들어, 솔더볼은 통상적으로, 주변 환경(ambient environment)에서 솔더볼들을 제조하기 위해 채용된 제조 프로세스로 인하여 볼의 외부 표면 상에 형성되는 산화물 층을 갖는다.
그러한 솔더볼에의 도전성 연결부들(connections)을 제조하는 데 있어서, 산화물 층의 존재로 인하여 플럭스가 채용되는데, 즉, 플럭스가 그러한 산화물을 제거하기 위해 채용된다. 프로세싱 시간은, 플럭스의 적용, 정밀한 정렬을 위해 요구되는 관찰 시간(vision time) 및 솔더링을 위한 충분한 침윤 시간(wetting time)을 제공하기 위한 프로세스를 리플로우하기 위한 필요성에 의하여 길어지게 된다. 산화물의 플럭스 제거는 패키지 신뢰성에 해로운 바람직하지 않은 잔여물을 남긴다. 제거되지 않은(entrapped) 잔여물은 또한, 불완전한(premature) 연결부 흠결(joint failure)을 초래할 수 있는 그로스 솔더 보이드들(gross soler voids)을 야기할 수도 있다. 염화불화탄소 화합물들(chlorofluorocarbons; CFCs)이 플럭스 잔여물을 제거하는데 효과적이지만, 이들은 환경에 유해하고 장기간의 해결책을 제시하지는 못한다. 따라서, 플럭스의 사용과 이의 세정 프로세스는 마이크로전자, 광전자 및 마이크로전자기계 시스템들의 패키징 및 집적에 있어서 플립칩 배치에 대한 장벽을 세운다. 한편, 무플럭스 솔더링 프로세싱은 솔더링을 위한 산화물의 감소를 위해 제어된 대기에 의존하지만, 대-용량 구현(high-volume implementation)에 있어서 방해가 된다.
명백하게, 플립칩 어셈블리를 위한 주변 대기에서의 순간적인(instantaneous) 무플럭스 솔더링 방법이 매우 요구된다.
본 발명의 내용은, 전술한 문제들의 일부 또는 전부를 해결하거나 적어도 제거할 수 있는 다양한 방법 및 장치와 관련된다.
본 발명의 내용은 첨부의 도면과 관련한 다음의 설명을 참조함으로써 이해될 수 있고, 도면에서 유사한 참조번호는 유사한 구성요소를 나타낸다.
도 1a 내지 1d는 본 발명에 따른 예시적인 장치의 다양한 도면이다.
도 2a 내지 2b는 본 발명에 따른 피어싱 본드 구조체들을 이용하여 달성될 수 있는 감소된 피치를 도시한다.
도 3은 상이한 크기의 솔더볼들과 결합된(engaged) 본 발명에 따른 피어싱 본드 구조체들을 도시한다.
도 4는 본 발명에 따른 피어싱 본드 구조체들을 위한 다양한 예시적인 말단 구조들을 도시한다.
도 5a 내지 도 5d는 본 발명에 따른 피어싱 본드 구조체들을 형성하기 위한 예시적인 프로세스 흐름을 도시한다.
여기 설명된 본 발명의 내용은 다양한 수정들과 대안적인 형태들을 허용하며, 본 발명의 특정 실시예들은 도면들에서 예시의 방식으로서 도시되었으며, 이하 여기서 상세히 설명된다. 그러나, 특정 실시예들의 이하 설명은 본 발명을 개시된 특정 형태로 제한하려고 의도되지 않으며, 반면 본 발명은 첨부된 청구항들에 의해 규정되는 바와 같이 본 발명의 정신과 범위 내에 속하는 모든 수정들, 균등물들 및 대안들을 커버하는 것으로 의도된다.
본 발명의 예시적인 실시예들이 이하 설명된다. 명확성을 위하여, 실제 구현에 있어서의 모든 특징들이 본 명세서에 설명되는 것은 아니다. 임의의 그러한 실제 실시예의 개발에 있어서, 일 구현에서 다른 구현에 걸쳐 변화하는 시스템-관련 및 영업-관련 제한조건에 맞는 개발자의 스펙 목표를 달성하기 위하여 다수의 구현-스펙(implemtation-specific) 결정들이 이루어져야만 함을 물론 이해하여야 한다. 또한, 그러한 개발 노력은 복잡하고 시간-소모적일 수 있으나, 그럼에도 불구하고, 본 명세서를 이해한 당업자에게는 루틴한(routine) 과제가 될 것임을 이해하여야 한다.
도면에 도시된 다양한 영역들과 구조체들이 매우 정밀하고 샤프한 구조들과 프로파일들을 갖는 것으로 도시되었으나, 당업자는 실제에 있어서, 이들 영역들과 구조체들이 도면에 도시된 바와 같이 정밀하지 않음을 이해할 것이다. 또한, 도면에 도시된 다양한 특징들(features)과 도핑된 영역들의 상대적인 크기들은 제조된 장치들 상에 있어서의 이들 특징들과 영역들의 크기에 비교하여 과장되거나 축소될 수 있다. 그럼에도 불구하고, 첨부된 도면들은 여기 설명된 본 발명의 예시적인 실시예들을 개시하고 설명하기 위하여 포함되었다.
도 1a-1b는 본 발명의 일 측면에 따른 장치(10)의 예시적인 실시예를 도시한다. 장치(10)는 인터포저 또는 기판(14)(예를들어, 인쇄 회로 기판)에 부착되는 다이(12)를 포함한다. 용어 "기판" 및 "인터포저"는 여기서 상호변경가능한 것으로 사용될 것이고, 이들은 집적된 회로 다이가 마운트될 수 있는 임의의 종류의 기판을 언급하는 것으로 이해될 수 있다. 다이(12)는 도전성 패드들(17)에 도전적으로 결합되는 복수의 개략적으로 도시된 솔더볼들(16)을 포함한다. 솔더볼들(16)은, 솔더볼들(16)을 형성하기 위해 수행되는 제조 프로세스들로 인하여 그 외부 표면에 형성된, 예를들어, 주석 산화물인 예시적인 산화물 층(20)을 갖는다. 복수의 피어싱 본드 구조체들(22)이 기판(14) 상에 형성된다. 피어싱 본드 구조체들(22)은 기판(14)에 형성된 비아들(26)을 통하여 연장하는 예시적인 와이어 트레이스들(wire traces) 또는 라인들(24)에 도전적으로 결합된다. 와이어링 레이스들(wiring races)(24)은 기판(14)에 형성된 예시적인 컨택 패드들(28)에 도전적으로 결합된다. 절연 물질(dielectric material)(30)은 또한, 기판(14) 상의 다양한 전기 소자들을 전기적으로 분리시키기 위하여 제공된다. 적어도 하나의 산화-방지 막(anti-oxidation film; 23)(도 1c 참조)이 피어싱 본드 구조체들(22) 상에 제공된다.
도 1a는 다이(12)가 부착 이전에 기판(14)에 근접하게 위치된 상황을 도시한다. 다이(12)는 예를들어, 접착제들, 에폭시들 등의 다양한 공지의 기술을 사용하여 기판(14)에 결합될 수 있다. 도시된 예에서, 상당량의 비도전성 페이스트(non-conductive paste; 32)가 기판(14) 상에 위치된다. 일부 적용례에서, 비도전성막이 비도전성 페이스트(32)를 대신하여 적용될 수 있다.
도 1b는 피어싱 본드 구조체들(22)과 솔더볼들(16) 사이의 도전성 결합(engagement)에 의해서 다이(12)가 기판(14)에 도전적으로 결합되는 제조 과정에 있는 장치(10)를 도시한다. 피어싱 본드 구조체들(22)은 이러한 도전성 연결(connection)을 확립하기 위하여 산화막(20)과 솔더볼(16)을 천공한다(pierce). 또한, 도 1b는 다이(12)가 기판(14)으로부터 고정 거리(fixed distance)에 위치되도록 보장하기를 원하거나 그럴 필요가 있는 경우 채용될 수 있는 예시적인 스탠드오프(standoff) 구조체(34)를 도시함을 주의하라.
다이(12)를 기판(14)에 부착함에 있어서, 장치(10)가 가열되고 예시적인 다운포스(downforce; 40)가 인가된다. 다운포스(40)의 크기는 특정 적용례에 따라 변화할 수 있다. 일 예시적인 실시예에서, 다운포스(40)는 대략 2-12kg의 범위가 될 수 있다. 일부 특정 적용례들에서, 대략 8kg의 다운포스(40)가 채용될 수 있다. 장치(10)는 솔더볼(16)의 물질의 녹는점 이상의 온도로, 예를들어, 대략 190-210℃의 범위의 온도로 가열된다. 다운포스(40)는 특정 적용례에 따라서, 0.5-2초의 지속시간 동안 인가될 수 있다. 제목이 "Instantaneous Fluxless Bonding of Au with Pb-Sn Solder in Ambient Atmosphere", Journal of Applied Physics, Vol. 98, 034904(2005), 인 논문 전체가 여기에 참조로서 병합된다.
도 1c-1d는 결합 전(도 1c)과 결합후(도 1d)의 예시적인 솔더볼(16)과 피어싱 본드 구조체(22)의 확대 도면이다. 전술한 바와 같이, 피어싱 본드 구조체(22)는 산화막이 피어싱 본드 구조체(22) 상에 형성되는 것을 방지하는, 피어싱 본드 구조체(22) 상에 형성된 하나 또는 그 이상의 산화방지층들(23)을 갖는다. 도 1c-1d에 도시된 예시적인 예들에서, 산화방지층(23)은 골드층(23A)과 니켈층(23B)을 포함한다. 물론, 다른 물질들이 채용될 수도 있다. 골드층(23A)은 대략 2.5㎛의 두께를 가질 수 있고, 니켈층(23B)은 대략 0.3㎛의 두께를 가질 수 있다.
도 2a-2b는 여기 설명된 피어싱 본드 구조체들(22)을 사용함으로써 초래될 수 있는, 인접한 도전성 구조체들 사이의 감소된 피치를 개략적으로 도시한다. 도 2a는 공지의 기술들을 이용하여 일반적으로 형성되는 예시적인 도전성 본드 구조체들(90)을 개략적으로 도시한다. 종래의 본드 구조체들(90)은 실질적으로 평면의 상부 또는 컨택 표면(92)을 갖는다. 도 2a에서, 컨택 표면(92)의 폭은 "A"로 표시하였고, 구조체들(90)을 형성하기 위해 사용된 에칭 프로세스의 등방성으로 인하여 기울어진 측벽들(94)의 폭은 "B"로 표시하였으며, 구조체들(90) 간의 공간은 "C"로 표시하였다. 따라서, 도전성 구조체(90)의 피치 "P"는 A+2B+C가 될 것이다. 반면, 피어싱 본드 구조체들(22) 사이의 피치("P1")은 2B+C와 동일할 것이다. 요약하면, 여기 기술된 기술들과 피어싱 본드 구조체들(22)을 이용하면, (여기 설명된 피어싱 본드 구조체들(22)과 같은) 도전성 본딩 구조체들 사이의 피치는 도 2a에 도시된 바와 같이 실질적으로 평면 또는 논-피어싱(non-piercing) 상부 표면(92)을 갖는 본딩 구조체들을 채용하는 종래의 장치들에 비교하여 실질적으로 작아질 수 있다. 예를들어, 여기 설명된 피어싱 본드 구조체들(22)을 사용하면, 상기 피치 "P1"은 대략 최소 60㎛일 수 있다.
도 3에 도시된 바와 같이, 여기 설명된 방법론들 및 피어싱 본딩 구조체들(22)은 크기가 다른 솔더볼들(16A, 16B, 16C)과 함께 채용될 수 있다. 따라서, 여기 설명된 피어싱 본딩 구조체들(22)은 매우 다양한 상이한 연결 방법들 및 기술들과 함께 채용될 수 있다.
본 발명의 내용은 또한, 다이(12)와 인쇄 회로 기판(14) 사이의 오프셋을 제어하기 위하여 채용될 수도 있다. 일반적으로, 다른 모든 사항들이 동일할 때, 다운포스(40)가 보다 커지면, 다이(12)와 인쇄 회로 기판(14) 사이의 간격이 작아진다. 또한, 결합 프로세스 동안의 온도가 다이(12)와 인쇄 회로 기판(14) 사이의 공간을 제어하기 위하여 채용될 수 있다. 일반적으로, 그 온도가 높아지면, 다이(12)와 인쇄 회로 기판(14) 사이의 공간이 작아진다.
도 4에 도시된 바와 같이, 피어싱 본드 구조체들(22)은 구조체(22)의 피어싱 말단(22A)에 대한 다양한 구조들을 가질 수 있다. 예를들어, 피어싱 말단(22A)은 도 4에 도시된 피어싱 본드 구조체들(22)로 도시된 것과 같이(왼쪽으로부터 오른쪽으로) 뾰족하거나 라운드질 수 있고 또는 다수의 피크들을 포함할 수 있다.
도 5a-5d는 여기 설명된 피어싱 본드 구조체들(22)을 형성하기 위한 예시적인 프로세스 흐름을 도시한다. 초기에, 도 5a에 도시된 바와 같이, 마스크 층(masking layer; 80)이 도전성 물질(82)의 층 위에 형성된다. 마스크 층(80)은 예를들어, 포토레지스트 물질과 같은 다양한 물질들을 포함할 수 있고, 종래의 포토리소그래피 기술들을 이용하여 형성될 수 있다. 도전성 물질(80)의 층은 예를들어, 골드와 같은 다양한 다른 물질들을 포함할 수 있고, 예를들어, 도금과 같은 다양한 공지의 기술들에 의해 형성될 수 있다.
도 5b에 도시된 바와 같이, 이방성 에칭 프로세스(84)가 수행되어 경사진 측벽들(87)을 갖는 도전성 구조체들(86)을 부분정으로 정의한다. 그 에칭 프로세스(84)는 도전성 물질(80)의 층의 부분(88)이 완전히 에칭되어 버리지 않는 시점에 중단될 수 있다. 일부 적용례들에서, 도전성 물질(82)의 층의 잔여 부분(88)을 남기기 위한 에칭 프로세스(84)의 중단은 요구되지 않을 수 있다. 도 5c에 도시된 바와 같이, 마스크 층(80)이 제거되고, 도 5d에 도시된 피어싱 본드 구조체들(22)이 형성되는 시간까지 등방성 에칭 프로세스(89)가 수행된다. 여기 설명된 예시적인 실시예에서, 피어싱 본드 구조체들(22)은 실질적으로 삼각형의 단면 구조 및 실질적으로 뾰족한 말단(22A)을 갖는다는 점에 주의하라. 피어싱 본드 구조체(22)의 말단(22A)은 일반적으로 평면이 아니거나(non-planar) 또는 평평하지 않지만(non-flat), 다른 구조들을 취할 수도 있다. 예를들어, 도 4는 피어싱 본드 구조체들(22)의 말단(22A)의 다양한 예시적인 구조들을 도시한다.
전술한 특정 실시예들은 예시일뿐이고, 본 발명은 수정되거나 달리 실시될 수 있지만, 균등물은 본 명세서를 이해한 당업자에게 명백할 것이다. 예를들어, 전술한 프로세스 단계들은 다른 순서로 수행될 수도 있다. 게다가, 여기 도시된 구조 또는 디자인의 세부사항에 대하여는 첨부의 청구항에 기재된 것 이외에, 어떠한 제한도 의도되지 않는다. 따라서, 전술한 특정 실시예들은 변경되거나 수정될 수 있으며, 그러한 모든 수정들은 본 발명의 범위 및 정신에 속하는 것으로 간주됨은 명백하다. 따라서, 본 명세서가 추구하고자 하는 발명의 보호는 첨부의 청구항에 기재된 바와 같다.
12: 다이 14: 기판
16: 솔더볼 20: 산화막
22: 피어싱 본드 구조체 23: 산화방지막
30: 절연물질

Claims (22)

  1. 기판상에 도전성 물질의 층을 형성하는 단계;
    상기 도전성 물질의 층 상에 마스크층(masking layer)을 형성하는 단계;
    그 위치에서 상기 마스크층을 가지고 상기 도전성 물질의 층에 제1 에칭 프로세스를 수행하는 단계;
    상기 마스크층을 제거하는 단계; 및
    상기 마스크층을 제거한 후에, 상기 도전성 물질의 층에 등방성 에칭 프로세스를 수행하여 상기 기판 상에 위치된 복수의 피어싱 본드 구조체들(piercing bond structures)의 선명한 윤곽을 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  2. 청구항 1에 있어서,
    복수의 솔더볼들을 갖는 집적 회로 다이를 제공하는 단계로서, 상기 복수의 솔더볼들 각각은 상기 솔더볼의 외부 표면상에 산화물 층을 갖는 상기 집적 회로 다이를 제공하는 단계;
    적어도 상기 솔더볼들을 가열하는 단계; 및
    상기 복수의 피어싱 본드 구조체들 각각이 그 위에 형성된 상기 산화물 층을 갖는 상기 솔더볼들 중 하나를 천공하여 이로써 상기 솔더볼과 상기 피어싱 본드 구조체 사이의 도전성 연결을 확립도록 야기시키는 힘을 인가하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  3. 청구항 2에 있어서, 상기 청구항 2의 방법의 각 단계들은 산소-함유 주변 환경(oxygen-containing ambient environment)에서 수행되는 것을 특징으로 하는 방법.
  4. 청구항 2에 있어서, 상기 적어도 상기 솔더볼들을 가열하는 단계는 상기 솔더볼들의 물질의 녹는점 이상의 온도로 적어도 상기 솔더볼들을 가열하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 청구항 2에 있어서, 상기 힘을 인가하는 단계는 0.5 내지 2초 범위의 지속시간동안 5 내지 12Kg의 범위의 힘을 인가하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 청구항 2에 있어서, 상기 청구항 2의 방법의 각 단계들은 상기 복수의 솔더볼들에 무플럭스 솔더링(fluxless soldering)으로 수행되는 것을 특징으로 하는 방법.
  7. 청구항 1에 있어서, 상기 제1 에칭 프로세스는 이방성(anisotropic) 에칭 프로세스인 것을 특징으로 하는 방법.
  8. 청구항 3에 있어서, 상기 기판은 인쇄 회로 기판을 포함하는 것을 특징으로 하는 방법.
  9. 청구항 1에 있어서, 상기 복수의 피어싱 본드 구조체들 각각은 삼각형 단면 구조를 갖는 것을 특징으로 하는 방법.
  10. 복수의 솔더볼들을 갖는 집적 회로 다이를 제공하는 단계로서, 상기 복수의 솔더볼들 각각은 상기 솔더볼의 외부 표면에 산화물 층을 갖는 상기 집적 회로 다이를 제공하는 단계;
    적어도 상기 솔더볼들을 가열하는 가열 프로세스를 수행하는 단계; 및
    기판 상의 복수의 피어싱 본드 구조체들 각각이 상기 솔더볼들 중 하나와 그와 연관된 산화물 층을 천공하여 이로써 상기 솔더볼과 상기 피어싱 본드 구조체 사이의 도전성 연결을 확립도록 야기시키는 힘을 인가하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  11. 청구항 10에 있어서, 상기 청구항 10의 방법의 각 단계들은 산소-함유 주변 환경(oxygen-containing ambient environment)에서 수행되는 것을 특징으로 하는 방법.
  12. 청구항 10에 있어서, 상기 가열 프로세스를 수행하는 단계는 상기 솔더볼들의 물질의 녹는점 이상의 온도로 적어도 상기 솔더볼들을 가열하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 청구항 10에 있어서, 상기 힘을 인가하는 단계는 0.5 내지 2초 범위의 지속시간동안 5 내지 12Kg의 범위의 힘을 인가하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 청구항 11에 있어서, 상기 청구항 10의 방법의 각 단계들은 상기 복수의 솔더볼들에 무플럭스 솔더링(fluxless soldering)으로 수행되는 것을 특징으로 하는 방법.
  15. 청구항 12에 있어서, 상기 기판은 인쇄 회로 기판을 포함하는 것을 특징으로 하는 방법.
  16. 청구항 13에 있어서, 상기 복수의 피어싱 본드 구조체들 각각은 삼각형 단면 구조를 갖는 것을 특징으로 하는 방법.
  17. 집적 회로 다이 상의 본드 패드들에 도전적으로 결합되고, 그 각각이 그 외부 표면에 산화물 층을 갖는 복수의 솔더볼들을 갖는 상기 집적 회로 다이; 및
    그 각각이 대응하는 솔더볼로 적어도 부분적으로 관통하고 연장하여 이로써 상기 솔더볼과 피어싱 본드 구조체 사이의 도전성 연결을 확립하는 복수의 피어싱 본드 구조체를 포함하는 기판으로서, 상기 피어싱 본드 구조체는 상기 산화물 층을 관통하는 상기 기판
    을 포함하는 것을 특징으로 하는 장치.
  18. 청구항 17에 있어서, 상기 피어싱 본드 구조체들은 평평하지 않은 말단(non-flat end)을 갖는 것을 특징으로 하는 장치.
  19. 청구항 17에 있어서, 상기 피어싱 본드 구조체들 각각은 상기 피어싱 본드 구조체의 외부 표면에 형성된 적어도 하나의 산화방지층을 포함하는 것을 특징으로 하는 장치.
  20. 청구항 19에 있어서, 상기 적어도 하나의 산화방지층은 복수의 물질의 층들을 포함하는 것을 특징으로 하는 장치.
  21. 청구항 20에 있어서, 상기 복수의 층들은 상기 피어싱 본드 구조체의 노출된 표면 상에 형성된 골드(gold)를 포함하는 층, 및 상기 골드를 포함하는 층 상에 형성된 니켈(nickel)을 포함하는 층을 포함하는 것을 특징으로 하는 장치.
  22. 청구항 17에 있어서, 상기 복수의 피어싱 본드 구조체들은 삼각형 단면 구조를 갖는 것을 특징으로 하는 장치.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7749887B2 (en) * 2007-12-18 2010-07-06 Micron Technology, Inc. Methods of fluxless micro-piercing of solder balls, and resulting devices
US8424748B2 (en) * 2009-12-21 2013-04-23 Intel Corporation Solder in cavity interconnection technology
TW201208007A (en) * 2010-08-02 2012-02-16 Advanced Semiconductor Eng Semiconductor package
TWI542260B (zh) 2010-12-24 2016-07-11 Ｌｇ伊諾特股份有限公司 印刷電路板及其製造方法
DE102011000866A1 (de) * 2011-02-22 2012-08-23 Friedrich-Alexander-Universität Erlangen-Nürnberg Elektrisches Bauelement mit einer elektrischen Verbindungsanordnung und Verfahren zu dessen Herstellung
US9064781B2 (en) * 2011-03-03 2015-06-23 Broadcom Corporation Package 3D interconnection and method of making same
US8508045B2 (en) 2011-03-03 2013-08-13 Broadcom Corporation Package 3D interconnection and method of making same
US9263412B2 (en) 2012-03-09 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged semiconductor devices
US20130234317A1 (en) * 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Packaged Semiconductor Devices
US9768137B2 (en) 2012-04-30 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Stud bump structure for semiconductor package assemblies
US20130301561A1 (en) * 2012-05-08 2013-11-14 Futurewei Technologies, Inc. System and Method for Antenna Port Association
US9779969B2 (en) * 2014-03-13 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and manufacturing method
US10173287B2 (en) * 2014-08-29 2019-01-08 Senju Metal Industry Co., Ltd. Solder material, solder joint, and method of manufacturing the solder material
KR102274742B1 (ko) * 2014-10-06 2021-07-07 삼성전자주식회사 패키지 온 패키지와 이를 포함하는 컴퓨팅 장치
US9576922B2 (en) * 2015-05-04 2017-02-21 Globalfoundries Inc. Silver alloying post-chip join
US10468363B2 (en) * 2015-08-10 2019-11-05 X-Celeprint Limited Chiplets with connection posts
US11495560B2 (en) * 2015-08-10 2022-11-08 X Display Company Technology Limited Chiplets with connection posts
US10531575B2 (en) * 2016-04-01 2020-01-07 Intel Corporation Systems and methods for replaceable bail grid array (BGA) packages on board substrates
US11064609B2 (en) 2016-08-04 2021-07-13 X Display Company Technology Limited Printable 3D electronic structure
US11131689B2 (en) 2017-05-25 2021-09-28 International Business Machines Corporation Low-force wafer test probes
US11444048B2 (en) * 2017-10-05 2022-09-13 Texas Instruments Incorporated Shaped interconnect bumps in semiconductor devices
US10989735B2 (en) 2019-08-21 2021-04-27 Facebook Technologies, Llc Atomic force microscopy tips for interconnection
JP7316192B2 (ja) * 2019-10-29 2023-07-27 タイコエレクトロニクスジャパン合同会社 ソケット
US12015001B2 (en) * 2022-03-15 2024-06-18 Taiwan Semiconductor Manufacturing Company Ltd. Bonding structure and method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100197074B1 (ko) * 1996-04-30 1999-06-15 김춘호 칩형 소자의 실장 구조 및 그 방법
KR100225791B1 (ko) * 1995-11-20 1999-10-15 모기 쥰이찌 플립칩실장용기판 및 그 제조방법
KR100274991B1 (ko) * 1997-12-26 2001-01-15 윤종용 Csp와그실장방법및csp의전극돌기패턴형성용치공구
US20030216023A1 (en) * 1997-03-26 2003-11-20 Wark James M. Projected contact structures for engaging bumped semiconductor devices and methods of making the same

Family Cites Families (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4483720A (en) * 1981-11-27 1984-11-20 S R I International Process for applying thermal barrier coatings to metals
US5134460A (en) * 1986-08-11 1992-07-28 International Business Machines Corporation Aluminum bump, reworkable bump, and titanium nitride structure for tab bonding
US4912545A (en) * 1987-09-16 1990-03-27 Irvine Sensors Corporation Bonding of aligned conductive bumps on adjacent surfaces
US4865245A (en) * 1987-09-24 1989-09-12 Santa Barbara Research Center Oxide removal from metallic contact bumps formed on semiconductor devices to improve hybridization cold-welds
US5634267A (en) * 1991-06-04 1997-06-03 Micron Technology, Inc. Method and apparatus for manufacturing known good semiconductor die
US5071787A (en) * 1989-03-14 1991-12-10 Kabushiki Kaisha Toshiba Semiconductor device utilizing a face-down bonding and a method for manufacturing the same
US4930001A (en) * 1989-03-23 1990-05-29 Hughes Aircraft Company Alloy bonded indium bumps and methods of processing same
US4989400A (en) * 1989-09-01 1991-02-05 Snapper Power Equipment, Division Of Fuqua Industries, Inc. Disposable bag and mounting apparatus for a lawn mower
US5878943A (en) * 1990-02-19 1999-03-09 Hitachi, Ltd. Method of fabricating an electronic circuit device and apparatus for performing the method
US5341980A (en) * 1990-02-19 1994-08-30 Hitachi, Ltd. Method of fabricating electronic circuit device and apparatus for performing the same method
US5207585A (en) * 1990-10-31 1993-05-04 International Business Machines Corporation Thin interface pellicle for dense arrays of electrical interconnects
US5326428A (en) * 1993-09-03 1994-07-05 Micron Semiconductor, Inc. Method for testing semiconductor circuitry for operability and method of forming apparatus for testing semiconductor circuitry for operability
US5592736A (en) * 1993-09-03 1997-01-14 Micron Technology, Inc. Fabricating an interconnect for testing unpackaged semiconductor dice having raised bond pads
DE4442960C1 (de) * 1994-12-02 1995-12-21 Fraunhofer Ges Forschung Lothöcker für die Flip-Chip-Montage und Verfahren zu dessen Herstellung
JP2830903B2 (ja) * 1995-07-21 1998-12-02 日本電気株式会社 半導体デバイスの製造方法
US5719440A (en) 1995-12-19 1998-02-17 Micron Technology, Inc. Flip chip adaptor package for bare die
US5889326A (en) * 1996-02-27 1999-03-30 Nec Corporation Structure for bonding semiconductor device to substrate
JPH1032223A (ja) * 1996-07-15 1998-02-03 Mitsubishi Electric Corp 半導体装置
US6179198B1 (en) * 1996-09-18 2001-01-30 Matsushita Electric Industrial Co., Ltd. Method of soldering bumped work by partially penetrating the oxide film covering the solder bumps
US5801452A (en) 1996-10-25 1998-09-01 Micron Technology, Inc. Multi chip module including semiconductor wafer or dice, interconnect substrate, and alignment member
JP3553300B2 (ja) * 1996-12-02 2004-08-11 富士通株式会社 半導体装置の製造方法及び半導体装置の実装方法
US5952840A (en) 1996-12-31 1999-09-14 Micron Technology, Inc. Apparatus for testing semiconductor wafers
JPH10303252A (ja) * 1997-04-28 1998-11-13 Nec Kansai Ltd 半導体装置
US5796163A (en) * 1997-05-23 1998-08-18 Amkor Technology, Inc. Solder ball joint
US6335571B1 (en) * 1997-07-21 2002-01-01 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
US6083773A (en) 1997-09-16 2000-07-04 Micron Technology, Inc. Methods of forming flip chip bumps and related flip chip bump constructions
SG71734A1 (en) * 1997-11-21 2000-04-18 Inst Materials Research & Eng Area array stud bump flip chip and assembly process
US6130148A (en) * 1997-12-12 2000-10-10 Farnworth; Warren M. Interconnect for semiconductor components and method of fabrication
US6140827A (en) * 1997-12-18 2000-10-31 Micron Technology, Inc. Method and apparatus for testing bumped die
US6426636B1 (en) * 1998-02-11 2002-07-30 International Business Machines Corporation Wafer probe interface arrangement with nonresilient probe elements and support structure
US6337445B1 (en) * 1998-03-16 2002-01-08 Texas Instruments Incorporated Composite connection structure and method of manufacturing
JPH11312711A (ja) * 1998-04-30 1999-11-09 Murata Mfg Co Ltd 電子部品の接続方法
US6537854B1 (en) * 1999-05-24 2003-03-25 Industrial Technology Research Institute Method for bonding IC chips having multi-layered bumps with corrugated surfaces and devices formed
US6562545B1 (en) 1999-09-17 2003-05-13 Micron Technology, Inc. Method of making a socket assembly for use with a solder ball
US6497943B1 (en) * 2000-02-14 2002-12-24 International Business Machines Corporation Surface metal balancing to reduce chip carrier flexing
US6529027B1 (en) 2000-03-23 2003-03-04 Micron Technology, Inc. Interposer and methods for fabricating same
TW445612B (en) * 2000-08-03 2001-07-11 Siliconware Precision Industries Co Ltd Solder ball array structure to control the degree of collapsing
US6537482B1 (en) 2000-08-08 2003-03-25 Micron Technology, Inc. Underfill and encapsulation of carrier substrate-mounted flip-chip components using stereolithography
US6641406B1 (en) * 2000-11-03 2003-11-04 Cray Inc. Flexible connector for high density circuit applications
US6795250B2 (en) * 2000-12-29 2004-09-21 Lenticlear Lenticular Lens, Inc. Lenticular lens array
SG99877A1 (en) 2001-01-04 2003-11-27 Inst Materials Research & Eng Forming an electrical contact on an electronic component
JP2002222832A (ja) * 2001-01-29 2002-08-09 Nec Corp 半導体装置及び半導体素子の実装方法
JP2002344126A (ja) 2001-05-14 2002-11-29 Nec Corp プリント基板及びｌｓｉチップの実装構造
SG104293A1 (en) 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking
JP4044769B2 (ja) * 2002-02-22 2008-02-06 富士通株式会社 半導体装置用基板及びその製造方法及び半導体パッケージ
SG115459A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Flip chip packaging using recessed interposer terminals
US6975035B2 (en) 2002-03-04 2005-12-13 Micron Technology, Inc. Method and apparatus for dielectric filling of flip chip on interposer assembly
US6583517B1 (en) * 2002-04-09 2003-06-24 International Business Machines Corporation Method and structure for joining two substrates with a low melt solder joint
KR100597734B1 (ko) 2002-06-25 2006-07-07 삼성전자주식회사 메모리드라이브 및 그 제어방법
US6669173B1 (en) 2002-09-27 2003-12-30 James R. Dunn Dual purpose pneumatic floor covering device
US7015590B2 (en) * 2003-01-10 2006-03-21 Samsung Electronics Co., Ltd. Reinforced solder bump structure and method for forming a reinforced solder bump
JP2004265888A (ja) * 2003-01-16 2004-09-24 Sony Corp 半導体装置及びその製造方法
TWI233190B (en) 2003-02-11 2005-05-21 Via Tech Inc Structure of chip package and process thereof
US7008867B2 (en) * 2003-02-21 2006-03-07 Aptos Corporation Method for forming copper bump antioxidation surface
TWI226689B (en) 2003-02-25 2005-01-11 Via Tech Inc Chip package and process for forming the same
KR20040078807A (ko) * 2003-03-05 2004-09-13 삼성전자주식회사 볼 그리드 어레이 적층 패키지
US7271497B2 (en) * 2003-03-10 2007-09-18 Fairchild Semiconductor Corporation Dual metal stud bumping for flip chip applications
TW591780B (en) * 2003-03-21 2004-06-11 Univ Nat Central Flip chip Au bump structure and method of manufacturing the same
US7244125B2 (en) * 2003-12-08 2007-07-17 Neoconix, Inc. Connector for making electrical contact at semiconductor scales
US20050120553A1 (en) * 2003-12-08 2005-06-09 Brown Dirk D. Method for forming MEMS grid array connector
JP4104490B2 (ja) * 2003-05-21 2008-06-18 オリンパス株式会社 半導体装置の製造方法
US6849944B2 (en) * 2003-05-30 2005-02-01 Texas Instruments Incorporated Using a supporting structure to control collapse of a die towards a die pad during a reflow process for coupling the die to the die pad
JP3994924B2 (ja) * 2003-06-02 2007-10-24 セイコーエプソン株式会社 回路基板の製造方法
KR100604334B1 (ko) * 2003-11-25 2006-08-08 (주)케이나인 플립칩 패키징 공정에서 접합력이 향상된 플립칩 접합 방법
FR2876243B1 (fr) * 2004-10-04 2007-01-26 Commissariat Energie Atomique Composant a protuberances conductrices ductiles enterrees et procede de connexion electrique entre ce composant et un composant muni de pointes conductrices dures
FR2876244B1 (fr) * 2004-10-04 2007-01-26 Commissariat Energie Atomique Composant muni d'un ensemble de micropointes conductrices dures et procede de connexion electrique entre ce composant et un composant muni de protuberances conductrices ductiles
JP2006107854A (ja) 2004-10-04 2006-04-20 Nec Electronics Corp Ｉｃソケット
US8294279B2 (en) * 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
WO2006105015A2 (en) * 2005-03-25 2006-10-05 Stats Chippac Ltd. Flip chip interconnection having narrow interconnection sites on the substrate
US7691675B2 (en) * 2005-10-24 2010-04-06 Hewlett-Packard Development Company, L.P. Encapsulating electrical connections
DE102006001254B4 (de) * 2005-11-30 2015-03-19 Globalfoundries Inc. Verfahren zur Herstellung von Lotkugeln mit einer stabilen Oxidschicht durch Steuern der Aufschmelzumgebung
US20080185705A1 (en) * 2005-12-23 2008-08-07 Tessera, Inc. Microelectronic packages and methods therefor
US8067267B2 (en) 2005-12-23 2011-11-29 Tessera, Inc. Microelectronic assemblies having very fine pitch stacking
TWI282612B (en) * 2006-03-20 2007-06-11 Phoenix Prec Technology Corp Method for fabricating a metal protecting layer on electrically connecting pad of circuit board
US7674651B2 (en) * 2006-12-26 2010-03-09 International Business Machines Corporation Mounting method for semiconductor parts on circuit substrate
JP4431606B2 (ja) * 2007-10-05 2010-03-17 シャープ株式会社 半導体装置、半導体装置の実装方法、および半導体装置の実装構造
US7749887B2 (en) * 2007-12-18 2010-07-06 Micron Technology, Inc. Methods of fluxless micro-piercing of solder balls, and resulting devices
JP2009158593A (ja) * 2007-12-25 2009-07-16 Tessera Interconnect Materials Inc バンプ構造およびその製造方法
US7838954B2 (en) * 2008-01-16 2010-11-23 International Business Machines Corporation Semiconductor structure with solder bumps
US7863724B2 (en) * 2008-02-12 2011-01-04 International Business Machines Corporation Circuit substrate having post-fed die side power supply connections
KR100969412B1 (ko) * 2008-03-18 2010-07-14 삼성전기주식회사 다층 인쇄회로기판 및 그 제조방법
TWI405361B (zh) * 2008-12-31 2013-08-11 Ind Tech Res Inst 熱電元件及其製程、晶片堆疊結構及晶片封裝結構
US8922004B2 (en) * 2010-06-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Copper bump structures having sidewall protection layers
KR101736984B1 (ko) * 2010-09-16 2017-05-17 삼성전자 주식회사 벌집형 범프 패드를 갖는 반도체 패키지 기판용 인쇄회로기판 및 이를 포함하는 반도체 패키지
FR2971081B1 (fr) * 2011-02-02 2013-01-25 Commissariat Energie Atomique Procédé de fabrication de deux substrats relies par au moins une connexion mécanique et électriquement conductrice obtenue
US8288871B1 (en) * 2011-04-27 2012-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. Reduced-stress bump-on-trace (BOT) structures
US9200883B2 (en) * 2011-05-05 2015-12-01 International Business Machines Corporation Transferable probe tips
TWI576869B (zh) * 2014-01-24 2017-04-01 精材科技股份有限公司 被動元件結構及其製作方法
US9070586B1 (en) * 2014-02-22 2015-06-30 International Business Machines Corporation Method of forming surface protrusions on an article and the article with the protrusions attached
US10330701B2 (en) * 2014-02-22 2019-06-25 International Business Machines Corporation Test probe head for full wafer testing
KR102212827B1 (ko) * 2014-06-30 2021-02-08 엘지이노텍 주식회사 인쇄회로기판, 패키지 기판 및 이의 제조 방법
US9929230B2 (en) * 2016-03-11 2018-03-27 International Business Machines Corporation Air-core inductors and transformers
US10001508B2 (en) * 2016-06-17 2018-06-19 International Business Machines Corporation Integrated self-coining probe

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100225791B1 (ko) * 1995-11-20 1999-10-15 모기 쥰이찌 플립칩실장용기판 및 그 제조방법
KR100197074B1 (ko) * 1996-04-30 1999-06-15 김춘호 칩형 소자의 실장 구조 및 그 방법
US20030216023A1 (en) * 1997-03-26 2003-11-20 Wark James M. Projected contact structures for engaging bumped semiconductor devices and methods of making the same
KR100274991B1 (ko) * 1997-12-26 2001-01-15 윤종용 Csp와그실장방법및csp의전극돌기패턴형성용치공구

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