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KR101147267B1 - Thin Film Transistor Substrate of Horizontal Electronic Fileld and Method of Fabricating the same - Google Patents

Thin Film Transistor Substrate of Horizontal Electronic Fileld and Method of Fabricating the same Download PDF

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KR101147267B1
KR101147267B1 KR1020050121234A KR20050121234A KR101147267B1 KR 101147267 B1 KR101147267 B1 KR 101147267B1 KR 1020050121234 A KR1020050121234 A KR 1020050121234A KR 20050121234 A KR20050121234 A KR 20050121234A KR 101147267 B1 KR101147267 B1 KR 101147267B1
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Abstract

본 발명은 화소영역에 균일한 수평전계를 인가할 수 있는 수평 전계형 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.The present invention relates to a horizontal field type thin film transistor substrate capable of applying a uniform horizontal electric field to the pixel region and a method of manufacturing the same.

본 발명에 따른 수평 전계형 박막 트랜지스터 기판은 하부 기판상에 평형하게 형성된 게이트 라인 및 공통라인; 게이트 절연막을 사이에 두고 게이트 라인과 교차하여 화소영역을 정의하는 데이터 라인; 게이트 라인 및 데이터 라인의 교차영역에 형성된 박막 트랜지스터; 게이트 절연막 상에 형성되며 박막 트랜지스터를 덮는 보호막; 보호막 및 게이트 절연막을 관통하는 콘택홀을 통해 공통라인에 접속되는 공통전극; 및 보호막을 관통하는 콘택홀을 통해 박막 트랜지스터에 접속되며 공통전극과 함께 수평전계를 발생시키는 화소전극을 포함하고, 상기 공통전극 및 화소전극은 보호막 상에 소정 높이를 갖는 입체구조로 형성된 것을 특징으로 한다.Horizontal field-type thin film transistor substrate according to the present invention comprises a gate line and a common line formed on the lower substrate in parallel; A data line defining a pixel region by crossing the gate line with the gate insulating layer interposed therebetween; A thin film transistor formed at an intersection of the gate line and the data line; A protective film formed on the gate insulating film and covering the thin film transistor; A common electrode connected to the common line through a contact hole passing through the passivation layer and the gate insulating layer; And a pixel electrode connected to the thin film transistor through a contact hole penetrating through the protective film and generating a horizontal electric field together with the common electrode, wherein the common electrode and the pixel electrode are formed in a three-dimensional structure having a predetermined height on the protective film. do.

Description

수평 전계형 박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate of Horizontal Electronic Fileld and Method of Fabricating the same}Thin Film Transistor Substrate of Horizontal Electronic Fileld and Method of Fabricating the same

도 1은 종래의 수평 전계 인가형 액정 표시 패널의 박막 트랜지스터 기판을 나타내는 평면도이다. 1 is a plan view illustrating a thin film transistor substrate of a conventional horizontal field application liquid crystal display panel.

도 2는 도 1에서 선Ⅰ-Ⅰ'을 따라 절취한 박막 트랜지스터 기판을 나타내는 단면도이다. FIG. 2 is a cross-sectional view illustrating a thin film transistor substrate taken along line II ′ in FIG. 1.

도 3은 종래의 박막 트랜지스터 기판을 구성하는 화소전극 및 공통전극 사이의 수평전계를 나타내는 도면.3 is a diagram showing a horizontal electric field between a pixel electrode and a common electrode constituting a conventional thin film transistor substrate.

도 4는 본 발명의 실시예에 따른 수평 전계 박막 트랜지스터 기판을 나타내는 평면도. 4 is a plan view illustrating a horizontal field thin film transistor substrate according to an exemplary embodiment of the present invention.

도 5는 도 4에서 선 Ⅱ-Ⅱ' 을 따라 절취한 박막 트랜지스터 기판을 나타내는 단면도. FIG. 5 is a cross-sectional view illustrating the thin film transistor substrate taken along the line II-II ′ in FIG. 4.

도 6은 화소전극 및 공통전극에 의해 형성되는 제 1 및 제 2 수평전계를 나타내는 도면.6 illustrates first and second horizontal electric fields formed by a pixel electrode and a common electrode;

도 7a 및 도 7b는 본 발명에 따른 제 1 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도 및 단면도.7A and 7B are a plan view and a cross-sectional view of a thin film transistor substrate having a first conductive pattern according to the present invention.

도 8a 및 도 8b는 본 발명에 따른 제 2 도전성 패턴이 형성된 박막 트랜지스 터 기판의 평면도 및 단면도.8A and 8B are a plan view and a cross-sectional view of a thin film transistor substrate on which a second conductive pattern is formed according to the present invention.

도 9a 내지 도 9e는 본 발명에 따른 제 2 도전성 패턴이 형성된 박막 트랜지스터 기판의 제조 공정도.9A to 9E are manufacturing process diagrams of a thin film transistor substrate having a second conductive pattern according to the present invention.

도 10a 및 도 10b는 본 발명에 따른 보호막이 형성된 박막 트랜지스터 기판의 평면도 및 단면도10A and 10B are a plan view and a cross-sectional view of a thin film transistor substrate having a protective film according to the present invention.

도 11a 및 도 11b는 본 발명에 따른 제 3 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도 및 단면도.11A and 11B are a plan view and a cross-sectional view of a thin film transistor substrate having a third conductive pattern according to the present invention.

도 12a 내지 도 12d는 발명에 따른 제 3 도전성 패턴이 형성된 박막 트랜지스터 기판의 제조 공정도.12A to 12D are manufacturing process diagrams of a thin film transistor substrate having a third conductive pattern according to the invention.

<도면의 주요 부분에 대한 부호의 설명>          <Explanation of symbols for the main parts of the drawings>

100 : 하부기판 110 : 게이트 라인100: lower substrate 110: gate line

111 : 게이트 전극 120 : 공통라인111 gate electrode 120 common line

130 : 게이트 절연막 140 : 데이터 라인130: gate insulating film 140: data line

141 : 소스전극 142 : 드레인 전극141: source electrode 142: drain electrode

143 : 활성층 144 : 오믹 접촉층143: active layer 144: ohmic contact layer

150 : 박막 트랜지스터 160 : 보호막150: thin film transistor 160: protective film

161 : 제 1 콘택홀 162 : 제 2 콘택홀161: first contact hole 162: second contact hole

170 : 화소전극 170a : 수평부170: pixel electrode 170a: horizontal portion

170b : 핑거부 180 : 공통전극170b: finger portion 180: common electrode

본 발명은 수평 전계형 박막트랜지스터 기판 및 그 제조 방법에 관한 것으로서, 특히 화소영역에 균일한 수평전계를 발생시킬 수 있는 수평 전계형 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a horizontal field type thin film transistor substrate and a method of manufacturing the same, and more particularly, to a horizontal field type thin film transistor substrate capable of generating a uniform horizontal electric field in a pixel region and a method of manufacturing the same.

액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 대별된다.The liquid crystal display device displays an image by adjusting the light transmittance of the liquid crystal using an electric field. Such liquid crystal display devices are classified into vertical electric field types and horizontal electric field types according to the direction of the electric field for driving the liquid crystal.

수직 전계형 액정 표시 장치는 상부 기판상에 형성된 공통전극과 하부기판상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.In the vertical field type liquid crystal display, the common electrode formed on the upper substrate and the pixel electrode formed on the lower substrate face each other to drive the liquid crystal of TN (Twisted Nemastic) mode by a vertical electric field formed therebetween. Such a vertical field type liquid crystal display device has a large aperture ratio, but has a narrow viewing angle of about 90 degrees.

수평 전계형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위치(In Plane Switch; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계 인가형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 가진다. 이하, 수평 전계형 액정 표시 장치에 대하여 상세히 살펴보기로 한다.In a horizontal field type liquid crystal display, a liquid crystal in an in-plane switch (hereinafter referred to as IPS) mode is driven by a horizontal electric field between a pixel electrode and a common electrode arranged side by side on a lower substrate. Such a horizontal field application liquid crystal display device has an advantage that a viewing angle is about 160 degrees. Hereinafter, the horizontal field type liquid crystal display device will be described in detail.

수평 전계형 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 기판 (하부 기판) 및 칼러 필터 기판(상부 기판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 스페이서에 의해 마련된 액정공간에 채워진 액정을 구비한다. The horizontal field type liquid crystal display device includes a thin film transistor substrate (lower substrate) and a color filter substrate (upper substrate) bonded to each other, a spacer for maintaining a constant cell gap between the two substrates, and a liquid crystal space provided by the spacer. It has a liquid crystal.

박막 트랜지스터 기판은 화소 단위의 수평 전계 형성을 위한 다수의 신호 라인들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. The thin film transistor substrate is composed of a plurality of signal lines and a thin film transistor for forming a horizontal electric field on a pixel-by-pixel basis, and an alignment film coated thereon for liquid crystal alignment. The color filter substrate is composed of a color filter for color implementation and a black matrix for light leakage prevention, and an alignment film coated thereon for liquid crystal alignment.

도 1은 종래의 수평 전계 인가형 액정 표시 패널의 박막 트랜지스터 어레이 기판을 나타낸 평면도이며, 도 2는 도 1에서 선Ⅰ-Ⅰ'를 따라 절취한 박막 트랜지스터 어레이 기판을 나타낸 단면도이다. FIG. 1 is a plan view illustrating a thin film transistor array substrate of a conventional horizontal field application liquid crystal display panel, and FIG. 2 is a cross-sectional view illustrating a thin film transistor array substrate taken along line II ′ in FIG. 1.

도 1 및 도 2에 도시된 바와 같이, 종래의 박막 트랜지스터 기판은 하부 기판(45) 상에 교차되게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차 구조로 마련된 화소 영역(5)에 수평 전계를 이루도록 형성된 화소 전극(14) 및 공통 전극(18)과, 공통 전극(18)들이 공통으로 접속된 공통 라인(16)을 구비한다.1 and 2, a conventional thin film transistor substrate includes a gate line 2 and a data line 4 intersecting on a lower substrate 45, and a thin film transistor 6 formed at each intersection thereof. And a pixel electrode 14 and a common electrode 18 formed to form a horizontal electric field in the pixel region 5 provided in the intersection structure, and a common line 16 to which the common electrodes 18 are commonly connected.

게이트 라인(2)은 게이트 패드에 접속되는 게이트 드라이버(미도시)로부터 공급되는 게이트 신호를 박막 트랜지스터(6)를 구성하는 게이트 전극(8)으로 전달한다.The gate line 2 transfers a gate signal supplied from a gate driver (not shown) connected to the gate pad to the gate electrode 8 constituting the thin film transistor 6.

데이터 라인(4)은 데이터 패드에 접속되는 데이터 드라이버(미도시)로부터 공급되는 데이터 신호를 박막 트랜지스터(6)를 구성하는 드레인 전극(12)을 통해 화소전극(14)으로 전달하는 역할을 수행한다.The data line 4 transfers a data signal supplied from a data driver (not shown) connected to the data pad to the pixel electrode 14 through the drain electrode 12 constituting the thin film transistor 6. .

이때, 게이트 라인(2)과 데이터 라인(4)은 교차구조로 형성되어 화소영역(5)을 정의한다. In this case, the gate line 2 and the data line 4 are formed in an intersecting structure to define the pixel region 5.

공통라인(16)은 화소영역(5)을 사이에 두고 게이트 라인(2)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(18)에 공급한다.The common line 16 is formed in parallel with the gate line 2 with the pixel region 5 therebetween, and supplies a reference voltage for driving the liquid crystal to the common electrode 18.

박막 트랜지스터(6)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(14)에 충전되어 유지되게 한다. The thin film transistor 6 keeps the pixel signal of the data line 4 charged and held in the pixel electrode 14 in response to the gate signal of the gate line 2.

이를 위하여, 박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(14)에 접속된 드레인 전극(12)을 구비한다. 또한, 박막 트랜지스터(6)는 게이트 전극(8)과 게이트 절연막(46)을 사이에 두고 중첩되면서 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(48)을 포함하는 반도체 패턴(49)을 더 구비된다. To this end, the thin film transistor 6 includes a gate electrode 8 connected to the gate line 2, a source electrode 10 connected to the data line 4, and a drain electrode connected to the pixel electrode 14. 12). In addition, the thin film transistor 6 includes a semiconductor layer including an active layer 48 overlapping with the gate electrode 8 and the gate insulating layer 46 therebetween to form a channel between the source electrode 10 and the drain electrode 12. The pattern 49 is further provided.

이때, 반도체 패턴(49)에는 활성층(48)위에 위치하여 데이터 라인(4), 소스 전극(10), 드레인 전극(12)과 오믹 접촉을 위한 오믹 접촉층(50)이 더 포함된다. In this case, the semiconductor pattern 49 further includes an ohmic contact layer 50 positioned on the active layer 48 to make ohmic contact with the data line 4, the source electrode 10, and the drain electrode 12.

화소 전극(14)은 박막 트랜지스터(6)의 드레인 전극(12)과 접촉홀(17)을 통해 접속되며 화소 영역(5)에 형성된다. 특히, 화소 전극(14)은 드레인 전극(12)과 접속되고 인접한 게이트 라인(2)과 평행하게 형성된 수평부(14a)와, 공통 라인(16)과 중첩되게 형성된 제 2 수평부(14b) 및 제 1 및 제2 수평부(14a, 14b) 사이에 공통전극(18)과 나란하게 형성된 핑거부(14c)를 구비한다. The pixel electrode 14 is connected to the drain electrode 12 of the thin film transistor 6 through the contact hole 17 and is formed in the pixel region 5. In particular, the pixel electrode 14 is connected to the drain electrode 12 and has a horizontal portion 14a formed in parallel with the adjacent gate line 2, a second horizontal portion 14b formed to overlap the common line 16, and A finger portion 14c is formed between the first and second horizontal portions 14a and 14b to be parallel to the common electrode 18.

공통 전극(18)은 공통 라인(16)과 접속되어 화소 영역(5)에 게이트 라인(2) 및 게이트 전극(8)과 동일금속으로 형성된다. 특히, 공통 전극(18)은 화소 영역(5) 에서 화소 전극(14)의 핑거부(14c)와 평행하게 형성된다. The common electrode 18 is connected to the common line 16 to be formed of the same metal as the gate line 2 and the gate electrode 8 in the pixel region 5. In particular, the common electrode 18 is formed in the pixel region 5 in parallel with the finger portion 14c of the pixel electrode 14.

이에 따라, 박막 트랜지스터(6)를 통해 화소 신호가 공급된 화소 전극(14)과 공통 라인(16)을 통해 기준 전압이 공급된 공통 전극(18) 사이에는 수평 전계가 형성된다. 특히, 화소 전극(14)의 핑거부(14c)와 공통 전극(18) 사이에는 수평 전계가 형성된다. Accordingly, a horizontal electric field is formed between the pixel electrode 14 supplied with the pixel signal through the thin film transistor 6 and the common electrode 18 supplied with the reference voltage through the common line 16. In particular, a horizontal electric field is formed between the finger portion 14c of the pixel electrode 14 and the common electrode 18.

이러한 수평 전계에 의해 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역(5)을 투과하는 광 투과율이 달라지게 됨으로써 화상이 구현된다. The horizontal electric field causes liquid crystal molecules arranged in the horizontal direction between the thin film transistor substrate and the color filter substrate to rotate by dielectric anisotropy. According to the degree of rotation of the liquid crystal molecules, the light transmittance passing through the pixel region 5 is changed, thereby realizing an image.

이때, 종래의 박막 트랜지스터 기판의 경우 약 300A°~ 400A°높이의 평면구조를 갖는 화소전극(14)의 핑거부(14c) 및 공통전극(18)이 게이트 절연막 및 보호막을 사이에 두고 형성됨으로써, 도 3에 도시된 바와 같이, 화소전극(14)의 핑거부(14c) 상면에서 공통전극(18)의 상면으로 포물선의 형태의 수평전계만이 화소영역(5)에 인가되었다.In this case, in the conventional thin film transistor substrate, the finger 14c and the common electrode 18 of the pixel electrode 14 having a planar structure having a height of about 300A ° to 400A ° are formed with the gate insulating film and the protective film interposed therebetween. As shown in FIG. 3, only a parabolic horizontal electric field is applied to the pixel region 5 from the upper surface of the finger portion 14c of the pixel electrode 14 to the upper surface of the common electrode 18.

따라서, 종래의 박막 트랜지스터 기판의 경우 화소전극(14)의 핑거버(14c)와 공통전극(18) 사이의 수평영역(A)(이하 "전계비인가영역" 이라 한다.)에는 수평전계가 인가되지 않음으로써, 해당 화소영역에서는 액정 분자들이 회전하지 않음으로써 투과율 및 콘트라스트비가 저하될 뿐만 아니라 고온으로 장기 구동시에 흑화, 흑얼룩 등으로 인하여 화질이 저하되는 문제가 발생하였다.Therefore, in the conventional thin film transistor substrate, a horizontal electric field is not applied to the horizontal area A (hereinafter, referred to as an "field non-application area") between the finger 14c of the pixel electrode 14 and the common electrode 18. As a result, the liquid crystal molecules do not rotate in the pixel region, thereby decreasing the transmittance and contrast ratio, and deteriorating the image quality due to blackening and black spots during long-term driving at high temperatures.

또한, 종래의 박막 트랜지스터 기판의 경우 포물선 형태의 수평전계가 게이 트 절연막(46) 및 보호막(52)을 관통하여 화소전극(14)의 핑거부(14c) 상면과 공통전극(18)의 상면에 형성됨으로써, 수평전계는 게이트 절연막(46) 및 보호막(52)을 관통하게 되어 해당 화소영역(5)에 인가되는 전계강도가 약해진다는 문제점이 있었다.In addition, in the case of a conventional thin film transistor substrate, a parabolic horizontal electric field penetrates the gate insulating film 46 and the passivation film 52 and is formed on the upper surface of the finger portion 14c of the pixel electrode 14 and the upper surface of the common electrode 18. As a result, the horizontal electric field penetrates through the gate insulating film 46 and the passivation film 52, thereby weakening the electric field strength applied to the pixel region 5.

상술한 바와 같은 문제점을 해소하기 위해, 본 발명의 목적은 보호막 상에 화소전극과 공통전극을 입체형상으로 평행하게 형성함으로써, 화소영역에 균일한 수평전계를 인가할 수 있는 수평 전계형 박막 트랜지스터 기판 및 그 제조방법을 제공하는 데 있다.In order to solve the above problems, an object of the present invention is to form a pixel electrode and a common electrode in parallel on the protective film in a three-dimensional shape, a horizontal field type thin film transistor substrate that can apply a uniform horizontal electric field to the pixel region and It is to provide a manufacturing method.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판은, 유리 기판상에 평형하게 형성된 게이트 라인 및 공통라인; 게이트 절연막을 사이에 두고 게이트 라인과 교차하여 화소영역을 정의하는 데이터 라인; 게이트 라인 및 데이터 라인의 교차영역에 형성된 박막 트랜지스터; 게이트 절연막 상에 형성되며 박막 트랜지스터를 덮는 보호막; 보호막 및 게이트 절연막을 관통하는 콘택홀을 통해 공통라인에 접속되는 공통전극; 및 보호막을 관통하는 콘택홀을 통해 박막 트랜지스터에 접속되며 공통전극과 함께 수평전계를 발생시키는 화소전극을 포함하고, 상기 공통전극 및 화소전극은 보호막 상에 소정 높이를 갖는 입체구조로 형성된 것을 특징으로 한다.In order to achieve the above object, the thin film transistor substrate according to the present invention, the gate line and the common line formed on the glass substrate in parallel; A data line defining a pixel region by crossing the gate line with the gate insulating layer interposed therebetween; A thin film transistor formed at an intersection of the gate line and the data line; A protective film formed on the gate insulating film and covering the thin film transistor; A common electrode connected to the common line through a contact hole passing through the passivation layer and the gate insulating layer; And a pixel electrode connected to the thin film transistor through a contact hole penetrating through the protective film and generating a horizontal electric field together with the common electrode, wherein the common electrode and the pixel electrode are formed in a three-dimensional structure having a predetermined height on the protective film. do.

여기서, 본 발명에 따른 박막 트랜지스터 기판의 공통전극 및 화소전극은 보 호막 상에 1000A°내지 5000A°의 높이를 갖는 입체구조로 상호 평행하게 형성된 것을 특징으로 한다.Here, the common electrode and the pixel electrode of the thin film transistor substrate according to the present invention are characterized in that they are formed in parallel to each other in a three-dimensional structure having a height of 1000A ° to 5000A ° on the protective film.

또한, 본 발명에 따른 박막 트랜지스터 기판의 화소전극은 박막 트랜지스터와 접속되며 게이트 라인과 평형하게 형성된 수평부; 및 수평부에 접속되며 공통전극과 함께 수평전계를 형성하는 핑거부를 포함하고, 상기 핑거부는 보호막 상에 공통전극과 평행하게 형성된 것을 특징으로 한다.In addition, the pixel electrode of the thin film transistor substrate according to the present invention includes a horizontal portion connected to the thin film transistor and formed in parallel with the gate line; And a finger part connected to the horizontal part and forming a horizontal electric field together with the common electrode, wherein the finger part is formed in parallel with the common electrode on the passivation layer.

또한, 본 발명에 따른 박막 트랜지스터 기판의 화소전극을 구성하는 핑거부 및 공통전극은, 보호막 상에 소정 높이를 갖는 입체구조로 상호 평행하게 형성됨에 따라, 각각의 상면에서 상면으로 이어지는 포물선 형태의 제 1 수평전계와 각각의 측면에서 측면으로 이어지는 직선 형태의 제 2 수평전계를 형성하는 것을 특징으로 한다.In addition, the finger and the common electrode constituting the pixel electrode of the thin film transistor substrate according to the present invention are formed in parallel to each other in a three-dimensional structure having a predetermined height on the protective film, the parabolic shape extending from the upper surface to the upper surface A first horizontal electric field and a second horizontal electric field having a straight line extending from each side to a side are formed.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은, 기판상에 게이트 라인 및 공통라인을 평행하게 형성하는 단계;게이트 절연막을 사이에 두고 게이트 라인과 교차하여 화소영역을 정의하는 데이터 라인을 형성하는 단계; 게이트 라인 및 데이터 라인의 교차영역에 박막 트랜지스터를 형성하는 단계; 게이트 절연막 상에 형성되어 박막 트랜지스터를 덮는 보호막을 형성하는 단계; 보호막 및 게이트 절연막을 관통하는 콘택홀을 통해 공통라인에 접속되는 입체구조의 공통전극을 형성하는 단계; 및 보호막을 관통하는 콘택홀을 통해 박막 트랜지스터와 접속되며 공통전극과 함께 수평전계를 형성하는 입체구조의 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a thin film transistor substrate according to the present invention comprises the steps of: forming a gate line and a common line in parallel on the substrate; Forming a data line; Forming a thin film transistor at an intersection of the gate line and the data line; Forming a protective film formed on the gate insulating film to cover the thin film transistor; Forming a common electrode having a three-dimensional structure connected to the common line through a contact hole passing through the passivation layer and the gate insulating layer; And forming a three-dimensional pixel electrode connected to the thin film transistor through a contact hole passing through the passivation layer and forming a horizontal electric field together with the common electrode.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은, 기판상에 게이트 라인, 게이트 라인에 접속된 게이트 전극 및 게이트 라인과 화소영역을 사이에 두고 평행하게 형성된 공통라인을 포함하는 제 1 도전성 패턴을 형성하는 단계; 제 1 도전성 패턴이 형성된 기판상에 게이트 절연막을 형성하는 단계; 게이트 절연막 상에 데이터 라인, 데이터 라인과 접속된 소스 전극, 소스 전극과 채널을 사이에 두고 대향하는 드레인 전극을 포함하는 제 2 도전성 패턴과 채널을 형성하는 반도체층을 형성하는 단계; 제 2 도전성 패턴 및 반도체층이 형성된 게이트 절연막 상에 보호막을 형성하는 단계; 및 보호막 상에 게이트 라인과 평행한 수평부, 수평부에 접속된 핑거부로 구성된 입체구조의 화소전극과 공통라인에 접속되며 화소전극의 핑거부와 수평전계를 형성하는 입체구조의 공통전극을 포함하는 제 3 도전성 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the method for manufacturing a thin film transistor substrate according to the present invention includes a gate line, a gate electrode connected to the gate line, and a common line formed in parallel with the gate line and the pixel region interposed thereon. Forming a first conductive pattern; Forming a gate insulating film on the substrate on which the first conductive pattern is formed; Forming a semiconductor layer on the gate insulating layer to form a channel and a second conductive pattern including a data line, a source electrode connected to the data line, and a drain electrode facing each other with the source electrode and the channel interposed therebetween; Forming a protective film on the gate insulating film on which the second conductive pattern and the semiconductor layer are formed; And a three-dimensional pixel electrode composed of a horizontal portion parallel to the gate line and a finger portion connected to the horizontal portion on the passivation layer, and a three-dimensional common electrode connected to the common line and forming a horizontal electric field with the finger portion of the pixel electrode. And forming a third conductive pattern.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.

이하, 첨부도면을 참조하여 본 발명에 따른 바람직한 실시예에 대하여 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

먼저, 도 4 및 도 5를 참조하여 본 발명에 따른 수평 전계형 박막 트랜지스터 기판의 구조 및 동작에 대해 설명한다.First, the structure and operation of the horizontal field type thin film transistor substrate according to the present invention will be described with reference to FIGS. 4 and 5.

여기서, 도 4는 본 발명에 따른 수평 전계형 액정 표시 패널의 박막 트랜지스터 기판을 나타낸 평면도이며, 도 5는 도 4에서 선 Ⅱ-Ⅱ'을 절취한 박막 트랜지스터 기판을 나타낸 단면도이다. 4 is a plan view illustrating a thin film transistor substrate of a horizontal field type liquid crystal display panel according to the present invention, and FIG. 5 is a cross-sectional view illustrating a thin film transistor substrate taken along line II-II ′ of FIG. 4.

도 4 및 도 5를 참조하면, 본 발명에 따른 박막 트랜지스터 기판은 하부 기판(100)상에 형성된 게이트 라인(110)과, 게이트 라인(110)과 평형하게 형성된 공통라인(120)과, 게이트 절연막(130)을 사이에 두고 게이트 라인(110) 및 공통라인(120)과 교차하는 데이터 라인(140)과, 게이트 라인(110)과 데이터 라인(140)의 교차부마다 형성된 박막 트랜지스터(150)와, 박막 트랜지스터(150)를 덮기 위해 게이트 절연막(130)상에 형성되는 보호막(160)과, 게이트 라인(110)과 데이터 라인(140)의 교차 구조로 마련된 화소영역(171)에 수평전계를 이루도록 형성된 화소전극(170) 및 공통전극(180)을 구비한다.4 and 5, the thin film transistor substrate according to the present invention includes a gate line 110 formed on the lower substrate 100, a common line 120 formed in parallel with the gate line 110, and a gate insulating film. A data line 140 crossing the gate line 110 and the common line 120 with the 130 interposed therebetween, and the thin film transistor 150 formed at each intersection of the gate line 110 and the data line 140. In order to cover the thin film transistor 150, a horizontal electric field is formed in the passivation layer 160 formed on the gate insulating layer 130 and the pixel region 171 provided in a cross structure of the gate line 110 and the data line 140. The formed pixel electrode 170 and the common electrode 180 are provided.

여기서, 게이트 라인(110)은 게이트 패드에 접속되는 게이트 드라이버(미도시)로부터 공급되는 게이트 신호를 박막 트랜지스터(150)를 구성하는 게이트 전극(111)으로 전달한다.Here, the gate line 110 transmits a gate signal supplied from a gate driver (not shown) connected to the gate pad to the gate electrode 111 constituting the thin film transistor 150.

공통라인(120)은 화소영역(171)을 사이에 두고 게이트 라인(110)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(180)에 공급한다. 이때, 공통라인(120)은 게이트 라인(110)과 나란하게 한 화소영역(171)마다 형성되며 게이트 절연막(130) 및 보호막(160)을 관통하는 제 2 콘택홀(162)을 통해 공통전극(180)과 접속된다.The common line 120 is formed in parallel with the gate line 110 with the pixel region 171 therebetween and supplies a reference voltage for driving the liquid crystal to the common electrode 180. In this case, the common line 120 is formed for each pixel region 171 parallel to the gate line 110 and passes through the second contact hole 162 passing through the gate insulating layer 130 and the passivation layer 160. 180).

데이터 라인(140)은 데이터 패드에 접속되는 데이터 드라이버(미도시)로부터 공급되는 데이터 신호를 게이트 전극(111)의 온/오프에 연동하여 박막 트랜지스터(150)를 구성하는 소스전극(141) 및 드레인 전극(142)으로 전달하는 역할을 수행한다.The data line 140 connects a data signal supplied from a data driver (not shown) connected to the data pad with the on / off of the gate electrode 111 to form the thin film transistor 150 and the drain. It serves to transfer to the electrode 142.

이때, 데이터 라인(140)은 게이트 절연막(130)을 사이에 두고 게이트 라인(110)과 교차구조로 형성되어 화소전극(170)이 위치하는 화소영역(171)을 정의한다. 여기서, 데이터 라인(140)은 게이트 절연막(130)을 사이에 두고 공통라인(120)과도 교차구조로 형성된다In this case, the data line 140 is formed to cross the gate line 110 with the gate insulating layer 130 interposed therebetween to define the pixel region 171 where the pixel electrode 170 is located. Here, the data line 140 is also formed to cross the common line 120 with the gate insulating layer 130 interposed therebetween.

박막 트랜지스터(150)는 게이트 라인(110)의 게이트 신호에 응답하여 데이터 라인(140)의 화소 신호가 화소 전극(170)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(150)는 게이트 라인(110)에 접속된 게이트 전극(111)과, 데이터 라인(140)에 접속된 소스 전극(141)과, 화소 전극(170)에 제 1 콘택홀(161)을 통해 접속된 드레인 전극(142)을 구비한다. The thin film transistor 150 keeps the pixel signal of the data line 140 charged and maintained in the pixel electrode 170 in response to the gate signal of the gate line 110. To this end, the thin film transistor 150 may include a gate electrode 111 connected to the gate line 110, a source electrode 141 connected to the data line 140, and a first contact hole in the pixel electrode 170. A drain electrode 142 connected through 161 is provided.

또한, 박막 트랜지스터(150)는 게이트 전극(110)과 게이트 절연막(130)을 사이에 두고 중첩되면서 소스 전극(141)과 드레인 전극(142) 사이에 채널을 형성하는 활성층(143)과, 활성층(143)위에 위치하여 데이터 라인(140), 소스 전극(141), 드레인 전극(142)과 오믹 접촉을 위한 오믹 접촉층(144)이 더 포함된다. In addition, the thin film transistor 150 includes an active layer 143 and an active layer that overlap with the gate electrode 110 and the gate insulating layer 130 therebetween to form a channel between the source electrode 141 and the drain electrode 142. An ohmic contact layer 144 for ohmic contact with the data line 140, the source electrode 141, and the drain electrode 142 is disposed on the 143.

보호막(passivation)(160)은 게이트 절연막(130) 상에 형성되어 박막 트랜지스터(150)의 채널을 형성하는 활성층(143)과 화소영역(171)을 후속 공정시 발생 가능한 습기나 스크래치(scratch) 등의 발생을 방지하는 역할을 수행한다. 여기서, 보호막(160)은 질화실리콘 등의 무기절연물질이나, 또는, 아크릴(acryl)계 유기화합물, BCB(benzocyclobutene) 또는 PFCB (perfluorocyclobutane) 등의 유기절연물질을 증착온도, RF Power, 가스 유입량 등의 공정조건 하에서 PECVD 방식에 의해 게이트 절연막(130) 상에 증착된다.The passivation layer 160 is formed on the gate insulating layer 130 to form moisture or scratches in the active layer 143 and the pixel region 171 which form a channel of the thin film transistor 150 during a subsequent process. Serves to prevent the occurrence of. The protective layer 160 may be formed of an inorganic insulating material such as silicon nitride, or an organic insulating material such as acryl-based organic compound, BCB (benzocyclobutene) or PFCB (perfluorocyclobutane), and the like. It is deposited on the gate insulating film 130 by PECVD under the process conditions of.

또한, 보호막(160)은 포토레지스트 패턴을 이용한 포토리소그래피 공정을 통해 형성된 제 1 및 제 2 콘택홀(161, 162)을 구비하고, 여기서 제 1 콘택홀(161)은 보호막(160)을 관통하여 박막 트랜지스터(150)의 드레인 전극(142)과 화소전극(170)을 접속시키고, 제 2 콘택홀(162)은 보호막(160) 및 게이트 절연막(130)을 관통하여 하부 기판(100)상의 공통라인(120)과 공통전극(180)을 접속시킨다.In addition, the passivation layer 160 includes first and second contact holes 161 and 162 formed through a photolithography process using a photoresist pattern, where the first contact hole 161 penetrates the passivation layer 160. The drain electrode 142 and the pixel electrode 170 of the thin film transistor 150 are connected to each other, and the second contact hole 162 passes through the passivation layer 160 and the gate insulating layer 130 to form a common line on the lower substrate 100. The 120 and the common electrode 180 are connected.

화소 전극(170)은 보호막(160)을 관통하는 제 1 콘택홀(161)을 통해 박막 트랜지스터(150)의 드레인 전극(142)과 접속되어 화소 영역(171)에 형성된다. 이때, 화소 전극(170)은 하부 기판(100)상에 게이트 라인(110)과 평행하게 형성된 수평부(170a)와, 상기 수평부(170a)에 접속되며 공통전극(180)과 나란하게 형성되어 수평전계를 발생시키는 핑거부(170b)를 구비한다.The pixel electrode 170 is connected to the drain electrode 142 of the thin film transistor 150 through the first contact hole 161 passing through the passivation layer 160 and is formed in the pixel region 171. In this case, the pixel electrode 170 is formed on the lower substrate 100 to be parallel to the gate line 110, and is connected to the horizontal part 170a to be parallel to the common electrode 180. A finger portion 170b for generating a horizontal electric field is provided.

공통전극(180)은 보호막(160) 및 게이트 절연막(130)을 관통하는 제 2 콘택홀(162)을 통해 하부기판(100)의 공통라인(120)에 접속되어 액정구동을 위한 기준 전압을 제공한다. 이때, 공통전극(180)은 화소전극(170)의 핑거부(170b)와 동일한 투명 전도성 물질로 형성되는 동시에 보호막(160) 상에 소정의 높이를 갖는 입체구조로 핑거부(170b)와 평행하게 형성된다.The common electrode 180 is connected to the common line 120 of the lower substrate 100 through the second contact hole 162 penetrating through the passivation layer 160 and the gate insulating layer 130 to provide a reference voltage for driving the liquid crystal. do. In this case, the common electrode 180 is formed of the same transparent conductive material as that of the finger portion 170b of the pixel electrode 170, and has a three-dimensional structure having a predetermined height on the passivation layer 160 in parallel with the finger portion 170b. Is formed.

상술한 바와 같은 본 발명에 따른 박막 트랜지스터 기판은 박막 트랜지스터를 통해 화소신호가 공급되는 화소전극(170), 보다 구체적으로는 화소전극(170)의 핑거부(170b)와 공통라인(120)을 통해 기준전압이 공급되는 공통전극(180) 사이에 수평전계가 형성된다.As described above, the thin film transistor substrate according to the present invention may include a pixel electrode 170 to which a pixel signal is supplied through the thin film transistor, more specifically, a finger 170b and a common line 120 of the pixel electrode 170. A horizontal electric field is formed between the common electrodes 180 to which the reference voltage is supplied.

이때, 화소전극(170)의 핑거부(170b) 및 공통전극(180)은 보호막(160) 상에 약 1000A°~ 5000 A°의 높이를 갖는 입체구조로 상호 평행하게 형성됨으로써, 도 6에 도시된 바와 같이, 화소전극(17)의 핑거부(170b)와 공통전극(180)에 의해 형성되는 수평전계는 각각의 상면에서 상면으로 이어지는 포물선 형태의 제 1 수평전계 뿐만 아니라 각각의 측면에서 측면으로 이어지는 직선형태의 제 2 수평전계가 형성된다.In this case, the finger portion 170b and the common electrode 180 of the pixel electrode 170 are formed in parallel with each other in a three-dimensional structure having a height of about 1000 A ° to 5000 A ° on the passivation layer 160, thereby being shown in FIG. 6. As described above, the horizontal electric field formed by the finger portion 170b and the common electrode 180 of the pixel electrode 17 is not only a parabolic first horizontal electric field extending from the upper surface to the upper surface, but also from each side to the side. A subsequent straight second horizontal electric field is formed.

따라서, 화소전극(170)의 핑거부(170b)와 공통전극(180)의 측면으로 이어지는 제 2 수평전계로 인하여 종래의 수평전계가 인가되지 않는 영역에도 충분한 수평전계가 인가되고, 이에 의해 액정분자가 배향된 화소영역에 수평전계가 균일하게 인가되어 투과율 및 콘트라스트비 등이 향상된다.Accordingly, a sufficient horizontal electric field is applied to the region where the conventional horizontal electric field is not applied due to the second horizontal electric field extending to the side of the finger portion 170b and the common electrode 180 of the pixel electrode 170, thereby providing a liquid crystal molecule. The horizontal electric field is uniformly applied to the oriented pixel region to improve the transmittance and contrast ratio.

또한, 화소전극(170)의 핑거부(170b)와 공통전극(180)이 보호막(160) 상에 형성되므로 보호막(160) 및 게이트 절연막(130)에 의해 수평전계가 약화되지 않는다. 이에 따라 화소영역(171)에 강한 수평전계가 인가되어 저전압으로 구동할 수 있다.In addition, since the finger portion 170b and the common electrode 180 of the pixel electrode 170 are formed on the passivation layer 160, the horizontal electric field is not weakened by the passivation layer 160 and the gate insulating layer 130. Accordingly, a strong horizontal electric field is applied to the pixel region 171 to drive at a low voltage.

이하, 첨부도면을 참조하여 본 발명에 따른 박막 트랜지스터 기판의 제조 방법을 설명한다.Hereinafter, a method of manufacturing a thin film transistor substrate according to the present invention will be described with reference to the accompanying drawings.

먼저, 도 7a 및 도 7b를 참조하여 본 발명에 따른 박막 트랜지스터 기판의 제 1 도전성 패턴을 형성하는 과정에 대해 설명한다. 여기서, 도 7a 및 도 7b는 본 발명에 따른 박막 트랜지스터 기판의 제 1 도전성 패턴의 제조방법을 나타내는 평면도 및 단면도이다.First, a process of forming the first conductive pattern of the thin film transistor substrate according to the present invention will be described with reference to FIGS. 7A and 7B. 7A and 7B are a plan view and a cross-sectional view illustrating a method of manufacturing a first conductive pattern of a thin film transistor substrate according to the present invention.

도 7a 및 도 7b를 참조하면, 하부기판(100)상에 게이트 라인(110), 게이트 전극(111) 및 공통전극을 포함하는 제 1 도전성 패턴을 형성한다.7A and 7B, a first conductive pattern including a gate line 110, a gate electrode 111, and a common electrode is formed on the lower substrate 100.

이를 상세히 설명하면, 하부기판(100)상에 스터터링 등의 증착방법을 통해 게이트 금속층을 형성한다. 여기서, 게이트 금속층은 알루미늄(Al)계 금속, 구리(Cu), 크롬(Cr), 몰리브덴 등을 포함하는 적어도 1층구조로 형성된다. 예를 들어, 게이트금속층은 알루미늄/네오듐(AlNd)과 몰리브덴(Mo)이 순차적으로 적층된 2층 구조로 형성된다. In detail, the gate metal layer is formed on the lower substrate 100 through a deposition method such as stuttering. Here, the gate metal layer is formed in at least one layer structure including aluminum (Al) -based metal, copper (Cu), chromium (Cr), molybdenum and the like. For example, the gate metal layer is formed in a two-layer structure in which aluminum / neodium (AlNd) and molybdenum (Mo) are sequentially stacked.

이후, 마스크를 이용한 포토리소그래피공정과 식각공정을 통해 게이트 금속층에 대한 패터닝을 수행함으로써, 하부기판(100)상에 게이트 라인(110), 게이트 전극(111) 및 공통 라인(120)을 포함하는 제 1 도전성 패턴을 최종적으로 형성한다.Subsequently, the gate metal layer is patterned on the lower substrate 100 by patterning the gate metal layer through a photolithography process and an etching process using a mask, thereby including a gate line 110, a gate electrode 111, and a common line 120. 1 A conductive pattern is finally formed.

상술한 바와 같이 하부 기판(100)상에 제 1 도전성 패턴을 형성한 후, 도 8a 및 도 8b에 도시된 바와 같이, 제 2 마스크 공정을 이용하여 게이트 절연막(120) 상에 제 2 도전성 패턴 및 반도체 패턴을 형성한다. 여기서, 도 8a 및 도 8b는 본 발명에 따른 박막 트랜지스터 기판의 제 2 도전성 패턴 및 반도체 패턴의 제조방법을 나타내는 평면도 및 단면도이다.After the first conductive pattern is formed on the lower substrate 100 as described above, as shown in FIGS. 8A and 8B, the second conductive pattern and the second conductive pattern are formed on the gate insulating layer 120 using the second mask process. A semiconductor pattern is formed. 8A and 8B are plan and cross-sectional views illustrating a method of manufacturing a second conductive pattern and a semiconductor pattern of a thin film transistor substrate according to the present invention.

도 8a 및 도 8b을 참조하면, 제 1 도전성 패턴이 형성된 하부 기판(100) 상에 게이트 절연막(130)을 도포한다. 그리고 제2 마스크 공정을 이용하여 게이트 절연막(130) 위에 활성층(143) 및 오믹 접촉층(144)을 포함하는 반도체 패턴과; 데이터 라인(140), 소스 전극(141) 및 드레인 전극(142)을 포함하는 제2 도전성 패턴을 형성한다.8A and 8B, the gate insulating layer 130 is coated on the lower substrate 100 on which the first conductive pattern is formed. A semiconductor pattern including an active layer 143 and an ohmic contact layer 144 on the gate insulating layer 130 using a second mask process; A second conductive pattern including the data line 140, the source electrode 141, and the drain electrode 142 is formed.

이를 상세히 설명하면, 도 9a에 도시된 바와 같이 게이트 절연막(130) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 제1 반도체층(143'), 제2 반도체층(144'), 그리고 소스/드레인 금속층(140')이 순차적으로 형성된다.In detail, as illustrated in FIG. 9A, the first semiconductor layer 143 ′, the second semiconductor layer 144 ′, and the source / drain are deposited on the gate insulating layer 130 by a deposition method such as PECVD or sputtering. The metal layer 140 'is sequentially formed.

여기서, 제1 반도체층(143')은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층(144')은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 소스/드레인 금속층(140')은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다.Here, amorphous silicon without impurities are used as the first semiconductor layer 143 ′, and amorphous silicon doped with N type or P type impurities is used as the second semiconductor layer 144 ′. The source / drain metal layer 140 ′ is made of a metal such as molybdenum (Mo), copper (Cu), or the like.

이후, 도 9b에 도시된 바와 같이 소스/드레인 금속층(130') 상에 포토레지스트를 형성한 후 제2 마스크(200)를 소정 간격 이격된 형태로 정렬시킨다. 여기서, 제 2 마스크(200)는 투명한 재질인 마스크 기판(210)과, 마스크 기판의 노광 영역에 형성된 노광부(210)와, 마스크 기판(210)의 차단 영역에 형성된 차단부(220) 및 마스크 기판(210)의 부분 노광 영역에 형성된 회절 노광부(230)(또는 반투과부)를 구비한다. Subsequently, as shown in FIG. 9B, after forming the photoresist on the source / drain metal layer 130 ′, the second masks 200 are aligned at predetermined intervals. Here, the second mask 200 includes a mask substrate 210 made of a transparent material, an exposure part 210 formed in an exposure area of the mask substrate, a blocking part 220 and a mask formed in a blocking area of the mask substrate 210. The diffraction exposure part 230 (or semi-transmissive part) formed in the partial exposure area | region of the board | substrate 210 is provided.

이러한 제2 마스크(200)를 이용하여 포토레지스트를 노광한 후 현상함으로써 제2 마스크(200)의 차단부(220)와 회절 노광부(230)에 대응하여 차단 영역과 부분 노광 영역에서 단차를 갖는 포토레지스트 패턴(240)이 형성된다. 즉, 부분 노광 영역형성된 포토레지스트 패턴(240)은 차단 영역에서 형성된 제1 높이(h1)를 갖는 포토레지스트 패턴(240)보다 낮은 제2 높이(h2)를 갖게 된다.The photoresist is exposed and developed by using the second mask 200 to have a step in the blocking region and the partial exposure region corresponding to the blocking portion 220 and the diffraction exposure portion 230 of the second mask 200. The photoresist pattern 240 is formed. That is, the photoresist pattern 240 having the partial exposure region has a second height h2 that is lower than the photoresist pattern 240 having the first height h1 formed in the blocking region.

이러한 포토레지스트 패턴(240)을 마스크로 이용한 습식 식각 공정으로 소스/드레인 금속층(140')이 패터닝됨으로써, 도 9c에 도시된 바와 같이, 데이터 라인 (140), 데이터 라인(140)과 접속된 소스전극(141) 및 채널을 사이에 두고 소스전극(141)과 대향하는 드레인 전극(142)을 포함하는 제2 도전성 패턴이 형성된다.As the source / drain metal layer 140 ′ is patterned by a wet etching process using the photoresist pattern 240 as a mask, as illustrated in FIG. 9C, a source connected to the data line 140 and the data line 140. A second conductive pattern including a drain electrode 142 facing the source electrode 141 with the electrode 141 and the channel interposed therebetween is formed.

그리고, 포토레지스트 패턴(240)을 마스크로 이용하여 채널 상에 형성된 소스/드레인 금속층(140'), 제 1 반도체층143') 및 제 2 반도체층(144')을 순차적으로 에칭함으로써, 도 9d에 도시된 바와 같이, 채널을 사이에 두고 대향하는 소스전극(141)과 드레인 전극(142)과 상기 채널을 형성하는 활성층(143)과 오믹 접촉층(144)으로 구성된 반도체층을 형성한다.The source / drain metal layer 140 ′, the first semiconductor layer 143 ′, and the second semiconductor layer 144 ′ formed on the channel are sequentially etched using the photoresist pattern 240 as a mask, FIG. 9D. As shown in FIG. 2, a semiconductor layer including a source electrode 141 and a drain electrode 142 facing each other with a channel interposed therebetween, an active layer 143 forming the channel, and an ohmic contact layer 144 is formed.

이후, 스트립 공정을 통해 제2 도전성 패턴에 남아 있던 포토레지스트 패턴(240)을 제거함으로써, 도 9e에 도시된 바와 같이, 게이트 절연막(120) 상에 데이터 라인(140), 데이터 라인(140)에 접속된 소스 전극(141) 및 소스 전극(141)과 채널을 사이에 두고 대향하는 드레인 전극(142)을 포함하는 제 2 반도체 패턴과 채널을 형성하는 활성층(143) 및 오믹 접촉층(144)을 포함하는 반도체층을 형성한다.Subsequently, by removing the photoresist pattern 240 remaining in the second conductive pattern through the strip process, as shown in FIG. 9E, the data line 140 and the data line 140 are formed on the gate insulating layer 120. The active layer 143 and the ohmic contact layer 144 forming the channel and the second semiconductor pattern including the connected source electrode 141 and the drain electrode 142 facing each other with the channel interposed between the source electrode 141 and the source electrode 141 are formed. A semiconductor layer is formed.

상술한 바와 같이 게이트 절연막(130) 상에 제 2 도전성 패턴 및 반도체층을 형성한 후, 도 10a 및 도 10b에 도시된 바와 같이, 게이트 절연막(130)상에 제 1 및 제 2 콘택홀(161,162)을 포함하는 보호막(160)을 형성한다. 여기서, 도 10a 및 도 10b는 본 발명에 따른 박막 트랜지스터 기판의 보호막(160)을 형성하는 방법을 나타내는 평면도 및 단면도이다. After the second conductive pattern and the semiconductor layer are formed on the gate insulating layer 130 as described above, as shown in FIGS. 10A and 10B, the first and second contact holes 161 and 162 are formed on the gate insulating layer 130. A protective film 160 including the () is formed. 10A and 10B are plan and cross-sectional views illustrating a method of forming the passivation layer 160 of the thin film transistor substrate according to the present invention.

도 10a 및 도 10b를 참조하면, 제1 도전성 패턴이 형성된 게이트 절연막(130) 상에 PECVD 등의 증착방법을 통해 보호막(160)을 증착시킨다. 여기서, 보호막(160)은 게이트 절연막(130)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴 (acryl)계 유기 화합물, (Benzocyclobutene), 또는 PFCB(Perfluorocyclobutene) 등과 같은 유기 절연 물질이 이용된다. 10A and 10B, the passivation layer 160 is deposited on the gate insulating layer 130 on which the first conductive pattern is formed through a deposition method such as PECVD. In this case, the passivation layer 160 may be formed of an inorganic insulating material such as the gate insulating film 130, an organic insulating material such as an acryl-based organic compound having a low dielectric constant, (Benzocyclobutene), or perfluorocyclobutene (PFCB).

이후, 보호막(130)을 포토리소그래피 공정과 식각 공정으로 패터닝함으로써 제 1 및 제 2 콘택홀(161,162)을 형성한다.Thereafter, the passivation layer 130 is patterned by a photolithography process and an etching process to form first and second contact holes 161 and 162.

여기서, 제 1 콘택홀(161)은 보호막(160)을 관통하여 박막 트랜지스터(150)의 드레인 전극(142)과 화소전극(180)을 접속시키고, 제 2 콘택홀(162)은 보호막(160) 및 게이트 절연막(130)을 관통하여 공통전극(180)과 하부 기판(100)상에 형성된 공통라인(120)을 접속시킨다. Here, the first contact hole 161 passes through the passivation layer 160 to connect the drain electrode 142 and the pixel electrode 180 of the thin film transistor 150, and the second contact hole 162 forms the passivation layer 160. The common electrode 180 is connected to the common line 120 formed on the lower substrate 100 through the gate insulating layer 130.

상술한 바와 같이 게이트 절연막(130) 상에 보호막(160)을 형성한 후, 도 11a 및 도 11b 도시된 바와 같이, 수평부(170a) 및 핑거부(170b)로 구성된 화소전극(170)과 공통전극(180)을 포함하는 제 3 도전성 패턴을 형성한다. 여기서, 도 11a 및 도 11b는 본 발명에 따른 박막 트랜지스터 기판의 제 3 도전성 패턴을 형성하는 방법을 나타내는 평면도 및 단면도이다. After the passivation layer 160 is formed on the gate insulating layer 130 as described above, as shown in FIGS. 11A and 11B, the pixel electrode 170 having the horizontal portion 170a and the finger portion 170b is common. A third conductive pattern including the electrode 180 is formed. 11A and 11B are a plan view and a cross-sectional view illustrating a method of forming a third conductive pattern of a thin film transistor substrate according to the present invention.

도 11a 및 도 11b을 참조하면, 게이트 절연막(130) 상에 투명 도전막을 형성한다. 그리고 제 3 마스크 공정을 통해 투면 도전막을 패터닝하여 게이트 라인(110)과 평행한 수평부(170a) 및 수평부(170a)에 접속되며 데이터 라인(140)에 평행한 핑거부(170b)로 구성된 화소전극(170)과, 제 2 접촉홀(162)을 통해 공통라인(120)과 접속되며 화소전극(170)의 핑거부(170b)와 평행하게 형성되어 수평전계를 형성하는 공통전극(180)을 포함하는 제 3 도전성 패턴을 형성한다.11A and 11B, a transparent conductive film is formed on the gate insulating film 130. In addition, the projection layer is patterned through a third mask process so that the pixel includes a horizontal portion 170a parallel to the gate line 110 and a horizontal portion 170a and a finger portion 170b parallel to the data line 140. The common electrode 180 is connected to the common line 120 through the electrode 170 and the second contact hole 162 and formed in parallel with the finger portion 170b of the pixel electrode 170 to form a horizontal electric field. A third conductive pattern is formed.

이를 보다 구체적으로 설명하면, 도 12a에 도시된 바와 같이 보호막 상에 스 퍼터링 등의 증착방법으로 투명 도전막(170')을 형성한다. 여기서, 투명 도전막(170')의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 또는 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 등이 이용된다. In more detail, as illustrated in FIG. 12A, the transparent conductive film 170 ′ is formed on the protective film by a deposition method such as sputtering. Herein, the material of the transparent conductive layer 170 ′ may be indium tin oxide (ITO), tin oxide (TO), indium zinc oxide (IZO), or indium tin zinc oxide (Indium). Tin Zinc Oxide (ITZO) and the like.

이후, 도 12b에 도시된 바와 같이 투명 도전막(170')에 포토레지스트를 형성한 후 제 3 마스크(300)를 소정 간격 이격된 형태로 정렬시킨다. 여기서, 제 3 마스크(300)는 투명한 재질인 마스크 기판(310)과, 마스크 기판의 노광 영역에 형성된 노광부(320)와, 마스크 기판(310)의 차단 영역에 형성된 차단부(330)를 구비한다. Thereafter, as shown in FIG. 12B, after the photoresist is formed on the transparent conductive film 170 ′, the third mask 300 is aligned at a predetermined interval. Here, the third mask 300 includes a mask substrate 310 made of a transparent material, an exposure part 320 formed in the exposure area of the mask substrate, and a blocking part 330 formed in the blocking area of the mask substrate 310. do.

이후, 도 12c에 도시된 바와 같이 제 3 마스크를 이용하여 포토레지스트를 패터닝함으로써 투명 도전막(170') 상에 포토레지스트 패턴(340)을 형성한다. Thereafter, as shown in FIG. 12C, the photoresist is patterned using a third mask to form the photoresist pattern 340 on the transparent conductive film 170 ′.

그 다음, 포토레지스트 패턴(340)을 이용하여 노출된 투명 도전막(170')에 대한 에칭공정을 수행함으로써, 도 12d에 도시된 바와 같이, 화소전극(170)의 수평부(170a), 수평부(170a)로부터 화소영역(171)으로 신장되는 핑거부(170b) 및 제 2 콘택홀(162)을 통해 공통라인(120)과 접속되는 동시에 핑거부(170b)와 평행하게 형성된 공통전극(180)을 포함하는 제 3 도전성 패턴을 형성한다.Next, by performing an etching process on the exposed transparent conductive film 170 ′ using the photoresist pattern 340, as shown in FIG. 12D, the horizontal portion 170a of the pixel electrode 170 is horizontal. The common electrode 180 connected to the common line 120 through the finger portion 170b and the second contact hole 162 extending from the portion 170a to the pixel region 171 and parallel to the finger portion 170b. A third conductive pattern including the) is formed.

이때, 화소전극(170)의 핑거부(170b)와 공통전극(180)은 보호막(160)상에 소정의 높이, 보다 구체적으로는 1000A°~ 5000A°의 높이를 갖는 입체구조로 상호 평행하게 형성됨으로써, 도 6에 도시된 바와 같이, 화소전극(170)의 핑거부(170b)와 공통전극(180)에 의해 형성되는 수평전계는 각각의 상면에서 상면으로 이어지는 포물선 형태의 제 1 수평전계 뿐만 아니라 각각의 측면에서 측면으로 이어지는 직선형태의 제 2 수평전계가 형성된다.At this time, the finger portion 170b and the common electrode 180 of the pixel electrode 170 are formed on the passivation layer 160 in parallel to each other in a three-dimensional structure having a predetermined height, more specifically, 1000A ° to 5000A °. 6, the horizontal electric field formed by the finger portion 170b and the common electrode 180 of the pixel electrode 170 is not only a parabolic first horizontal electric field extending from the upper surface to the upper surface. On each side a straight horizontal second electric field is formed which runs from side to side.

따라서, 화소전극(170)의 핑거부(170b)와 공통전극(180)의 측면으로 이어지는 제 2 수평전계로 인하여 화소영역에 균일한 수평전계가 인가되고, 이에 의해 화소영역의 투과율 및 콘트라스트비 등이 향상된다.Accordingly, a uniform horizontal electric field is applied to the pixel region due to the second horizontal electric field extending from the finger portion 170b of the pixel electrode 170 to the side surface of the common electrode 180, thereby transmitting a transmittance and contrast ratio of the pixel region. This is improved.

또한, 화소전극(170)의 핑거부(170b)와 공통전극(180)은 보호막(160) 상에 동시에 형성되고, 이에 의해 수평전계는 보호막(160) 및 게이트 절연막(130)에 의해 약화되지 않아 화소영역(171)에 강한 수평전계가 인가된다.In addition, the finger 170b and the common electrode 180 of the pixel electrode 170 are simultaneously formed on the passivation layer 160, whereby the horizontal electric field is not weakened by the passivation layer 160 and the gate insulating layer 130. A strong horizontal electric field is applied to the pixel region 171.

상술한 바와 같이, 본 발명에 따른 수평 전계형 박막 트랜지스터 기판 및 그 제조방법은 보호막 상에 화소전극 및 공통전극을 소정의 높이를 갖는 입체구조로 상호 평행하게 형성함으로써, 화소영역에 수평전계를 균일하게 인가하여 투과율 및 콘트라스트비를 향상시킬 수 있다는 효과를 갖는다.As described above, the horizontal field type thin film transistor substrate and the method of manufacturing the same according to the present invention form a pixel electrode and a common electrode in parallel with each other in a three-dimensional structure having a predetermined height on the protective film, thereby making the horizontal electric field uniform in the pixel region. It has the effect of improving the transmittance and contrast ratio by applying.

또한, 본 발명은 보호막 상에 화소전극 및 공통전극을 동일 높이로 평행하게 형성함으로서, 수평전계가 보호막 및 게이트 절연막에 의해 약화되지 않은 상태로 화소영역에 인가될 수 있다는 효과를 갖는다.In addition, the present invention has the effect that the horizontal electric field can be applied to the pixel region without being weakened by the protective film and the gate insulating film by forming the pixel electrode and the common electrode in parallel on the protective film at the same height.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (13)

하부 기판상에 평형하게 형성된 게이트 라인 및 공통라인;A gate line and a common line formed on the lower substrate in parallel; 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하여 화소영역을 정의하는 데이터 라인;A data line defining a pixel region by crossing the gate line with a gate insulating layer interposed therebetween; 상기 게이트 라인 및 데이터 라인의 교차영역에 형성된 박막 트랜지스터;A thin film transistor formed at an intersection of the gate line and the data line; 상기 게이트 절연막 상에 형성되며 박막 트랜지스터를 덮는 보호막;A passivation layer formed on the gate insulating layer and covering the thin film transistor; 상기 보호막 및 게이트 절연막을 관통하는 콘택홀을 통해 공통라인에 접속되는 공통전극; 및 A common electrode connected to the common line through a contact hole penetrating through the passivation layer and the gate insulating layer; And 상기 보호막을 관통하는 콘택홀을 통해 박막 트랜지스터에 접속되며 공통전극과 함께 수평전계를 발생시키는 화소전극을 포함하고,A pixel electrode connected to the thin film transistor through a contact hole penetrating through the passivation layer and generating a horizontal electric field together with the common electrode; 상기 공통전극 및 화소전극은 보호막 상에 소정 높이를 갖는 입체구조로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.The common electrode and the pixel electrode are formed in a three-dimensional structure having a predetermined height on the protective film. 제 1 항에 있어서, The method of claim 1, 상기 공통전극 및 화소전극은 보호막 상에 1000A°내지 5000A°의 높이를 갖는 입체구조로 상호 평행하게 형성된 것을 특징으로 하는 박막 트랜지스터 기판.The common electrode and the pixel electrode are formed on the passivation layer in parallel with each other in a three-dimensional structure having a height of 1000A ° to 5000A °. 제 1 항에 있어서, 상기 화소전극은, The method of claim 1, wherein the pixel electrode, 상기 박막 트랜지스터와 접속되며 상기 게이트 라인과 평형하게 형성된 수평부; 및 A horizontal portion connected to the thin film transistor and formed in parallel with the gate line; And 상기 수평부에 접속되며 상기 공통전극과 함께 수평전계를 형성하는 핑거부를 포함하고,A finger part connected to the horizontal part and forming a horizontal electric field together with the common electrode; 상기 핑거부는 보호막 상에 공통전극과 평행하게 형성된 것을 특징으로 하는 박막 트랜지스터 기판.And the finger portion is formed in parallel with the common electrode on the passivation layer. 제 3 항 있어서, The method of claim 3, 상기 화소전극의 핑거부 및 공통전극은 각각의 상면에서 상면으로 이어지는 포물선 형태의 제 1 수평전계 및 각각의 측면에서 측면으로 이어지는 직선 형태의 제 2 수평전계를 형성하는 것을 특징으로 하는 박막 트랜지스터 기판.The thin film transistor substrate of claim 1, wherein the finger portion and the common electrode of the pixel electrode form a parabolic first horizontal electric field extending from an upper surface to an upper surface and a second horizontal electric field extending from a side surface to a side surface. 기판상에 게이트 라인 및 공통라인을 평행하게 형성하는 단계;Forming a gate line and a common line in parallel on the substrate; 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하여 화소영역을 정의하는 데이터 라인을 형성하는 단계;Forming a data line crossing the gate line with a gate insulating layer interposed therebetween to define a pixel area; 상기 게이트 라인 및 데이터 라인의 교차영역에 박막 트랜지스터를 형성하는 단계;Forming a thin film transistor at an intersection of the gate line and the data line; 상기 게이트 절연막 상에 형성되어 박막 트랜지스터를 덮는 보호막을 형성하는 단계;Forming a passivation layer formed on the gate insulating layer to cover the thin film transistor; 상기 보호막 및 게이트 절연막을 관통하는 콘택홀을 통해 공통라인에 접속되는 입체구조의 공통전극을 형성하는 단계; 및 Forming a common electrode having a three-dimensional structure connected to a common line through a contact hole passing through the passivation layer and the gate insulating layer; And 상기 보호막을 관통하는 콘택홀을 통해 박막 트랜지스터와 접속되며 상기 공통전극과 함께 수평전계를 형성하는 입체구조의 화소전극을 형성하는 단계Forming a three-dimensional pixel electrode connected to the thin film transistor through a contact hole passing through the passivation layer and forming a horizontal electric field together with the common electrode; 를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.Method of manufacturing a thin film transistor substrate comprising a. 제 5 항에 있어서,The method of claim 5, 상기 공통전극 및 화소전극은 보호막 상에 1000A°내지 5000A°의 높이를 갖는 입체구조로 상호 평행하게 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.And the common electrode and the pixel electrode are formed in parallel with each other in a three-dimensional structure having a height of 1000 A to 5000 A on the passivation layer. 제 5 항에 있어서, 상기 화소전극을 형성하는 단계는,The method of claim 5, wherein the forming of the pixel electrode comprises: 상기 박막 트랜지스터와 접속되며 상기 게이트 라인과 평형한 수평부를 형성하는 단계; 및 Forming a horizontal portion connected to the thin film transistor and in balance with the gate line; And 상기 수평부에 접속되며 상기 공통전극과 함께 수평전계를 형성하는 핑거부를 형성하는 단계를 포함하고,Forming a finger part connected to the horizontal part and forming a horizontal electric field together with the common electrode; 상기 핑거부는 보호막 상에 공통전극과 평행하게 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.And the finger portion is formed parallel to the common electrode on the passivation layer. 제 7 항에 있어서, The method of claim 7, wherein 상기 화소전극의 핑거부 및 공통전극은 각각의 상면에서 상면으로 이어지는 포물선 형태의 제 1 수평전계 및 각각의 측면에서 측면으로 이어지는 직선 형태의 제 2 수평전계를 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.The finger portion and the common electrode of the pixel electrode form a parabolic first horizontal electric field extending from an upper surface to an upper surface of the pixel electrode and a second horizontal electric field having a linear shape extending from side to side. Manufacturing method. 기판상에 게이트 라인, 상기 게이트 라인에 접속된 게이트 전극 및 상기 게이트 라인과 화소영역을 사이에 두고 평행하게 형성된 공통라인을 포함하는 제 1 도전성 패턴을 형성하는 단계;Forming a first conductive pattern on the substrate, the first conductive pattern including a gate line, a gate electrode connected to the gate line, and a common line formed in parallel with the gate line and the pixel region interposed therebetween; 상기 제 1 도전성 패턴이 형성된 기판상에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the substrate on which the first conductive pattern is formed; 상기 게이트 절연막 상에 데이터 라인, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 채널을 사이에 두고 대향하는 드레인 전극을 포함하는 제 2 도전성 패턴과 상기 채널을 형성하는 반도체층을 형성하는 단계;Forming a second conductive pattern including a data line, a source electrode connected to the data line, a drain electrode facing each other with the source electrode and a channel interposed therebetween, and a semiconductor layer forming the channel on the gate insulating layer; 상기 제 2 도전성 패턴 및 반도체층이 형성된 게이트 절연막 상에 보호막을 형성하는 단계; 및Forming a protective film on the gate insulating film on which the second conductive pattern and the semiconductor layer are formed; And 상기 보호막 상에 게이트 라인과 평행한 수평부, 상기 수평부에 접속된 핑거부로 구성된 입체구조의 화소전극과 상기 공통라인에 접속되며 화소전극의 핑거부와 수평전계를 형성하는 입체구조의 공통전극을 포함하는 제 3 도전성 패턴을 형성하는 단계A three-dimensional pixel electrode composed of a horizontal portion parallel to a gate line and a finger portion connected to the horizontal portion on the passivation layer, and a three-dimensional common electrode connected to the common line and forming a horizontal electric field with a finger portion of the pixel electrode; Forming a third conductive pattern comprising 를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.Method of manufacturing a thin film transistor substrate comprising a. 제 9 항에 있어서, 상기 보호막을 형성하는 단계는, The method of claim 9, wherein the forming of the protective film, 상기 게이트 절연막 상에 보호막을 도포하는 단계;Applying a protective film on the gate insulating film; 상기 보호막 상에 포토레지스트를 도포한 후 포토리소그래피 공정을 수행하여 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern by applying a photoresist on the passivation layer and then performing a photolithography process; 상기 포토레지스트 패턴에 의해 노출된 보호막을 에칭하여 상기 박막 트랜지스터 및 화소전극을 접속시키는 제 1 콘택홀을 형성하는 단계; Etching the passivation layer exposed by the photoresist pattern to form a first contact hole connecting the thin film transistor and the pixel electrode; 상기 포토레지스트 패턴에 의해 노출된 보호막 및 게이트 절연막을 에칭하여 상기 공통라인 및 공통전극을 접속시키는 제 2 콘택홀을 형성하는 단계; 및 Etching the passivation layer and the gate insulating layer exposed by the photoresist pattern to form a second contact hole connecting the common line and the common electrode; And 스트립 공정을 통해 상기 보호막 상에 잔류하는 상기 포토레지스트 패턴을 제거하는 단계 Removing the photoresist pattern remaining on the passivation layer through a strip process; 을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.Method of manufacturing a thin film transistor substrate comprising a. 제 9 항에 있어서, The method of claim 9, 상기 제 3 도전성 패턴을 형성하는 단계에 있어서, 상기 공통전극 및 화소전극은 보호막 상에 1000A°내지 5000A°의 높이를 갖는 입체구조로 상호 평행하게 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.In the forming of the third conductive pattern, the common electrode and the pixel electrode is a thin film transistor substrate manufacturing method, characterized in that formed in parallel to each other in a three-dimensional structure having a height of 1000A ° to 5000A ° on the protective film. 제 10 항에 있어서, 상기 화소전극을 형성하는 단계는, The method of claim 10, wherein the forming of the pixel electrode comprises: 상기 박막 트랜지스터와 접속되며 상기 게이트 라인과 평형한 수평부를 형성하는 단계; 및 Forming a horizontal portion connected to the thin film transistor and in balance with the gate line; And 상기 수평부에 접속되며 상기 공통전극과 수평전계를 형성하는 핑거부를 형성하는 단계를 포함하고,Forming a finger part connected to the horizontal part and forming a horizontal electric field with the common electrode; 상기 핑거부는 보호막 상에 공통전극과 평행하게 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.And the finger portion is formed parallel to the common electrode on the passivation layer. 제 12 항에 있어서,13. The method of claim 12, 상기 공통전극 및 화소전극의 핑거부는 각각의 상면에서 상면으로 이어지는 포물선 형태의 제 1 수평전계 및 각각의 측면에서 측면으로 이어지는 직선 형태의 제 2 수평전계를 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.The thin film transistor substrate may be fabricated by forming a first horizontal electric field having a parabolic shape extending from the upper surface to the upper surface of the common electrode and the pixel electrode and a second horizontal electric field having a straight line extending from the side to the side. Way.
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