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KR101142339B1 - 반도체 칩 - Google Patents

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KR101142339B1
KR101142339B1 KR1020100057512A KR20100057512A KR101142339B1 KR 101142339 B1 KR101142339 B1 KR 101142339B1 KR 1020100057512 A KR1020100057512 A KR 1020100057512A KR 20100057512 A KR20100057512 A KR 20100057512A KR 101142339 B1 KR101142339 B1 KR 101142339B1
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test pad
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서민석
한권환
양승택
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에스케이하이닉스 주식회사
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Abstract

반도체 칩이 개시되어 있다. 반도체 칩은 일면 및 상기 일면에 대향하는 타면을 갖는 반도체 기판; 상기 반도체 기판의 일면 상에 형성되며 본딩패드를 포함한 회로층; 상기 반도체 기판의 타면으로부터 일면을 관통하도록 형성되고, 상기 본딩패드와 연결된 관통부 및 상기 관통부와 전기적으로 연결되고 상기 타면에 형성된 돌출부를 갖는 관통 전극; 및 상기 반도체 기판의 타면에 배치되며, 상기 관통 전극과 연결되어 상기 회로층의 정상 동작 여부 및 상기 관통 전극과 회로층의 전기적 연결 여부를 테스트하기 위한 테스트 패드부;를 포함하는 것을 특징으로 한다.

Description

반도체 칩{SEMICONDUCTOR CHIP}
본 발명은 미세 피치를 구현하는 것이 가능하면서 회로층의 정상 동작 여부 및 관통 전극과 회로층의 전기적 연결 여부를 테스트할 수 있는 반도체 칩에 관한 것이다.
최근 들어, 반도체 소자 제조 기술의 개발에 따라, 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 반도체 패키지들이 개발되고 있다. 반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.
이러한 반도체 패키지는 금속 와이어를 이용하여 전기적 연결을 시켜주는 방식이 주류를 이루어 왔었다. 그러나, 최근에는 금속 와이어를 이용한 반도체 패키지에서의 문제를 극복함과 아울러 반도체 패키지의 전기적인 특성 열화 방지 및 소형화가 가능하도록 하기 위해 관통 전극(through electrode)을 이용한 반도체 패키지에 대한 연구가 활발히 진행되고 있다.
관통 전극을 이용한 반도체 패키지는 전기적인 연결이 관통 전극을 통하여 이루어지기 때문에 전기적인 열화가 방지되고 반도체 칩의 동작 속도가 향상될 뿐만 아니라 소형화에 적극적으로 대응할 수 있는 장점이 있다.
상기 관통 전극은 반도체 칩의 입력 및/또는 출력 단자로 이용되는 본딩패드와 연결되도록 형성된다. 이때, 상기 관통 전극은 본딩패드와 함께 반도체 칩의 입력 및/또는 출력 단자로 활용된다.
일반적으로, 관통 전극을 갖는 반도체 칩은 관통 전극을 갖지 않는 반도체 칩에 비해 월등히 많은 수의 입력 및/또는 출력 단자들을 갖는다. 이러한 관통 전극을 갖는 반도체 칩은 프로브 테스트를 수행하기 위해 입력 및/또는 출력 단자로 이용되는 본딩패드 및 관통 전극을 일정 면적 이상으로 제작하게 된다. 이 경우, 본딩패드 및 관통 전극을 형성하기 위한 면적의 증가로 반도체 칩의 전체 크기가 커져 단위 웨이퍼당 생산되는 양품 반도체 칩의 수가 감소하는 문제를 유발한다.
이러한 문제를 해결하기 위해, 본딩패드 및 관통 전극의 면적을 줄이다 보면, 프로브 테스트 장비의 공정적인 한계로 테스트 신뢰성이 저하되거나, 심각할 경우에는 프로브 테스트 공정 자체를 수행할 수 없는 문제를 야기할 수 있다.
본 발명은 미세 피치를 구현하는 것이 가능하면서 회로층의 정상 동작 여부 및 관통 전극과 회로층의 전기적 연결 여부를 테스트할 수 있는 반도체 칩을 제공한다.
본 발명의 일 실시예에 따른 반도체 칩은 일면 및 상기 일면에 대향하는 타면을 갖는 반도체 기판; 상기 반도체 기판의 일면 상에 형성되며 본딩패드를 포함한 회로층; 상기 반도체 기판의 타면으로부터 일면을 관통하도록 형성되고, 상기 본딩패드와 연결된 관통부 및 상기 관통부와 전기적으로 연결되고 상기 타면에 형성된 돌출부를 갖는 관통 전극; 및 상기 반도체 기판의 타면에 배치되며, 상기 관통 전극과 연결되어 상기 회로층의 정상 동작 여부 및 상기 관통 전극과 회로층의 전기적 연결 여부를 테스트하기 위한 테스트 패드부;를 포함하는 것을 특징으로 한다.
상기 테스트 패드부는, 상기 반도체 기판의 타면에 상기 관통 전극과 인접한 위치에 형성된 테스트 패드; 및 상기 관통 전극과 상기 테스트 패드를 연결하는 테스트 재배선;을 포함하는 것을 특징으로 한다.
상기 테스트 재배선은 상기 관통 전극의 돌출부와 전기적으로 연결되며 상기 돌출부는 상기 관통 전극의 관통부 상에 형성되는 것을 특징으로 한다.
상기 관통 전극의 돌출부는, 평면상으로 볼 때, 제1 면적을 갖고, 상기 테스트 패드는 상기 제1 면적보다 넓은 제2 면적을 갖는 것을 특징으로 한다.
상기 테스트 패드는, 평면상으로 볼 때, 원 및 다각형 중 어느 하나로 이루어진 것을 특징으로 한다.
상기 관통 전극의 돌출부 및 상기 테스트 패드를 노출시키는 제1 개구를 가지며, 상기 반도체 기판의 타면을 덮는 하부 절연패턴을 더 포함하는 것을 특징으로 한다.
상기 하부 절연패턴은 상기 테스트 재배선의 일부를 노출시키는 제2 개구를 더 포함하는 것을 특징으로 한다.
상기 관통 전극은 상기 돌출부가 상기 반도체 기판의 타면에 형성되고 상기 관통부를 전기적으로 연결하고 상기 반도체 기판의 타면에 형성된 재배선을 더 포함하는 것을 특징으로 한다.
상기 테스트 패드부는, 상기 반도체 기판의 타면에 상기 관통 전극과 인접한 위치에 형성된 테스트 패드; 및 상기 관통 전극의 재배선과 상기 테스트 패드를 전기적으로 연결하는 테스트 재배선;을 포함하는 것을 특징으로 한다.
상기 관통 전극의 돌출부는, 평면상으로 볼 때, 제1 면적을 갖고, 상기 테스트 패드는 상기 제1 면적보다 넓은 제2 면적을 갖는 것을 특징으로 한다.
상기 테스트 패드는, 평면상으로 볼 때, 원 및 다각형 중 어느 하나로 이루어진 것을 특징으로 한다.
상기 관통 전극의 돌출부 및 상기 테스트 패드를 노출시키는 제1 개구를 가지며, 상기 반도체 기판의 타면을 덮는 하부 절연패턴을 더 포함하는 것을 특징으로 한다.
상기 하부 절연패턴은 상기 테스트 재배선의 일부를 노출시키는 제2 개구를 더 포함하는 것을 특징으로 한다.
상기 본딩패드 상에 형성된 상부 접속부재 및 상기 관통 전극의 돌출부 상에 형성된 하부 접속부재를 더 포함하는 것을 특징으로 한다.
상기 상부 및 하부 접속부재는 솔더, 금속, ACF(anisotropy conductive film) 및 ACP(anisotropy conductive paste) 중 어느 하나를 포함하는 전도성 부재인 것을 특징으로 한다.
상기 반도체 기판의 일면에 형성된 접지패드 및 상기 반도체 기판의 타면으로부터 일면을 관통하도록 형성되어 상기 접지패드와 전기적으로 연결된 접지 관통 전극을 더 포함하는 것을 특징으로 한다.
상기 반도체 기판의 타면에 형성되며 상기 접지 관통 전극 및 상기 관통 전극과 전기적으로 연결되는 추가 소자를 더 포함하는 것을 특징으로 한다.
상기 추가 소자는 수동 소자 또는 능동 소자를 포함하는 것을 특징으로 한다.
상기 추가 소자는, 상기 반도체 기판의 타면 상에 상기 접지 관통 전극과 연결되도록 형성된 제1 금속배선; 일부가 상기 제1 금속배선과 중첩되도록 상기 제1 금속배선 상부에 배치되어 상기 관통 전극과 연결되도록 형성된 제2 금속배선; 및 상기 제1 및 제2 금속배선 사이에 개재된 절연 부재;를 포함하는 것을 특징으로 한다.
상기 추가 소자는 저항 또는 커패시터를 포함하는 것을 특징으로 한다.
본 발명은 관통 전극과 연결되는 테스트 패드부가 반도체 기판의 타면에 배치되므로 회로층의 정상 동작 여부 및 상기 관통 전극과 회로층 간의 전기적 연결 여부를 테스트할 수 있다.
또한, 본 발명은 각 본딩패드 및 관통 전극의 면적과 본딩패드들 상호 간 및 상기 관통 전극들 상호 간의 피치를 축소 설계하는 것이 가능해져 단위 웨이퍼당 생산되는 양품 반도체 칩의 수를 증가시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩을 나타낸 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ'선을 따라 절단하여 나타낸 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 칩을 나타낸 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 칩을 나타낸 평면도이다.
도 5는 도 4의 Ⅴ-Ⅴ'선을 따라 절단하여 나타낸 단면도이다.
도 6은 본 발명에 따른 반도체 칩들의 전기적 연결을 테스트하는 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 칩을 나타낸 평면도이다.
도 8은 도 7의 Ⅷ-Ⅷ'선을 따라 절단하여 나타낸 단면도이다.
도 9는 본 발명의 일 실시예에 따른 스택 패키지를 나타낸 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 칩에 대해 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩을 나타낸 평면도이고, 도 2는 도 1의 Ⅱ-Ⅱ'선을 따라 절단하여 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 칩(100)은 반도체 칩 몸체(110), 관통 전극(130) 및 테스트 패드부(150)를 포함한다.
반도체 칩 몸체(110)는 반도체 기판(112) 및 회로층(114)을 갖는다. 상기 반도체 기판(112)은 일면(112a) 및 상기 일면(112a)에 대향하는 타면(112b)을 갖고, 상기 회로층(114)은 반도체 기판(112)의 일면(112a)과 맞닿는 하면(114b) 및 상기 하면(114b)에 대향하는 상면(114a)을 갖는다.
상기 반도체 기판(112)은 정제된 실리콘으로 이루어질 수 있다. 상기 회로층(114)은 데이터 저장부(도시안함), 데이터 처리부(도시안함) 및 본딩패드(116)를 갖는다. 상기 데이터 저장부는 데이터를 저장하고, 데이터 처리부는 데이터 저장부에 저장된 데이터를 처리한다. 본딩패드(116)는 외부 신호를 입력 및/또는 출력하기 위한 단자로 이용되며, 데이터 저장부 및/또는 데이터 처리부와 연결된다.
상기 본딩패드(116)는 회로층(114)의 상면(114a)에 형성된 제1 본딩패드(116a) 및 상기 회로층(114)의 하면(114b)에 상기 제1 본딩패드(116a)와 전기적으로 연결되도록 형성된 제2 본딩패드(116b)를 가질 수 있다.
관통 전극(130)은 반도체 기판(112)의 타면(112b)으로부터 일면(112a)을 관통하도록 형성되어 상기 본딩패드(116)와 연결된 관통부(132) 및 상기 관통부(132)와 전기적으로 연결되고 상기 반도체 기판(112)의 타면(112b)에 형성된 돌출부(134)를 갖는다. 이때, 상기 돌출부(134)는 관통부(132)와 대응되는 위치에 형성될 수 있다.
상기 관통 전극(130)은 반도체 칩 몸체(110)의 중앙을 따라 형성될 수 있다. 이 경우, 상기 관통 전극(130)은 반도체 칩 몸체(110)의 중앙에 1열 이상으로 배열될 수 있으며, 도 1에서는 관통 전극(130)이 2열로 배열된 것을 일 예로 나타내고 있다.
테스트 패드부(150)는 반도체 기판(112)의 타면(112b)에 형성되어 관통 전극(130)과 전기적으로 연결된다. 이러한 테스트 패드부(150)는 회로층(114)의 정상 동작 여부 및 상기 관통 전극(130)과 회로층(114)의 전기적 연결 여부를 테스트하기 위해 형성된다.
상기 테스트 패드부(150)는 반도체 기판(112)의 타면(112b)에 상기 관통 전극(130)과 인접한 위치에 형성된 테스트 패드(152) 및 상기 관통 전극(130)과 테스트 패드(152)를 연결하는 테스트 재배선(154)을 갖는다.
상기 관통 전극의 돌출부(134)는, 평면상으로 볼 때, 제1 면적을 갖고, 상기 테스트 패드(152)는 상기 제1 면적보다 넓은 제2 면적을 갖는다. 상기 테스트 패드(152)는, 평면상으로 볼 때, 원 및 삼각형, 사각형, 오각형을 포함하는 다각형 중 어느 하나로 이루어질 수 있다.
상기 테스트 패드(152)는 반도체 칩 몸체(110)의 가장자리에 배치될 수 있다. 이와 다르게, 상기 테스트 패드(152)는 반도체 칩 몸체(110)의 중앙에 배치될 수도 있다.
테스트 재배선(154)은 관통 전극의 관통부(132)와 대응되는 위치에 형성된 관통 전극의 돌출부(134)와 전기적으로 연결될 수 있다. 즉, 상기 테스트 재배선(154)의 일측 단부는 관통 전극의 돌출부(134)와 연결되고, 상기 일측 단부에 대향하는 타측 단부는 테스트 패드(152)에 연결되어 상기 관통 전극(130)과 테스트 패드(152)를 전기적으로 연결한다. 이러한 테스트 재배선(154)은, 평면상으로 볼 때, 라인 형상을 갖는다.
본 실시예에서는 관통 전극(130)과 연결되는 테스트 패드부(150)가 반도체 기판(112)의 타면(112b)에 배치되므로 회로층(114)의 정상 동작 여부 및 상기 관통 전극(130)과 회로층(114) 간의 전기적 연결 여부를 테스트하는 것이 가능해진다.
도면으로 제시하지는 않았지만, 예를 들어, 테스트 패드부(150)를 회로층(114)의 상면(114a)에 배치된 제1 본딩패드(116a)와 연결되도록 형성할 경우, 상기 제1 본딩패드(116a)와 연결되는 테스트 패드부(150)를 매개로 회로층(114)의 정상 동작 여부를 테스트하는 것만 가능할 뿐 상기 회로층(114)과 관통 전극(130) 간의 전기적 연결을 테스트하는 것이 불가능하다는 문제가 있다. 이와 달리, 본 실시예와 같이, 반도체 기판(112)의 타면(112b)에 테스트 패드부(150)를 형성할 경우 회로층(114)과 관통 전극(130) 간의 전기적 연결 여부와 더불어 회로층(114)의 정상 동작 여부를 테스트하는 것이 가능해진다.
특히, 본 실시예에서는 관통 전극(130)과 연결되는 테스트 패드부(150)에 의해 종래와 비교하여 입력 및/또는 출력 단자로 이용되는 본딩패드(116) 및 관통 전극(130)의 면적을 축소 설계할 수 있게 된다.
보다 구체적으로 설명하면, 종래에서는 프로브 테스트를 수행하기 위해 각 본딩패드(116)들 상호 간 및 상기 관통 전극(130)들 상호 간의 피치를 줄이는 데 한계가 있었으나, 본 실시예에서는 관통 전극(130)으로부터 연장된 테스트 패드부(150)를 추가 설계하는 것에 의해 입력 및/또는 출력 단자로 이용되는 본딩패드(116) 및 관통 전극(130)의 수 및 면적에 관계없이 상기 회로층(114)의 정상 동작 여부 및 상기 관통 전극(130)과 회로층(114)의 전기적 연결을 테스트할 수 있게 된다.
따라서, 본 실시예에서는 각 본딩패드(116) 및 관통 전극의 돌출부(134)의 면적과 본딩패드(116)들 상호 간 및 상기 관통 전극의 돌출부(134)들 상호 간의 피치를 축소 설계하는 것이 가능해져 단위 웨이퍼당 생산되는 양품 반도체 칩의 수를 증가시킬 수 있게 된다.
도 3은 본 발명의 다른 실시예에 따른 반도체 칩을 나타낸 단면도이다. 본 발명의 다른 실시예에 따른 반도체 칩은 일 실시예에 따른 반도체 칩과 실질적으로 동일한 구성을 갖는바, 동일한 명칭에 대해서는 동일한 도면 번호를 부여하도록 하고 중복된 설명은 생략하도록 한다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 칩(100)은 반도체 칩 몸체(110), 관통 전극(130), 테스트 패드부(150), 절연막(140) 및 하부 절연패턴(160)을 갖는다. 이에 더불어, 상기 반도체 칩(100)은 상부 접속부재(170) 및 하부 접속부재(172)를 더 포함할 수 있다.
상기 반도체 칩 몸체(110), 관통 전극(130) 및 테스트 패드부(150)는 일 실시예의 그것들과 실질적으로 동일한바, 중복된 설명은 생략하도록 한다.
절연막(140)은 반도체 기판(112)의 내측벽과 관통 전극의 관통부(132) 사이 및 상기 반도체 기판(112)의 타면(112b)에 형성된다.
하부 절연패턴(160)은 반도체 기판(112)의 타면(112b)을 덮는 절연막(140) 상에 배치된다. 상기 하부 절연패턴(160)은 관통 전극의 돌출부(134) 및 테스트 패드(152)를 노출시키는 제1 개구(162)를 가지며, 상기 반도체 기판(112)의 타면(112b)을 덮도록 형성된다.
이에 더불어, 상기 하부 절연패턴(160)은 상기 테스트 재배선(154)의 일부를 노출시키는 제2 개구(164)를 더 갖는다. 상기 제1 및 제2 개구(162, 164)는 포토 마스크를 이용한 선택적인 식각 공정에 의해 형성될 수 있다.
이때, 하부 절연패턴(160)의 제1 개구(162)는 프로브 테스트 공정을 수행할 시, 테스트 패드(152)에 프로브를 접촉시키기 위해 형성되고, 하부 절연패턴(160)의 제2 개구(164)는 프로브 테스트 공정을 수행한 후, 필요에 따라 선택적으로 테스트 패드부(150)와 관통 전극(130)을 레이저 커팅 유닛(도시안함)을 이용하여 상호 전기적으로 분리시키기 위해 형성된다.
상부 접속부재(170)는 회로층(114)의 제1 본딩패드(116a) 상에 형성되며, 이러한 상부 접속부재(170)는 제1 본딩패드(116a)와 대응하는 면적을 가질 수 있다.
하부 접속부재(172)는 관통 전극의 돌출부(134) 상에 형성되며, 이러한 하부 접속부재(172)는 관통 전극의 돌출부(134)와 대응하는 면적을 가질 수 있다.
상기 상부 및 하부 접속부재(170, 172)는 적어도 둘 이상의 반도체 칩(100)들을 스택하기 위해 형성되는 것으로, 필요에 따라 생략할 수 있다. 상기 상부 및 하부 접속부재(170, 172)는, 예를 들면, 솔더, 금속, ACF(anisotropy conductive film) 및 ACP(anisotropy conductive paste) 중 어느 하나를 포함할 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 칩을 나타낸 평면도이고, 도 5는 도 4의 Ⅴ-Ⅴ'선을 따라 절단하여 나타낸 단면도이다.
도 4 및 도 5를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 칩(100)은 반도체 칩 몸체(110), 관통 전극(130) 및 테스트 패드부(150)를 포함한다.
상기 반도체 칩 몸체(110)는 반도체 기판(112) 및 회로층(114)을 포함한다. 상기 반도체 기판(112)은 일면(112a) 및 상기 일면(112a)에 대향하는 타면(112b)을 갖고, 상기 회로층(114)은 반도체 기판(112)의 일면(112a)과 맞닿는 하면(114b) 및 상기 하면(114b)에 대향하는 상면(114a)을 갖는다.
상기 회로층(114)은 데이터 저장부(도시안함), 데이터 처리부(도시안함) 및 본딩패드(116)를 갖는다. 상기 본딩패드(116)는 회로층(114)의 상면(114a)에 형성된 제1 본딩패드(116a) 및 상기 회로층(114)의 하면(114b)에 상기 제1 본딩패드(116a)와 전기적으로 연결되도록 형성된 제2 본딩패드(116b)를 가질 수 있다.
한편, 상기 관통 전극(130)은 관통부(132), 돌출부(134) 및 재배선(136)을 가질 수 있다. 이때, 상기 관통 전극(130)은 돌출부(134)가 반도체 기판(112)의 타면(112b)에 형성되고 상기 관통부(132)를 전기적으로 연결하며 반도체 기판(112)의 타면(112b)에 형성된 재배선(136)을 더 포함할 수 있다. 즉, 상기 반도체 기판(112)의 타면(112b)에서 상호 이격되도록 형성된 관통부(132) 및 돌출부(134)는 재배선(136)에 의해 상호 전기적으로 연결될 수 있다.
테스트 패드부(150)는 반도체 기판(112)의 타면(112b)에 상기 관통 전극(130)과 인접한 위치에 형성된 테스트 패드(152) 및 상기 관통 전극의 재배선(136)과 테스트 패드(152)를 전기적으로 연결하는 테스트 재배선(154)을 포함한다.
상기 관통 전극의 돌출부(134)는, 평면상으로 볼 때, 제1 면적을 갖고, 상기 테스트 패드(152)는 상기 제1 면적보다 넓은 제2 면적을 갖는다. 상기 테스트 패드(152)는, 평면상으로 볼 때, 원 및 삼각형, 사각형, 오각형을 포함하는 다각형 중 어느 하나로 이루어질 수 있다.
한편, 도 6은 본 발명에 따른 반도체 칩들의 전기적 연결을 테스트하는 방법을 설명하기 위한 도면이다.
도 6을 참조하면, 다수의 반도체 칩(200)들을 포함한 웨이퍼(201)를 마련한다. 각 반도체 칩(200)은 본딩패드(216)를 포함한 회로층(214)을 갖는다. 다음으로, 상기 반도체 칩(200)들을 포함한 웨이퍼(201)를 캐리어 웨이퍼(202) 상에 부착시킨 후, 상기 각 반도체 칩(200)들의 본딩패드(216)를 노출시키는 관통홀(도시안함)들을 형성한다.
다음으로, 각 관통홀들에 의해 노출된 웨이퍼(201)의 내측벽 및 표면에 각 본딩패드(216)들과 연결되도록 관통 전극(230)들 및 상기 관통 전극(230)들로부터 연장된 테스트 패드부(250)를 형성한다. 이때, 상기 다수의 반도체 칩(200)들을 포함한 웨이퍼(201) 상부에 다수의 프로브(265)를 갖는 프로브 카드(도시안함)를 배치시킨 후, 상기 각 프로브(265)를 테스트 패드부(250)에 접촉시켜 회로층(214)의 정상 동작 여부 및 상기 관통 전극(230)과 회로층(214) 간의 전기적 연결 여부를 테스트한다. 이러한 프로브 테스트 공정을 수행하여 양품으로 판별된 반도체 칩 또는 웨이퍼만을 선별한 후, 후속 공정을 수행하게 된다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 칩을 나타낸 평면도이고, 도 8은 도 7의 Ⅷ-Ⅷ'선을 따라 절단하여 나타낸 단면도이다.
도 7 및 도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 칩(300)은 반도체 칩 몸체(310), 관통 전극(330), 접지 관통 전극(336), 테스트 패드부(350), 절연막(340), 하부 절연패턴(360) 및 추가 소자(380)를 갖는다. 이에 더불어, 상기 반도체 칩(300)은 상부 접속부재(370) 및 하부 접속부재(372)를 더 포함할 수 있다.
반도체 칩 몸체(310)는 반도체 기판(312) 및 회로층(314)을 갖는다. 상기 반도체 기판(312)은 일면(312a) 및 상기 일면(312a)에 대향하는 타면(312b)을 갖고, 상기 회로층(314)은 반도체 기판(312)의 일면(312a)과 맞닿는 하면(314b) 및 상기 하면(314b)에 대향하는 상면(314a)을 갖는다. 반도체 기판(312)은 정제된 실리콘으로 이루어질 수 있다.
상기 회로층(314)은 데이터 저장부(도시안함), 데이터 처리부(도시안함), 본딩패드(316) 및 접지패드(318)를 갖는다. 상기 데이터 저장부는 데이터를 저장하고, 데이터 처리부는 데이터 저장부에 저장된 데이터를 처리한다. 상기 본딩패드(316)는 외부 신호를 입력 및/또는 출력하기 위한 단자로 이용되며, 데이터 저장부 및/또는 데이터 처리부와 연결된다.
상기 본딩패드(316)는 회로층(314)의 상면(314a)에 형성된 제1 본딩패드(316a) 및 상기 회로층(314)의 하면(314b)에 상기 제1 본딩패드(316a)와 전기적으로 연결되도록 형성된 제2 본딩패드(316b)를 가질 수 있다. 상기 접지패드(318)는 반도체 기판(312)의 일면(312a)에 형성되며, 본딩패드(316)와 전기적으로 분리된다. 이러한 접지패드(318)로는 그라운드 신호가 인가된다.
관통 전극(330)은 반도체 기판(312)의 타면(312b)으로부터 일면(312a)을 관통하도록 형성되어 상기 제2 본딩패드(316b)와 연결된 관통부(332) 및 상기 관통부(332)와 전기적으로 연결되고 상기 타면(312b)에 형성된 돌출부(334)를 갖는다.
상기 관통 전극(330)은 반도체 칩 몸체(310)의 중앙을 따라 형성될 수 있다. 이 경우, 상기 관통 전극(330)은 반도체 칩 몸체(310)의 중앙에 1열 이상으로 배열될 수 있으며, 도 7에서는 관통 전극(330)이 2열로 배열된 것을 일 예로 나타내고 있다.
접지 관통 전극(336)은 반도체 기판(312)의 타면(312b)으로부터 일면(312a)을 관통하도록 형성되어 상기 접지패드(318)와 전기적으로 연결된 관통부(337) 및 상기 관통부(337)로부터 반도체 기판(312)의 타면(312b)으로 연장된 돌출부(338)를 갖는다.
테스트 패드부(350)는 반도체 기판(312)의 타면(312b)에 형성되어 관통 전극(330)과 전기적으로 연결된다. 이러한 테스트 패드부(350)는 회로층(314)의 정상 동작 여부 및 상기 관통 전극(330)과 회로층(314)의 전기적 연결 여부를 테스트하기 위해 형성된다. 상기 테스트 패드부(350)는 관통 전극(330)과 인접한 위치에 형성된 테스트 패드(352) 및 상기 관통 전극(330)과 테스트 패드(352)를 연결하는 테스트 재배선(354)을 갖는다.
상기 관통 전극의 돌출부(334)는, 평면상으로 볼 때, 제1 면적을 갖고, 상기 테스트 패드(352)는 상기 제1 면적보다 넓은 제2 면적을 갖는다. 상기 테스트 패드(352)는, 평면상으로 볼 때, 원 및 삼각형, 사각형, 오각형을 포함하는 다각형 중 어느 하나로 이루어질 수 있다.
상기 테스트 패드(352)는 반도체 칩 몸체(310)의 가장자리에 배치될 수 있다. 이와 다르게, 상기 테스트 패드(352)는 반도체 칩 몸체(310)의 중앙에 배치될 수도 있다.
상기 테스트 재배선(354)의 일측 단부는 관통 전극의 돌출부(334)와 연결되고, 상기 일측 단부에 대향하는 타측 단부는 테스트 패드(352)에 연결되어 상기 관통 전극(330)과 테스트 패드(352)를 전기적으로 연결한다. 이러한 테스트 재배선(354)은, 평면상으로 볼 때, 라인 형상을 갖는다.
절연막(340)은 반도체 기판(312)의 내측벽과 관통 전극의 돌출부(334) 및 접지 관통 전극의 관통부(337) 사이, 및 상기 반도체 기판(312)의 타면(312b)에 형성된다.
하부 절연패턴(360)은 반도체 기판(312)의 타면(312b)을 덮는 절연막(340) 상에 배치된다. 상기 하부 절연패턴(360)은 관통 전극의 돌출부(334) 및 테스트 패드(352)를 노출시키는 제1 개구(362)를 가지며, 상기 반도체 기판(312)의 타면(312b)을 덮도록 형성된다.
이에 더불어, 상기 하부 절연패턴(360)은 상기 테스트 재배선(354)의 일부를 노출시키는 제2 개구(364)를 더 갖는다. 상기 제1 및 제2 개구(362, 364)는 포토 마스크를 이용한 선택적인 식각 공정에 의해 형성될 수 있다.
상부 접속부재(370)는 회로층(314)의 제1 본딩패드(316a) 상에 형성된다. 이러한 상부 접속부재(370)는 제1 본딩패드(316a)와 대응하는 면적을 가질 수 있다.
하부 접속부재(372)는 관통 전극의 돌출부(334) 상에 형성되며, 이러한 하부 접속부재(372)는 관통 전극의 돌출부(334)와 대응하는 면적을 가질 수 있다.
상기 상부 및 하부 접속부재(370, 372)는 적어도 둘 이상의 반도체 칩(300)들을 스택하기 위해 형성되는 것으로, 필요에 따라 생략할 수 있다. 상기 상부 및 하부 접속부재(370, 372)는, 예를 들면, 솔더, 금속, ACF(anisotropy conductive film) 및 ACP(anisotropy conductive paste) 중 어느 하나를 포함한 전도성 부재일 수 있다.
한편, 추가 소자(380)는 저항, 커패시터 및 인덕터를 포함하는 수동 소자 또는 트랜지스터를 포함하는 능동 소자 중 어느 하나를 포함할 수 있다. 도 5 및 도 6에서는 추가 소자(380)로 커패시터를 이용한 것을 일 예로 나타내고 있다.
이러한 추가 소자(380)는 반도체 기판(312)의 타면(312b)에 관통 전극(330) 및 접지 관통 전극(336)과 선택적으로 연결되도록 형성된다. 상기 추가 소자(380)는, 도 7에 도시된 바와 같이, 반도체 칩(300)에 4개가 내장되도록 형성될 수 있다.
상기 추가 소자(380)는 반도체 기판(312)의 타면(312b) 상에 접지 관통 전극(336)과 연결되도록 형성된 제1 금속배선(382), 일부가 제1 금속배선(382)과 중첩되도록 제1 금속배선(382) 상부에 배치되어 관통 전극(330)과 연결되도록 형성된 제2 금속배선(384) 및 상기 제1 및 제2 금속배선(382, 384) 사이에 개재된 절연 부재(386)를 갖는다.
따라서, 본 발명의 또 다른 실시예에서는 추가 소자를 반도체 칩 몸체 내에 탑재하는 것을 통해 회로층의 전기적 연결 신뢰성이 향상되어 고속으로 데이터를 처리하기에 적합한 반도체 칩을 구현할 수 있다.
도 9는 본 발명의 일 실시예에 따른 스택 패키지를 나타낸 단면도이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 스택 패키지(405)는 적어도 둘 이상이 수직적으로 스택된 반도체 칩(400)들을 포함한다. 이에 더불어, 상기 스택된 반도체 칩(400)들이 실장되는 기판(500)을 더 포함할 수 있다.
각 반도체 칩(400)은 일 실시예, 다른 실시예 및 또 다른 실시예에 따른 반도체 칩들 중 어느 하나와 실질적으로 동일하며, 도 9에서는 다른 실시예의 반도체 칩을 일 예로 나타낸 것으로 중복된 설명은 생략하도록 한다.
상기 스택된 반도체 칩(400)들은 상부 반도체 칩(400)의 본딩패드(416)와 하부 반도체 칩(400)의 관통 전극(430)이 상부 및 하부 접속부재(470, 472)를 매개로 상호 전기적으로 연결되고, 상기 상부 반도체 칩(400)과 하부 반도체 칩(400) 사이에 개재된 언더-필 부재(도시안함)를 매개로 물리적으로 부착된다.
이와 다르게, 도면으로 제시하지는 않았지만, 상기 스택된 반도체 칩(400)들은 상부 및 하부 반도체 칩(400) 사이에 각각 개재된 이방성 도전 필름(도시안함)들을 매개로 상호 전기적 및 물리적으로 연결될 수도 있다. 이 경우, 각 반도체 칩(400)의 상부 및 하부 접속부재(470, 472)는 형성하지 않아도 무방하다.
기판(500)은 스택된 반도체 칩(400)들을 실장한다. 이러한 기판(500)은 상면(500a) 및 상기 상면(500a)에 대향하는 하면(500b)을 가지며, 상기 상면(500a)에 배치된 본드핑거(512) 및 상기 하면(510b)에 배치된 볼랜드(514)를 포함한 회로패턴(도시안함)을 갖는다.
상기 기판(500)의 본드핑거(512)는 스택된 반도체 칩(400)들 중 최하부 반도체 칩(400)의 본딩패드(416) 또는 최상부 반도체 칩(400)의 관통 전극(430)에 접속될 수 있다.
또한, 상기 스택 패키지(405)는 봉지부재(540) 및 외부접속단자(550)를 더 포함할 수 있다.
봉지부재(540)는 스택된 반도체 칩(400)들을 포함한 기판(500)의 상면(500a)을 밀봉하도록 형성된다. 상기 봉지부재(540)는, 예를 들면, 에폭시 몰딩 화합물(epoxy molding compound)을 포함할 수 있다.
외부접속단자(550)는 기판(500) 하면(500b)의 볼랜드(514)에 부착된다. 상기 외부접속단자(550)는, 예를 들면, 솔더볼을 포함할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예들에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (20)

  1. 일면 및 상기 일면에 대향하는 타면을 갖는 반도체 기판;
    상기 반도체 기판의 일면 상에 형성되며 본딩패드를 포함한 회로층;
    상기 반도체 기판의 타면으로부터 일면을 관통하도록 형성되고, 상기 본딩패드와 연결된 관통부 및 상기 관통부와 전기적으로 연결되고 상기 타면에 형성된 돌출부를 갖는 관통 전극; 및
    상기 반도체 기판의 타면에 배치되며, 상기 관통 전극과 연결되어 상기 회로층의 정상 동작 여부 및 상기 관통 전극과 회로층의 전기적 연결 여부를 테스트하기 위한 테스트 패드부;
    를 포함하는 반도체 칩.
  2. 제 1 항에 있어서,
    상기 테스트 패드부는,
    상기 반도체 기판의 타면에 상기 관통 전극과 인접한 위치에 형성된 테스트 패드; 및
    상기 관통 전극과 상기 테스트 패드를 연결하는 테스트 재배선;
    을 포함하는 것을 특징으로 하는 반도체 칩.
  3. 제 2 항에 있어서,
    상기 테스트 재배선은 상기 관통 전극의 돌출부와 전기적으로 연결되며 상기 돌출부는 상기 관통 전극의 관통부 상에 형성되는 것을 특징으로 하는 반도체 칩.
  4. 제 2 항에 있어서,
    상기 관통 전극의 돌출부는, 평면상으로 볼 때, 제1 면적을 갖고, 상기 테스트 패드는 상기 제1 면적보다 넓은 제2 면적을 갖는 것을 특징으로 하는 반도체 칩.
  5. 제 2 항에 있어서,
    상기 테스트 패드는, 평면상으로 볼 때, 원 및 다각형 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 칩.
  6. 제 2 항에 있어서,
    상기 관통 전극의 돌출부 및 상기 테스트 패드를 노출시키는 제1 개구를 가지며, 상기 반도체 기판의 타면을 덮는 하부 절연패턴을 더 포함하는 것을 특징으로 하는 반도체 칩.
  7. 제 6 항에 있어서,
    상기 하부 절연패턴은 상기 테스트 재배선의 일부를 노출시키는 제2 개구를 더 포함하는 것을 특징으로 하는 반도체 칩.
  8. 제 1 항에 있어서,
    상기 관통 전극은 상기 돌출부가 상기 반도체 기판의 타면에 형성되고 상기 관통부를 전기적으로 연결하고 상기 반도체 기판의 타면에 형성된 재배선을 더 포함하는 것을 특징으로 하는 반도체 칩.
  9. 제 8 항에 있어서,
    상기 테스트 패드부는,
    상기 반도체 기판의 타면에 상기 관통 전극과 인접한 위치에 형성된 테스트 패드; 및
    상기 관통 전극의 재배선과 상기 테스트 패드를 전기적으로 연결하는 테스트 재배선;
    을 포함하는 것을 특징으로 하는 반도체 칩.
  10. 제 9 항에 있어서,
    상기 관통 전극의 돌출부는, 평면상으로 볼 때, 제1 면적을 갖고, 상기 테스트 패드는 상기 제1 면적보다 넓은 제2 면적을 갖는 것을 특징으로 하는 반도체 칩.
  11. 제 9 항에 있어서,
    상기 테스트 패드는, 평면상으로 볼 때, 원 및 다각형 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 칩.
  12. 제 9 항에 있어서,
    상기 관통 전극의 돌출부 및 상기 테스트 패드를 노출시키는 제1 개구를 가지며, 상기 반도체 기판의 타면을 덮는 하부 절연패턴을 더 포함하는 것을 특징으로 하는 반도체 칩.
  13. 제 12 항에 있어서,
    상기 하부 절연패턴은 상기 테스트 재배선의 일부를 노출시키는 제2 개구를 더 포함하는 것을 특징으로 반도체 칩.
  14. 제 1 항에 있어서,
    상기 본딩패드 상에 형성된 상부 접속부재 및 상기 관통 전극의 돌출부 상에 형성된 하부 접속부재를 더 포함하는 것을 특징으로 하는 반도체 칩.
  15. 제 14 항에 있어서,
    상기 상부 및 하부 접속부재는 솔더, 금속, ACF(anisotropy conductive film) 및 ACP(anisotropy conductive paste) 중 어느 하나를 포함하는 전도성 부재인 것을 특징으로 하는 반도체 칩.
  16. 제 1 항에 있어서,
    상기 반도체 기판의 일면에 형성된 접지패드 및 상기 반도체 기판의 타면으로부터 일면을 관통하도록 형성되어 상기 접지패드와 전기적으로 연결된 접지 관통 전극을 더 포함하는 것을 특징으로 하는 반도체 칩.
  17. 제 16 항에 있어서,
    상기 반도체 기판의 타면에 형성되며 상기 접지 관통 전극 및 상기 관통 전극과 전기적으로 연결되는 추가 소자를 더 포함하는 것을 특징으로 하는 반도체 칩.
  18. 제 17 항에 있어서,
    상기 추가 소자는 수동 소자 또는 능동 소자를 포함하는 것을 특징으로 하는 반도체 칩.
  19. 제 17 항에 있어서,
    상기 추가 소자는,
    상기 반도체 기판의 타면 상에 상기 접지 관통 전극과 연결되도록 형성된 제1 금속배선;
    일부가 상기 제1 금속배선과 중첩되도록 상기 제1 금속배선 상부에 배치되어 상기 관통 전극과 연결되도록 형성된 제2 금속배선; 및
    상기 제1 및 제2 금속배선 사이에 개재된 절연 부재;
    를 포함하는 것을 특징으로 하는 반도체 칩.
  20. 제 19 항에 있어서,
    상기 추가 소자는 저항 또는 커패시터를 포함하는 것을 특징으로 하는 반도체 칩.
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