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KR101124898B1 - 저유전체 절연막을 가지는 반도체 장치 및 그 제조 방법 - Google Patents

저유전체 절연막을 가지는 반도체 장치 및 그 제조 방법 Download PDF

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KR101124898B1
KR101124898B1 KR1020097006033A KR20097006033A KR101124898B1 KR 101124898 B1 KR101124898 B1 KR 101124898B1 KR 1020097006033 A KR1020097006033 A KR 1020097006033A KR 20097006033 A KR20097006033 A KR 20097006033A KR 101124898 B1 KR101124898 B1 KR 101124898B1
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KR
South Korea
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film
wiring
insulating film
low dielectric
dielectric film
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아이코 미즈사와
오사무 오카다
다케시 와카바야시
이치로 미하라
Original Assignee
가부시키가이샤 테라미크로스
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Publication date
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Abstract

반도체 장치는, 주변부를 제외한 상기 반도체 기판의 일면에 제공되고, 복수의 저유전체막과 복수의 배선을 포함하는 적층 구조로 구성되며, 그리고 상기 저유전체막 각각이 3.0 이하의 절대 유전 상수와 400℃이상의 유리 전이 온도를 가지는 구조부가 제공되는 반도체 기판을 포함한다. 구조부에는 절연막이 형성된다. 접속 패드부가 절연막에 배치되며 적층 구조부의 최상층 배선에 접속된다. 범프 전극이 접속 패드부에 제공된다. 유기 수지로 만들어진 실링막이 범프 전극을 둘러싸는 절연막의 일부에 제공된다. 적층 구조부의 측면이 절연막 및 실링막으로 덮인다.
반도체 장치, 실리콘 기판, 적층 구조부, 절연막, 실링막, 범프 전극, 저유전체막, 주상 전극

Description

저유전체 절연막을 가지는 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING LOW DIELECTRIC INSULATING FILM AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것이며, 보다 상세하게는, 저유전체막 상에 배선을 가지는 반도체 장치에 관한 것이다.
휴대용 전자 장치로 표현되는 소형 전자 장치에 장착되는 반도체 장치로서, 각각이 반도체 기판과 동일한 면적을 가지는 칩-사이즈 패키지(CSPs)가 있다. CSPs 중에, 패키지가 웨이퍼 상태로 완성되며 다이싱에 의해 개별적인 반도체 장치로 분리되는 CSPs 또한 웨이퍼 레벨 패키(WLP)지로 언급된다.
예를 들어, 일본 특허 출원 공개 제 2004-349461에 개시된 바와 같은 종래의 반도체 장치에서는, 배선이 절연막의 상면에 접속패드로부터 연장되고, 다수의 주상 전극이 연장된 배선의 일단에 형성된 접속 패드부의 상면에 각각 배치되며, 절연막 상단의 주상 전극 사이의 배선을 덮도록 실링막이 형성된다. 실링막은, 주상 전극의 상단과 실링막의 상단이 하나의 평면에 있도록 형성된다. 주상 전극의 상면에는 솔더볼이 각각 제공된다.
상술한 반도체 장치 중에, 반도체 기판과 절연막 사이에 중간층 절연막과 배 선의 적층 구조를 각각 포함하는 중간층 절연막 배선 적층 구조부가 제공되는 반도체 장치가 있다. 이러한 장치에서, 중간층 절연막 배선 적층 구조부의 배선 사이의 간격이 반도체 장치의 소형화로 감소될 때, 배선 사이의 용량이 증가하고, 그 결과, 배선을 통해 송신되는 신호의 지연이 증가한다.
이러한 점을 향상하기 위하여, 중간층 절연막의 재료로서, 중간층 절연막 물질로서 주로 사용되는 산화 규소의 4.2 내지 4.0의 유전 상수보다 낮은 유전 상수를 가지는 low-K 물질로서 저유전 물질에 관심이 집중되고 있다.
low-K 물질의 예로 카본(C)으로 산화 규소(SiO2)를 도핑하여 얻는 SiOC 및 H를 좀 더 함유하는 SiOCH가 있다. 유전 상수를 더 낮추기 위하여, 공기-함유(air-contaning) 다공성 저유전체막이 또한 연구되고 있다.
저유전체막을 포함하는 상술한 반도체 장치에서는, 특히 중공 구조를 가지는 다공성 저유전체막으로 알려진 저유전체막은 기기적 특성이 낮으며 습기에 쉽게 영향을 받기 때문에, 저유전체막이 하부층으로부터 쉽게 벗겨지는 문제가 발생한다.
본 발명의 목적은 저유전체막이 벗겨지는 문제를 상당히 개선할 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 제 1 관점에 따른 반도체 장치는, 반도체 기판; 상기 반도체기판의 일면 상의 주변부를 제외한 영역에 설치되고, 비유전율이 3.0 이하이고 유전 전이 온도가 400℃ 이상인 저유전율막과 배선의 적층 구조를 포함하는 저유전체막-배선-적층 구조부; 상기 저유전체막-배선-적층 구조부의 위쪽에 설치된 절연막; 상기 절연막 상에 상기 저유전체막-배선-적층 구조부의 최상층 배선의 접속 패드부에 접속되어 설치된 상층 배선의 전극용 접속패드부; 상기 전극용 접속패드부 위에 설치된 외부 접속용 범프 전극; 적어도 상기 외부접속용 범프 전극의 주위에 있어서의 상기 절연막 위에 설치된 유기 수지를 포함하는 실링막을 구비하고, 상기 절연막과 상기 저유전체막-배선-적층 구조부 사이에, 무기재료를 포함하는 패시베이션막을 갖고, 상기 절연막, 상기 패시베이션막 및 상기 저유전체막-배선-적층 구조부의 측면은 일면을 형성하고, 그리고 상기 절연막, 패시베이션막 및 저유전체막-배선-적층 구조부의 측면은 상기 실링막에 의해서 덮이는 것을 특징으로 한다.
본 발명의 또 다른 관점에 따른 반도체 장치의 제조 방법은, 반도체 웨이퍼의 하나의 일면 위에 비유전율이 3.0 이하이고 유리 전이 온도가 400℃ 이상인 저유전율막과 배선이 적층된 저유전체막-배선-적층 구조부가 형성된 것을 준비하는 단계; 상기 저유전체막-배선-적층 구조부의 위쪽에 절연막을 형성하는 단계; 다이싱 스트리트의 위쪽과 그 양측의 영역에 있어서의 상기 저유전체막-배선-적층 구조부를 레이저빔을 조사하는 것에 의해 제거하여, 상기 저유전체막-배선-적층 구조부의 측면을 노출하는 홈을 형성하는 단계; 상기 저유전체막-배선-적층 구조부의 측면을 덮는 유기 수지막을 형성하는 단계; 상기 절연막, 상기 유기 수지막 및 상기 반도체 웨이퍼를 상기 다이싱 스트리트를 따라 절단하여, 개개의 반도체 장치를 복수개 얻는 단계를 포함한다.
도 1은 본 발명의 제 1 실시예로서의 반도체 장치의 단면을 도시하고;
도 2는 도 1에 도시된 반도체 장치의 제조 동안 첫번째로 제조되는 어셈블리의 단면을 도시하고;
도 3은 도 2의 후속 단계에의 어셈블리의 단면을 도시하고;
도 4는 도 3의 후속 단계에서의 어셈블리의 단면을 도시하고;
도 5는 도 4의 후속 단계에서의 어셈블리의 단면을 도시하고;
도 6은 도 5의 후속 단계에서의 어셈블리의 단면을 도시하고;
도 7은 도 6의 후속 단계에서의 어셈블리의 단면을 도시하고;
도 8은 도 7의 후속 단계에서의 어셈블리의 단면을 도시하고;
도 9는 도 8의 후속 단계에서의 어셈블리의 단면을 도시하고;
도 10은 도 9의 후속 단계에서의 어셈블리의 단면을 도시하고;
도 11은 도 3의 후속 단계에서의 어셈블리의 단면을 도시하고;
도 12는 도 11의 후속 단계에서의 어셈블리의 단면을 도시하고;
도 13은 도 12의 후속 단계에서의 어셈블리의 단면을 도시하고;
도 14는 본 발명의 제 2 실시예로서 반도체 장치의 단면을 도시하고;
도 15는 도 14에 도시된 반도체 장치의 제조 동안의 소정의 단계에서 어셈블리의 단면을 도시하고;
도 16은 도 15의 후속 단계에서의 어셈블리의 단면을 도시하고;
도 17은 도 16의 후속 단계에서의 어셈블리의 단면을 도시하고;
도 18은 도 17의 후속 단계에서의 어셈블리의 단면을 도시하고;
도 19는 도 18의 후속 단계에서의 어셈블리의 단면을 도시하고;
도 20은 본 발명의 제 3 실시예로서 반도체 장치의 단면을 도시하고;
도 21은 본 발명의 제 4 실시예에 따른 반도체 장치의 단면을 도시하고;
도 22는 본 발명의 제 5 실시예에 따른 반도체 장치의 단면을 도시하고; 그리고,
도 23은 본 발명의 제 6 실시예에 따른 반도체 장치의 단면을 도시한다.
(제 1 실시예)
도 1은 본 발명의 제 1 실시예로서 반도체 장치의 단면을 도시한다.
이러한 반도체 장치는 실리콘 기판(반도체 기판)(1)을 포함한다. 실리콘 기판(1)의 상면에는, 트랜지스터 등의 다수의 활성 반도체 소자(미도시)가 제공된다. 기판(1)의 상면의 주변부에는, 비록 도는 2 개의 패드만을 도시하였지만, 알루미늄-계 금속으로 만들어진 다수의 접속 패드(2)가 각 반도체 소자에 전기적으로 접속된다. 접속 패드(2)는 각 반도체 소자의 입력 및/또는 출력 단자, 그리고 전원 공급 단자이다.
접속 패드(2) 외부의 주변부를 제외한 실리콘 기판(1)의 상면에는, 저유전체막-배선-적층 구조부(3)가 제공된다. 적층 구조부(3)는 예를 들어 4 개의 저유전체막(4) 층 및 구리 또는 알루미늄-계 금속 등으로 만들어진 동일 개수의 배선(5) 층과 같은 복수의 층이 교대로 적층된다.
예를 든 저유전체막(4)의 물질은 Si-O 결합 및 Si-H 결합을 가지는 폴리실록산-계 물질(3.0의 상대 유전 상수를 가지는 하이드로젠 실세스퀴오젠(hydrogen silsesquioxane:HSQ)), Si-O 결합 및 Si-CH3 결합을 가지는 폴리실록산-계(polysiloxane-based) 물질(2.7 내지 2.9의 상대 유전 상수를 가지는 메틸 실세 스퀴오젠(Methyl silsesquioxane:MSQ)), 카본-도핑된 산화 규소(2.7 내지 2.9의 상대 유전 상수를 가지는 SiOC) 및 유기 폴리머-계 low-K 물질을 포함한다. 3,0 이하의 상대 유전 상수 및 0℃ 이상의 유리 전이 온도를 가지는 물질이 사용될 수 있다.
예로 든 유기 폴리머-계 low-k 물질은, 도우 케미털 컴퍼니(Dow Chemical Company)에 의해 생산되는 "실크(SiLK)(2.6의 상대 유전 상수를 가짐)" 및 허니웰 일렉트로니 메테리얼 컴퍼니(Honeywell Electronic Materials Company)에 의해 생산되는 "플레어(FLARE)(2.8의 상대 유전 상수를 가짐)"을 포함한다.
400℃ 이상의 유리 전이 온도는 후술할 제조 단계 또는 단계들에서의 허용 온도 조건이다. 상기 물질 각각의 다공성이 사용될 수 있다.
상술한 기술 이외에, 저유전체막(4)의 물질은 평소 조건에서 3.0 보다 큰 상대 유전 상수를 가지지만, 3.0 이하의 상대 유전 상수 및 다공화가 될 때 400℃의 유리 전이 온도를 가지는 물질이 될 수 있다. 예를 들어, 플루오러네이티드 실리케이트 글래스 (3.5 내지 3.7의 상대 유전 상수를 가지는 FSG: Fluorinated Silicate Glass), 보론-도핑된 실리게이트 글래스(3.5의 상대 유전 상수를 가지는 BSG:boron-doped silicate glass) 또는 산화 규소(4.0 내지 4.2의 상대 유전 상수를 가지는 slicon oxide)가 사용될 수 있다.
저유전체막-배선-적층 구조부(3)에서는, 저유전체막(4)들 사이의 배선(5)이 막(4)에 형성된 구멍을 통해 서로 전기적으로 연결된다. 최하층의 배선(5)의 일단부는 최하층의 저유전체막(4)에 형성된 개구(6)를 통해 접속 패드(2)에 전기적으로 연결된다. 최상층의 배선(5)의 접속 패드부(5a)는 최상층의 저유전체막(4)의 상단 주변부에 배치된다.
산화 규소 등의 무기 물질로 만들어진 패시베이션막(passivation film)(7)이 최상층의 배선(5) 및 최상층의 저유전체막(4)의 상면에 제공된다. 패시베이션막(7)에서 최상층의 배선(5)의 접속 패드부(5a)에 상응하는 부분을 통해 개구(8)가이 형성된다. 패시베이션막(7)의 상면에는, 주성분으로서, 폴리아미드, 에폭시, 페놀, 비스말레이미드, 아크릴, 합성 고무, 폴리벤조사이드(polybenzoxide) 등을 함유하는 유기 물질로 만들어진 보호막(절연막)(9)이 제공된다. 보호막(9)에서 패시베이션막(7)의 개구(8)에 상응하는 부분을 통해 개구(10)가 형성된다.
보호막(9)의 상면에는, 구리 등으로 만들어진 금속성 하지층(metallic underlayer)(11)이 제공된다. 금속성 하지층(11)의 전체 상면에는, 구리로 만들어진 상면 배선(12)이 제공된다. 상부층 배선(12) 및 금속성 하지층(11)의 단부는 패시베이션막(7)과 보호막(9)의 개구(8,10)를 통해 최상층의 배선(5)의 접속 패드부(5a)에 연결된다. 상부층 배선(12)의 접속 패드부(전극을 위한 접속 패드부)의 상면에는, 주상 전극(외부 접속을 위한 범프 전극)(13)이 제공된다.
상부층 배선(12)과 보호막(9) 상면, 그리고 실리콘 기판(1)의 주변부의 상면에는, 에폭시-계 수지 등의 유기 물질로 만들어진 실링막(14)이 제공되어, 실링막의 상면과 주상 전극(13)의 상면이 하나의 평면에 제공된다. 이러한 상태에서, 저유전체막-배선-적층 구조부(3), 패시베이션막(7) 및 보호막(9)의 측면이 실제적으로 하나의 면을 형성하여 실링막(14)으로 완전히 덮인다. 주상 전극(13)의 상면에 는 솔더볼(15)이 제공된다.
상술한 바와 같이, 이러한 반도체 장치에서는, 주변부를 제외한 실리콘 기판(1)의 영역에, 저유전체막(4)과 배선(5)의 적층 구조를 각각 포함하는 저유전체막- 배선-적층 구조부 또는 구조부(3)가 제공되고, 저유전체막-배선-적층 구조부(3), 패시베이션막(7) 및 보호막(9)의 측면이 실링막(14)으로 덮인다. 따라서, 저유전체막-배선-적층 구조부(3)는 실리콘 기판(1)으로부터 쉽게 벗겨지지 않는다.
다음으로, 상술한 반도체 장치를 제조하기 위한 방법의 일례가 설명된다. 먼저, 도 2에 도시된 바와 같이, 웨이퍼(이하, 반도체 웨이퍼(21)로 칭함) 상태의 실리콘 기판상에 4 개의 저유전체막(4)과 배선(5)을 각각 포함하는 저유전체막-배선-적층 구조부(3) 및 접속 패드(2)가 배치되어 있는 어셈블리가 준비된다. 이러한 어셈블리에서, 패시베이션막(7)이 적층 구조부(3)상에 제공되고, 최상층의 배선(5)의 접속 패드부(5a)의 중앙이 패시베이션막(7)에 제공되는 개구(8)를 통해 노출된다.
저유전체막 물질(4)은 예로, 상술한 바와 같이, 3.0 이하의 상대 유전 상수 또는 400℃ 이상의 유리 전이 온도를 가지는 다공성 물질이 될 수 있다. 도 2의 참조 부호(22)로 표시된 영역은 다이싱 스트리트(dicing street)에 상응하는 영역이다.
다음으로, 도 3에 도시된 바와 같이, 스크린 프린팅 공정, 스핀 코팅 공정 등에 의해, 폴리아미드-계 수지 등의 유기 물질로 만들어진 보호막(9)이 패시베이션막(7)의 상면 및 패시베이션막(7)의 개구(8)를 통해 노출되는 최상층-부의 배선(5)의 접속 패드부(5a)의 상면에 형성된다. 이후, 도 4에 도시된 바와 같이, 폴 리비닐 알코올(PVA) 또는 폴리아크릴아미드(PAM) 등의 수용성 폴리머를 만들어진 수용성 보호막(17)이 스크린 프린팅 공정, 스핀 코팅 공정 등에 의해, 보호막(9)의 상면에 형성된다.
다음으로, 도 5에 도시된 바와 같이, 레이저 빔을 제거하는 레이저 공정에 의해, 다이싱 스트리트(22)의 영역 및 스트리트의 반대편에 있는 영역에 위치하는 수용성 보호막(17), 보호막(9), 패시베이션막(7) 및 4 개의 저유전체막(4)의 일부가 제거되어, 격자홈(23)을 형성한다. 또한, 수용성 보호막(17)과 패시베이션막(7)에서 최상층 배선(5)의 접속 패드부(5a)에 상응하는 부분을 통해 개구(8,10)가 형성된다.
이러한 공정에서, 레이저 빔이 저유전체막(4)에 방사될 때, 저유전체막(4)이 녹아 저유전체막 조각으로 흩어진다. 흩어진 저유전체막 조각은 보호막(9)의 상면이 아닌 수용성 보호막(17)의 상면에 떨어져 고착된다. 수용성 보호막(17)은 물로 세척되어 제거되고, 수용성 보호막(17)의 상면에 고착된 저유전체막 조각들도 동시에 제거된다. 흩어진 저유전체막 조각들이 진공 흡입되는 경우, 수용성 보호막(17)은 불필요하다.
저유전체막(4)은 부서지기 쉬운 특성을 가진다. 따라서, 블레이드를 사용하여 막(4)에서 홈(23)을 절개하는 경우, 저유전체막(4)의 절개면에는 다수의 노치 및 크랙이 만들어진다. 이러한 점을 고려하여, 레이저 빔에 의한 절개를 통해 저유전체막(4)에 홈(23)을 형성하는 것이 권장된다. 홈(23)이 레이저 빔에 의해 형성되는 경우, 레이저 빔이 방사될 때, 실리콘 기판(1)의 상면이 녹으며, 녹은 실리콘 조각이 튀어 실리콘 기판(1)으로 떨어지게 된다. 이는, 불가피하게, 각 홈(23)이 도 5에 도시된 바와 같이, 평평하지 않은 바닥면을 갖게 할 수 있다.
이러한 상태에서, 즉, 수용성 보호막(17)이 제거된 상태에서, 도 6에 도시된 바와 같이, 다이싱 스트리트(22) 영역과 스트리트의 반대편 영역에 있는 반도체 웨이퍼(21)의 상면이 홈(23)에 의해 노출된다. 더구나, 반도체 웨이퍼(21)에 적층된 저유전체막(4)의 4 개층, 패시베이션막(7) 및 보호막(9)의 일부가 홈(23)에 의해 서로로부터 분리된다. 결과적으로, 서로 독립적인 복수의 저유전체막-배선-적층 구조부(3)들이 도 1에 도시된 바와 같이, 웨이퍼(21)상에 형성된다.
하나의 예로서, 홈(23)의 폭은 10 내지 1000 ㎛ × 2 + 다이싱 스트리트(다이싱 커터)(22)의 폭이다. 그 결과, 도 1에 도시된 완성된 장치에서는, 저유전체막-배선-적층 구조부(3), 패시베이션막(7) 및 보호막(9)의 측면을 덮는 실링막(14)의 폭은 10 내지 1000 ㎛이다.
다음으로, 도 7에 도시된 바와 같이, 패시베이션막(7)과 보호막(9)의 개구(8,10)를 통해 노출된 최상층의 배선(5)의 접속 패드부(5a)의 상단, 홈(23)을 통해 노출된 반도체 웨이퍼(21)의 상면의 일부 및 보호막(9)의 전체 상면에 금속성 하지층(11)이 형성된다. 이러한 경우, 금속성 하지층(11)이 무전해도금에 의해 형성된 구리층에 의해서만 형성되거나, 스퍼터링에 의해 형성된 구리층, 또는 스퍼터링에 의해 형성된 티타늄의 박막층상의 스퍼터링에 의해 형성된 구리층에 의해 형성된다.
다음으로, 도금 수지막(24)이 금속성 하지층(11)의 상면에 형성된 후, 패턴 닝된다. 그 결과, 상부층 배선(12)이 형성되는 영역에 상응하는 도금 수지막(24)의 부분에 개구(25)가 형성된다. 다음으로, 도금 전류 경로로서 금속성 하지층(11)을 사용하여, 구리의 전해 도금을 실행하여, 도금 수지막(24)의 개구(25)의 금속성 하지층(11)의 상면에 상부층 배선(12)을 형성한다. 이후, 도금 수지막(24)을 벗겨ㄴ낸다.
다음으로, 도 8에 도시된 바와 같이, 금속성 하지층(11)과 상부층 배선(12)의 상면에는, 증착 및 패터닝에 의해 도금 수지막(26)이 형성된다. 따라서, 이러한 경우, 도금 수지막(26)에서 상부층 배선(12)의 접속 패드부(주상 전극(13)이 형성되는 영역)에 상응하는 부분에 개구(27)가 형성된다. 다음으로, 도금 전류 경로로서 금속성 하지층(11)을 사용하여 구리의 전해 도금이 실행되어, 50 내지 150㎛의 높이를 각각 가지는 주상 전극(13)이 도금 수지막(26)의 개구(27)의 상부층 배선(12)의 접속 패드부의 상단에 형성된다. 다음으로, 도금 수지막(26)이 전체적으로 벗겨져 제거된다. 따라서, 마스크로서 상부층 배선(12)을 사용하여, 금속성 하지층(11)의 불필요한 부분이 에칭되고 제거된다. 그 결과, 도 9에 도시된 바와 같이, 상부층 배선(12) 아래만의 금속성 하지층(11)이 남겨진다.
다음으로, 도 10에 도시된 바와 같이, 스크린 프린팅 공정, 스핀 코팅 공정 등에 의해, 에폭시-계 수지 등의 유기 물질로 만들어진 실링막(유기 수지막)(14)이 홈(23)을 통해 노출된 반도체 웨이퍼(21)의 상면 뿐 아니라 상부층 배선(12), 주상 전극(13) 및 보호막(9)에 전체적으로 형성되어, 실링막(14)의 두께가 주상 전극(13)의 높이보다 커진다. 따라서, 이러한 상태에서는, 주상 전극(13)의 상면이 실링막(14)으로 덮인다. 보호막(9), 패시베이션막(7) 및 저유전체막(4)의 4 개층 또한 실링막(14)으로 전체적으로 덮인다.
다음으로, 실링막(14)의 상면의 일부가 적절히 갈리어져 도 11에 도시된 바와 같이, 주상 전극(13)의 상면을 노출시킨다. 또한, 노출된 주상 전극(13)의 상면과 실링막(14)의 상면이 평탄화되어 이러한 상면이 하나의 평면에 있게 된다. 실링막(14)의 이러한 상면을 평탄화할 때, 주상 전극(13)의 상면부가 실링막(14)의 상부와 함께 10 마이크로미터 이상으로 갈리어진다.
다음으로, 도 12에 도시된 바와 같이, 주상 전극(13)의 상면에 솔더볼(15)이 형성된다. 도 13에 도시된 바와 같이, 실링막(14)과 반도체 웨이퍼(21)가 홈(23)의 중심의 다이싱 스트리트(22)를 따라 절단된다. 상술한 바와 같이, 홈(23)이 다이싱 스트리트(22)보다 넓게 형성되기 때문에, 도 1에 도시된 바와 같이, 저유전체막-배선-적층 구조부(3)의 측면이 실링막(14)으로 덮이고, 패시베이션막(7)의 측면과 보호막(9)의 상면과 측면이 실링막(14)으로 덮이는 구조를 각각 가지는 복수의 반도체 장치를 얻을 수 있다.
상술한 실시예에서는, 반도체 웨이퍼(21)의 상면의 노출된 부분이 홈(23)의 바닥면처럼 보이지만, 반도체 웨이퍼(21)의 상면이 레이저 빔에 의해 부분적으로 제거되어 홈(23)을 형성하여, 홈(23)의 바닥 부분이 반도체 웨이퍼(21)의 상면 아래에 있게 된다. 필드 산화막 등의 절연막이 반도체 웨이퍼(21)의 상면에 형성되는 경우, 필드 산화막의 상면 또는 막 두께의 중간층 부분이 홈(23)의 바닥 부분이 되고, 그리고 홈(23)의 바닥 부분이 반도체 웨이퍼(21)의 상면 위에 위치하게 된다.
(제 2 실시예)
도 14는 본 발명에 따른 제 2 실시예로서 반도체 장치의 단면을 도시한다. 이러한 반도체 장치는, 패시베이션막(7)의 상면과 측면 그리고 저유전체막-배선-적층 구조부(3)의 측면이 보호막(9)으로 덮이고, 보호막(9)의 측면이 실링막(14)으로 덮인다는 점에서, 도 1에 도시된 반도체 장치와는 다르다.
도 2에 도시된 어셈블리로서, 이러한 반도체 장치를 제조하는 일례가 준비된다. 도 15에 도시된 바와 같이, 폴리비닐 알코올(PVA) 또는 폴리 아크릴아미드(PAM) 등의 수용성 폴리머로 만들어진 수용성 보호막(17)이 스크린 프린팅 공정, 스핀 코팅 공정 등에 의해 패시베이션막(7)의 개구(8)를 통해 노출된 최상층의 배선(5)의 접속 패드부(5a)와 패시베이션막(7)의 상면에 형성된다.
그에 따라, 도 16에 도시된 바와 같이, 레이저 빔을 제거하는 레이저 공정에 의해 홈(23)이 스트리트의 반대측 영역과 다이싱 스트리트(22)의 영역에서 수용성 보호막(17), 패시베이션막(7) 및 4 개의 저유전체막(4)에 형성된다. 이러한 공정에서는 또한, 레이저 빔이 저유전체막(4)에 방사될 때, 저유전체막(4)이 녹아 저유전체막 조각으로 흩어진다. 흩어진 저유전체막 조각은 패시베이션막(7)의 상면이 아닌 수용성 보호막(17)의 상면에 떨어져 고착된다. 수용성 보호막(17)은 물로 세척되어 제거되고, 수용성 보호막(17)의 상면에 고착된 저유전체막 조각들도 동시에 제거된다. 흩어진 저유전체막 조각들이 진공 흡입되는 경우, 수용성 보호막(17)은 불필요하다.
이러한 상태에서, 즉, 수용성 보호막이 도 17에 도시된 바와 같이 제거되는 상태에서는, 다이싱 스트리트(22)와 스트리트의 반대측의 영역에 있는 반도체 웨이퍼(21)의 상면이 홈(23)을 통해 노출된다. 또한, 반도체 웨이퍼(21)에 적층되며 저유전체막(4)과 패시베이션막(7)의 4 개층으로 각각 구성된 장치가 홈(23)으로부터 분리된다. 그에 따라, 도 14에 도시된 것과 같은 복수의 저유전체막-배선-적층 구조부(3)가 반도체 웨이퍼(21)에 형성된다.
다음으로, 도 18에 도시된 바와 같이, 스크린 프린팅 공정, 스핀 코팅 공정 등에 의해, 패시베이션막(7)의 상면 및 홈(23)을 통해 노출된 반도체 웨이퍼(21) 일부의 상면에, 폴리아미드-계 수지 등의 유기 물질로 만들어진 보호막(유기 수지막)(9)이 패시베이션막(7)의 개구(8)를 통해 노출된 최상층의 배선(5)의 접속패드부(5a)의 상면에 형성된다. 패시베이션막(7)의 상면과 홈(23)을 통해 노출된 보호막(9)은 실제적으로 평탄한 면을 가지는 것이 바람직하다.
다음으로, 도 19에 도시된 바와 같이, 레이저 빔 또는 포토리쏘그래피를 제거하는 레이저 공정에 의해, 상술한 홈(23)보다 다소 좁은 홈(23a)이 다이싱 스트리트(22) 영역 및 스트리트의 반대측의 영역의 보호막(9)에 형성되고, 최상층의 배선(5)의 접속패드부(5a)에 상응하는 보호막(9)과 패시베이션막(7)의 부분에 개구(8,10)가 형성된다. 후속 단계들은 도 7을 참조하는 제 1 실시예의 단계들과 유사하기 때문에, 기술은 생략한다.
(제 3 실시예)
도 20은 본 발명에 따른 제 3 실시예로서 반도체 장치의 단면을 도시한다.
패시베이션막(7)의 측면과 상면 그리고 저유전체막-배선-적층 구조부(3)의 측면을 덮는 보호막(유기 수지막)(9)이 실리콘 기판(1)의 측면과 동일한 면으로 확장된다는 점에서, 제 3 실시예는 도 14의 반도체 장치와는 다르다.
상기 반도체 장치를 생산하기 위해, 홈(23)이 도 18에 도시된 바와 같이 보호막(9)의 일부로 완전히 채워지기 때문에, 도 19에 도시된 바와 같은 홈(23a)은 형성되지 않는다. 이러한 경우, 따라서, 실링막(14), 보호막(9) 및 반도체 웨이퍼(21)가 마지막 단계의 다이싱 스트리트(22)를 따라 절개된다.
(제 4 실시예)
도 21은 본 발명의 제 4 실시예에 따른 반도체 장치의 단면을 도시한다. 이러한 반도체 장치는, 보호막(9)의 외면(9a)들이 저유전체막-배선-적층 구조부(3)와 패시베이션막(7)의 외면으로부터 내부를 향해 위치한다는 점에서, 도 1에 도시된 반도체 장치와는 다르다. 다시 말하자면, 보호막(9)이 패시베이션막(7)의 평면 크기보다 작은 크기로 패시베이션막(7)에 형성된다. 이러한 경우, 패시베이션막(7)과 각 저유전체막-배선-적층 구조부(3)의 외면 각각은 하나의 평면을 형성한다(도 21에서의 수직면).
반도체 장치를 제조하기 위한 방법의 예가 이하 설명된다. 예를 들어, 도 3에 도시된 바와 같이, 보호막(유기 수지막)(9)이 패시베이션막(7)의 전체면에 형성된다. 따라서, 보호막(9)은 포토리쏘그래피에 의해 패턴화되고, 그에 따라, 도 21에 도시된 보호막을 형성한다. 보호막(9)의 패터닝이 수행되어 측면(9a)이 다이싱 라인(22)에 도달하지 않는다. 보호막(9)의 측면(9a)은 레이저 방사의 다음 단계에서 발생하는 위치 이탈 보다 큰 거리만큼, 저유전체막-배선-적층 구조부(3)과 패시 베이션막(7)의 측면으로부터 이탈된다. 그 후에, 수용성 보호막이 전체면에 형성되며, 필요할 경우, 패시베이션막(7)과 저유전체막-배선-적층 구조부(3)에 레이저 빔이 가해져 홈(23)을 만든다.
반도체 장치를 제조하기 위한 방법의 예가 이하 기술된다. 이러한 예에서, 도 17에 도시된 바와 같이, 보호막(9)이 형성되기 이전에, 레이저 빔이 패시베이션막(7)과 저유전체막(4)에 가해지며, 그에 따라, 홈(23)을 형성한다.
도 18에 도시된 바와 같이, 홈(23)을 형성하기 위해 레이저 빔이 가해진 후, 보호막(9)이 패턴화된다. 다음으로, 스핀 코팅 등에 의해 홈(23)의 내부를 포함하는 패시베이션막(7)의 전체면에 보호막(9)이 형성된다. 이후, 포토리쏘그래피에 의해 보호막(9)이 패턴화되어, 홈(23)의 보호막(9)과 패시베이션막(7)의 주변의 일부가 제거되며, 그에 따라, 도 21에 도시된 보호막이 형성된다.
반도체 장치를 제조하기 위한 방법의 상기 두 가지 예에서, 패시베이션막(7)과 저유전체막(4)이 레이저 빔으로 처리되고, 보호막(9)은 그러지 아니하다. 따라서, 보호막(9)이 레이저 빔을 용이하게 흡수하고 레이저 빔에 의해 용이하게 절단될 수 없는 폴리아미드-계 수지 등의 물질로 만들어진 경우에 이러한 방법은 특히 효과적이다.
(제 5 실시예)
*도 22는 본 발명의 제 5 실시예에 따른 반도체 장치의 단면을 도시한다.
반도체 장치는 패시베이션막(7)의 외면이 보호막(9)의 외면으로부터 내부를 향해 위치한다는 점에서, 도 21에 도시된 반도체 장치와는 다르다. 다시 말하자면, 패시베이션막(7)이 보호막(9) 보다 작은 평면을 가지도록 하는 크기로 저유전체막-배선-적층 구조부(3)에 형성되고, 보호막(9)은 패시베이션막(7)의 측면을 덮도록 하부로 향하는 측면을 가진다.
이러한 반도체 장치를 제조하기 위하여, 도 2에 도시된 바와 같이, 최상층의 저유전체막(4)의 전체면에 패시베이션막(7)이 형성된다. 이후, 패시베이션막(7)이 포토리쏘그래피를 사용하여 패턴화되고, 보호막(9)이 패시베이션막(7)에 의해 덮이지 않는 최상층의 저유전체막(4)의 일부와 패시베이션막(7)에 형성된다. 이후, 포토리쏘그래피에 의해 보호막(9)이 패턴화된다. 필요할 경우, 수용성 보호막이 전체면에 형성되고, 저유전체막(4)이 레이저 빔을 사용하여 처리되며, 그에 따라, 홈(23)을 형성한다.
반도체 장치를 제조하기 위한 상술한 방법에서, 저유전체막(4)만이 레이저 빔으로 처리되고, 패시베이션막(7)과 보호막(9)은 그러지 아니하다. 선택적인 레이저-빔 처리 조건이 저유전체막(4)의 처리를 위해 설정될 수 있다. 따라서, 저유전체막(4)이 고도의 정밀성으로 효과적으로 처리될 수 있다. 패시베이션막(7)이 보호막(9)과 동일한 크기이기 때문에, 패시베이션막(7)의 측면과 보호막(9)의 측면이 실제적으로 동일한 면을 형성한다는 점을 주목한다.
(제 6 실시예)
도 23은 본 발명의 제 6 실시예에 따른 반도체 장치의 단면을 도시한다.
저유전체막-배선-적층 구조부(3)가 최상층 배선(5)과 최상층 저유전체막(4) 사이에 하부 패시베이션막(16)을 가진다는 점에서 도 21의 반도체 장치와는 다르다.
이러한 경우, 상부 패시베이션막(7)과 하부 패시베이션막(7)이 산화 규소와 같은 동일한 무기 물질로 형성된다.
선택적으로, 패시베이션막(7)은 질화 규소로 형성되며, 반면 하부 패시베이션막(16)은 산화 규소로 형성된다.
(다른 실시예)
예를 들어, 제 1 실시예에서, 도 3에 도시된 공정 이후에, 금속성 하지층(11)이 보호막(9)의 전체 상면에 형성된다. 이후, 상부 배선(12)과 주상 전극(13)이 전해 도금에 의해 형성된다. 이후, 마스크로서 상부 배선(12)을 사용하여 금속성 하지층(11)의 불필요한 부분이 에칭되어 제거된다. 이후, 필요할 경우, 수용성 보호막이 전체면에 형성되고, 그리고, 레이저 빔이 보호막(9), 패시베이션막(7) 및 저유전체막(4)에 가해져, 홈(23)을 만든다. 이러한 경우, 수용성 보호막이 홈(23)을 형성한 이후 제거되면, 도 9에 도시된 바와 같은 구조를 얻을 수 있다.
도 21을 참조하여, 예를 들면, 저유전체막-배선-적층 구조부(3)의 최상층 저유전체막(4)은 하부 패시베이션막이다. 다시 말하자면, 저유전체막-배선-적층 구조부(3)가 최상층 배선(5)과 제 2 최상층 배선(5) 사이에 형성된다.
이러한 경우, 패시베이션막(7)과 하부 패시베이션막이 산화 규소 등과 같은 동일한 무기 물질로 형성된다. 선택적으로, 패시베이션막(7)이 질화 규소로 형성되 며, 반면, 하부 패시베이션막은 산화 규소로 형성된다.
*상술한 실시예에서는, 상부 배선(12)이 보호막(9)에 형성되고 주상 전극(13)이 상부 배선(12)의 접속 패드부에 형성된다. 그러나, 본 발명은 오직 접속 패드부만이 보호막(9)에 형성되고, 솔더볼(15) 등의 외부 접속을 위한 범프 전극이 접속 패드부에 형성되는 구조에만 적용가능하다.
상술한 바와 같이, 본 발명에 의해, 3.0 이하의 상대 유전 상수와 400℃ 이상의 유리 전이 온도를 가지는 저유전체막의 적층 구조를 가지는 저유전체막 배선 적층 구조부, 그리고 배선이 반도체 기판의 주변부를 제외한 영역에 제공된다. 저유전체막 배선 적층 구조부의 측면은 유기 수지 또는 실링막으로 형성된 절연막 중 하나로 덮여있다. 그에 따라, 저유전체막이 벗겨지는 문제를 상당히 제거할 수 있다.
추가적인 이익 및 변형이 당업자들에 의해 만들어질 수 있다. 따라서, 광의의 영역에서 발명은 특정한 세부 사항 및 여기서 도시되고 기술된 개별적인 실시예에 국한되지 않는다. 따라서, 청구항 등에 정의된 본 발명의 영역 및 요지를 벗어나지 않는 다양한 변형이 가능하다.

Claims (38)

  1. 반도체 기판;
    상기 반도체기판의 일면 상의 주변부를 제외한 영역에 설치되고, 비유전율이 3.0 이하이고 유전 전이 온도가 400℃ 이상인 저유전율막과 배선의 적층 구조를 포함하는 저유전체막-배선-적층 구조부;
    상기 저유전체막-배선-적층 구조부의 위쪽에 설치된 절연막;
    상기 절연막 상에 상기 저유전체막-배선-적층 구조부의 최상층 배선의 접속 패드부에 접속되어 설치된 상층 배선의 전극용 접속패드부;
    상기 전극용 접속패드부 위에 설치된 외부 접속용 범프 전극;
    적어도 상기 외부접속용 범프 전극의 주위에 있어서의 상기 절연막 위에 설치된 유기 수지를 포함하는 실링막을 구비하고,
    상기 절연막과 상기 저유전체막-배선-적층 구조부 사이에, 무기재료를 포함하는 패시베이션막을 갖고,
    상기 절연막, 상기 패시베이션막 및 상기 저유전체막-배선-적층 구조부의 측면은 일면을 형성하고, 그리고 상기 절연막, 패시베이션막 및 저유전체막-배선-적층 구조부의 측면은 상기 실링막에 의해서 덮이는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 저유전율막은 Si-O 결합과 Si-H 결합을 갖는 폴리실록산계 재료, Si-O 결합과 Si-CH3 결합을 가지는 폴리실록산계 재료, 탄소 첨가 산화 규소 및 유기 폴리머계의 low-K 재료 중의 어느 하나를 포함하거나, 또는 불소 첨가 산화 규소, 보론 첨가 산화규소 및 산화 규소 중 어느 하나로서 다공형의 것을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판;
    상기 반도체기판의 일면 상의 주변부를 제외한 영역에 설치되고, 비유전율이 3.0 이하이고 유전 전이 온도가 400℃이상인 저유전율막과 배선의 적층 구조를 포함하는 저유전체막-배선-적층 구조부;
    상기 저유전체막-배선-적층 구조부의 위쪽에 설치된 절연막;
    상기 절연막 상에 상기 저유전체막-배선-적층 구조부의 최상층 배선의 접속 패드부에 접속되어 설치된 상층 배선의 전극용 접속패드부;
    상기 전극용 접속패드부 위에 설치된 외부 접속용 범프 전극;
    적어도 상기 외부접속용 범프 전극의 주위에 있어서의 상기 절연막 위에 설치된 유기 수지를 포함하는 실링막을 구비하고,
    상기 절연막과 상기 저유전체막-배선-적층 구조부 사이에, 무기재료를 포함하는 패시베이션막을 갖고,
    상기 패시베이션막과 상기 저유전체막-배선-적층 구조부의 측면은 일면을 형성하고, 그리고, 상기 패시베이션막과 저유전체막-배선-적층 구조부의 측면은 상기 절연막으로 덮여 있는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 저유전율막은 Si-O 결합과 Si-H 결합을 갖는 폴리실록산계 재료, Si-O 결합과 Si-CH3 결합을 가지는 폴리실록산계 재료, 탄소 첨가 산화 규소 및 유기 폴리머계의 low-K 재료 중의 어느 하나를 포함하거나, 또는 불소 첨가 산화 규소, 보론 첨가 산화규소 및 산화 규소 중 어느 하나로서 다공형의 것을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 반도체 기판;
    상기 반도체기판의 일면 상의 주변부를 제외한 영역에 설치되고, 비유전율이 3.0 이하이고 유리 전이 온도가 400℃이상인 저유전율막과 배선의 적층 구조를 포함하는 저유전체막-배선-적층 구조부;
    상기 저유전체막-배선-적층 구조부의 위쪽에 설치된 절연막;
    상기 절연막 상에 상기 저유전체막-배선-적층 구조부의 최상층 배선의 접속 패드부에 접속되어 설치된 상층 배선의 전극용 접속 패드부;
    상기 전극용 접속패드부 위에 설치된 외부 접속용 범프 전극;
    적어도 상기 외부접속용 범프 전극의 주위에 있어서의 상기 절연막 위에 설치된 유기 수지를 포함하는 밀봉막을 구비하고,
    상기 저유전체막-배선-적층 구조부의 측면이 상기 절연막 및 상기 밀봉막의 어느 한쪽에 의해서 덮여 있고,
    상기 절연막과 상기 저유전체막-배선-적층 구조부 사이에, 무기재료를 포함하는 패시베이션막을 갖고,
    상기 절연막의 측면은 상기 저유전체막-배선-적층 구조부의 측면보다 내측에 배치되어 있고, 상기 절연막과 상기 패시베이션막의 측면은 일면을 형성하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 저유전율막은 Si-O 결합과 Si-H 결합을 가지는 폴리실록산계 재료, Si-O 결합과 Si-CH3 결합을 가지는 폴리실록산계 재료, 탄소 첨가 산화 규소 및 유기 폴리머계의 low-K 재료의 어느 하나를 포함하거나, 또는 불소 첨가 산화 규소, 보론 첨가 산화 규소, 산화 규소 중 어느 하나로서 다공형의 것을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 반도체 웨이퍼의 하나의 일면 위에 비유전율이 3.0 이하이고 유리 전이 온도가 400℃ 이상인 저유전율막과 배선이 적층된 저유전체막-배선-적층 구조부가 형성된 것을 준비하는 단계;
    상기 저유전체막-배선-적층 구조부의 위쪽에 절연막을 형성하는 단계;
    다이싱 스트리트의 위쪽과 그 양측의 영역에 있어서의 상기 저유전체막-배선-적층 구조부를 레이저빔을 조사하는 것에 의해 제거하여, 상기 저유전체막-배선-적층 구조부의 측면을 노출하는 홈을 형성하는 단계;
    상기 저유전체막-배선-적층 구조부의 측면을 덮는 유기 수지막을 형성하는 단계;
    상기 절연막, 상기 유기 수지막 및 상기 반도체 웨이퍼를 상기 다이싱 스트리트를 따라 절단하여, 개개의 반도체 장치를 복수개 얻는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 홈을 형성하는 단계는, 상기 홈을 형성하기 이전에 상기 절연막 전체 상면에 수용성 보호막을 형성하고, 상기 홈을 형성한 이후에 상기 수용성 보호막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 7 항에 있어서,
    상기 절연막은 유기 수지를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 절연막 상에 전극용 접속패드부를 상기 저유전체막-배선-적층 구조부의 최상층 배선의 접속패드부에 접속시켜 형성하는 단계와, 상기 전극용 접속패드부 위에 외부 접속용 범프 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제 7 항에 있어서,
    상기 반도체 웨이퍼의 일면 위에 상기 저유전체막-배선-적층 구조부가 형성된 것을 준비하는 단계는 상기 저유전체막-배선-적층 구조부 위에 유기 수지를 포함하는 상기 절연막이 형성된 것을 준비하는 단계를 포함하고, 그리고 상기 홈을 형성하는 단계는 다이싱 스트리트의 위쪽과 그 양측의 영역에 있어서의 상기 절연막과 상기 저유전체막-배선-적층 구조부를 레이저빔을 조사하는 것에 의해 제거하여, 상기 절연막의 측면 및 상기 저유전체막-배선-적층 구조부의 측면을 노출하는 홈을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 7 항에 있어서,
    상기 반도체 웨이퍼의 일면 상에 상기 저유전체막-배선-적층 구조부가 형성된 것을 준비하는 단계는 상기 저유전체막-배선-적층 구조부 상에 패시베이션막이 형성된 것을 준비하는 단계를 포함하고, 상기 홈을 형성하는 단계는 다이싱 스트리트 위쪽 및 그의 양측의 영역에서 상기 패시베이션막 및 상기 저유전체막-배선-적층 구조부를 제거하여, 상기 패시베이션막의 측면 및 상기 저유전체막-배선-적층 구조부의 측면을 노출하는 홈을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 유기 수지막을 형성하는 단계와 상기 절연막을 형성하는 단계는 상기 패시베이션막의 상면 및 상기 홈으로부터 노출된 상기 패시베이션막의 측면 및 상기 저유전체막-배선-적층 구조부의 측면을 덮는 유기 수지를 포함하는 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 유기수지를 포함하는 절연막을 형성하는 단계는 상기 유기수지를 포함하는 절연막이 상기 다이싱 스트리트 위로 연장되지 않도록 상기 유기수지를 포함하는 절연막을 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 유기수지를 포함하는 절연막을 형성하는 단계는 상기 저유전체막-배선-적층 구조부의 위쪽 및 상기 홈 내에 상기 유기수지를 포함하는 절연막을 형성하는 단계 및 상기 유기수지를 포함하는 절연막의 측면이 저유전체막-배선-적층 구조부의 측면으로부터 내부에 위치하도록 상기 유기수지를 포함하는 절연막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제 7 항에 있어서,
    상기 반도체 웨이퍼의 일면 상에 저유전체막-배선-적층 구조부가 형성된 것을 준비하는 단계는 상기 저유전체막-배선-적층 구조부 상에 유기 수지를 포함하는 상기 절연막이 상기 다이싱 스트리트 위로 연장되지 않도록 패터닝된 것을 준비하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제 7 항에 있어서,
    상기 절연막 상에 전극용 접속 패드부를 상기 저유전체막-배선-적층 구조부의 최상층 배선의 접속 패드부에 접속시켜 형성하는 단계; 및
    상기 전극용 접속 패드부 상에 외부 접속을 위한 범프 전극을 형성하는 단계를 포함하고,
    상기 절연막을 형성하는 단계와 상기 유기 수지막을 형성하는 단계는, 상기 저유전체막-배선-적층 구조부 상에 유기 수지를 포함하는 상기 절연막을 형성하는 단계 및 상기 외부 접속용 범프 전극의 주위에 있어서의 상기 절연막의 상면, 상기 절연막의 측면 및 상기 저유전체막-배선-적층 구조부의 측면을 덮는 유기 수지를 포함하는 실링막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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