KR101113492B1

KR101113492B1 - 고전력 튜너블 캐패시터

Info

Publication number: KR101113492B1
Application number: KR1020100064959A
Authority: KR
Inventors: 이창호; 윤영창; 안민식; 김형욱; 조이 라스카
Original assignee: 조지아 테크 리서치 코오포레이션; 삼성전기주식회사
Priority date: 2009-11-27
Filing date: 2010-07-06
Publication date: 2012-03-05
Also published as: CN102208286B; CN102208286A; US20110127849A1; KR20110059516A; US8288895B2

Abstract

튜너블 캐패시터 장치가 제공된다. 상기 튜너블 캐패시터 장치는 제1 캐패시터, 제2 캐패시터 및 제3 캐패시터를 포함한다. 상기 제1, 제2 및 제3 캐패시터는 직렬 연결되며, 상기 제2 캐패시터는 상기 제1 캐패시터와 상기 제3 캐패시터 사이에 배치된다. 상기 튜너블 캐패시터 장치는 상기 제2 캐패시터와 병렬 연결된 적어도 하나의 스위치 트랜지스터를 더 포함한다.

Description

고전력 튜너블 캐패시터{HIGE POWER TUNABLE CAPACITOR}

일반적으로, 본 발명은 통신 시스템용 튜닝가능한(tunable) 캐패시터에 관한 것이다.

더욱 효율적인 통신 시스템이 개발됨에 따라, 서로 다른 동작 주파수 및 변조 방식을 갖는 다수의 통신 표준이 적용되고 있다. 다양한 표준은 다수의 독립된 신호 경로를 병렬로 결합한 형태를 포함하므로, 다중 표준은 결론적으로 회로의 사이즈와 비용을 증가시키게 된다. 재설정 가능한 회로 설계가 가능하다면, 병렬 회로의 비용 및 사이즈는 감소할 수 있다. 따라서, 최근에는 적응형(adaptive) 무선 주파수(RF) 회로가 연구되고 있다.

RF 회로는 일반적으로 수신기와 송신기의 두 영역으로 구분될 수 있다. 이 둘 중, 수신기 경로는 이미 튜닝 가능하도록 성공적으로 구현되고 있으나 그에 반해 송신기 경로는 그러하지 못하다. 고전력까지 특성을 유지할 수 있는 튜닝가능한 캐패시터 또는 인덕터가 필수적으로 요구되므로, 송신기 경로의 구현, 특히 전력 증폭기의 구현이 어려운 상태이다. 고전력 적용분야에 튜닝 가능한 소자들이 사용될 수 있다면, 송신기 특히 전력 증폭기의 성능을 현저하게 향상시킬 수 있다.

본 발명은 고전력 신호에 사용 가능한 튜너블 캐패시터를 제공하는 것을 해결하고자 하는 기술적 과제로 한다.

본 발명의 일실시형태는, 직렬연결된 복수의 캐패시터와, 상기 복수의 캐패시터 중 내부의 하나와 병렬연결된 적어도 하나의 스위치 트랜지스터를 포함하는 고전력 튜너블 캐패시터(high power tunable capacitor)를 제공한다. 온(on) 상태에서, 튜너블 캐패시터에 의해 제공되는 캐패시턴스 값은 적어도 하나의 스위치 트랜지스터와 병렬로 연결된 캐패시터를 제외한 나머지 캐패시터들의 직렬 연결에 의해 결정될 수 있다. 반면, 오프 상태에서, 적어도 하나의 스위치 트랜지스터에 병렬 연결된 적어도 하나의 캐패시터는, 적어도 하나의 스위치 트랜지스터의 기생 캐패시턴스와 병렬 연결되어 중간 캐패시턴스를 제공한다. 따라서, 오프(off) 상태에서 튜너블 캐패시터에 의해 제공되는 캐패시턴스 값은 적어도 하나의 스위치 트랜지스터에 병렬 연결되지 않는 나머지 캐패시터와 중간 캐패시턴스의 직렬 연결에 의해 결정될 수 있다. 따라서, 튜너블 캐패시터의 오프 상태 캐패시턴스 값은 중간 캐패시턴스에 의해 조정될 수 있다.

스위치 트랜지스터의 각 노드/단자에서 큰 저항이 직류(DC) 바이어스 및 전압 스윙을 보장하기 위해 사용될 수 있다. 적절한 직류(DC) 바이어스가 턴 오프된 스위치에 허용 가능한 전압 스윙을 최대화하여 원하지 않는 동작을 회피할 수 있다. 이러한 구조를 사용함으로써, 본 발명의 일실시형태는 튜너블 캐패시터의 전력 성능(power capability)을 향상시킬 수 있다. 본 발명의 일실시형태에 따르면, 전력 성능은 스위치 트랜지스터를 스택함으로써 더욱 향상될 수 있다.

본 발명의 일실시형태에 따르면, 튜너블 캐패시터 디바이스가 제공된다. 상기 튜너블 캐패시터 디바이스는 상호 직렬 연결된 제1, 제2 및 제3 캐패시터 및 적어도 하나의 스위치 트랜지스터를 포함할 수 있다. 제2 캐패시터는 제1 캐패시터와 제3 캐패시터의 사이에 배치되며 적어도 하나의 스위치 트랜지스터는 제2 캐패시터에 병렬로 연결될 수 있다.

본 발명의 다른 실시형태에 따르면, 다른 튜너블 캐패시터 디바이스가 제공된다. 튜너블 캐패시터 디바이스는 제1 캐패시터와, 적어도 하나의 제2 캐패시터와, 제3 캐패시터 및 제1 상태와 제2 상태를 스위칭하는 스위칭 수단을 포함할 수 있다. 제1 캐패시터, 적어도 하나의 제2 캐패시터 및 제3 캐패시터는 상호 직렬 연결되고, 적어도 하나의 제2 캐패시터는 제1 및 제3 캐패시터 사이에 배치될 수 있다. 스위칭 수단은 제1 상태와 제2 상태 사이를 스위칭하면서 튜너블 캐패시터 디바이스의 전체 캐패시턴스 값을 제1 전체 캐패시턴스 값 또는 제2 전체 캐패시턴스 값으로 스위칭 한다. 스위칭 수단은 적어도 하나의 제2 캐패시터에 병렬 연결될 수 있다.

본 발명에 따르면, 복수의 스위치 트랜지스터를 스택함으로써, 튜너블 캐패시터의 전력 성능(power capability)이 향상될 수 있으며, 전력 증폭기와 같은 고전력 응용분야에 사용될 수 있다.

또한 본 발명에 의한 튜너블 캐패시터에 따르면, 고주파 회로(RF circuitry)의 다중 대역, 다중 모드 동작을 제공하거나 가능하게 할 수 있다.

도 1은 본 발명의 일실시형태에 따른 튜너블 캐패시터의 회로도이다.
도 2는 도 1에 도시된 본 발명의 일실시형태에 따른 튜너블 캐패시터의 온 상태를 도시한 회로도이다.
도 3은 도 1에 도시된 본 발명의 일실시형태에 따른 튜너블 캐패시터의 오프 상태를 도시한 회로도이다.
도 4는 본 발명의 일실시형태에 따른, 고전력 동작을 위해 스택된 스위치 트랜지스터를 도시한 회로도이다.
도 5는 도 4에 도시된 본 발명의 일실시형태에 따른 튜너블 캐패시터의 온 상태를 도시한 회로도이다.
도 6은 도 4에 도시된 본 발명의 일실시형태에 따른 튜너블 캐패시터의 오프 상태를 도시한 회로도이다.

이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세하게 기술할 것이다. 이하의 설명에서 본 발명의 모든 실시형태가 개시되는 것은 아니다. 본 발명은 매우 다양한 형태로 구현될 수 있으며, 여기에 개시되는 실시형태에 한정되는 것으로 해석되어서는 안 된다. 본 실시형태들은 출원을 위한 법적 요건들을 충족시키기 위해 제공되는 것이다. 동일한 구성요소에는 전체적으로 동일한 참조부호가 사용된다.

본 발명의 일실시형태는 고전력 튜너블 캐패시터를 제공한다. 본 발명의 일실시형태에 따른 고전력 튜너블 캐패시터는, 직렬 연결된 복수의 캐패시터들과 상기 캐패시터들 중 내부의 하나와 병렬 연결된 적어도 하나의 스위치 트랜지스터를 포함할 수 있다. 온(on) 상태에서, 본 발명의 일실시형태에 따른 튜너블 캐패시터의 캐패시턴스 값은, 적어도 하나의 스위치 트랜지스터와 연결되지 않은 나머지 캐패시터의 직렬 연결에 의해 결정될 수 있다. 반면, 오프(off) 상태에서, 적어도 하나의 스위치 트랜지스터와 병렬연결된 적어도 하나의 캐패시터는, 적어도 하나의 스위치 트랜지스터의 기생 캐패시턴스와 병렬 연결되어 중간 캐패시턴스를 제공할 수 있다. 따라서, 오프 상태에서 튜너블 캐패시터에 의해 제공되는 캐패시턴스 값은, 적어도 하나의 스위치 트랜지스터와 병렬 연결되지 않은 나머지 캐패시터와 중간 캐패시턴스의 직렬 연결에 의해 형성되는 것일 수 있다. 온 상태에 대한 튜너블 캐패시터의 양호도(Quality Factor)는 적어도 하나의 스위치 트랜지스터의 사이즈에 적어도 일부 의존한다. 직류(DC) 바이어스를 보장하고 전압 스윙을 확보하기 위해, 적어도 하나의 스위치 트랜지스터의 각 노드/단자에 큰 저항을 사용하는 것이 바람직하다. 더하여, 복수의 스위치 트랜지스터를 스택함으로써, 전력 성능(power capability)이 향상될 수 있다. 본 발명의 일실시형태에서, 튜너블 캐패시터는 전력 증폭기와 같은 고전력 응용분야에 사용될 수 있다. 이와 유사하게, 본 발명의 일실시형태에 따르면, 튜너블 캐패시터는 고주파 회로(RF circuitry)의 다중 대역, 다중 모드 동작을 제공하거나 가능하게 할 수 있다.

도 1은 본 발명의 일실시형태에 따른 튜너블 캐패시터의 회로도이다. 도 1에 도시된 바와 같이, 튜너블 캐패시터는 서로 직렬 연결된 제1 캐패시터(C1)(102), 제2 캐패시터(C2)(104) 및 제3 캐패시터(C3)(106)를 포함할 수 있다. 본 발명의 일실시형태에 따르면 셋 이상의 캐패시터가 존재할 수 있다. 예를 들어, 상기 제2 캐패시터(C2)(104)는 도 1에 도시된 제2 캐패시터(104)와 동일한 캐패시턴스를 갖도록 상호 직렬 또는 병렬 연결된 둘 이상의 개별 캐패시터로 구성될 수 있다. 도 1에서, 제1 캐패시터(C1)(102)의 제1 단은 튜너블 캐패시터의 제1 연결 포트를 제공할 수 있다. 제1 캐패시터(C1)(102)의 제2 단은 제2 캐패시터(C2)(104)의 제1 단에 연결될 수 있다. 제2 캐패시터(C2)(104)의 제2 단은 제3 캐패시터(C3)(106)의 제1 단에 연결될 수 있다. 제3 캐패시터(C3)(106)의 제2 단은 튜너블 캐패시터의 제2 연결 포트를 제공할 수 있다.

계속 도 1을 참조하면, 튜너블 캐패시터는 복수의 단자를 갖는 적어도 하나의 스위치 트랜지스터(107)를 더 포함할 수 있다. 스위치 트랜지스터(107)는 전계 효과 트랜지스터(Field-Effect Transister: FET) 또는 다른 형식의 트랜지스터일 수 있다. 스위치 트랜지스터(107)가 FET인 경우, 트랜지스터(107)는 게이트, 드레인, 소스 및 바디 단자를 포함할 수 있다. 게이트 단자는 바이어스 저항(112)을 통해 직류(DC) 바이어스 소스(V_G)에 연결될 수 있다. 드레인 단자는 바이어스 트랜지스터(108)을 통해 DC 바이어스 소스(V_D)에 연결될 수 있다. 소스 단자는 바이어스 저항(114)을 통해 DC 바이어스 소스(V_S)에 연결될 수 있다. 바디 단자는 바이어스 저항(110)을 통해 DC 바이어스 소스(V_B)에 연결될 수 있다. 본 발명의 일실시형태에 따르면, 각 저항(108, 110, 112, 114)의 저항값은 DC 바이어스를 보장하고 전압 스윙을 확보하기 위해 비교적 크게 결정되는 것이 바람직하다.

도 1에서, 스위치 트랜지스터(107)의 드레인 단자는 제1 캐패시터(C1)(102)와 제2 캐패시터(C2)(104) 사이의 제1 노드에 연결될 수 있다. 반면, 스위치 트랜지스터(107)의 소스 단자는 제2 캐패시터(C2)(104)와 제3 캐패시터(C3)(106) 사이의 제2 노드에 연결될 수 있다. 본 발명의 일실시형태에 따르면, 제1, 제2 및 제3 캐패시터(104, 106, 108)는 반도체 기판 내에 집적될 수 있다. 유사하게, 본 발명의 일실시형태에 따르면, 스위치 트랜지스터(107)도 반도체 기판 내에 집적될 수 있다. 본 발명의 일실시형태에 따르면, 튜너블 캐패시터는 표준 0.18 ㎛ 공정을 이용하여 제조될 수 있으며, 본 발명의 실시형태를 벗어나지 않는 범위 내에서 다른 공정도 사용될 수 있다.

튜너블 캐패시터의 제1 연결 포트 및 제2 연결 포트는 튜너블 캐패시터가 직렬 또는 병렬로 사용될 수 있게 할 뿐만 아니라 차동 신호 경로에서 사용될 수 있게 한다. 본 발명의 일실시형태에 따르면, 이러한 사용의 자유도는 튜너블 캐패시터가 회로의 다양한 위치에 사용될 수 있게 한다. 예를 들어, 튜너블 캐패시터의 일례는 단일 종단 전력 증폭기의 정합 네트워크용 직렬 또는 병렬 캐패시터로 사용될 수 있다. 더하여 튜너블 캐패시터는 트랜스포머 응용 분야의 튜닝 아웃 캐패시터로 사용될 수 있다. 본 발명의 일실시형태에서, 제1 연결 포트는 입력(Vin)을 수신할 수 있고, 제2 연결 포트는 접지에 연결될 수 있다.

도 2는 도 1에 도시된 본 발명의 일실시형태에 따른 튜너블 캐패시터의 온(on) 상태를 도시한 회로도이다. 온 상태 동안, DC 바이어스 소스(V_D, V_B 및V_S)를 접지(GND)로 설정하고 DC 바이어스 소스(V_G)를 전원 전압(VDD)으로 설정함으로써 스위치 트랜지스터(107)는 턴 온 될 수 있다. 바이어스 저항(108, 110, 112, 114)의 저항값(V_SW _-G, V_SW _-S, V_SW _-D, V_SW _-B)은 각 저항을 통한 신호 손실을 방지하기 위해 크게 결정되는 것이 바람직하다.

도 2에 도시된 바와 같이, 스위치 트랜지스터(107)가 턴 온 될 때, 스위치 트랜지스터(107)는 온 상태 저항(R_ON)(202)을 제공할 수 있다. 따라서, 튜너블 캐패시터가 온 상태일 때, 튜너블 캐패시터의 전체 캐패시턴스 값(C_ON) 및 양호도(Q_ON)는 다음과 같이 주어진다:

및

. 온 상태 저항값(R_ON)(202)은 최소 온 상태 양호도(Q_ON) 값을 보장하기 위해 소정값보다 작게 설정될 수 있다. 상태 저항값(R_ON)(202)은 스위치 트랜지스터(107)의 폭에 반비례하므로, 스위치 트랜지스터(107)는 최소 온 상태 양호도(Q_ON) 값을 보장하기 위해 최소 사이즈의 폭을 가질 수 있다. 본 발명의 일실시형태에서, 스위치 트랜지스터(107)가 온일 때, 스위치 트랜지스터(107)에 인가되는 전압 스윙은 온 상태 동작이 튜너블 캐패시터의 전력 처리 성능에 영향을 미치지 않도록 작을 수 있다.

도 3은 도 1에 도시된 본 발명의 일실시형태에 따른 튜너블 캐패시터의 오프(off) 상태를 도시한 회로도이다. 오프 상태 동안, DC 바이어스 소스(V_D 및 V_S)를 전원전압(VDD)으로 설정하고 DC 바이어스 소스(V_G, V_B)를 접지로 설정함으로써 스위치 트랜지스터(107)는 턴 오프 될 수 있다. 바이어스 저항(108, 110, 112, 114)의 저항값(V_SW _-G, V_SW _-S, V_SW _-D, V_SW _-B)은 각 저항을 통한 신호 손실을 방지하기 위해 크게 결정되는 것이 바람직하다.

도 3에 도시된 바와 같이, 스위치 트랜지스터가 턴 오프될 때, 스위치 트랜지스터(107)은 복수의 기생 캐패시턴스(302, 304, 306, 308)를 제공할 수 있다. 특히, 트랜지스터(107)가 기생 게이트-드레인 캐패시턴스(C_gd)(302), 기생 게이트-소스 캐패시턴스(C_gs)(304), 기생 바디-드레인 캐패시턴스(C_bd)(306) 및 기생 바디-소스 캐패시턴스(C_bs)(308)를 제공할 수 있다. 도 3에 도시된 바와 같이, 게이트 경로에서의 기생 캐패시턴스(302, 304)는 바디 경로에서의 기생 캐패시턴스(306, 308)에 병렬 연결될 수 있다. 게이트 경로를 통한 기생 캐패시턴스(C_{par_g}) 및 바디 경로를 통한 기생 캐패시턴스(C_{par_b})는 다음과 같이 정의될 수 있다:

및

. 오프 상태에서 스위치 트랜지스터(107)의 등가 캐패시턴스는 게이트 경로를 통한 기생 캐패시턴스(C_{par_g}) 및 바디 경로를 통한 기생 캐패시턴스(C_{par_b})의 병렬 연결이 될 수 있다. 따라서, 오프 상태에서, 튜너블 캐패시터의 전체 캐패시턴스(C_OFF)는 제1 캐패시터(C1)(102), 제3 캐패시터(C3)(106) 및 제2 캐패시터(C2)(104)와 스위치 트랜지스터의 기생 캐패시턴스(C_{par_g}+C_{par_b})의 병렬 연결에 의해 결정되는 제3 캐패시턴스(C2', C2'=C2+C_{par_g}+C_{par_b})의 세 캐패시턴스의 직렬 연결으로 결정될 수 있다. 즉, 오프 상태에서 튜너블 캐패시터의 전체 캐패시턴스(C_OFF)는 다음과 같다:

. 본 발명의 일실시형태에 따르면, 턴 오프된 스위치(107)를 갖는 신호 경로에서 많은 저항 요소가 존재하지 않으므로, 오프 상태 튜너블 캐패시터의 양호도는 온 상태 튜너블 캐패시터에 비교해 더 높을 수 있다. 스위치 트랜지스터(107)가 오프일 때, 비선형 동작은 스위치 트랜지스터(107)에 큰 전압 스윙이 인가될 때 발생할 가능성이 있다. 따라서, 인가되는 신호가 상당히 클 때, 스위치 트랜지스터(107)의 오프 상태를 유지하는 것이 중요할 수 있다. 오프 상태를 유지하기 위해, 스위치 트랜지스터(107)가 턴 온 되지 않고 그 한계까지 전압 스윙을 수용하도록 스위치 트랜지스터(107) 단자들 사이에 균등하게 인가되는 신호가 분배되어야 한다. 전술한 바와 같이, 큰 저항값 및 적절한 바이어싱을 사용함으로써 균등한 분배가 이루어질 수 있다. 더하여, 스위치 트랜지스터(107)의 소스 단자는 고정된 전위(예를 들어, 접지)에 있지 않을 수 있다. 이로써, 튜너블 캐패시터의 오프 상태 동안 스위치 트랜지스터(107)의 소스 단자의 전압은 큰 전압 스윙에 응답하여 증가할 수 있으며, 이로 인해 스위치 트랜지스터(107)가 의도하지 않게 턴 온되는 가능성을 줄일 수 있다.

도 4는 본 발명의 다른 실시형태에 따른 고전력 동작을 위해 스택된 스위치 트랜지스터를 도시한 회로도이다. 더욱 상세하게, 도 1의 스위치 트랜지스터(107)는 스택된 배치를 갖는 복수의 스위치 트랜지스터(402a-n)로 대체될 수 있다. 도 4에 도시된 바와 같이, 스택된 구조는, 스위치 트랜지스터(402a)의 드레인 단자를 제1 캐패시터(C1)(102)와 제2 캐패시터(C2)(104) 사이의 제1 노드에 연결함으로써 형성될 수 있다. 스위치 트랜지스터(402a)의 소스 단자는 스위치 트랜지스터(402b)의 드레인 단자에 연결될 수 있다. 최종 스위치 트랜지스터(402n)까지 소스-드레인 연결 스택 구조에서, 스위치 트랜지스터(402b)의 소스 단자는 추가적인 스위치 트랜지스터에 연결될 수 있다. 스위치 트랜지스터(402n)의 소스는 제2 캐패시터(C2)(104)와 제3 캐패시터(C3)(106) 사이의 제2 노드에 연결된다. 각각의 스택된 스위치 트랜지스터(402a-n)의 게이트, 드레인, 소스 및 바디 단자는 각각 바이어스 저항을 통해 DC 바이어스 소스(V_G, V_D, V_S, V_B)에 연결될 수 있다. 스택된 트랜지스터(402a-n)는, 튜너블 캐패시터에 인가되는 신호가 단일 스위치 트랜지스터에 적용되기에 과도하게 큰 경우 사용될 수 있다. 즉, 인가된 신호가 단일 스위치 트랜지스터에 과도하게 크다면, 적절한 캐패시턴스 값을 얻을 수 없으며, 높은 전력의 입력 신호에 의해 불필요한 신호의 변형이 발생할 수 있다. 따라서, 본 발명에 따르면, 튜너블 캐패시터의 전력 성능은 스위치 트랜지스터(402a-n)를 스택함으로써 향상될 수 있다.

도 5는 도 4에 도시된 본 발명의 일실시형태에 따른 튜너블 캐패시터의 온 상태를 도시한 회로도이다. 온 상태 동안, 스택된 트랜지스터(402a-n)의 각 단자는 도 2에 기술된 것과 유사하게 바이어스 될 수 있다. 튜너블 캐패시터 온 상태 저항(R_ON)이 결정되는 방법을 제외하고, 튜너블 캐패시터의 온 상태 캐패시턴스 값(C_ON)과 양호도(Q_ON)는 도 2에 도시된 실시예와 동일하다. 이 경우, 전체 온 상태 저항(R_ON)은 각 스위치 트랜지스터(402a-n)에 대한 개별 온 상태 저항(R_ON _{_1}-R_{ON_N})(502a-n)의 합과 같다. 도 1과 같은 양호도를 얻기 위해, 각 스위치 트랜지스터(402a-n)의 폭은, 전체 직렬 연결된 저항값이 감소하도록 스택된 스위치 트랜지스터(402a-n)의 수에 비례하여 증가되어야 한다.

도 6은 도 4에 도시된 본 발명의 일실시형태에 따른 튜너블 캐패시터의 오프 상태를 도시한 회로도이다. 오프 상태 동안, 스택된 트랜지스터(402a-n)의 각 단자는 도 3의 실시형태와 유사하게 바이어스 될 수 있다. 도 6에서, 스택된 트랜지스터(402a-n)의 기생 캐패시턴스가 결정되는 방법을 제외하고, 오프 상태에서 튜너블 캐패시터의 전체 캐패시턴스(C_OFF)는 도 3에 기술된 것과 유사하게 결정될 수 있다. 특히, 각 스위치 트랜지스터(402a-n)의 기생 캐패시턴스는, 단일 스위치 트랜지스터에 대해 전술한 것과 유사하게, 게이트 경로의 기생 캐패시턴스(C_par _{_g})(예를 들어, 602b+604b)와 바디 경로의 기생 캐패시턴스(C_par _{_b})(예를 들어, 606b+608b)의 합에 의해 제공될 수 있다. 모든 스위치 트랜지스터(402a-n)에 대한 전체 기생 캐패시턴스(C_{par_total})는 각 스위치 트랜지스터(402a-n)의 기생 캐패시턴스의 직렬 연결로 결정될 수 있다. 따라서, 오프 상태에서 튜너블 캐패시터의 전체 캐패시턴스(C_OFF)는 다음과 같이 결정될 수 있다:

. 이 때, C₂'=C₂+C_{par_total}이다. 도 3과 비교하여, 스택된 스위치 트랜지스터(402a-n)의 사용은 튜너블 캐패시터가 더 높은 전력 신호까지 동작 가능하도록 한다. 이는 인가된 신호가 스택된 트랜지스터(402a-n)에 균등하게 분배되기 때문이다.

튜너블 캐패시터는 표준 0.18 ㎛ 공정을 이용하여 제조될 수 있으며, 본 발명의 실시형태를 벗어나지 않는 범위 내에서 다른 공정도 사용될 수 있다. 제1, 제2 및 제3 캐패시터는 적어도 하나의 스위치 트랜지스터와 함께 반도체 기판 내에 집적될 수 있다.

본 발명의 일실시형태에서, FET를 사용하여 구현된 스위칭 트랜지스터 대신 다른 스위칭 수단이 사용될 수 있다. 이러한 대체의 스위칭 수단은 저항값 및/또는 캐패시턴스에 관련하여 단순히 다른 온 상태 및 오프 상태 특성을 가질 수 있다. 오프 상태의 전체 캐패시턴스와는 다른 온 상태의 전체 캐패시턴스 값이 결정될 수 있다. FET를 사용하여 구현된 스위치 트랜지스터 대신 사용될 수 있는 스위칭 수단의 일례로 나노 기술 기반 스위치와 함께 양극형 접합 트랜지스터를 사용하여 구현되는 스위치 트랜지스터가 있다. 스위칭 수단의 다양한 변형이 본 발명의 실시형태를 벗어나지 않는 범위 내에서 이용될 수 있다.

전술한 설명 및 첨부 도면에 개시된 기술을 이용하여 본 발명의 속하는 기술 분야에서 통상의 기술을 가진 자는 본 발명의 많은 변형예와 다른 실시형태들을 도출해 낼 수 있을 것이다. 따라서, 본 발명은 개시된 실시형태에 한정되는 것이 아니며, 본 발명의 변형예 및 다른 실시형태들은 이하 기재되는 특허 청구 범위 내에 포함되는 것으로 간주되어야 한다. 본 명세서에서 특정 용어들이 사용되었으나, 이는 일반적이고 설명을 위한 의미로 사용되었을 뿐이며 본 발명을 한정하기 위한 것이 아니다.

102, 104, 106: 캐패시터 107, 402a-n: 스위치 트랜지스터
108, 110, 112, 114: 바이어스 저항
202, 502a-n: 온 상태 저항
302, 304, 306, 308, 602a-n, 604a-n, 606a-n, 608a-n: 기생 캐패시턴스

Claims

제1 캐패시터;
제2 캐패시터;
제3 캐패시터; 및
상기 제2 캐패시터에 병렬연결된 적어도 하나의 스위치 트랜지스터를 포함하며,
상기 제1, 제2 및 제3 캐패시터는 직렬연결되며, 상기 제2 캐패시터는 상기 제1 및 제3 캐패시터 사이에 배치되고,
상기 스위치 트랜지스터가 온 되면 상기 제1 및 제3 캐패시터에 의해 전체 정전용량이 결정되며, 상기 스위치 트랜지스터가 오프 되면 상기 제1, 제2 및 제3 캐패시터에 의해 전체 정전용량이 결정되는 것을 특징으로 하는 튜너블 캐패시터 장치.
제1항에 있어서,
상기 적어도 하나의 스위치 트랜지스터의 각 단자는 저항을 통해 각각 직류 바이어스 소스에 연결된 것을 특징으로 하는 튜너블 캐패시터 장치.
제1항에 있어서,
상기 적어도 하나의 스위치 트랜지스터는, 상호 스택된 복수의 스위치 트랜지스터를 포함하는 것을 특징으로 하는 튜너블 캐패시터 장치.
제3항에 있어서,
상기 복수의 스위치 트랜지스터는, 적어도 제1 스위치 트랜지스터 및 제2 스위치 트랜지스터를 포함하며,
상기 제1 스위치 트랜지스터 및 제2 스위치 트랜지스터는 각각 소스 및 드레인 단자를 가지며, 상기 제2 스위치 트랜지스터의 드레인 단자에 상기 제1 스위치 트랜지스터의 소스 단자를 연결하여 스택된 것을 특징으로 하는 튜너블 캐패시터 장치.
제3항에 있어서,
상기 복수의 스위치 트랜지스터의 각 단자는 저항을 통해 각각 직류 바이어스 소스에 연결된 것을 특징으로 하는 튜너블 캐패시터 장치.
제3항에 있어서,
상기 복수의 스위치 트랜지스터는 전력 처리 성능을 향상시키도록 스택된 것을 특징으로 하는 튜너블 캐패시터 장치.
제6항에 있어서,
상기 복수의 스위치 트랜지스터는 상기 제2 캐패시터의 전압 스트레스를 감소시키도록 스택된 것을 특징으로 하는 튜너블 캐패시터 장치.
제1항에 있어서,
상기 제1 캐패시터는 제1 단 및 제2 단을 포함하고, 상기 제3 캐패시터는 제3 단 및 제4 단을 포함하며,
상기 제1 캐패시터의 상기 제1 단은 제1 연결 포트를 제공하고, 상기 제1 캐패시터의 상기 제2 단은 상기 제2 캐패시터에 연결되며,
상기 제3 캐패시터의 제3 단은 상기 제2 캐패시터에 연결되고, 상기 제3 캐패시터의 상기 제4 단은 제2 연결 포트를 제공하는 것을 특징으로 하는 튜너블 캐패시터 장치.
제8항에 있어서,
상기 제1 연결 포트는 인가되는 입력 신호를 수신하고, 상기 제2 연결 포트는 접지에 연결되는 것을 특징으로 하는 튜너블 캐패시터 장치.
제1항에 있어서,
상기 제1, 제2 및 제3 캐패시터는 반도체 기판에 집적되는 것을 특징으로 하는 튜너블 캐패시터 장치.
제10항에 있어서,
상기 적어도 하나의 스위치 트랜지스터는 상기 반도체 기판에 집적되는 것을 특징으로 하는 튜너블 캐패시터 장치.
제1항에 있어서,
상기 적어도 하나의 스위치 트랜지스터는 하나 이상의 게이트 단자, 하나 이상의 드레인 단자, 하나 이상의 소스 단자 및 하나 이상의 바디 단자를 포함하고,
온 상태 동안, 상기 하나 이상의 게이트 단자는 바이어스 저항을 통해 직류 전원 전압에 연결되고, 상기 하나 이상의 드레인, 소스 및 바디 단자는 접지에 연결되며,
오프 상태 동안, 상기 하나 이상의 드레인 및 소스 단자는 바이어스 저항을 통해 직류 전원 전압에 연결되고, 상기 하나 이상의 게이트 및 바디 단자는 접지에 연결되는 것을 특징으로 하는 튜너블 캐패시터 장치.
제12항에 있어서,
상기 적어도 하나의 스위치 트랜지스터는 적어도 하나의 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 튜너블 캐패시터 장치.
제1항에 있어서,
온 상태 동안, 상기 제1 캐패시터 및 상기 제3 캐패시터의 직렬 연결에 의해 결정되는 제1 전체 캐패시턴스를 제공하고,
오프 상태 동안, 상기 제1 캐패시터, 제3 캐패시터 및 상기 제2 캐패시터와 상기 적어도 하나의 스위치 트랜지스터의 기생 캐패시턴스의 병렬 연결에 의해 형성된 등가 캐패시턴스의 직렬 연결에 의해 결정되는 제2 전체 캐패시턴스를 제공하는 것을 특징으로 하는 튜너블 캐패시터 장치.
제14항에 있어서,
상기 적어도 하나의 스위치 트랜지스터의 상기 기생 캐패시턴스는 적어도 하나의 게이트 경로 기생 캐패시턴스 및 적어도 하나의 바디 경로 기생 캐패시턴스를 포함하는 것을 특징으로 하는 튜너블 캐패시터 장치.
제1 캐패시터;
적어도 하나의 제2 캐패시터;
제3 캐패시터; 및
적어도 제1 전체 캐패시턴스 값 및 제2 전체 캐패시턴스 값을 스위칭하도록 적어도 제1 상태 및 제2 상태를 갖는 스위칭 수단을 포함하며,
상기 제1 캐패시터, 상기 적어도 하나의 제2 캐패시터 및 상기 제3 캐패시터는 직렬 연결되며, 상기 적어도 하나의 제2 캐패시터는 상기 제1 캐패시터 및 제3 캐패시터 사이에 배치되며,
상기 스위칭 수단은 상기 적어도 하나의 제2 캐패시터와 병렬 연결된 것을 특징으로 하는 튜너블 캐패시터 장치.
제16항에 있어서,
상기 제1 캐패시터는 제1 단 및 제2 단을 포함하고, 상기 제3 캐패시터는 제3 단 및 제4 단을 포함하며,
상기 제1 캐패시터의 상기 제1 단은 제1 연결 포트를 제공하고, 상기 제1 캐패시터의 상기 제2 단은 상기 제2 캐패시터에 연결되며,
상기 제3 캐패시터의 제3 단은 상기 제2 캐패시터에 연결되고, 상기 제3 캐패시터의 상기 제4 단은 제2 연결 포트를 제공하는 것을 특징으로 하는 튜너블 캐패시터 장치.
제17항에 있어서,
상기 제1 연결 포트는 인가되는 입력 신호를 수신하고, 상기 제2 연결 포트는 접지에 연결되는 것을 특징으로 하는 튜너블 캐패시터 장치.
제16항에 있어서,
상기 제1 캐패시터, 상기 적어도 하나의 제2 캐패시터 및 상기 제3 캐패시터는 집적된 캐패시터인 것을 특징으로 하는 튜너블 캐패시터 장치.
제19항에 있어서,
상기 스위칭 수단은 상기 집적된 캐패시터와 함께 집적되는 것을 특징으로 하는 튜너블 캐패시터 장치.