KR101108178B1 - 박막 트랜지스터 센서 및 박막 트랜지스터 제조 방법 - Google Patents
박막 트랜지스터 센서 및 박막 트랜지스터 제조 방법 Download PDFInfo
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Abstract
본 발명은 박막 트랜지스터 센서 및 박막 트랜지스터 제조 방법을 개시한다.
본 발명의 박막 트랜지스터 센서는 기판 상에 구비된 바텀 게이트 전극; 상기 바텀 게이트 전극 상부에 구비된 절연층; 상기 절연층 상부에 아일랜드 형태로 패터닝되고 대전체에 의해 발생한 전류가 흐르는 채널이 형성된 액티브층; 상기 액티브층 상부에 구비되고 제1 및 제2 컨택홀이 형성된 식각정지층; 및 상기 제1 및 제2 컨택홀을 채우며 상기 식각정지층 상부에 서로 마주하도록 형성된 소스 및 드레인 전극;을 포함한다.
본 발명의 박막 트랜지스터 센서는 기판 상에 구비된 바텀 게이트 전극; 상기 바텀 게이트 전극 상부에 구비된 절연층; 상기 절연층 상부에 아일랜드 형태로 패터닝되고 대전체에 의해 발생한 전류가 흐르는 채널이 형성된 액티브층; 상기 액티브층 상부에 구비되고 제1 및 제2 컨택홀이 형성된 식각정지층; 및 상기 제1 및 제2 컨택홀을 채우며 상기 식각정지층 상부에 서로 마주하도록 형성된 소스 및 드레인 전극;을 포함한다.
Description
본 발명은 박막 트랜지스터에 관한 것으로, 보다 상세하게는, 산화물 반도체층을 액티브층으로 갖는 박막 트랜지스터 센서에 관한 것이다.
박막 트랜지스터의 성능은 전하 운반자(캐리어)가 이동하는 경로인 채널이 형성되는 액티브층의 물질 및 상태에 크게 좌우된다.
비정질실리콘으로 이루어진 액티브층을 갖는 박막 트랜지스터(이하, 비정질실리콘 박막트랜지스터)의 경우, 전하 이동도가 0.5㎠/Vs 내외로 매우 낮다.
다결정실리콘층으로 이루어진 액티브층을 갖는 박막트랜지스터(이하, 다결정실리콘 박막트랜지스터)의 경우, 결정화 공정, 불순물 주입 공정 및 활성화 공정 등이 요구되기 때문에 비정질실리콘 박막트랜지스터에 비해 제조 공정이 복잡하고 제조 단가가 높다.
본 발명은 안정적으로 대전체의 터치 세기 및 터치 방향을 검출할 수 있는 박막 트랜지스터 센서를 제공한다.
본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터 센서는, 기판 상에 구비된 바텀 게이트 전극; 상기 바텀 게이트 전극 상부에 구비된 절연층; 상기 절연층 상부에 아일랜드 형태로 패터닝되고 대전체에 의해 발생한 전류가 흐르는 채널이 형성된 액티브층; 상기 액티브층 상부에 구비되고 제1 및 제2 컨택홀이 형성된 식각정지층; 및 상기 제1 및 제2 컨택홀을 채우며 상기 식각정지층 상부에 서로 마주하도록 형성된 소스 및 드레인 전극;을 포함할 수 있다.
상기 제1 및 제2 컨택홀은 상기 액티브층의 모서리에 대응하는 영역에 대각선으로 마주하거나, 상기 액티브층의 변에 대응하는 영역에 마주하도록 형성될 수 있다.
상기 소스 및 드레인 전극과 동일층에서 상기 소스 및 드레인 전극과 접촉없이 상기 식각정지층 상부에 마주하도록 형성된 제1 및 제2 탑 게이트 전극;을 더 포함할 수 있다.
상기 제1 및 제2 탑 게이트 전극에 주기적으로 스윙하는 전압을 인가하여 상기 채널을 흐르는 전류의 방향을 조절할 수 있다.
상기 액티브층은 중앙에 홀을 구비하고, 상기 홀에 의해 상기 채널이 분리되고, 상기 분리된 각 채널에 흐르는 전류량을 기초로 상기 대전체의 터치 방향 및 터치 세기를 감지할 수 있다.
상기 액티브층은 산화물 반도체일 수 있다.
상기 바텀 게이트 전극은 소정 간격 분리되어 상기 액티브층의 변에 대응하는 영역에 마주하도록 형성된 제1 바텀 게이트 전극 및 제2 바텀 게이트 전극을 포함할 수 있다. 여기서, 상기 제1 및 제2 바텀 게이트 전극에 주기적으로 스윙하는 전압을 인가하여 상기 채널을 흐르는 전류의 방향을 조절할 수 있다.
본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터 센서는, 기판 상에 구비된 바텀 게이트 전극; 상기 바텀 게이트 전극 상부에 구비된 절연층; 상기 절연층 상부에 아일랜드 형태로 패터닝되고, 중앙에 채널을 분리하는 홀을 구비한 액티브층; 상기 액티브층 상부에 구비되고 제1 및 제2 컨택홀이 형성된 식각정지층; 및 상기 식각정지층 상부의 상기 액티브층의 외곽에 형성된 전극층;을 포함할 수 있다.
상기 제1 및 제2 컨택홀은 상기 액티브층의 네 개의 모서리 중 대각선으로 마주하는 두 개의 모서리에 대칭 형성되고, 상기 전극층은, 상기 제1 및 제2 컨택홀을 채우며 상기 두 개의 모서리에 대응하는 영역에 대칭 형성된 소스 및 드레인 전극과, 상기 소스 및 드레인 전극과 접촉없이 나머지 두 개의 모서리에 대응하는 영역에 대칭 형성된 제1 및 제2 탑 게이트 전극;을 포함할 수 있다.
상기 제1 및 제2 컨택홀은 상기 액티브층의 네 개의 변 중 마주하는 두 개의 변에 대칭 형성되고, 상기 전극층은, 상기 제1 및 제2 컨택홀을 채우며 상기 두 개의 변에 대응하는 영역에 대칭 형성된 소스 및 드레인 전극과, 상기 소스 및 드레인 전극과 접촉없이 나머지 두 개의 변에 대응하는 영역에 대칭 형성된 제1 및 제2 탑 게이트 전극;을 포함할 수 있다.
상기 액티브층은 산화물 반도체로서, In, Ga, Zn, Sn, Sb, Ge, Hf, Al 및 As 등을 포함하는 그룹으로부터 선택되는 적어도 하나 이상의 물질을 포함할 수 있다.
상기 제1 및 제2 탑 게이트 전극에 주기적으로 스윙하는 전압을 인가하여 상기 채널을 흐르는 전류의 방향을 조절할 수 있다.
상기 액티브층은 직사각형 또는 정사각형일 수 있다.
본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터 센서는, 기판 상에 소정 간격 분리되어 구비된 제1 및 제2 바텀 게이트 전극; 상기 제1 및 제2 바텀 게이트 전극 상부에 구비된 절연층; 상기 절연층 상부에 아일랜드 형태로 패터닝되고, 중앙에 채널을 분리하는 홀을 구비한 액티브층; 상기 액티브층 상부에 구비되고 제1 및 제2 컨택홀이 형성된 식각정지층; 및 상기 제1 및 제2 컨택홀을 채우며 상기 식각정지층 상부에 서로 마주하도록 형성된 소스 및 드레인 전극;을 포함할 수 있다.
상기 제1 및 제2 컨택홀은 상기 액티브층의 네 개의 변 중 마주하는 두 개의 변에 대칭 형성되고, 상기 소스 및 드레인 전극은 상기 제1 및 제2 컨택홀을 채우며 상기 두 개의 변에 대응하는 영역에 대칭 형성되고, 상기 제1 및 제2 바텀 게이트 전극은 나머지 두 개의 변에 대응하는 영역에 대칭 형성될 수 있다.
상기 액티브층은 산화물 반도체로서, In, Ga, Zn, Sn, Sb, Ge, Hf 및 As 등을 포함하는 그룹으로부터 선택되는 적어도 하나 이상의 물질을 포함할 수 있다.
상기 제1 및 제2 바텀 게이트 전극에 주기적으로 스윙하는 전압을 인가하여 상기 채널을 흐르는 전류의 방향을 조절할 수 있다.
상기 액티브층은 직사각형 또는 정사각형일 수 있다.
본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터 센서는 소정 각도로 회전하며 배치된 박막 트랜지스터 어레이를 하나의 셀로 구비할 수 있다.
상기 셀은 90도 각도로 회전하며 배치된 네 개의 박막 트랜지스터, 또는 두 개의 박막 트랜지스터를 각각 90도 회전하여 배치된 네 개의 박막 트랜지스터를 포함할 수 있다.
본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터 센서 제조 방법은, 기판 상에 바텀 게이트 전극을 형성하는 단계; 상기 바텀 게이트 전극 상부에 절연층을 형성하는 단계; 상기 절연층 상부에 아일랜드 형태로 패터닝되고 중앙에 홀을 구비한 액티브층을 형성하는 단계; 상기 액티브층 상부에 제1 및 제2 컨택홀을 구비한 식각정지층을 형성하는 단계; 및 상기 제1 및 제2 컨택홀을 채우며 상기 식각정지층 상부에 서로 마주하는 소스 및 드레인 전극을 형성하는 단계;를 포함할 수 있다.
상기 제1 및 제2 컨택홀은 상기 액티브층의 모서리에 대응하는 영역에 대각선으로 마주하도록 형성되거나, 상기 액티브층의 변에 대응하는 영역에 마주하도록 형성될 수 있다.
상기 소스 및 드레인 전극 형성 단계와 동시에, 상기 소스 및 드레인 전극과 동일층에 상기 소스 및 드레인 전극과 접촉없이 상기 식각정지층 상부에 마주하도록 제1 및 제2 탑 게이트 전극을 형성하는 단계;를 더 포함할 수 있다.
상기 바텀 게이트 전극을 형성하는 단계는, 소정 간격 분리되어 상기 액티브층의 변에 대응하는 영역에 마주하는 제1 바텀 게이트 전극 및 제2 바텀 게이트 전극을 형성하는 단계;를 포함할 수 있다.
상기 액티브층은 산화물 반도체일 수 있다.
본 발명은 산화물 반도체를 액티브층으로 구비하고, 분리형 탑 게이트 전극 또는 바텀 게이트 전극을 구비한 박막 트랜지스터 센서를 이용하여 대전체의 터치를 센싱할 수 있다. 따라서, 별도의 센싱 회로 및 알고리즘을 요구하지 않는다.
도 1은 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터 센서의 평면도이다.
도 2A 및 도 2B는 도 1의 박막 트랜지스터 센서의 구동 방법을 설명하는 개략도이다.
도 3A 내지 도 6B는 도 1의 박막 트랜지스터 센서의 제조 공정을 개략적으로 도시한 사시도와 단면도이다.
도 7은 본 발명의 바람직한 다른 실시예에 따른 박막 트랜지스터 센서의 평면도이다.
도 8A 내지 도 11B는 도 7의 박막 트랜지스터 센서의 제조 공정을 개략적으로 도시한 사시도와 단면도이다.
도 12A 내지 도 12C는 본 발명의 다른 실시예에 따른 박막 트랜지스터 센서를 도시한다.
도 13A 내지 도 13C는 본 발명의 다른 실시예에 따른 박막 트랜지스터 센서를 도시한다.
도 14는 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터 어레이를 도시한다.
도 15는 본 발명의 바람직한 다른 실시예에 따른 박막 트랜지스터 어레이를 도시한다.
도 16 및 도 17은 본 발명의 바람직한 다른 실시예에 따른 박막 트랜지스터 센서의 평면도 및 사시도이다.
도 18A 및 도 18B는 도 16의 박막 트랜지스터 센서의 구동 방법을 설명하는 개략도이다.
도 19는 도 16의 박막 트랜지스터 어레이를 도시한다.
도 2A 및 도 2B는 도 1의 박막 트랜지스터 센서의 구동 방법을 설명하는 개략도이다.
도 3A 내지 도 6B는 도 1의 박막 트랜지스터 센서의 제조 공정을 개략적으로 도시한 사시도와 단면도이다.
도 7은 본 발명의 바람직한 다른 실시예에 따른 박막 트랜지스터 센서의 평면도이다.
도 8A 내지 도 11B는 도 7의 박막 트랜지스터 센서의 제조 공정을 개략적으로 도시한 사시도와 단면도이다.
도 12A 내지 도 12C는 본 발명의 다른 실시예에 따른 박막 트랜지스터 센서를 도시한다.
도 13A 내지 도 13C는 본 발명의 다른 실시예에 따른 박막 트랜지스터 센서를 도시한다.
도 14는 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터 어레이를 도시한다.
도 15는 본 발명의 바람직한 다른 실시예에 따른 박막 트랜지스터 어레이를 도시한다.
도 16 및 도 17은 본 발명의 바람직한 다른 실시예에 따른 박막 트랜지스터 센서의 평면도 및 사시도이다.
도 18A 및 도 18B는 도 16의 박막 트랜지스터 센서의 구동 방법을 설명하는 개략도이다.
도 19는 도 16의 박막 트랜지스터 어레이를 도시한다.
이하 본 발명의 바람직한 실시예가 첨부된 도면들을 참조하여 설명될 것이다. 도면상의 동일한 부호는 동일한 요소를 지칭한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
본 발명의 실시예를 설명하는 도면에 있어서, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 어떤 층이나 영역들은 명세서의 명확성을 위해 두께를 확대하여 나타내었다. 또한 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터 센서의 평면도이다.
도 1을 참조하면, 본 발명의 박막 트랜지스터 센서는 바텀 게이트 전극이 일체형이고 탑 게이트 전극이 분리형이다. 상기 박막 트랜지스터 센서는 바텀 게이트 전극(BG) 상부에 제1 및 제2 탑 게이트전극(TG1, TG2), 드레인 전극(120D) 및 소스 전극(120S)을 동일 평면 상에 구비하는 2차원 구조이다.
기판(100) 상에 정사각형의 바텀 게이트 전극(BG)이 구비된다. 상기 바텀 게이트 전극(BG)은 액티브층(115)에 형성된 채널에 흐르는 전류를 제어한다. 상기 바텀 게이트 전극(BG) 상부에는 채널을 분리하는 분리홀(H1)이 형성된 정사각형의 액티브층(115)이 구비된다. 상기 분리홀(H1)은 액티브층(115)의 중앙에 위치하고, 액티브층(115)은 산화물 반도체로 형성되고 도넛 형상을 갖는다. 상기 분리홀(H1)의 크기는 센서의 정적 분해능과 방향 감지 성능을 고려하여 결정될 수 있다. 상기 분리홀(H1)이 커지면 정적 분해능은 감소하는 반면 방향 감지 성능이 좋고, 반대의 경우 정적 분해능은 증가하는 반면 방향 감지 성능은 낮다. 상기 액티브층(115)의 드레인 영역과 소스 영역은 컨택홀(H21, H22)을 통해 드레인 전극(120D) 및 소스 전극(120S)과 접촉한다. 상기 드레인 전극(120D) 및 상기 소스 전극(120S)은 상기 정사각형의 네 개의 모서리 영역 중 서로 대각선으로 마주하는 두 개의 모서리 영역에 구비된다. 제1 탑 게이트 전극(TG1) 및 제2 탑 게이트 전극(TG2)은 드레인 전극(120D) 및 소스 전극(120S)과 동일한 층에 서로 대각선으로 마주하는 나머지 두 개의 모서리 영역에 구비된다.
상기 분리홀(H1)에 의해 드레인 전극(120D)으로부터 소스 전극(120S)으로 흐르는 전류(Ids)는 제1 탑 게이트 전극(TG1) 방향의 제1채널(①) 및 제2 탑 게이트 전극(TG2) 방향의 제2채널(②)로 흐를 수 있다.
도 2A 및 도 2B는 도 1의 박막 트랜지스터 센서의 구동 방법을 설명하는 개략도이다.
도 2A를 참조하면, 박막 트랜지스터 센서의 바텀 게이트 전극(BG)에 전압을 인가한 상태에서 제1 탑 게이트 전극(TG1)과 제2 탑 게이트 전극(TG2)에 서로 극성이 다른 전압이 주기적으로 인가된다. 이때, 제1채널(①)로 흐르는 전류와 제2채널(②)로 흐르는 전류의 합, 즉, 전체 전류(Ids)의 양은 시간에 따라 변화없이 일정하다.
탑 게이트 전극(TG)에 음의 전압을 인가하면 채널이 좁아지게 되어 전류가 감소하고, 탑 게이트 전극(TG)에 양의 전압을 인가하면 채널이 넓어지게 되어 전류가 증가한다. 따라서 탑 게이트 전극(TG)에 인가되는 전압의 극성을 이용하여 채널에 흐르는 전류의 세기를 조절할 수 있다. 이에 따라, 두 개의 채널로 흐르는 전류의 방향을 조절할 수 있다.
예를 들어, 제1 탑 게이트 전극(TG1)에 양의 전압을 인가하고 제2 탑 게이트 전극(TG2)에 음의 전압을 인가하면, 대부분의 전류는 제1채널(①)을 통해 흐른다. 제1 탑 게이트 전극(TG1)에 음의 전압을 인가하고 제2 탑 게이트 전극(TG2)에 양의 전압을 인가하면, 대부분의 전류는 제2채널(②)을 통해 흐른다. 즉, 전체 전류(Ids)의 양은 변화없이 동일하고, 두 개의 채널로 흐르는 전류량이 달라지면서 전류의 방향을 조절할 수 있다.
도 2B를 참조하면, 제1 탑 게이트 전극(TG1)과 제2 탑 게이트 전극(TG2) 각각에 의해 서로 다른 시간에 제1채널(①)과 제2채널(②)로 전류가 흐르게 된다. 외부 대전체에 의해 접촉 또는 비접촉에 의한 표면 대전이 발생하면, 액티브층(115)의 채널에서 전류량이 변하게 된다. 예를 들어, 제1 탑 게이트 전극(TG1) 주변에 외부 대전체의 접촉 또는 비접촉이 있는 경우, 제1 탑 게이트 전극(TG1)이 열리는 순간 제1채널(①)로 흐르는 전류가 증가(Ids')한다. 외부 대전체가 제2 탑 게이트 전극(TG2) 주변에 접촉 또는 비접촉한 경우, 제2 탑 게이트 전극(TG2)이 열리는 순간 제2채널(②)로 흐르는 전류가 증가(Ids')한다. 따라서, 시간적인 차이를 두고 증가하는 전류량으로부터 대전체가 제1 탑 게이트 전극(TG1) 주변에서 제2 탑 게이트 전극(TG2) 주변으로 이동하였음을 알 수 있다. 즉, 제1 탑 게이트 전극(TG1)과 제2 탑 게이트 전극(TG2)에서의 전류량의 차이로부터 대전체의 이동 방향 (또는 터치 방향)을 알 수 있고, 전류량으로부터 대전 세기 (또는 터치 세기)를 알 수 있다.
도 3A 내지 도 6B는 도 1의 박막 트랜지스터 센서의 제조 공정을 개략적으로 도시한 사시도와 단면도이다.
도 3A 및 도 3B를 참조하면, 기판(100) 상에 바텀 게이트 전극(BG)을 형성한다.
상기 기판(100)은 SiO2를 주성분으로 하는 투명한 유리 재질로 이루어질 수 있다. 또한, 상기 기판(100)은 플라스틱 재질을 포함할 수 있다. 상기 기판(100)은 메탈 호일과 플렉서블 기판을 포함할 수 있다.
상기 바텀 게이트 전극(BG)을 형성하기 전에 기판(100) 상에 버퍼층(미도시)을 더 형성할 수 있다. 상기 버퍼층은 기판(100)으로부터 상기 기판(100) 상부에 배열되는 층들로 불순물이 침투하는 것을 차단하는 역할을 할 수 있다. 버퍼층은 SiO2 및/또는 SiNx 등을 포함할 수 있다.
상기 바텀 게이트 전극(BG)은 기판(100) 상부에 금속층을 증착하고, 상기 금속층을 정사각형으로 패터닝함으로써 형성된다. 상기 바텀 게이트 전극(BG)의 금속층은 Au, Ag, Cu, Ni, Pt, Pd, Al, Mo, W, Ti, 또는 Al:Nd, Mo:W 합금 등과 같은 금속 또는 금속의 합금으로 이루어질 수 있으나, 이에 한정되지 않고 인접층과의 밀착성, 적층되는 층의 평탄성, 전기 저항 및 가공성 등을 고려하여 다양한 재료를 사용할 수 있다.
상기 바텀 게이트 전극(BG)이 형성된 기판(100) 상에 게이트 절연막(113)이 형성된다. 상기 게이트 절연막(113)은 실리콘 옥사이드(SiOx) 또는 실리콘 나이트라이드(SiNx) 등과 같은 절연성 물질로 형성될 수 있으며, 예를 들어, tetraethylorthosilicate(TEOS) 산화막으로 형성될 수 있다. 물론 이 외에도 절연성 유기물 등으로 형성될 수도 있다.
도 4A 및 도 4B를 참조하면, 게이트 절연막(113)이 적층된 기판(100) 상에 액티브층(115)을 형성한다.
상기 액티브층(115)은 In, Ga, Zn, Sn, Sb, Ge, Hf, Al 및 As 등을 포함하는 그룹으로부터 선택되는 적어도 하나 이상의 원소를 함유하는 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 산화물 반도체로, ZnO, SnO2, In2O3, Zn2SnO4, Ga2O3 및 HfO2를 포함하는 그룹으로부터 선택되는 적어도 하나를 포함할 수 있다. 또한 상기 액티브층(115)은 투명한 산화물 반도체로 형성될 수 있다. 투명한 산화물 반도체는, 예를 들어, Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, In-Sn Oxide 등을 포함할 수 있으며, 이에 한정되지 않는다.
상기 액티브층(115)은 물리적인 증착법인 스퍼터링법을 이용하여 형성할 수 있다. 상기 액티브층(115)은 소자에서 요구되는 저항값에 따라 산소 유량을 콘트롤하여 형성될 수 있다. 상기 액티브층(115)은 산화물 반도체층을 증착한 후, 상기 산화물 반도체층을 바텀 게이트 전극(BG)에 대응하는 정사각형으로 패터닝함으로써 형성된다.
상기 액티브층(115)의 중앙에는 하부의 게이트 절연막(113)을 노출하는 분리홀(H1)이 형성된다. 액티브층(115)은 분리홀(H1)에 의해 도넛 형상을 갖는다. 상기 분리홀(H1)은 게이트 절연막(113)과 바텀 게이트 전극(BG)까지 관통하여 형성될 수도 있다.
도 5A 및 도 5B를 참조하면, 액티브층(115)이 형성된 기판(100) 상에 식각정지층(etch stop layer)(117)을 형성한다.
상기 식각정지층(117)은 실리콘 옥사이드(SiOx) 또는 실리콘 나이트라이드(SiNx) 등과 같은 절연성 물질로 형성될 수 있으며, 반드시 이에 한정되는 것은 아니다. 상기 식각정지층(117)은 저온 CVD(Chemical Vapor Deposition) 공정에 의해 형성될 수 있다.
상기 식각정지층(117)은 액티브층(115)의 분리홀(H1)을 매립한다. 상기 식각정지층(117)은 정사각형의 네 개의 모서리 영역 중 두 개의 모서리 영역에 제1콘택홀(H21)과 제2콘택홀(H22)을 대칭적으로 구비한다. 제1콘택홀(H21)과 제2콘택홀(H22)은 액티브층(115)의 드레인 영역과 소스 영역을 노출한다.
도 6A 및 도 6B를 참조하면, 식각정지층(117)이 형성된 기판(100) 상에 드레인 전극(120D), 소스 전극(120S), 제1 및 제2 탑 게이트 전극(TG1, TG2)을 형성한다.
상기 식각정지층(117) 상부에 금속층을 적층하고, 상기 금속층을 네 개의 전극으로 패터닝함으로써 드레인 전극(120D), 소스 전극(120S), 제1 및 제2 탑 게이트 전극(TG1, TG2)을 형성할 수 있다. 상기 금속층은 전도성 있는 물질로서, 예를 들어 Cr, Pt, Ru, Au, Ag, Mo, Al, W, Cu 또는 AlNd와 같은 금속 또는 ITO, GIZO, GZO, AZO, IZO(InZnO) 또는 AZO(AlZnO)와 같은 금속 또는 전도성 산화물일 수 있다. 또한, 상기 금속층은 바텀 게이트 전극(BG)의 형성에 사용된 금속층과 동일한 물질일 수도 있다.
상기 드레인 전극(120D)은 제1콘택홀(H21)을 매립하여 정사각형의 일 모서리 영역에 형성되고, 상기 소스 전극(120S)은 제2콘택홀(H22)을 매립하며 상기 드레인 전극(120D)과 대각선 방향으로 마주보는 모서리 영역에 형성된다. 물론 제1콘택홀(H21) 상에 소스 전극(120S)이 형성되고, 제2콘택홀(H22) 상에 드레인 전극(120D)이 형성될 수도 있다. 상기 드레인 전극(120D) 및 상기 소스 전극(120S)은 제1콘택홀(H21) 및 제2콘택홀(H22)을 통해 액티브층(115)의 드레인 영역 및 소스 영역과 각각 접촉한다.
상기 제1 탑 게이트 전극(TG1)과 상기 제2 탑 게이트 전극(TG2)은 제1콘택홀(H21) 및 제2콘택홀(H22)이 형성되지 않은 나머지 모서리 영역에 각각 대칭적으로 형성된다.
상기 제1 및 제2 탑게이트 전극(TG1, TG2), 드레인 전극(120D) 및 소스 전극(120S) 상부에 패시베이션층(미도시)이 추가로 형성될 수 있다. 상기 패시베이션층은 실리콘 옥사이드(SiOx) 또는 실리콘 나이트라이드(SiNx) 등과 같은 절연성 물질로 형성될 수 있으며, 절연성 유기물 등이 추가로 형성될 수도 있다.
도 7은 본 발명의 바람직한 다른 실시예에 따른 박막 트랜지스터 센서의 평면도이다.
도 7을 참조하면, 본 발명의 박막 트랜지스터 센서는 바텀 게이트 전극이 일체형이고 탑 게이트 전극이 분리형이다. 상기 박막 트랜지스터 센서는 바텀 게이트 전극(BG) 상부에 제1 및 제2 탑게이트 전극(TG1, TG2), 드레인 전극(220D) 및 소스 전극(220S)을 동일 평면 상에 구비한 박막 트랜지스터를 포함한다.
기판(200) 상에 정사각형의 바텀 게이트 전극(BG)이 구비된다. 상기 바텀 게이트 전극(BG) 상부에는 채널을 분리하는 분리홀(H1)이 형성된 정사각형의 액티브층(215)이 구비된다. 상기 분리홀(H1)은 액티브층(215)의 중앙에 위치하고, 액티브층(215)은 산화물 반도체로 형성되고 도넛 형상을 갖는다. 상기 분리홀(H1)의 크기는 정적 분해능과 방향 감지 성능을 고려하여 결정될 수 있다. 상기 분리홀(H1)이 커지면 정적 분해능은 감소하는 반면 방향 감지 성능이 좋고, 반대의 경우 정적 분해능은 증가하는 반면 방향 감지 성능은 낮다. 상기 액티브층(215)의 드레인 영역과 소스 영역은 컨택홀(H21, H22)을 통해 드레인 전극(220D) 및 소스 전극(220S)과 접촉한다. 상기 드레인 전극(220D) 및 소스 전극(220S)은 상기 정사각형의 네 개의 변 중 서로 마주하는 두 개의 변(장변 또는 단변)에 대응하여 구비된다. 제1 탑 게이트 전극(TG1) 및 제2 탑 게이트 전극(TG2)은 드레인 전극(120D) 및 소스 전극(120S)과 동일한 층에 서로 마주하는 나머지 두 개의 변에 대응하여 구비된다.
상기 분리홀(H1)에 의해 드레인 전극(220D)으로부터 소스 전극(220S)으로 흐르는 전류(Ids)는 제1 탑 게이트 전극(TG1) 방향의 제1채널(①) 및 제2 탑 게이트 전극(TG2) 방향의 제2채널(②)로 흐를 수 있다.
도 7의 박막 트랜지스터 센서 구동 방법은 도 2A 및 도 2B의 설명과 동일하므로 상세한 설명은 생략하겠다.
도 8A 내지 도 11B는 도 7의 박막 트랜지스터 센서의 제조 공정을 개략적으로 도시한 사시도와 단면도이다.
도 8A 및 도 8B를 참조하면, 기판(200) 상에 바텀 게이트 전극(BG)을 형성한다.
상기 기판(200)은 SiO2를 주성분으로 하는 투명한 유리 재질로 이루어질 수 있다. 또한, 상기 기판(200)은 플라스틱 재질을 포함할 수 있다. 상기 기판(200)은 메탈 호일과 플렉서블 기판을 포함할 수 있다.
상기 바텀 게이트 전극(BG)을 형성하기 전에 기판(200) 상에 버퍼층(미도시)을 더 형성할 수 있다. 상기 버퍼층은 기판(200)으로부터 상기 기판(200) 상부에 배열되는 층들로 불순물이 침투하는 것을 차단하는 역할을 할 수 있다. 버퍼층은 SiO2 및/또는 SiNx 등을 포함할 수 있다.
상기 바텀 게이트 전극(BG)은 기판(200) 상부에 금속층을 증착하고, 상기 금속층을 정사각형으로 패터닝함으로써 형성된다. 상기 바텀 게이트 전극(BG)의 금속층은 Au, Ag, Cu, Ni, Pt, Pd, Al, Mo, W, Ti, 또는 Al:Nd, Mo:W 합금 등과 같은 금속 또는 금속의 합금으로 이루어질 수 있으나, 이에 한정되지 않고 인접층과의 밀착성, 적층되는 층의 평탄성, 전기 저항 및 가공성 등을 고려하여 다양한 재료를 사용할 수 있다.
상기 바텀 게이트 전극(BG이 형성된 기판(200) 상에 게이트 절연막(213)이 형성된다. 상기 게이트 절연막(213)은 실리콘 옥사이드(SiOx) 또는 실리콘 나이트라이드(SiNx) 등과 같은 절연성 물질로 형성될 수 있으며, 예를 들어, tetraethylorthosilicate(TEOS) 산화막으로 형성될 수 있다. 물론 이 외에도 절연성 유기물 등으로 형성될 수도 있다.
도 9A 및 도 9B를 참조하면, 게이트 절연막(213)이 적층된 기판(200) 상에 액티브층(215)을 형성한다.
상기 액티브층(215)은 In, Ga, Zn, Sn, Sb, Ge, Hf, Al 및 As 등을 포함하는 그룹으로부터 선택되는 적어도 하나 이상의 원소를 함유하는 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 산화물 반도체로, ZnO, SnO2, In2O3, Zn2SnO4, Ga2O3 및 HfO2를 포함하는 그룹으로부터 선택되는 적어도 하나를 포함할 수 있다. 또한 상기 액티브층(215)은 투명한 산화물 반도체로 형성될 수 있다. 투명한 산화물 반도체는, 예를 들어, Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, In-Sn Oxide 등을 포함할 수 있으며, 이에 한정되지 않는다.
상기 액티브층(215)은 물리적인 증착법인 스퍼터링법을 이용하여 형성할 수 있다. 상기 액티브층(215)은 소자에서 요구되는 저항값에 따라 산소 유량을 콘트롤하여 형성될 수 있다. 상기 액티브층(215)은 산화물 반도체층을 증착한 후, 상기 산화물 반도체층을 바텀 게이트 전극(BG)에 대응하는 정사각형으로 패터닝함으로써 형성된다.
상기 액티브층(215)의 중앙에는 하부의 게이트 절연막(213)을 노출하는 분리홀(H1)이 형성된다. 액티브층(215)은 분리홀(H1)에 의해 도넛 형상을 갖는다. 상기 분리홀(H1)은 게이트 절연막(213)과 바텀 게이트 전극(BG)까지 관통하여 형성될 수도 있다.
도 10A 및 도 10B를 참조하면, 액티브층(215)이 형성된 기판(200) 상에 식각정지층(etch stop layer)(217)을 형성한다.
상기 식각정지층(217)은 실리콘 옥사이드(SiOx) 또는 실리콘 나이트라이드(SiNx) 등과 같은 절연성 물질로 형성될 수 있으며, 반드시 이에 한정되는 것은 아니다. 상기 식각정지층(217)은 저온 CVD(Chemical Vapor Deposition) 공정에 의해 형성될 수 있다.
상기 식각정지층(217)은 액티브층(215)의 분리홀(H1)을 매립한다. 상기 식각정지층(217)은 정사각형의 네 개의 변 중 두 개의 변의 중앙에 제1콘택홀(H21)과 제2콘택홀(H22)을 대칭적으로 각각 구비한다. 제1콘택홀(H21)과 제2콘택홀(H22)은 액티브층(215)의 드레인 영역과 소스 영역을 노출한다.
도 11A 및 도 11B를 참조하면, 식각정지층(217)이 형성된 기판(200) 상에 드레인 전극(220D), 소스 전극(220S), 제1 및 제2 탑 게이트 전극(TG1, TG2)을 형성한다.
상기 식각정지층(217) 상부에 금속층을 적층하고, 상기 금속층을 네 개의 전극으로 패터닝함으로써 드레인 전극(220D), 소스 전극(220S), 제1 및 제2 탑 게이트 전극(TG1, TG2)을 형성할 수 있다. 상기 금속층은 전도성 있는 물질로서, 예를 들어 Cr, Pt, Ru, Au, Ag, Mo, Al, W, Cu 또는 AlNd와 같은 금속 또는 ITO, GIZO, GZO, AZO, IZO(InZnO) 또는 AZO(AlZnO)와 같은 금속 또는 전도성 산화물일 수 있다. 또한, 상기 금속층은 바텀 게이트 전극(BG)의 형성에 사용된 금속층과 동일한 물질일 수도 있다.
상기 드레인 전극(220D)은 제1콘택홀(H21)을 매립하며 정사각형의 일 변의 중앙에 형성된다. 상기 소스 전극(220S)은 제2콘택홀(H22)을 매립하며 상기 드레인 전극(220D)과 대칭적으로 마주보는 변의 중앙에 형성된다. 물론 제1콘택홀(H21) 상에 소스 전극(220S)이 형성되고, 제2콘택홀(H22) 상에 드레인 전극(220D)이 형성될 수도 있다. 상기 드레인 전극(220D) 및 상기 소스 전극(220S)은 제1콘택홀(H21) 및 제2콘택홀(H22)을 통해 액티브층(215)의 드레인 영역 및 소스 영역과 각각 접촉한다.
상기 제1 탑 게이트 전극(TG1)과 상기 제2 탑 게이트 전극(TG2)은 제1콘택홀(H21) 및 제2콘택홀(H22)이 형성되지 않은 나머지 변을 따라 대칭적으로 마주보도록 형성된다.
상기 제1 및 제2 탑게이트 전극(TG1, TG2), 드레인 전극(220D) 및 소스 전극(220S) 상부에 패시베이션층(미도시)이 추가로 형성될 수 있다. 상기 패시베이션층은 실리콘 옥사이드(SiOx) 또는 실리콘 나이트라이드(SiNx) 등과 같은 절연성 물질로 형성될 수 있으며, 절연성 유기물 등이 추가로 형성될 수도 있다.
도 12A 내지 도 12C는 본 발명의 다른 실시예에 따른 박막 트랜지스터 센서를 도시한다.
도 12A 내지 도 12C를 참조하면, 본 발명의 박막 트랜지스터 센서는 바텀 게이트 전극(BG) 상부에 제1 및 제2 탑게이트전극(TG1, TG2), 드레인 전극(320D) 및 소스 전극(320S)을 동일 평면 상에 구비한 박막 트랜지스터를 포함한다. 본 실시예는 박막 트랜지스터 센서가 직사각형인 점에서 정사각형인 도 1의 박막 트랜지스터 센서와 상이하다. 이하에서는 도 1의 박막 트랜지스터 센서와 동일한 내용에 대한 상세한 설명은 생략하겠다.
기판(300) 상에 직사각형의 바텀 게이트 전극(BG)이 구비된다. 상기 바텀 게이트 전극(BG)을 형성하기 전에 기판(300) 상에 버퍼층(미도시)을 더 형성할 수 있다. 상기 바텀 게이트 전극(BG) 상부에는 게이트 절연막(313)이 형성된다. 상기 게이트 절연막(313) 상부에는 채널을 분리하는 분리홀(H1)이 형성된 직사각형의 액티브층(315)이 구비된다. 액티브층(315)은 산화물 반도체로 형성되고, 액티브층(315)의 중앙에서 장변을 따라 위치하는 상기 분리홀(H1)에 의해 도넛 형상을 갖는다. 상기 액티브층(315)의 드레인 영역과 소스 영역은 액티브층(315) 상부의 식각정지층(317)에 형성된 제1 및 제2 컨택홀(H21, H22)에 의해 노출된다. 상기 제1콘택홀(H21)과 제2콘택홀(H22)은 직사각형의 단변을 따라 서로 대칭적으로 마주하도록 형성된다. 상기 제1콘택홀(H21)과 제2콘택홀(H22)을 매립하며 드레인 전극(320D) 및 소스 전극(320S)이 식각정지층(317) 상부에 형성된다. 상기 드레인 전극(320D) 및 소스 전극(320S)은 상기 액티브층(315)의 드레인 영역 및 소스 영역과 각각 접촉한다. 상기 드레인 전극(320D) 및 상기 소스 전극(320S)은 직사각형의 단변을 따라 서로 대칭적으로 마주하도록 형성된다. 제1 탑 게이트 전극(TG1) 및 제2 탑 게이트 전극(TG2)은 드레인 전극(320D) 및 소스 전극(320S)과 동일한 층에 직사각형의 장변을 따라 서로 대칭적으로 마주하도록 형성된다. 상기 제1 탑 게이트 전극(TG1) 및 상기 제2 탑 게이트 전극(TG2)은 상기 드레인 전극(320D) 및 상기 소스 전극(320S)과 서로 오버랩하거나 접촉하지 않는다.
상기 분리홀(H1)에 의해 드레인 전극(320D)으로부터 소스 전극(320S)으로 흐르는 전류(Ids)는 제1 탑 게이트 전극(319a) 방향의 제1채널(①) 및 제2 탑 게이트 전극(319b) 방향의 제2채널(②)로 흐를 수 있다. 도 12A의 박막 트랜지스터 센서의 구동 방법은 도 2A 및 도 2B의 설명과 동일하므로 상세한 설명은 생략하겠다.
도 13A 내지 도 13C는 본 발명의 다른 실시예에 따른 박막 트랜지스터 센서를 도시한다.
도 13A 내지 도 13C를 참조하면, 본 발명의 박막 트랜지스터 센서는 바텀 게이트 전극(BG) 상부에 제1 및 제2 탑게이트전극(TG1, TG2), 드레인 전극(420D) 및 소스 전극(420S)을 동일 평면 상에 구비한 박막 트랜지스터를 포함한다. 본 실시예는 박막 트랜지스터 센서가 직사각형인 점에서 도 1의 박막 트랜지스터 센서와 상이하다. 이하에서는 도 1의 박막 트랜지스터 센서와 동일한 내용에 대한 상세한 설명은 생략하겠다.
기판(400)을 형성하기 전에 기판(400) 상에 버퍼층(미도시)을 더 형성할 수 있다. 상기 바텀 게이트 전극(BG) 상부에는 게이트 절연막(413)이 형성된다. 상기 게이트 절연막(413) 상부에는 채널을 분리하는 분리홀(H1)이 형성된 직사각형의 액티브층(415)이 구비된다. 액티브층(415)은 산화물 반도체로 형성되고, 액티브층(415)의 중앙에서 장변을 따라 위치하는 상기 분리홀(H1)에 의해 도넛 형상을 갖는다. 상기 액티브층(415)의 드레인 영역과 소스 영역은 액티브층(415) 상부의 식각정지층(417)에 형성된 제1 및 제2 컨택홀(H21, H22)에 의해 노출된다. 상기 제1콘택홀(H21)과 제2콘택홀(H22)은 직사각형의 장변을 따라 서로 대칭적으로 마주하도록 형성된다. 상기 제1콘택홀(H21)과 제2콘택홀(H22)을 매립하며 드레인 전극(420D) 및 소스 전극(420S)이 식각정지층(417) 상부에 형성된다. 상기 드레인 전극(420D) 및 소스 전극(420S)은 상기 액티브층(415)의 드레인 영역 및 소스 영역과 각각 접촉한다. 상기 드레인 전극(420D) 및 상기 소스 전극(420S)은 직사각형의 장변을 따라 서로 대칭적으로 마주하도록 형성된다. 제1 탑 게이트 전극(TG1) 및 제2 탑 게이트 전극(TG2)은 드레인 전극(420D) 및 소스 전극(420S)과 동일한 층에 직사각형의 단변을 따라 서로 대칭적으로 마주하도록 형성된다. 상기 제1 탑 게이트 전극(TG1) 및 상기 제2 탑 게이트 전극(TG2)은 상기 드레인 전극(420D) 및 상기 소스 전극(420S)과 서로 오버랩하거나 접촉하지 않는다.
상기 분리홀(H1)에 의해 드레인 전극(420D)으로부터 소스 전극(420S)으로 흐르는 전류(Ids)는 제1 탑 게이트 전극(TG1) 방향의 제1채널(①) 및 제2 탑 게이트 전극(TG2) 방향의 제2채널(②)로 흐를 수 있다. 도 13A의 박막 트랜지스터 센서의 구동 방법은 도 2A 및 도 2B의 설명과 동일하므로 상세한 설명은 생략하겠다.
도 14는 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터 어레이를 도시한다.
도 14를 참조하면, 박막 트랜지스터를 시계 방향 또는 반시계 방향으로 90도 간격으로 방향을 바꾸며 다수 배치시켜 박막 트랜지스터 어레이를 형성한다. 도 14의 실시예는, 제1 박막 트랜지스터(A), 제1 박막 트랜지스터(A)를 시계 방향으로 90도 방향 회전한 제2 박막 트랜지스터(B), 제2 박막 트랜지스터(B)를 시계 방향으로 90도 방향 회전한 제3 박막 트랜지스터(C), 제3 박막 트랜지스터(C)를 시계 방향으로 90도 방향 회전한 제4 박막 트랜지스터(D)로 형성된 어레이를 하나의 감지 셀로 구성한 센서이다. 각 박막 트랜지스터는 동일층 상에 제1 탑 게이트 전극(TG1), 제2 탑 게이트 전극(TG2), 드레인 전극(D), 소스 전극(S)을 구비한다. 이러한 어레이 구조는 좌우상하에 대한 방향 센싱 감도가 높은 센서를 형성할 수 있다.
도 15는 본 발명의 바람직한 다른 실시예에 따른 박막 트랜지스터 어레이를 도시한다.
도 15를 참조하면, 박막 트랜지스터를 90도만 방향을 바꾸며 다수 배치시켜 박막 트랜지스터 어레이를 형성한다. 도 15의 실시예는, 제1 박막 트랜지스터(A), 제1 박막 트랜지스터(A)를 반시계 방향으로 90도 회전한 제2 박막 트랜지스터(B), 제2 박막 트랜지스터(B)와 동일한 구조의 제3 박막 트랜지스터(C), 제3 박막 트랜지스터(C)를 시계 방향으로 90도 방향으로 회전한 제4 박막 트랜지스터(D)로 형성된 어레이를 하나의 감지 셀로 구성한 센서이다. 대각선 방향의 박막 트랜지스터들의 구조가 동일하다. 각 박막 트랜지스터는 동일층 상에 제1 탑 게이트 전극(TG1), 제2 탑 게이트 전극(TG2), 드레인 전극(D), 소스 전극(S)을 구비한다. 이러한 어레이 구조는 같은 방향으로의 전류 세기를 중첩시킬 수 있기 때문에 전류 세기에 민감한 센서를 형성할 수 있다.
도 14 및 도 15의 실시예에서는 도 1의 박막 트랜지스터를 이용한 박막 트랜지스터 어레이를 도시하고 있으나, 상기 실시예들은 도 7, 도 12A 및 도 13A의 박막 트랜지스터를 이용한 박막 트랜지스터 어레이에도 적용될 수 있음은 물론이다.
도 16 및 도 17은 본 발명의 바람직한 다른 실시예에 따른 박막 트랜지스터 센서를 도시한다.
도 16 및 도 17을 참조하면, 본 발명의 박막 트랜지스터 센서는 바텀 게이트 전극이 분리형이다. 본 발명의 박막 트랜지스터 센서는 제1 바텀 게이트 전극(BG1)과 제2 바텀 게이트 전극(BG2)을 구비하고, 상기 제1 및 제2 바텀 게이트 전극(BG1, BG2) 상부에 제1 및 제2 바텀 게이트 전극(BG1, BG2)과 수직으로 드레인 전극(520D)과 소스 전극(520S)을 구비한다.
기판(500) 상에 제1 바텀 게이트 전극(BG1)과 제2 바텀 게이트 전극(BG2)을 소정 간격 이격하여 형성한다. 상기 기판(500)은 SiO2를 주성분으로 하는 투명한 유리 재질로 이루어질 수 있다. 또한, 상기 기판(500)은 플라스틱 재질을 포함할 수 있다. 상기 기판(500)은 메탈 호일과 플렉서블 기판을 포함할 수 있다.
상기 제1 바텀 게이트 전극(BG1)과 제2 바텀 게이트 전극(BG2)을 형성하기 전에 기판(500) 상에 버퍼층(미도시)을 더 형성할 수 있다. 상기 버퍼층은 기판(500)으로부터 상기 기판(500) 상부에 배열되는 층들로 불순물이 침투하는 것을 차단하는 역할을 할 수 있다. 버퍼층은 SiO2 및/또는 SiNx 등을 포함할 수 있다.
상기 제1 바텀 게이트 전극(BG1)과 상기 제2 바텀 게이트 전극(BG2)은 Au, Ag, Cu, Ni, Pt, Pd, Al, Mo, W, Ti, 또는 Al:Nd, Mo:W 합금 등과 같은 금속 또는 금속의 합금으로 이루어질 수 있으나, 이에 한정되지 않고 인접층과의 밀착성, 적층되는 층의 평탄성, 전기 저항 및 가공성 등을 고려하여 다양한 재료를 사용할 수 있다.
상기 제1 바텀 게이트 전극(BG1)과 상기 제2 바텀 게이트 전극(BG2) 상부에 게이트 절연막(513)이 형성된다. 상기 게이트 절연막(513)은 실리콘 옥사이드(SiOx) 또는 실리콘 나이트라이드(SiNx) 등과 같은 절연성 물질로 형성될 수 있으며, 예를 들어, tetraethylorthosilicate(TEOS) 산화막으로 형성될 수 있다. 물론 이 외에도 절연성 유기물 등으로 형성될 수도 있다.
상기 게이트 절연막(513) 상부에는 채널 분리를 위한 분리홀(H1)이 형성된 정사각형 또는 직사각형의 액티브층(515)이 구비된다. 액티브층(515)은 산화물 반도체로 형성되고, 액티브층(515)의 중앙에 위치하는 분리홀(H1)에 의해 도넛 형상을 갖는다.
상기 액티브층(515)은 In, Ga, Zn, Sn, Sb, Ge, Hf, Al 및 As 등 3족 및 4족 원소를 포함하는 그룹으로부터 선택되는 적어도 하나 이상의 원소를 함유하는 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 산화물 반도체로, ZnO, SnO2, In2O3, Zn2SnO4, Ga2O3 및 HfO2를 포함하는 그룹으로부터 선택되는 적어도 하나를 포함할 수 있다. 또한 상기 액티브층(515)은 투명한 산화물 반도체로 형성될 수 있다. 투명한 산화물 반도체는, 예를 들어, Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, In-Sn Oxide 등을 포함할 수 있으며, 이에 한정되지 않는다.
상기 액티브층(515) 상부에 식각정지층(517)을 형성한다. 상기 식각정지층(517)은 직사각형의 두 개의 변을 따라 제1콘택홀(H21)과 제2콘택홀(H22)을 대칭적으로 구비한다. 상기 제1콘택홀(H21)과 상기 제2콘택홀(H22)은 제1 바텀 게이트 전극(BG1)과 제2 바텀 게이트 전극(BG2)에 대해 수직 방향으로 형성된다.
상기 식각정지층(517)은 실리콘 옥사이드(SiOx) 또는 실리콘 나이트라이드(SiNx) 등과 같은 절연성 물질로 형성될 수 있으며, 반드시 이에 한정되는 것은 아니다. 상기 식각정지층(517)은 저온 CVD(Chemical Vapor Deposition) 공정에 의해 형성될 수 있다.
상기 식각정지층(517) 상부에 드레인 전극(520D) 및 소스 전극(520S) 형성된다. 상기 드레인 전극(520D) 및 소스 전극(520S)은 제1콘택홀(H21)과 제2콘택홀(H22)을 통해 액티브층(515)의 드레인 영역 및 소스 영역과 각각 접촉한다. 상기 드레인 전극(420D) 및 상기 소스 전극(420S)은 제1 바텀 게이트 전극(BG1)과 제2 바텀 게이트 전극(BG2)의 양 단부와 각각 오버랩된다.
바텀 게이트 분리형 박막 트랜지스터는 제1 및 제2 바텀 게이트 전극(BG1, BG2)이 바텀 게이트 전극이 일체형이고 탑 게이트 전극이 분리형인 박막 트랜지스터의 제1 및 제2 탑게이트 전극(TG1, TG2)의 기능을 한다.
도 16 및 도 17은 정사각형의 박막 트랜지스터 센서를 도시하고 있으나, 직사각형의 액티브층을 사용한 박막 트랜지스터 센서 또한 동일한 구성을 가짐은 물론이다.
도 18A 및 도 18B는 도 16의 박막 트랜지스터 센서의 구동 방법을 설명하는 개략도이다.
도 18A를 참조하면, 박막 트랜지스터 센서의 제1 바텀 게이트 전극(BG1)과 제2 바텀 게이트 전극(BG2)에 서로 극성이 다른 전압이 주기적으로 인가된다. 이때, 제1채널(①)로 흐르는 전류와 제2채널(②)로 흐르는 전류의 합, 즉, 전체 전류(Ids)의 양은 시간에 따라 변화없이 일정하다. 바텀 게이트 전극(BG)에 인가되는 전압의 극성을 이용하여 채널에 흐르는 전류의 세기를 조절할 수 있다. 이에 따라, 두 개의 채널로 흐르는 전류의 방향을 조절할 수 있다.
예를 들어, 제1 바텀 게이트 전극(BG1)에 양의 전압을 인가하고 제2 바텀 게이트 전극(BG2)에 음의 전압을 인가하면, 대부분의 전류는 제1채널(①)을 통해 흐른다. 제1 바텀 게이트 전극(BG1)에 음의 전압을 인가하고 제2 바텀 게이트 전극(BG2)에 양의 전압을 인가하면, 대부분의 전류는 제2채널(②)을 통해 흐른다. 즉, 전체 전류(Ids)의 양은 변화없이 동일하고, 두 개의 채널로 흐르는 전류량이 달라지면서 전류의 방향을 조절할 수 있다.
도 18B를 참조하면, 외부 대전체의 박막 트랜지스터 상부 접촉 또는 비접촉에 의한 표면 대전이 발생하면, 액티브층(515)의 채널에서 전류량이 변하게 된다. 예를 들어, 제1 바텀 게이트 전극(BG1) 주변에 외부 대전체의 접촉 또는 비접촉이 있는 경우, 순간적으로 제1채널(①)로 흐르는 전류가 증가(Ids')한다. 외부 대전체가 제2 바텀 게이트 전극(BG2) 주변에 접촉 또는 비접촉한 경우, 순간적으로 제2채널(②)로 흐르는 전류가 증가(Ids')한다. 따라서, 외부 대전체가 제1 바텀 게이트 전극(BG1) 주변에서 제2 바텀 게이트 전극(BG2) 주변으로 이동하였음을 알 수 있다. 즉, 제1 바텀 게이트 전극(BG1)과 제2 바텀 게이트 전극(BG2)에서의 전류량의 차이로부터 대전체의 이동 방향 (또는 터치 방향)을 알 수 있고, 전류량으로부터 대전 세기 (또는 터치 세기)를 알 수 있다.
도 19는 도 16의 박막 트랜지스터 어레이를 도시한다.
도 19를 참조하면, 2차원 박막 트랜지스터를 90도만 방향을 바꾸며 다수 배치시켜 박막 트랜지스터 어레이를 형성한다. 도 19의 실시예는, 제1 박막 트랜지스터(A), 제1 박막 트랜지스터(A)를 반시계 방향으로 90도 회전한 제2 박막 트랜지스터(B), 제2 박막 트랜지스터(B)와 동일한 구조의 제3 박막 트랜지스터(C), 제3 박막 트랜지스터(C)를 시계 방향으로 90도 방향으로 회전한 제4 박막 트랜지스터(D)로 형성된 어레이를 하나의 감지 셀로 구성한 센서이다. 대각선 방향의 박막 트랜지스터들의 구조가 동일하다.
설명의 편의를 위해 상기 실시예들은 NMOS 트랜지스터를 중심으로 설명하였으나, 액티브층을 p타입으로 형성한 PMOS 트랜지스터에도 동일하게 적용될 수 있음은 물론이다. 이때, p타입의 액티브층은 Cu 산화물층(CuBO2층, CuAlO2층, CuGaO2층, CuInO2층 등), Ni 산화물층 또는 Ti 도핑된 Ni 산화물층이거나, 1족, 2족 및 5족 원소 중 적어도 하나가 도핑된 ZnO 계열 산화물층 또는 Ag가 도핑된 ZnO 계열 산화물층이거나, PbS층, LaCuOS층 또는 LaCuOSe층 일 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
TG: 탑 게이트 전극 TG1: 제1 탑 게이트 전극
TG2: 제2 탑 게이트 전극 BG: 바텀 게이트 전극
BG1: 제1 바텀 게이트 전극 BG2: 제2 바텀 게이트 전극
100, 200, 300, 400, 500: 기판
113, 213, 313, 413, 513: 게이트 절연막
115, 215, 315, 415, 515: 액티브층
117, 217, 317, 417, 517: 식각정지층
120D, 220D, 320D, 420D, 520D: 드레인 전극
120S, 220S, 320S, 420S, 520S: 소스 전극
TG2: 제2 탑 게이트 전극 BG: 바텀 게이트 전극
BG1: 제1 바텀 게이트 전극 BG2: 제2 바텀 게이트 전극
100, 200, 300, 400, 500: 기판
113, 213, 313, 413, 513: 게이트 절연막
115, 215, 315, 415, 515: 액티브층
117, 217, 317, 417, 517: 식각정지층
120D, 220D, 320D, 420D, 520D: 드레인 전극
120S, 220S, 320S, 420S, 520S: 소스 전극
Claims (34)
- 기판 상에 구비된 바텀 게이트 전극;
상기 바텀 게이트 전극 상부에 구비된 절연층;
상기 절연층 상부에 아일랜드 형태로 패터닝되고 대전체에 의해 발생한 전류가 흐르는 채널이 형성된 액티브층;
상기 액티브층 상부에 구비되고 제1 및 제2 컨택홀이 형성된 식각정지층; 및
상기 제1 및 제2 컨택홀을 채우며 상기 식각정지층 상부에 서로 마주하도록 형성된 소스 및 드레인 전극;을 포함하는 것을 특징으로 하는 박막 트랜지스터 센서. - 제1항에 있어서,
상기 제1 및 제2 컨택홀은 상기 액티브층의 모서리에 대응하는 영역에 대각선으로 마주하도록 형성된 것을 특징으로 하는 박막 트랜지스터 센서. - 제1항에 있어서,
상기 제1 및 제2 컨택홀은 상기 액티브층의 변에 대응하는 영역에 마주하도록 형성된 것을 특징으로 하는 박막 트랜지스터 센서. - 제1항에 있어서,
상기 소스 및 드레인 전극과 동일층에서 상기 소스 및 드레인 전극과 접촉없이 상기 식각정지층 상부에 마주하도록 형성된 제1 및 제2 탑 게이트 전극;을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 센서. - 제4항에 있어서,
상기 제1 및 제2 탑 게이트 전극에 주기적으로 스윙하는 전압을 인가하여 상기 채널을 흐르는 전류의 방향을 조절하는 것을 특징으로 하는 박막 트랜지스터 센서. - 제1항에 있어서,
상기 액티브층은 중앙에 홀을 구비하고, 상기 홀에 의해 상기 채널이 분리되는 것을 특징으로 하는 박막 트랜지스터 센서. - 제6항에 있어서,
상기 분리된 각 채널에 흐르는 전류량을 기초로 상기 대전체의 터치 방향 및 터치 세기를 감지하는 것을 특징으로 하는 박막 트랜지스터 센서. - 제1항에 있어서,
상기 액티브층은 산화물 반도체인 것을 특징으로 하는 박막 트랜지스터 센서. - 제1항에 있어서,
상기 바텀 게이트 전극은 소정 간격 분리되어 상기 액티브층의 변에 대응하는 영역에 마주하도록 형성된 제1 바텀 게이트 전극 및 제2 바텀 게이트 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 센서. - 제9항에 있어서,
상기 제1 및 제2 바텀 게이트 전극에 주기적으로 스윙하는 전압을 인가하여 상기 채널을 흐르는 전류의 방향을 조절하는 것을 특징으로 하는 박막 트랜지스터 센서. - 삭제
- 기판 상에 구비된 바텀 게이트 전극;
상기 바텀 게이트 전극 상부에 구비된 절연층;
상기 절연층 상부에 아일랜드 형태로 패터닝되고, 중앙에 채널을 분리하는 홀을 구비한 액티브층;
상기 액티브층 상부에 구비되고, 상기 액티브층의 네 개의 모서리 중 대각선으로 마주하는 두 개의 모서리에 대칭하는 제1 및 제2 컨택홀이 형성된 식각정지층; 및
상기 식각정지층 상부의 상기 액티브층의 외곽에 형성되고, 상기 제1 및 제2 컨택홀을 채우며 상기 두 개의 모서리에 대응하는 영역에 대칭 형성된 소스 및 드레인 전극과, 상기 소스 및 드레인 전극과 접촉없이 나머지 두 개의 모서리에 대응하는 영역에 대칭 형성된 제1 및 제2 탑 게이트 전극;을 포함하는 것을 특징으로 하는 박막 트랜지스터 센서. - 기판 상에 구비된 바텀 게이트 전극;
상기 바텀 게이트 전극 상부에 구비된 절연층;
상기 절연층 상부에 아일랜드 형태로 패터닝되고, 중앙에 채널을 분리하는 홀을 구비한 액티브층;
상기 액티브층 상부에 구비되고, 상기 액티브층의 네 개의 변 중 마주하는 두 개의 변에 대칭하는 제1 및 제2 컨택홀이 형성된 식각정지층; 및
상기 식각정지층 상부의 상기 액티브층의 외곽에 형성되고, 상기 제1 및 제2 컨택홀을 채우며 상기 두 개의 변에 대응하는 영역에 대칭 형성된 소스 및 드레인 전극과, 상기 소스 및 드레인 전극과 접촉없이 나머지 두 개의 변에 대응하는 영역에 대칭 형성된 제1 및 제2 탑 게이트 전극;을 포함하는 것을 특징으로 하는 박막 트랜지스터 센서. - 제12항 또는 제13항에 있어서,
상기 액티브층은 산화물 반도체인 것을 특징으로 하는 박막 트랜지스터 센서. - 제14항에 있어서,
상기 액티브층은 In, Ga, Zn, Sn, Sb, Ge, Hf, Al 및 As 등을 포함하는 그룹으로부터 선택되는 적어도 하나 이상의 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터 센서. - 제12항 또는 제13항에 있어서,
상기 제1 및 제2 탑 게이트 전극에 주기적으로 스윙하는 전압을 인가하여 상기 채널을 흐르는 전류의 방향을 조절하는 것을 특징으로 하는 박막 트랜지스터 센서. - 제12항 또는 제13항에 있어서,
상기 액티브층은 직사각형 또는 정사각형인 것을 특징으로 하는 박막 트랜지스터 센서. - 기판 상에 소정 간격 분리되어 구비된 제1 및 제2 바텀 게이트 전극;
상기 제1 및 제2 바텀 게이트 전극 상부에 구비된 절연층;
상기 절연층 상부에 아일랜드 형태로 패터닝되고, 중앙에 채널을 분리하는 홀을 구비한 액티브층;
상기 액티브층 상부에 구비되고 제1 및 제2 컨택홀이 형성된 식각정지층; 및
상기 제1 및 제2 컨택홀을 채우며 상기 식각정지층 상부에 서로 마주하도록 형성된 소스 및 드레인 전극;을 포함하는 것을 특징으로 하는 박막 트랜지스터 센서. - 제18항에 있어서,
상기 제1 및 제2 컨택홀은 상기 액티브층의 네 개의 변 중 마주하는 두 개의 변에 대칭 형성되고,
상기 소스 및 드레인 전극은 상기 제1 및 제2 컨택홀을 채우며 상기 두 개의 변에 대응하는 영역에 대칭 형성되고, 상기 제1 및 제2 바텀 게이트 전극은 나머지 두 개의 변에 대응하는 영역에 대칭 형성된 것을 특징으로 하는 박막 트랜지스터 센서. - 제18항에 있어서,
상기 액티브층은 산화물 반도체인 것을 특징으로 하는 박막 트랜지스터 센서. - 제20항에 있어서,
상기 액티브층은 In, Ga, Zn, Sn, Sb, Ge, Hf, Al 및 As 등을 포함하는 그룹으로부터 선택되는 적어도 하나 이상의 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터 센서. - 제18항에 있어서,
상기 제1 및 제2 바텀 게이트 전극에 주기적으로 스윙하는 전압을 인가하여 상기 채널을 흐르는 전류의 방향을 조절하는 것을 특징으로 하는 박막 트랜지스터 센서. - 제18항에 있어서,
상기 액티브층은 직사각형 또는 정사각형인 것을 특징으로 하는 박막 트랜지스터 센서. - 소정 각도로 회전하며 배치된 박막 트랜지스터 어레이를 하나의 셀로 구비하는 박막 트랜지스터 센서에 있어서, 상기 박막 트랜지스터가,
기판 상에 구비된 바텀 게이트 전극;
상기 바텀 게이트 전극 상부에 구비된 절연층;
상기 절연층 상부에 아일랜드 형태로 패터닝되고, 중앙에 채널을 분리하는 홀을 구비한 액티브층;
상기 액티브층 상부에 구비되고 제1 및 제2 컨택홀이 형성된 식각정지층;
상기 제1 및 제2 컨택홀을 채우며 상기 식각정지층 상부에 서로 마주하도록 형성된 소스 및 드레인 전극; 및
상기 식각정지층 상부에 서로 마주하도록 형성된 제1 및 제2 탑 게이트 전극;을 포함하는 것을 특징으로 하는 박막 트랜지스터 센서. - 제24항에 있어서,
상기 셀은 90도 각도로 회전하며 배치된 네 개의 박막 트랜지스터를 포함하는 것을 특징으로 하는 박막 트랜지스터 센서. - 소정 각도로 회전하며 배치된 박막 트랜지스터 어레이를 하나의 셀로 구비하는 박막 트랜지스터 센서에 있어서, 상기 박막 트랜지스터가,
기판 상에 소정 간격 분리되어 구비된 제1 및 제2 바텀 게이트 전극;
상기 제1 및 제2 바텀 게이트 전극 상부에 구비된 절연층;
상기 절연층 상부에 아일랜드 형태로 패터닝되고, 중앙에 채널을 분리하는 홀을 구비한 액티브층;
상기 액티브층 상부에 구비되고 제1 및 제2 컨택홀이 형성된 식각정지층; 및
상기 제1 및 제2 컨택홀을 채우며 상기 식각정지층 상부에 서로 마주하도록 형성된 소스 및 드레인 전극;을 포함하는 것을 특징으로 하는 박막 트랜지스터 센서. - 제26항에 있어서,
상기 셀은 90도 각도로 회전하며 배치된 네 개의 박막 트랜지스터를 포함하는 것을 특징으로 하는 박막 트랜지스터 센서. - 제26항에 있어서,
상기 셀은 두 개의 박막 트랜지스터를 각각 90도 회전하여 배치된 네 개의 박막 트랜지스터를 포함하는 것을 특징으로 하는 박막 트랜지스터 센서. - 기판 상에 바텀 게이트 전극을 형성하는 단계;
상기 바텀 게이트 전극 상부에 절연층을 형성하는 단계;
상기 절연층 상부에 아일랜드 형태로 패터닝되고 중앙에 홀을 구비한 액티브층을 형성하는 단계;
상기 액티브층 상부에 제1 및 제2 컨택홀을 구비한 식각정지층을 형성하는 단계; 및
상기 제1 및 제2 컨택홀을 채우며 상기 식각정지층 상부에 서로 마주하는 소스 및 드레인 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 박막 트랜지스터 센서 제조 방법. - 제29항에 있어서,
상기 제1 및 제2 컨택홀은 상기 액티브층의 모서리에 대응하는 영역에 대각선으로 마주하도록 형성된 것을 특징으로 하는 박막 트랜지스터 센서 제조 방법. - 제29항에 있어서,
상기 제1 및 제2 컨택홀은 상기 액티브층의 변에 대응하는 영역에 마주하도록 형성된 것을 특징으로 하는 박막 트랜지스터 센서 제조 방법. - 제29항에 있어서,
상기 소스 및 드레인 전극 형성 단계와 동시에, 상기 소스 및 드레인 전극과 동일층에 상기 소스 및 드레인 전극과 접촉없이 상기 식각정지층 상부에 마주하도록 제1 및 제2 탑 게이트 전극을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 센서 제조 방법. - 제29항에 있어서, 상기 바텀 게이트 전극을 형성하는 단계는,
소정 간격 분리되어 상기 액티브층의 변에 대응하는 영역에 마주하는 제1 바텀 게이트 전극 및 제2 바텀 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 박막 트랜지스터 센서 제조 방법. - 제29항에 있어서,
상기 액티브층은 산화물 반도체인 것을 특징으로 하는 박막 트랜지스터 센서 제조 방법.
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|---|---|---|---|---|
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| JP7020644B2 (ja) * | 2017-12-21 | 2022-02-16 | Ｔｉａｎｍａ Ｊａｐａｎ株式会社 | 静電センサ装置 |
| CN109256429B (zh) * | 2018-08-03 | 2021-01-26 | Tcl华星光电技术有限公司 | 氧化物半导体薄膜晶体管及其制作方法 |
| US10749036B2 (en) | 2018-08-03 | 2020-08-18 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Oxide semiconductor thin film transistor having spaced channel and barrier strips and manufacturing method thereof |
| CN110620154A (zh) * | 2019-08-22 | 2019-12-27 | 合肥鑫晟光电科技有限公司 | 薄膜晶体管及其制备方法、阵列基板、显示面板及装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070003228A (ko) * | 2005-07-01 | 2007-01-05 | 삼성전자주식회사 | 폴리실리콘 박막트랜지스터 및 이의 제조방법 및 이를사용한 폴리실리콘 박막트랜지스터기판 |
| JP2007178256A (ja) | 2005-12-28 | 2007-07-12 | Canon Inc | 圧力センサ |
| JP2009135260A (ja) * | 2007-11-30 | 2009-06-18 | Sony Corp | 光センサ及び表示装置 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0155306B1 (ko) | 1994-12-23 | 1998-10-15 | 정선종 | 이중 게이트를 구비한 박막 트랜지스터 및 그 제조방법 |
| EP0843830B1 (en) * | 1995-07-31 | 2002-12-04 | iFire Technology Inc. | Flat panel detector for radiation imaging with reduced electronic noise |
| US6388279B1 (en) | 1997-06-11 | 2002-05-14 | Denso Corporation | Semiconductor substrate manufacturing method, semiconductor pressure sensor and manufacturing method thereof |
| JP2000258798A (ja) | 1999-03-05 | 2000-09-22 | Sanyo Electric Co Ltd | 表示装置 |
| US6566687B2 (en) * | 2001-01-18 | 2003-05-20 | International Business Machines Corporation | Metal induced self-aligned crystallization of Si layer for TFT |
| JP3858728B2 (ja) * | 2002-03-04 | 2006-12-20 | セイコーエプソン株式会社 | 静電容量検出装置 |
| JP4255715B2 (ja) * | 2002-03-05 | 2009-04-15 | 株式会社半導体エネルギー研究所 | トランジスタ |
| US6841434B2 (en) * | 2002-03-26 | 2005-01-11 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating semiconductor device |
| JP4183990B2 (ja) * | 2002-07-11 | 2008-11-19 | シャープ株式会社 | 薄膜フォトトランジスタ及びそれを用いたアクティブマトリクス基板並びにそれを用いた画像読み取り装置。 |
| KR100746867B1 (ko) | 2003-08-29 | 2007-08-07 | 도쿠리쓰교세이호징 가가쿠 기주쓰 신코 기코 | 전계 효과 트랜지스터 및 단일 전자 트랜지스터 |
| KR100611886B1 (ko) * | 2004-06-25 | 2006-08-11 | 삼성에스디아이 주식회사 | 개량된 구조의 트랜지스터를 구비한 화소 회로 및 유기발광 표시장치 |
| JP2006100760A (ja) * | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US7120046B1 (en) | 2005-05-13 | 2006-10-10 | Micron Technology, Inc. | Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines |
| US7888721B2 (en) | 2005-07-06 | 2011-02-15 | Micron Technology, Inc. | Surround gate access transistors with grown ultra-thin bodies |
| JP2007080853A (ja) * | 2005-09-09 | 2007-03-29 | Toshiba Corp | 素子形成基板、アクティブマトリクス基板及びその製造方法 |
| KR100763912B1 (ko) * | 2006-04-17 | 2007-10-05 | 삼성전자주식회사 | 비정질 실리콘 박막트랜지스터 및 이를 구비하는 유기 발광디스플레이 |
| US7940252B2 (en) * | 2007-10-18 | 2011-05-10 | Himax Technologies Limited | Optical sensor with photo TFT |
| JP5264197B2 (ja) * | 2008-01-23 | 2013-08-14 | キヤノン株式会社 | 薄膜トランジスタ |
| KR100963027B1 (ko) * | 2008-06-30 | 2010-06-10 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치 |
| KR20100015225A (ko) * | 2008-08-04 | 2010-02-12 | 삼성전자주식회사 | 액정 표시 장치 및 그것의 터치 감지 방법 |
| US8456443B2 (en) * | 2009-07-24 | 2013-06-04 | Synaptics Incorporated | Single-layer touch sensors |
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Patent Citations (3)
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|---|---|---|---|---|
| KR20070003228A (ko) * | 2005-07-01 | 2007-01-05 | 삼성전자주식회사 | 폴리실리콘 박막트랜지스터 및 이의 제조방법 및 이를사용한 폴리실리콘 박막트랜지스터기판 |
| JP2007178256A (ja) | 2005-12-28 | 2007-07-12 | Canon Inc | 圧力センサ |
| JP2009135260A (ja) * | 2007-11-30 | 2009-06-18 | Sony Corp | 光センサ及び表示装置 |
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