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KR101098814B1 - 통합 구동 보드를 갖는 플라즈마 디스플레이 패널 모듈 및그 구동 방법 - Google Patents

통합 구동 보드를 갖는 플라즈마 디스플레이 패널 모듈 및그 구동 방법 Download PDF

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KR101098814B1
KR101098814B1 KR1020050043884A KR20050043884A KR101098814B1 KR 101098814 B1 KR101098814 B1 KR 101098814B1 KR 1020050043884 A KR1020050043884 A KR 1020050043884A KR 20050043884 A KR20050043884 A KR 20050043884A KR 101098814 B1 KR101098814 B1 KR 101098814B1
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Abstract

본 발명은 플라즈마 디스플레이 패널의 구동을 위한 회로 구성을 단순화함과 동시에 그 성능을 개선시킨 통합 구동 보드를 갖는 플라즈마 디스플레이 패널 및 그 구동 방법에 관한 것이다.
이를 위한 본 발명의 구동 방법은 하나의 서브필드당 리셋 구간과 어드레스 구간 및 서스테인 구간으로 구분되어 구동되는 통합 구동 보드를 갖는 플라즈마 디스플레이 패널의 구동 방법에 있어서, 첫번째 서브필드의 리셋 구간에서는 상기 스캔전극 라인에 램프 상승 후 하강하는 전압을 인가하고, 상기 서스테인 구간에서는 상기 스캔전극 라인에 일정 레벨을 유지하는 전압을 인가함과 아울러 상기 서스테인전극 라인에 서스테인 펄스를 인가하며, 두번째 서브필드부터 마지막 서브필드까지의 리셋 구간에서는 상기 서스테인전극 라인에 셋업 펄스를 인가한 후, 상기 스캔전극 라인에 셋다운 펄스를 교번적으로 인가하는 것을 특징으로 한다.
플라즈마 디스플레이 패널, 통합보드, 서스테인펄스, 리셋펄스, 셋업

Description

통합 구동 보드를 갖는 플라즈마 디스플레이 패널 모듈 및 그 구동 방법 {Plasma dispaly panel having integrated driving board and method of driving thereof}
도 1은 일반적인 3전극 교류 방식인 플라즈마 디스플레이 패널의 방전셀을 도시한 사시도,
도 2는 다수의 서브필드들 중 한 서브필드(SF1)에서 도 2에 도시된 플라즈마 디스플레이 패널의 구동 파형도,
도 3은 종래 기술에 따른 플라즈마 디스플레이 패널 모듈의 배면 구조를 도시한 도면,
도 4는 본 발명에 따른 플라즈마 디스플레이 패널 모듈의 배면 구조를 도시한 도면,
도 5는 도 4에 도시된 본 발명의 플라즈마 디스플레이 패널 모듈의 단면도,
도 6은 본 발명에 따른 플라즈마 디스플레이 패널의 구동 파형도이다.
** 도면의 주요부분에 대한 부호의 설명 **
100;PDP 110,120;상하판
200;방열판 300;Y-Z 통합 보드
400;컨트롤 보드 500;데이터 드라이버 보드
610,620;제1 및 제2 도전경로 630,640,650;Y,Z,X 도전경로
본 발명은 교류 플라즈마 디스플레이 패널에 관한 것으로서, 더욱 상세하게는 플라즈마 디스플레이 패널의 구동을 위한 회로 구성을 단순화함과 동시에 그 성능을 개선시킨 통합 구동 보드는 갖는 플라즈마 디스플레이 패널 및 그 구동 방법에 관한 것이다.
최근, 평판 디스플레이 장치로서 대형 패널의 제작이 용이한 플라즈마 디스플레이 패널(Plasma Display Panel; 이하, 'PDP'라 함)이 주목받고 있다.
PDP는 통상 디지털 비디오 데이터에 따라 화소들 각각의 가스 방전 기간을 조절함으로써 화상을 표시한다. 이러한 PDP로는 도 1과 같이 3전극을 구비하고 교류 전압에 의해 구동되는 교류형 PDP가 대표적이다.
도 1은 일반적인 3전극 교류 방식인 플라즈마 디스플레이 패널의 방전셀을 도시한 사시도로서, 도시된 바와 같이 3전극 교류 방식인 PDP의 방전셀(30)은 상부기판(10) 상에 순차적으로 형성된 스캔전극(Y) 및 서스테인전극(Z), 상부 유전체층(14) 및 보호막(16)을 갖는 상판(32), 및 하부기판(18) 상에 순차적으로 형성된 어 드레스전극(X), 하부 유전체층(22), 격벽(24) 및 형광체층(26)을 갖는 하판(34)을 포함한다.
스캔전극(Y) 및 서스테인전극(Z) 각각은 투명전극(12Y,12Z)과 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극(12Y,12Z)의 일측 가장자리에 형성된 금속버스전극(13Y,13Z)을 포함한다. 이러한 투명전극(12Y,12Z)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)가 사용되고, 금속버스전극(13Y,13Z)은 크롬(Cr) 등의 금속이 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄인다.
이러한 구조를 갖는 PDP는 격벽(24)에 의해 다수의 방전셀(미도시)을 형성하게 되는데, 각 방전셀은 어드레스전극(Y)과 스캔전극(Y)에 의한 대향 방전으로 선택된 후 스캔전극(Y) 및 서스테인전극(Z)에 의한 면방전으로 방전을 유지한다. 이에 따라, 방전셀에서는 서스테인 방전시 발생되는 자외선에 의해 형광체(26)가 발광함으로써 가시광이 방출하게 된다. 이 경우, 방전셀은 비디오 데이터에 따라 서스테인 방전 기간, 즉 서스테인 방전 횟수를 조절함으로써 영상 표시에 필요한 계조(Gray Scale)를 구현하게 되는데, 적색, 녹색, 청색 형광체(26)가 각각 도포된 3개의 방전셀들의 조합으로 한 화소의 컬러를 구현한다.
도 2는 도 1에 도시된 플라즈마 디스플레이 패널의 구동 파형도로서, 도시된 바와 같이 방전셀을 이루는 각 서브필드(SF)는 해당 방전셀을 초기화하기 위한 리셋기간(RP), 방전셀을 선택하기 위한 어드레스기간(AP) 및 선택된 방전셀의 방전을 유지시키기 위한 서스테인기간(SP)으로 나뉘어진다.
리셋기간(RP)에 있어서, 셋업기간(SU)에는 모든 스캔전극들(Y)에 서스테인전압(Vs)에서 피크전압(Vs+Vsetup)까지 소정의 기울기로 상승하는 상승 램프파형(PR)이 동시에 인가된다. 이 상승 램프파형(PR)에 의해 전화면의 셀들 내에는 미약한 방전(셋업방전)이 일어나게 되어 셀들 내에 벽전하가 생성된다. 셋다운기간(SD)에는 상승 램프파형(PR)의 피크전압(Vs+Vsetup) 보다 낮은 정극성(+)의 서스테인전압(Vs)에서 부극성의 스캔전압(-Vy)까지 하강하는 하강 램프파형(NR)이 모든 스캔전극들(Y)에 동시에 인가된다. 이 하강 램프파형(NR)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업 방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
어드레스기간(AP)에는 부극성(-)의 스캔펄스(SCNP)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성(+)의 데이터펄스(DP)가 인가된다. 이 스캔펄스(SCNP)와 데이터펄스(DP)의 전압차와 리셋기간(RP)에 생성된 벽전압이 더해지면서 데이터펄스(DP)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 이러한, 어드레스 방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.
한편, 셋다운기간(SD)과 어드레스기간(AP) 동안에 서스테인전극들(Z)에는 정극성(+)의 서스테인전압(Vs)이 인가된다.
서스테인기간(SP)에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 서스테인펄스(SUSPy, SUSPz)가 인가된다. 그러면, 어드레스 방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(SUSPy, SUSPz)가 더해지면서 매 서스테인펄스 (SUSPy, SUSPz)가 인가될 때마다 스캔전극(Y)과 서스테인전극(Z) 사이에 면방전 형태로 서스테인 방전이 일어나게 된다. 여기서, 서스테인펄스들(SUSPy, SUSPz)은 서스테인전압(Vs)과 동일한 전압값을 갖는다.
도 3은 종래 기술에 따른 플라즈마 디스플레이 패널 모듈의 배면 구조를 도시한 도면으로서, 종래의 플라즈마 디스플레이 패널은 화상을 표시하기 위한 PDP(36), PDP(36)의 배면에 설치된 방열판(38), 방열판(38)의 배면에 설치된 Y 구동 보드(40), Z 서스테이너 보드(46), 데이터 드라이버 보드(48) 및 컨트롤 보드(50)를 포함한다.
이때, PDP(36)는 상판(32)과 하판(34)이 가스 방전 공간을 마련하면서 합착된 구조를 가지며, 상판(32)에는 스캔전극 라인들(Y1 내지 Yn) 및 서스테인전극 라인들(Z)이 나란하게 형성되고, 하판(34)에는 어드레스전극 라인들(X1 내지 Xm)이 형성되어 있다. 또한, 상판(32)의 일측부에는 Y 패드 영역(64)이 마련되어 스캔전극 라인들(Y1 내지 Yn)과 접속되는 Y 패드들(도시하지 않음)이 형성되고, 다른 측부에는 Z 패드 영역(66)이 마련되어 서스테인 전극라인들(Z)과 접속되는 Z 패드들(도시하지 않음)이 형성된다. 또한, 하판(34)의 일측부에는 X 패드 영역(도시하지 않음)이 마련되어 어드레스전극 라인들(X1 내지 Xm)과 접속되는 X 패드들(도시하지 않음)이 형성된다. 이러한 상판(32)과 하판(34)은 Y 패드 영역(64), Z 패드 영역(66) 및 X 패드 영역(도시하지 않음)이 노출되도록 합착되어 있다.
방열판(38)은 PDP(36)의 배면과 전체적으로 중첩되도록 설치되어 PDP(36)로부터 발생되는 열을 방출하는 역할을 한다.
Y 구동 보드(40)는 도 3에 도시된 리셋펄스(PR, NR) 및 스캔펄스(SCNP)를 발생하는 스캔 드라이버 보드(42)와, 서스테인전압(Vs) 및 Y 서스테인펄스(SUSPy)를 발생하는 Y 서스테이너 보드(44)로 구성되는데, 스캔 드라이버 보드(42)는 Y 도전 경로(52)를 경유하여 PDP(36)의 스캔전극들(Y1 내지 Yn)에 리셋펄스(PR, NR) 및 스캔펄스(SCNP)를 공급한다. Y 서스테이너 보드(44)는 스캔 드라이버 보드(42) 및 Y 도전 경로(52)를 경유하여 PDP(36)의 스캔전극들(Y1 내지 Yn)에 서스테인전압(Vs) 및 Y 서스테인펄스(SUSPy)를 공급한다. 이를 위한 스캔 드라이버 보드(42)는 리셋펄스(PR, NR) 및 스캔펄스(SCNP)를 발생하는 스캔 드라이버를 포함하고, Y 서스테이너 보드(44)는 서스테인전압(Vs) 및 Y 서스테인 펄스(SUSPy)를 발생하는 Y 서스테인 회로를 포함한다.
그리고, Z 서스테이너 보드(46)는 도 3에 도시된 서스테인전압(Vs) 및 Z 서스테인펄스(SUSPz)를 발생하고, Z 도전 경로(54)를 경유하여 서스테인전압(Vs) 및 Z 서스테인펄스(SUSPz)를 PDP(36)의 공통 서스테인전극들(Z)에 공급한다. 이를 위해, Z 서스테이너 보드(46)는 서스테인전압(Vs) 및 Z 서스테인펄스(SUSPz)를 발생하는 Z 서스테인 회로를 포함한다.
데이터 드라이버 보드(48)는 도 3에 도시된 데이터펄스(DP)를 발생하고, X 도전 경로(56)를 경유하여 데이터펄스(DP)를 어드레스전극들(X1 내지 Xm)에 공급한다.
컨트롤 보드(50)는 X, Y, Z 타이밍 제어신호를 각각 발생한다. 이러한, 컨트롤 보드(50)는 제 1 도전 경로(58)를 경유하여 Y 타이밍 제어신호를 Y 구동 보드 (40)에 공급하고, 제 2 도전 경로(60)를 경유하여 Z 타이밍 제어신호를 Z 서스테이너 보드(46)에 공급하며, 제 3 도전 경로(62)를 경유하여 X 타이밍 제어신호를 데이터 드라이버 보드(48)에 공급한다. 즉, 컨트롤 보드(50)는 X, Y, Z 타이밍 제어신호를 이용하여 데이터 드라이버 보드(48), Y 구동 보드(40) 및 Z 서스테이너 보드(46)를 각각 제어한다.
그런데, 종래의 PDP는 Y 서스테이너(47) 및 Z 서스테이너(49)를 분리하여 구비함에 따라 회로 구성이 복잡해지고 제조 단가가 높다는 단점이 있다. 또한, Y 서스테이너(47) 및 Z 서스테이너(49) 각각이 구비하는 소스 캐패시터들(Cs, Cs') 간에 설계 오차가 있는 경우 Y 및 Z 서스테인 펄스(SUSPy, SUSPz)가 불균일하여 서스테인 방전이 불균일해지는 문제점이 있으며, 스캔전극과 서스테인전극간의 위상차로 인하여 간섭이나 EMI(electromagnetic interference; 전자파장애)가 발생되어 PDP의 신뢰성이 떨어진다는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 스캔전극 및 서스테인전극을 구동하기 위한 드라이버를 통합하여 회로 구성을 단순화하는 동시에 그 성능을 향상시키도록 구성된 통합 구동 보드를 갖는 플라즈마 디스플레이 패널 모듈 및 그 구동 방법을 제공하는 데 목적이 있다.
전술한 목적을 달성하기 위한 본 발명의 통합 구동 보드를 갖는 플라즈마 디스플레이 패널 모듈은, 스캔전극 라인 및 서스테인전극 라인이 쌍을 이루어 나란하게 형성된 상판 및 상기 스캔전극 라인에 대해 수직 방향으로 어드레스전극 라인이 형성된 하판을 포함하여 구비되는 플라즈마 디스플레이 패널과, 상기 플라즈마 디스플레이 패널의 배면에 설치된 방열판, 및 상기 방열판 배면에 상기 스캔전극 라인과 서스테인전극 라인 및 어드레스전극 라인을 각각 구동하기 위한 구동 드라이버로 구성되는 플라즈마 디스플레이 패널 모듈에 있어서, 컨트롤 보드의 제어신호에 따라 상기 스캔전극 라인 또는 서스테인전극 라인에 리셋구간, 어드레스 구간 또는 서스테인 구간에 해당되는 펄스를 각각 발생하여 공급하는 Y-Z 통합 구동 보드; 상기 어드레스전극 라인에 데이터를 공급하는 데이터 드라이버 보드; 및 상기 Y-Z 통합 구동 보드 및 데이터 드라이버 보드를 제어하기 위한 각 스캔전극, 서스테인전극, 어드레스전극의 타이밍 제어신호를 발생시키는 컨트롤 보드를 포함한다.
이때, 상기 Y-Z 통합 구동 보드는 상기 컨트롤 보드로부터 인가되는 스캔전극 및 서스테인전극의 타이밍 제어신호를 이용하여 상기 스캔전극 라인 또는 서스테인전극 라인에 선택적으로 공급되어질 리셋 펄스 및 상기 스캔전극 라인에 공급되어질 스캔 펄스를 발생시키는 Y-Z 통합 드라이버; 상기 컨트롤 보드로부터 인가되는 서스테인전극의 타이밍 제어 신호를 이용하여 상기 서스테인전극 라인에 공급되어질 서스테인 펄스를 발생시키는 서스테인 드라이버; 및 상기 리셋 펄스를 상기 스캔전극 라인 및 서스테인전극 라인에 선택적으로 공급하기 위한 스위치 회로를 포함하여 구성한다.
상기 스위치 회로는 상기 리셋 펄스 중 두번째 서브필드 리셋 펄스가 공급될 때 상기 서스테인전극 라인측으로 턴-온 되어 상기 서스테인전극 라인에 셋업 펄스가 공급되도록 하고, 상기 셋업 펄스 후 상기 스캔전극 라인 측으로 턴-온되어 상기 스캔전극 라인에 셋다운 펄스가 공급되도록 하는 것을 특징으로 한다.
한편, 본 발명에 따른 플라즈마 디스플레이 패널의 구동 방법은, 하나의 서브필드당 리셋 구간과 어드레스 구간 및 서스테인 구간으로 구분되어 구동되는 통합 구동 보드를 갖는 플라즈마 디스플레이 패널의 구동 방법에 있어서, 첫번째 서브필드의 리셋 구간에서는 상기 스캔전극 라인에 램프 상승 후 하강하는 전압을 인가하고, 상기 서스테인 구간에서는 상기 스캔전극 라인에 일정 레벨을 유지하는 전압을 인가함과 아울러 상기 서스테인전극 라인에 서스테인 펄스를 인가하며, 두번째 서브필드부터 마지막 서브필드까지의 리셋 구간에서는 상기 서스테인전극 라인에 셋업 펄스를 인가한 후, 상기 스캔전극 라인에 셋다운 펄스를 교번적으로 인가하는 것을 특징으로 한다.
여기서, 상기 첫번째 서브필드의 리셋 구간에서는 상기 스캔전극 라인에 인가되는 램프 상승 전압의 최대값이 서스테인전압(Vs)의 두배인 것을 특징으로 하며, 상기 스캔전극에 하강하며 인가되는 전압 및 셋다운 펄스는 최종값이 부극성(-)을 갖는 것을 특징으로 한다.
또한, 상기 서스테인펄스는 상기 스캔전극 라인에 인가되는 일정 레벨을 기준으로 정극성(+) 및 부극성(-)을 교번적으로 인가하는 것을 특징으로 한다. 이때, 상기 서스테인펄스는 서스테인전압(Vs)과 동일한 전압인 것을 특징으로 한다.
또한, 상기 서스테인전극 라인에 인가되는 셋업 펄스는 최대값이 서스테인전압(Vs)과 동일한 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 자세히 설명하기로 한다.
도 4는 본 발명에 따른 플라즈마 디스플레이 패널 모듈의 배면 구조를 도시한 도면이고, 도 5는 도 4에 도시된 본 발명의 플라즈마 디스플레이 패널 모듈의 단면도이다.
도 4 및 도 5에 도시된 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널(이하 'PDP'칭함) 모듈은 상판(110) 및 하판(120)으로 구성되는 PDP(100)와, PDP(100)의 배면에 설치된 방열판(200), 방열판(200)의 배면에 설치된 Y-Z 통합 구동 보드(300)와 컨트롤 보드(400) 및 데이터 드라이버 보드(500), 및 보드들(300,400,500) 각각에 전원을 공급하는 전원 보드(미도시)를 포함하여 구비된다.
여기서, PDP(100)는 상판(110)과 하판(120) 사이에 가스 방전 공간을 형성하도록 서로 합착하여 구성된다. 그리고, 상판(110)에는 스캔전극 라인(Y1~Ym) 및 서스테인전극 라인(Z1~Zm)이 쌍을 이루어 나란하게 형성되어 있고, 하판(120)에는 스캔전극 라인(Y1~Ym)에 대해 수직 방향으로 어드레스전극 라인(X1~Xm)이 형성되어 있다.
방열판(200)은 PDP(100)에서 발생되는 열이 쉽게 외부로 방출되도록 PDP(100)의 배면 전체에 걸쳐 중첩되게 설치된다.
컨트롤 보드(400)는 후술하는 Y-Z 통합 구동 보드(300)와 데이터 드라이버 보드(500)를 제어하기 위한 스캔전극(Y), 서스테인전극(Z), 어드레스전극(X)의 타이밍 제어신호를 각각 발생시킨다. 이러한 컨트롤 보드(400)는 스캔전극(Y) 및 서스테인전극(Z)의 타이밍 제어 신호를 제 1 도전경로(610)를 경유하여 Y-Z 통합 구동 보드(300)에 공급하고, 어드레스전극(X)에 대한 타이밍 제어신호는 제 2 도전경로(620)를 경유하여 데이터 드라이버 보드(500)에 공급한다.
데이터 드라이버 보드(500)는 컨트롤 보드(400)로부터 어드레스전극(X)의 타이밍 제어신호를 인가받아 데이터펄스(DP)를 발생시키고, 어드레스 기간(도6의 APD)에 X 도전경로(650)를 경유하여 어드레스전극 라인(X1~Xm)에 공급한다. 여기서, X 도전경로(X1~Xm)는 데이터 드라이버 보드(500)와 상판(110)의 하측부에 마련된 X 패드 영역(도시하지 않음)에 접속된다.
Y-Z 통합 구동 보드(300)는 PDP(100)의 스캔전극 라인(Y1~Ym) 및 서스테인전극 라인(Z1~Zm)에 리셋 펄스를 공급하기 위한 Y-Z 통합 드라이버와, 서스테인전극 라인(Z1~Zm)에 서스테인 펄스를 공급하기 위한 서스테인 드라이버, 및 스위치 회로가 하나의 보드에 구현되어, 각 서브필드당 리셋 펄스를 발생시켜 스캔전극 라인 및 서스테인전극 라인에 선택적으로 공급하고, 서스테인 드라이버를 통해 발생된 서스테인 펄스는 서스테인전극 라인에 공급하는 기능을 한다.
즉, Y-Z 통합 드라이버는 컨트롤 보드(400)로부터 인가되는 스캔전극의 타이밍 제어 신호를 이용하여, 도 6에 도시된 바와 같이 리셋 구간(RPD)에서 스캔전극 라인(Y1~Ym)에 공급되어질 리셋 펄스(RP1,RP2), 및 어드레스 구간(APD)에서 스캔전 극 라인(Y1~Ym)에 공급되어질 스캔 펄스(SCNP)를 발생한다. 그리고, 컨트롤 보드(400)로부터 인가되는 서스테인전극의 타이밍 제어 신호를 이용하여, 도 6에 도시된 바와 같이 제2 서브필드에서부터 해당 서브필드까지의 리셋 구간(RPD)에서 서스테인전극 라인(Z1~Zm)에 공급되어질 리셋 펄스(RP3)를 발생한다. 이에 대한 구동 파형은 하기에서 자세히 설명하기로 한다.
이때, 스캔전극 라인(Y1~Ym)에 공급되는 리셋 펄스와 스캔 펄스는 도시된 바와 같이 Y 도전경로(630)를 경유하여 공급되고, 서스테인전극 라인(Z1~Zm)에 공급되는 리셋 펄스는 Z 도전경로(640)를 경유하여 각각 공급된다.
서스테인 드라이버는 컨트롤 보드(400)로부터 인가되는 서스테인전극의 타이밍 제어 신호를 이용하여, 도 6에 도시된 바와 같이 서스테인 구간(SPD)에서 서스테인전극 라인(Z1~Zm)에 공급되어질 서스테인펄스(SP)를 발생한다. 이러한 서스테인펄스(SP)는 정극성(+)과 부극성(-)이 교번적으로 인가되는 파형이며, Z 도전경로(640)를 경유하여 서스테인전극 라인(Z1~Zm)에 공급되는 것이 바람직하다.
스위치 회로는 Y-Z 통합 드라이버에서 발생되는 리셋 펄스를 스캔전극 라인 및 서스테인전극 라인에 선택적으로 공급하기 위한 것으로, 두번째 서브필드에서부터 해당 서브필드까지는 1/2 주기를 갖고 턴-온된다.
즉, 리셋 펄스 중 두번째 서스필드 리셋 펄스가 공급될 때 서스테인전극 라인(Z1~Zm) 측으로 턴-온되어 서스테인전극 라인에 셋업(set_up) 펄스가 공급되도록 하고, 셋업 펄스 후에는 스캔전극 라인 측으로 턴-온되어 스캔전극 라인(Y1~Ym)에 셋다운(set_down) 펄스가 공급되도록 동작한다.
그리고, 각 도전경로(610,620,630,640,650)는 플렉서블 플랫 케이블(Flexible Flat Cable) 또는 플렉서블 프린티드 케이블(Flexible Printed Cable) 중 어느 하나가 사용된다.
이와 같이 구성되는 본 발명의 PDP 모듈은 스캔전극 및 서스테인전극을 구동시키기 위한 드라이버가 하나의 Y-Z 통합 구동 보드(300)에 구현됨으로써 회로의 로직을 간소화할 수 있으며, 이로 인하여 비용을 절감할 수 있고, PDP 모듈의 공간활용이 가능하다.
또한, 통합된 구동 회로를 이용하여 리셋 구간에서는 스캔전극 라인 및 서스테인전극 라인에 선택적으로 리셋 펄스를 인가하고, 서스테인 구간에서는 서스테인 전극에만 서스테인펄스를 인가하여 방전시킴으로써 스캔전극과 서스테인전극간의 위상차로 인한 간섭이나 EMI(electromagnetic interference; 전자파장애)를 줄일 수 있을 뿐만 아니라 PDP의 신뢰성을 향상시킬 수 있다. 게다가, 두번째 서브필드에서부터 서스테인전극에 리셋 펄스를 인가함으로써 기존에 비해 작은 면적의 픽셀을 구현하고 콘트라스트 비(contrast ratio)를 높일 수 있다.
이러한 본 발명의 PDP 구동은 다음과 같다.
도 6은 본 발명에 따른 플라즈마 디스플레이 패널의 구동 파형도로서, 본 발명에 있어서의 PDP는 한 프레임을 비디오 데이터의 각 비트에 해당되는 다수의 서브필드들로 분할하고, 각 서브필드는 전 화면의 방전셀을 초기화하기 위한 리셋 구간(RPD)과, 방전셀을 선택하기 위한 어드레스 구간(APD), 및 선택된 방전셀의 방전을 유지시키기 위한 서스테인 구간(SPD)으로 구분되어 이들의 조합에 의해 비디오 데이터에 해당되는 계조를 표현한다.
리셋 구간(RPD)에 있어서는, 전극에 인가되는 전압이 램프 상승하는 셋업(set_up) 기간과 하강하는 셋다운(set_down) 기간을 포함하며, 셋업 기간은 제1 서브필드에서 스캔전극에 인가되는 전압이 램프 상승하는 부분과, 제2 서브필드에서부터 해당 서브필드까지 서스테인전극에 인가되는 전압이 램프 상승하는 부분으로 구분될 수 있다.
즉, 제1 서브필드에서는 모든 스캔전극 라인(Y1~Ym)에 서스테인 전압(Vs)에서 피크전압까지 소정의 기울기로 상승하는 셋업 펄스(RP1)가 동시에 인가되고, 셋업 펄스(RP1) 후 부극성(-)으로 램프 하강하는 셋다운 펄스(RP2)가 인가된다. 그리고, 제2 서브필드에서는 서스테인전극 라인(Z1~Zm)에 서스테인 전압(Vs)까지 소정의 기울기로 상승하는 셋업 펄스(RP3)가 인가되고, 셋업 펄스(RP3) 후 스캔전극 라인(Y1~Ym)에 부극성(-)으로 램프 하강하는 셋다운 펄스(RP2)가 인가된다. 이때, 피크 전압은 도시된 바와 같이 정극성(+)의 2Vs 가 최대값이며, 셋다운 펄스는 최종값이 부극성(-)을 갖는다. 여기서, Vs는 서스테인 전압을 의미한다.
따라서, 제1 서브필드에서는 셋업 펄스(RP1)에 의해 셀들 내에 미약한 방전(셋업방전)이 일어나게 되어 벽전하가 생성되고, 이 후 셋다운 펄스(RP2)에 의해 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요하전하를 소거시키는 동시에, 후술하는 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키는 기능을 한다.
이러한 리셋 구간(RPD)은 전술한 바와 같이 리셋 펄스를 발생시키는 Y-Z 통 합 드라이버와, 발생된 리셋 펄스를 스캔전극 및 서스테인전극 라인에 선택적으로 공급하기 위한 스위치 회로에 의해 구동될 수 있다.
어드레스 구간(APD)은 어드레스전극 라인(X1~Xm)에 영상 데이터를 스캔하기 위한 구간으로서, Y-Z 통합 드라이버를 통해 발생된 스캔펄스(SCNP)를 스캔전극 라인(Y1~Ym)에 순차적으로 인가함과 동시에, 데이터 드라이버 보드(500)를 통해 발생되는 데이터펄스(DP)를 어드레스전극 라인(X1~Xm)에 인가한다. 이때, 스캔펄스(SCNP)는 도시된 바와 같이 부극성(-)이고, 데이터펄스(DP)는 정극성(+)인 것이 바람직하다.
서스테인 구간(SPD)에서는 서스테인 드라이버를 통해 발생되는 서스테인펄스(SP)를 서스테인전극 라인(Z1~Zm)에만 인가하여 서스테인 방전을 발생시킨다. 즉, 서스테인펄스(SP)는 도시된 바와 같이 서스테인전압(Vs)과 동일한 전압값을 가지며 정극성(+) 및 부극성(-)이 교번적으로 인가되는 파형으로, 어드레스 방전에 의해 선택된 방전셀 내에서 벽전압과 서스테인펄스(SP)가 더해지면서 매 서스테인펄스(SP)가 인가될 때마다 서스테인 방전이 일어나게 된다.
상술한 바와 같이 구동되는 본 발명의 PDP는 소거 구간이 별도로 없고, 두번째 서브필드에서부터 서스테인전극 라인(Z1~Zm)에 셋업 펄스(RP3)가 인가된 후 스캔전극 라인(Y1~Ym)에는 램프 상승 구간없이 곧바로 하강하는 파형으로 이루어지기 때문에 서스테인전극 라인(Z1~Zm)에 인가되는 셋업 펄스(RP3)에 의해 초기화가 이루어진다.
따라서, 이전 서브필드에서 셀이 턴-온 되었을 경우 서스테인전극 라인 (Z1~Zm)에 인가되는 셋업 펄스(RP3)에 의해 소거가 진행되고, 이전 서브필드에서 셀이 턴-오프되었을 경우에는 소거없이 리셋 과정이 진행된다. 이때, 턴-오프된 셀에 셋업 펄스(RP3)가 인가되더라도 이전 셋업 펄스와 동일하여 방전이 발생되지 않으므로 벽전하 상태가 계속 유지될 수 있다.
또한, 이 구간의 리셋 과정에서는 발광이 없으므로 블랙 화면에서 발광은 전체 서브필드 중 제1 서브필드에서만 발생되기 때문에 종래의 구동 파형에 비해 매우 낮은 블랙 휘도를 가지며, 콘트라스트비(contrast ratio)가 매우 높게되어 우수한 화질을 얻을 수 있다.
이상에서는 본 발명에 따른 교류 플라즈마 디스플레이 패널에 대하여 가장 바람직한 실시예를 참조하여 설명하였지만, 이는 본 발명의 가장 양호한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니며, 해당 기술분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있다.
상술한 바와 같이 본 발명에 따르면, 스캔전극 및 서스테인전극을 구동시키기 위한 드라이버가 하나의 보드에 구현됨으로써 회로의 로직을 간소화할 수 있으며, 이로 인하여 비용을 절감할 수 있고, PDP 모듈의 공간활용이 가능한 효과가 있다.
또한, 통합된 구동 회로를 이용하여 서스테인 구간에서는 서스테인전극 라인 에만 서스테인 펄스를 인가하여 방전시키기 때문에 스캔전극과 서스테인전극간의 위상차로 인한 간섭이나 EMI(electromagnetic interference; 전자파장애)를 줄일 수 있을 뿐만 아니라, 두번째 서브필드에서부터 서스테인전극에 리셋 펄스를 인가하여 리셋 과정을 수행함으로써 소거 구간이 별도로 필요없고 종래의 구동 파형에 비해 매우 낮은 블랙 휘도를 실현시킴으로써 콘트라스트비를 향상시킬 수 있는 효과가 있다.

Claims (10)

  1. 스캔전극 라인 및 서스테인전극 라인이 쌍을 이루어 나란하게 형성된 상판 및 상기 스캔전극 라인에 대해 수직 방향으로 어드레스전극 라인이 형성된 하판을 포함하여 구비되는 플라즈마 디스플레이 패널과, 상기 플라즈마 디스플레이 패널의 배면에 설치된 방열판, 및 상기 방열판 배면에 상기 스캔전극 라인과 서스테인전극 라인 및 어드레스전극 라인을 각각 구동하기 위한 구동 드라이버로 구성되는 플라즈마 디스플레이 패널 모듈에 있어서,
    컨트롤 보드의 제어신호에 따라 상기 스캔전극 라인 또는 서스테인전극 라인에 리셋구간, 어드레스 구간 또는 서스테인 구간에 해당되는 펄스를 각각 발생하여 공급하는 Y-Z 통합 구동 보드;
    상기 Y-Z 통합 구동 보드와 상기 스캔전극 라인을 전기적으로 연결하여 상기 Y-Z 통합 구동 보드에서 상기 스캔전극 라인으로 펄스를 전송하는 스캔 도전부;
    상기 Y-Z 통합 구동 보드와 상기 서스테인전극 라인을 전기적으로 연결하여 상기 Y-Z 통합 구동 보드에서 상기 서스테인전극 라인으로 펄스를 전송하는 서스테인 도전부;
    상기 어드레스전극 라인에 데이터를 공급하는 데이터 드라이버 보드; 및
    상기 Y-Z 통합 구동 보드 및 데이터 드라이버 보드를 제어하기 위한 각 스캔전극, 서스테인전극, 어드레스전극의 타이밍 제어신호를 발생시키는 컨트롤 보드를 포함하는 것을 특징으로 하는 통합 구동 보드;
    를 포함하고,
    상기 Y-Z 통합 구동 보드는
    상기 컨트롤 보드로부터 인가되는 스캔전극 및 서스테인전극의 타이밍 제어신호에 따라 상기 스캔전극 라인 또는 서스테인전극 라인에 선택적으로 공급되어질 리셋 펄스 및 상기 스캔전극 라인에 공급되어질 스캔 펄스를 발생시키는 Y-Z 통합 드라이버;
    상기 컨트롤 보드로부터 인가되는 서스테인전극의 타이밍 제어 신호에 따라 상기 서스테인전극 라인에 공급되어질 서스테인 펄스를 발생시키는 서스테인 드라이버; 및
    상기 리셋 펄스를 상기 스캔전극 라인 및 서스테인전극 라인에 선택적으로 공급하기 위한 스위치 회로;
    를 포함하고,
    상기 스캔 도전부의 일단은 상기 Y-Z 통합 구동보드의 일측에 연결되고, 상기 스캔 도전부의 타단은 상기 스캔전극 라인에 연결되고,
    상기 서스테인 도전부는 그 일단이 상기 Y-Z 통합 구동보드의 상기 일측에 연결되고, 상기 하판과 상기 방열판의 사이를 지나고, 그 타단이 상기 서스테인전극 라인에 연결되고,
    제 1 서브필드의 상기 리셋 구간에서는, 상기 스위치 회로에 의해, 상기 스캔전극 라인에 전압이 점진적으로 상승하는 셋업 펄스와 전압이 점진적으로 하강하는 셋다운 펄스가 공급되고,
    상기 제 1 서브필드의 서스테인 구간에서는 상기 스캔전극 라인의 전압이 그라운드 레벨(GND)의 전압을 유지하는 상태에서 상기 서스테인전극 라인에 부극성 서스테인 전압(-Vs)부터 정극성 서스테인 전압(+Vs)까지 스윙하는 서스테인 펄스가 공급되고,
    상기 제 1 서브필드 이후의 제 2 서브필드의 리셋 구간에서는, 상기 스위칭 회로에 의해, 상기 서스테인전극 라인에 전압이 점진적으로 상승하는 셋업 펄스가 공급되고, 상기 스캔 전극 라인에 전압이 점진적으로 하강하는 셋다운 펄스가 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널 모듈.
  2. 제 1 항에 있어서,
    상기 서스테인 펄스 중 첫 번째 서스테인 펄스는 전압이 점진적으로 상승하는 부분을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 모듈.
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