KR101095739B1 - 반도체 소자 및 그 형성 방법 - Google Patents
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Abstract
본 발명의 반도체 소자는 셀 영역 및 주변회로 영역을 포함하고, 소자분리막으로 정의되는 활성영역을 포함하는 반도체 기판과, 상기 활성영역의 중앙부 및 양단부를 노출시키는 더미 게이트와, 상기 더미 게이트 사이에 구비되며 상기 활성영역의 중앙부와 연결되는 비트라인 콘택플러그와, 상기 더미 게이트에 의해 상기 비트라인 콘택플러그와 이격되며 상기 활성영역의 양단부와 연결되는 저장전극 콘택플러그를 포함하여, 매립형 게이트를 포함하는 반도체 소자에서 저장전극 콘택홀이 오픈되지 않는 문제를 근본적으로 해결하여 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.
Description
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 매립형 게이트의 저장전극 콘택플러그를 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
최근 대부분의 전자 제품들(electronic appliances)은 반도체 소자(semiconductor devices)를 구비한다. 상기 반도체 소자는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 반도체 소자들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 점점 더 고집적화될 필요가 있다. 반도체 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
반도체 소자의 종류 중에서 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
매립형 게이트를 포함하는 반도체 소자에서 비트라인 콘택플러그는 매립형 게이트가 구비되어 있는 반도체 기판의 활성영역과 접속된다. 일반적인 비트라인 콘택플러그의 형성 방법을 간략히 살펴보면 다음과 같다.
매립형 게이트가 구비되어 있는 반도체 기판 상에 층간절연막을 형성한 후, 활성영역이 노출되도록 층간절연막을 식각하여 비트라인 콘택홀을 형성한다. 이때, 비트라인 콘택홀의 하부는 활성영역이 충분히 덮어지는 크기를 갖도록 한다. 이어서 비트라인 콘택홀의 측벽에 스페이서를 형성하고 비트라인 콘택홀을 매립하는 비트라인 콘택플러그를 형성하는데, 여기서 비트라인 콘택플러그는 스페이서에 의해 하부보다 상부의 폭이 넓어져 후속 공정에서 형성되는 저장전극 콘택플러그의 마진을 감소시켜 저장전극 콘택플러그 영역을 오픈시키지 않아 활성영역과 정확하게 접속되지 않는 문제를 발생시켜 반도체 소자의 특성을 저하시킨다.
본 발명은 매립형 게이트를 포함하는 반도체 소자에서 저장전극 콘택플러그를 형성하는데 공정 마진이 감소하여 오픈되지 않는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 셀 영역 및 주변회로 영역을 포함하고, 소자분리막으로 정의되는 활성영역을 포함하는 반도체 기판과, 상기 활성영역의 상부에 구비되며 상기 활성영역의 중앙부 및 양단부를 노출시키는 더미 게이트, 상기 더미 게이트 사이에 구비되며 상기 활성영역의 중앙부와 연결되는 비트라인 콘택플러그와, 상기 더미 게이트에 의해 상기 비트라인 콘택플러그와 이격되며 상기 활성영역의 양단부와 연결되는 저장전극 콘택플러그를 포함하는 것을 특징으로 한다.
그리고, 상기 더미 게이트는 절연막을 포함하는 것을 특징으로 한다.
그리고, 상기 셀 영역 내에 매립된 매립형 게이트를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인 콘택플러그를 둘러싸는 스페이서를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인 콘택플러그 상부와 연결되며, 상기 더미 게이트와 평행하는 비트라인을 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인 콘택플러그, 상기 저장전극 콘택플러그 및 상기 더미 게이트의 사이를 매립하는 층간절연막을 더 포함하는 것을 특징으로 한다.
그리고, 상기 주변회로 영역의 상기 반도체 기판 상부에 구비된 동작 게이트를 더 포함하는 것을 특징으로 한다.
그리고, 상기 더미 게이트는 상기 동작 게이트와 동일한 높이를 갖는 것을 특징으로 한다.
본 발명의 반도체 소자의 형성 방법은 셀 영역 및 주변회로 영역을 포함하고, 소자분리막으로 정의되는 활성영역을 포함하는 반도체 기판 상부에 상기 활성영역의 중앙부 및 양단부를 노출시키는 더미 게이트를 형성하는 단계와, 상기 더미 게이트 사이에 상기 활성영역의 중앙부와 연결되는 비트라인 콘택플러그를 형성하는 단계와, 상기 더미 게이트에 의해 상기 비트라인 콘택플러그와 이격되며 상기 활성영역의 양단부와 연결되는 저장전극 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 더미 게이트를 형성하는 단계 이전 상기 셀 영역의 상기 반도체 기판 내에 매립되는 매립형 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 매립형 게이트를 형성하는 단계 이후 상기 주변회로 영역에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상부에 폴리실리콘층을 형성하는 단계와, 상기 폴리실리콘층 상부에 배리어 도전층을 형성하는 단계와, 상기 배리어 도전층 상부에 게이트 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 배리어 도전층을 형성하는 단계 이후 상기 셀 영역의 상기 반도체 기판 및 상기 주변회로 영역의 상기 게이트 금속층 상부에 하드마스크층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 더미 게이트를 형성하는 단계는 상기 하드마스크층 상부에 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각마스크로 상기 활성영역의 중앙부 및 상기 활성영역의 양단부가 노출되도록 상기 셀 영역의 하드마스크층을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 더미 게이트를 형성하는 단계와 동시에 상기 마스크 패턴을 식각마스크로 상기 주변회로 영역의 상기 하드마스크층, 상기 폴리실리콘층, 상기 배리어 도전층 및 상기 게이트 금속층을 식각하여 동작 게이트를 형성하는 것을 특징으로 한다.
그리고, 상기 동작 게이트를 형성하는 단계 이후 상기 셀 영역의 반도체 기판 및 상기 주변회로 영역의 동작 게이트 측벽에 스페이서 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 동작 게이트를 형성하는 단계 이후 상기 더미 게이트 및 상기 동작 게이트 사이가 매립되도록 상기 셀 영역 및 상기 주변회로 영역에 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인 콘택플러그를 형성하는 단계는 상기 층간절연막 상부에 비트라인 콘택홀을 정의하는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각마스크로 상기 활성영역의 중앙부가 노출되도록 상기 층간절연막을 식각하여 비트라인 콘택홀을 형성하는 단계와, 상기 비트라인 콘택홀이 매립되도록 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인 콘택홀을 형성하는 단계는 상기 더미 게이트와의 식각선택비를 이용하여 상기 층간절연막을 식각하는 것을 특징으로 한다.
그리고, 상기 비트라인 콘택플러그를 형성하는 단계 이전 상기 비트라인 콘택홀 내부에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 저장전극 콘택플러그를 형성하는 단계는 상기 층간절연막 상부에 저장전극 콘택홀을 정의하는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각마스크로 상기 활성영역의 양단부가 노출되도록 상기 층간절연막을 식각하여 저장전극 콘택홀을 형성하는 단계와, 상기 저장전극 콘택홀이 매립되도록 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 저장전극 콘택홀을 형성하는 단계는 상기 더미 게이트와의 자기정렬방식으로 수행되는 것을 특징으로 한다.
그리고, 상기 저장전극 콘택플러그를 형성하는 단계 이후, 상기 비트라인 콘택플러그 상부와 연결되며 상기 더미 게이트와 평행하는 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 매립형 게이트를 포함하는 반도체 소자에서 저장전극 콘택홀이 오픈되지 않는 문제를 근본적으로 해결하여 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 것으로, (ⅰ)은 셀 영역을 나타낸 단면도이고, (ⅱ)는 주변회로 영역을 나타낸 단면도이고, (ⅲ)은 셀 영역을 나타낸 평면도.
도 2a 내지 도 2l은 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 셀 영역을 나타낸 단면도이고,(ⅱ)는 주변회로 영역을 나타낸 단면도이고, (ⅲ)은 셀 영역을 나타낸 평면도.
도 2a 내지 도 2l은 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 셀 영역을 나타낸 단면도이고,(ⅱ)는 주변회로 영역을 나타낸 단면도이고, (ⅲ)은 셀 영역을 나타낸 평면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 것으로, (ⅰ)은 셀 영역을 나타낸 단면도이고, (ⅱ)는 주변회로 영역을 나타낸 단면도이고, (ⅲ)은 셀 영역을 나타낸 평면도이다.
도 1에 도시된 바와 같이, 본 발명의 반도체 소자는 셀 영역(ⅰ) 및 주변회로 영역(ⅱ)을 포함하고, 소자분리막(102)으로 정의되는 활성영역(104)을 포함하는 반도체 기판(100)과, 셀 영역(ⅰ)에 구비되며 상기 활성영역(104)의 중앙부 및 양단부를 노출시키는 섬 타입의 더미 게이트(122D)와, 주변회로 영역(ⅱ)에 구비되는 동작 게이트(122R)와, 더미 게이트(122D) 사이에 구비되며 활성영역(104)의 중앙부와 연결되는 비트라인 콘택플러그(132)와, 더미 게이트(122D)에 의해 비트라인 콘택플러그(132)와 이격되며 활성영역(104)의 상부와 연결되는 저장전극 콘택플러그(134)를 포함한다.
또한, 셀 영역(ⅰ) 내 매립된 매립형 게이트(108) 및 실링 절연막(110)을 더 포함하고, 비트라인 콘택플러그(132) 상부와 연결되며 더미 게이트(122D)와 평행하는 비트라인(138)을 더 포함하며, 비트라인 콘택플러그(132), 저장전극 콘택플러그(134) 및 더미 게이트(122D)를 이격시키는 층간절연막(126)을 더 포함하는 것이 바람직하다.
그리고, 주변회로 영역(ⅱ)의 반도체 기판(100) 상에 동작 게이트(122R)를 더 포함하는 것이 바람직하고, 더미 게이트(122D)는 동작 게이트(122R)와 동일한 높이를 갖는 것이 바람직하다. 여기서, 더미 게이트(122D)는 전극층을 포함하지 않고 하드마스크층으로만 형성되기 때문에 비트라인 콘택플러그(132)가 저장전극 콘택플러그(134)와 쇼트되는 불량을 근본적으로 방지할 수 있다.
상술한 바와 같이, 본 발명은 저장전극 콘택플러그가 셀 영역에 형성된 더 미 게이트에 의해 이격되도록 함으로써 저장전극 콘택플러그 형성 시 비트라인과의 자기정렬 페일 없이 저장전극 콘택플러그 영역의 마진을 향상시켜 저장전극 콘택플러그가 오픈되지 않는 문제를 근본적으로 해결할 수 있다.
도 2a 내지 도 2l은 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 셀 영역을 나타낸 단면도이고,(ⅱ)는 주변회로 영역을 나타낸 단면도이고, (ⅲ)은 셀 영역을 나타낸 평면도이다.
도 2a에 도시된 바와 같이, 셀 영역(ⅰ) 및 주변회로 영역(ⅱ)을 포함하고, 소자분리막(102)에 의해 정의되는 활성영역(104)을 포함하는 반도체 기판(100) 상에 셀 영역(ⅰ)의 트렌치를 정의하기 위한 하드마스크 패턴(106)을 형성한다. 여기서 트렌치는 셀 영역(ⅰ)에만 형성되기 때문에 주변회로 영역(ⅱ)은 전체를 덮도록 형성하는 것이 바람직하다.
이어서, 하드마스크 패턴(106)을 마스크로 셀 영역(ⅰ)의 소자분리막(102) 및 활성영역(104)을 식각하여 트렌치를 형성한다. 그리고 트렌치 저부가 매립되도록 전극층을 형성하여 매립형 게이트(108)를 형성한 후, 매립형 게이트(108)를 포함하는 하드마스크 패턴(106) 상부에 실링 절연막(110)을 형성한다. 여기서 실링 절연막(110)은 질화막을 포함하는 것이 바람직하다.
도 2b에 도시된 바와 같이, 주변회로 영역(ⅱ)을 오픈시키는 마스크(미도시)를 셀 영역(ⅰ) 상부에 형성하고, 이를 마스크로 주변회로 영역(ⅱ)의 반도체 기판(100)이 노출되도록 주변회로 영역(ⅱ)에 형성된 실링 절연막(110) 및 하드마스크 패턴(106)을 제거한다.
도 2c에 도시된 바와 같이, 주변회로 영역(ⅱ)의 반도체 기판(100)을 산화시켜 게이트 산화막(112)을 형성한 후, 셀 영역(ⅰ)의 실링 절연막(110) 및 주변회로 영역(ⅱ)의 게이트 산화막(112) 상부에 폴리실리콘층(114), 배리어 도전층(116) 및 게이트 전극층(118)을 형성한다. 여기서 배리어 도전층(116)은 티타늄 또는 티타늄질화막을 포함하는 것이 바람직하고, 게이트 전극층(118)은 텅스텐을 포함하는 것이 바람직하다.
도 2d에 도시된 바와 같이, 셀 영역(ⅰ)을 오픈시키는 마스크(미도시)를 주변회로 영역(ⅱ) 상부에 형성하고, 이를 마스크로 셀 영역(ⅰ)의 실링절연막(110)이 노출되도록 게이트 전극층(118), 배리어 도전층(116) 및 폴리실리콘층(114)을 제거한다. 이때, 셀 영역(ⅰ)을 오픈시키는 마스크를 이용하여 게이트 전극층(118), 배리어 도전층(116) 및 폴리실리콘층(114)을 제거하는 것은 이들을 패터닝하여 비트라인을 형성하지 않기 위함이다. 이와 같이 비트라인을 의도적으로 형성하지 않는 점에 대해서는 도 2f에서 후술한다.
도 2e에 도시된 바와 같이, 셀 영역(ⅰ)의 실링 절연막(110) 및 주변회로 영역(ⅱ)의 게이트 전극층(118) 상부에 하드마스크층(120)을 형성한다. 이후, 하드마스크층(120)에 평탄화 식각 공정을 수행하는 것이 바람직하다. 여기서, 하드마스크층(120)은 질화막을 포함하는 것이 바람직하다.
도 2f에 도시된 바와 같이, 셀 영역(ⅰ) 및 주변회로 영역(ⅱ)의 하드마스크층(120) 상부에 게이트를 정의하는 감광막 패턴(미도시)을 형성한 후, 감광막 패턴(미도시)을 마스크로 셀 영역(ⅰ)의 하드마스크층(120)을 식각하여 더미 게이트(미도시)를 형성하는 것이 바람직하다. 이 과정에서 반도체 기판(100) 하드마스크 패턴(106) 상부에 형성된 실링 절연막(110)은 식각되어 매립형 게이트(108) 상부에만 남는 것이 바람직하다. 이와 동시에, 감광막 패턴(미도시)을 마스크로 주변회로 영역(ⅱ)의 하드마스크층(120), 게이트 전극층(118), 배리어 도전층(116) 및 폴리실리콘층(114)을 식각하여 폴리실리콘 패턴(114a), 배리어 금속패턴(116), 게이트 전극 패턴(118a) 및 하드마스크 패턴(120a)으로 적층되는 동작 게이트(122R)를 형성하는 것이 바람직하다.
여기서 더미 게이트(미도시)는 도 2f의 (ⅲ)을 참조하여 설명한다. 도 2f의 (ⅲ)에 도시된 바와 같이 더미 게이트(122D)는 활성영역(104)의 중앙부를 노출시키는 섬타입인 것이 바람직하다. 이와 같이, 섬타입으로 더미 게이트(122D)를 형성하는 것은 후속 공정에서 형성되어 활성영역(104)의 중앙부와 연결되는 비트라인 콘택플러그 영역을 확보하기 위함이다. 또한, 더미 게이트(122D)는 후속 공정에서 저장전극 콘택홀 형성 시 장벽의 역할을 하여 자기정렬(self align)방식으로 용이하게 형성되도록 하는 역할을 한다. 보다 구체적인 설명은 도 2k에서 후술한다.
도 2g에 도시된 바와 같이, 셀 영역(ⅰ)의 더미 게이트(122D)를 포함하는 하드마스크 패턴(106) 및 실링 절연막(110)과 주변회로 영역(ⅱ)의 동작 게이트(122R)를 포함하는 게이트 산화막(112) 상부에 스페이서 절연막(124)을 형성한다. 여기서 스페이서 절연막(124)은 질화막을 포함하는 것이 바람직하다.
도 2h에 도시된 바와 같이, 스페이서 절연막(124)이 형성된 셀 영역(ⅰ)의 더미 게이트(122D) 및 주변회로 영역(ⅱ)의 동작 게이트(122R) 상부에 층간절연막(126)을 형성한 후, 하드마스크 패턴(120a)이 노출되도록 평탄화 식각 공정을 수행하는 것이 바람직하다. 이때 층간절연막(126)은 BPSG(Boron Phorous Silcate Glass)를 포함하는 것이 바람직하며, 층간절연막(126) 형성 후 어닐링 공정을 수행하는 것이 바람직하다.
도 2i에 도시된 바와 같이, 층간절연막(126) 상부에 비트라인 콘택홀을 정의하는 감광막 패턴(미도시)을 형성한 후, 이를 마스크로 더미 활성영역(104)이 노출되도록 층간절연막(126)을 식각하여 비트라인 콘택홀(128)을 형성한다. 여기서, 비트라인 콘택홀(128)은 더미 게이트(122D)와 상이한 식각선택비를 이용하여 층간절연막(126)을 식각함으로써 형성되는 것이 바람직하다. 즉, 도 2i의 (ⅲ)에 도시된 바와 같이, 비트라인 콘택홀(128)은 활성영역(104)의 중앙부가 노출되도록 형성되는 것이 바람직하며, 더미 게이트(122D)와의 식각선택비를 이용하여 형성되기 때문에 더미 게이트(122D)의 손실은 방지되고 그 사이 영역에 형성되는 것이 바람직하다.
도 2j에 도시된 바와 같이, 비트라인 콘택홀(128) 상부에 스페이서 절연막을 형성한 후 에치백을 수행하여 비트라인 콘택홀(128) 측벽에 스페이서(130)를 형성하는 것이 바람직하다. 이어서, 비트라인 콘택홀(128)이 매립되도록 도전층을 형성한 후, 층간절연막(126)이 노출되도록 도전층에 평탄화 식각 공정을 수행하여 비트라인 콘택플러그(132)를 형성한다. 비트라인 콘택플러그(132)는 도 2j의 (ⅲ)에 도시된 바와 같이, 활성영역(104)과 연결되며 더미 게이트(122D) 사이에 매립되는 것이 바람직하다.
도 2k에 도시된 바와 같이, 층간절연막(126) 상부에 저장전극 콘택홀을 정의하는 감광막 패턴(미도시)을 형성한 후 이를 마스크로 활성영역(104)이 노출되도록 층간절연막(126)을 식각하여 저장전극 콘택홀(134)을 형성한다. 여기서 저장전극 콘택홀(134)은 더미 게이트(122D)를 이용한 자기정렬(Self align) 방식으로 형성되는 것이 바람직하다. 즉, 저장전극 콘택홀(134)은 감광막 패턴(미도시)을 식각마스크로 더미 게이트(122D)와의 자기정렬방식으로 층간절연막(126)을 식각함으로써 형성되므로 저장전극 콘택홀(134)이 오정렬되는 것을 근본적으로 방지할 수 있다. 더욱이 더미 게이트(122D)는 전극층을 포함하지 않고 절연막으로만 형성되기 때문에 저장전극 콘택플러그와 비트라인 콘택플러그가 쇼트되는 불량이 근본적으로 발생하지 않는다.
이어서, 저장전극 콘택홀(134)이 매립되도록 도전층을 형성한 후, 층간절연막(126)이 노출되도록 도전층에 평탄화 식각 공정을 수행하여 저장전극 콘택플러그(136)를 형성하는 것이 바람직하다. 저장전극 콘택플러그(136)는 도 2k의 (ⅲ)에 도시된 바와 같이 더미 게이트(122D)에 의해 비트라인 콘택플러그(132)와 쇼트되는 것을 용이하게 방지할 수 있다.
도 2l에 도시된 바와 같이, 비트라인 콘택플러그(132, 도 2k 참조)를 포함하는 층간절연막(126) 상부에 비트라인 전극층 및 하드마스크층(미도시)을 형성한 후, 하드마스크층(미도시) 상에 비트라인 콘택플러그(132, 도 2k 참조)의 상부 연장선상에 있고 더미 게이트(122D)와 평행하는 감광막 패턴(미도시)을 형성한다. 그리고, 이를 마스크로 비트라인 전극층을 식각하여 비트라인(138)을 형성하는 것이 바람직하다. 비트라인(138)은 도 2l의 (ⅲ)에 도시된 바와 같이, 비트라인 콘택플러그(132, 도 2k 참조)와 연결되며 더미 게이트(122D)와 평행하도록 형성되는 것이 바람직하다.
상술한 바와 같이, 본 발명은 저장전극 콘택플러그 형성 시 셀 영역에 형성된 더미 게이트와의 자기정렬식각 방법으로 형성되므로 오정렬을 근본적으로 방지하며 더미 게이트는 전극층을 포함하고 있지 않아 저장전극 콘택플러그와 쇼트되는 문제를 근본적으로 방지할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
Claims (22)
- 셀 영역 및 주변회로 영역을 포함하고, 소자분리막으로 정의되는 활성영역을 포함하는 반도체 기판;
상기 활성영역의 상부에 구비되며 상기 활성영역의 중앙부 및 양단부를 노출시키는 더미 게이트;
상기 더미 게이트 사이에 구비되며 상기 활성영역의 중앙부와 연결되는 비트라인 콘택플러그; 및
상기 더미 게이트에 의해 상기 비트라인 콘택플러그와 이격되며 상기 활성영역의 양단부와 연결되는 저장전극 콘택플러그를 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 더미 게이트는
절연막을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 셀 영역 내에 매립된 매립형 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 비트라인 콘택플러그를 둘러싸는 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 비트라인 콘택플러그 상부와 연결되며, 상기 더미 게이트와 평행하는 비트라인을 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 비트라인 콘택플러그, 상기 저장전극 콘택플러그 및 상기 더미 게이트의 사이를 매립하는 층간절연막을 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 주변회로 영역의 상기 반도체 기판 상부에 구비된 동작 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 7에 있어서,
상기 더미 게이트는 상기 동작 게이트와 동일한 높이를 갖는 것을 특징으로 하는 반도체 소자. - 셀 영역 및 주변회로 영역을 포함하고, 소자분리막으로 정의되는 활성영역을 포함하는 반도체 기판 상부에 상기 활성영역의 중앙부 및 양단부를 노출시키는 더미 게이트를 형성하는 단계;
상기 더미 게이트 사이에 상기 활성영역의 중앙부와 연결되는 비트라인 콘택플러그를 형성하는 단계; 및
상기 더미 게이트에 의해 상기 비트라인 콘택플러그와 이격되며 상기 활성영역의 양단부와 연결되는 저장전극 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 9에 있어서,
상기 더미 게이트를 형성하는 단계 이전
상기 셀 영역의 상기 반도체 기판 내에 매립되는 매립형 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 10에 있어서,
상기 매립형 게이트를 형성하는 단계 이후
상기 주변회로 영역에 게이트 산화막을 형성하는 단계;
상기 게이트 산화막 상부에 폴리실리콘층을 형성하는 단계;
상기 폴리실리콘층 상부에 배리어 도전층을 형성하는 단계; 및
상기 배리어 도전층 상부에 게이트 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 11에 있어서,
상기 배리어 도전층을 형성하는 단계 이후
상기 셀 영역의 상기 반도체 기판 및 상기 주변회로 영역의 상기 게이트 금속층 상부에 하드마스크층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 12에 있어서,
상기 더미 게이트를 형성하는 단계는
상기 하드마스크층 상부에 마스크 패턴을 형성하는 단계;
상기 마스크 패턴을 식각마스크로 상기 활성영역의 중앙부 및 상기 활성영역의 양단부가 노출되도록 상기 셀 영역의 하드마스크층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 13에 있어서,
상기 더미 게이트를 형성하는 단계와 동시에
상기 마스크 패턴을 식각마스크로 상기 주변회로 영역의 상기 하드마스크층, 상기 폴리실리콘층, 상기 배리어 도전층 및 상기 게이트 금속층을 식각하여 동작 게이트를 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 14에 있어서,
상기 동작 게이트를 형성하는 단계 이후
상기 셀 영역의 반도체 기판 및 상기 주변회로 영역의 동작 게이트 측벽에 스페이서 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 15에 있어서,
상기 동작 게이트를 형성하는 단계 이후
상기 더미 게이트 및 상기 동작 게이트 사이가 매립되도록 상기 셀 영역 및 상기 주변회로 영역에 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 16에 있어서,
상기 비트라인 콘택플러그를 형성하는 단계는
상기 층간절연막 상부에 비트라인 콘택홀을 정의하는 마스크 패턴을 형성하는 단계;
상기 마스크 패턴을 식각마스크로 상기 활성영역의 중앙부가 노출되도록 상기 층간절연막을 식각하여 비트라인 콘택홀을 형성하는 단계; 및
상기 비트라인 콘택홀이 매립되도록 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 17에 있어서,
상기 비트라인 콘택홀을 형성하는 단계는
상기 더미 게이트와의 식각선택비를 이용하여 상기 층간절연막을 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 17에 있어서,
상기 비트라인 콘택플러그를 형성하는 단계 이전
상기 비트라인 콘택홀 내부에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 16에 있어서,
상기 저장전극 콘택플러그를 형성하는 단계는
상기 층간절연막 상부에 저장전극 콘택홀을 정의하는 마스크 패턴을 형성하는 단계;
상기 마스크 패턴을 식각마스크로 상기 활성영역의 양단부가 노출되도록 상기 층간절연막을 식각하여 저장전극 콘택홀을 형성하는 단계; 및
상기 저장전극 콘택홀이 매립되도록 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 20에 있어서,
상기 저장전극 콘택홀을 형성하는 단계는
상기 더미 게이트와의 자기정렬방식으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 9에 있어서,
상기 저장전극 콘택플러그를 형성하는 단계 이후,
상기 비트라인 콘택플러그 상부와 연결되며 상기 더미 게이트와 평행하는 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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