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KR101094376B1 - 반도체장치의 매립워드라인 형성 방법 - Google Patents

반도체장치의 매립워드라인 형성 방법 Download PDF

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KR101094376B1
KR101094376B1 KR1020090070990A KR20090070990A KR101094376B1 KR 101094376 B1 KR101094376 B1 KR 101094376B1 KR 1020090070990 A KR1020090070990 A KR 1020090070990A KR 20090070990 A KR20090070990 A KR 20090070990A KR 101094376 B1 KR101094376 B1 KR 101094376B1
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Abstract

본 발명은 시트저항을 감소시킬 수 있는 반도체장치의 매립워드라인 형성 방법을 제공하기 위한 것으로, 본 발명의 반도체장치의 매립워드라인 형성 방법은 패드막을 식각장벽으로 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 전면에 도전막을 형성하는 증착 단계; 상기 패드막이 노출될때까지 상기 도전막을 평탄화하는 평탄화 단계; 상기 평탄화된 도전막을 에치백하는 에치백 단계; 및 상기 증착단계, 평탄화단계 또는 에치백 단계 중 적어도 어느 하나의 단계 이후에 질소함유가스 분위기에서 어닐링하는 단계를 포함하고, 상술한 본 발명은 NH3 분위기의 어닐링을 통해 매립워드라인에 사용되는 티타늄질화막과 텅스텐막내의 불순물성분을 제거하므로써 매립워드라인의 시트저항을 감소시킬 수 있는 효과가 있다.
매립워드라인, 시트저항, 어닐링, 비저항, 티타늄질화막, 텅스텐막

Description

반도체장치의 매립워드라인 형성 방법{METHOD FOR FORMING BURIED WORDLINE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 매립워드라인 형성 방법에 관한 것이다.
60nm 이하의 DRAM 공정에서 셀에서의 트랜지스터의 집적도를 증가시키고 공정 단순화 및 누설 특성과 같은 소자 특성을 향상시키기 위해 매립워드라인(Buried Wordline)을 형성하는 것이 필수적이다.
매립워드라인 제조 방법은 트렌치(Trench)를 형성하고 트렌치 내부에 워드라인을 매립하는 방식으로 진행하므로써 비트라인과 워드라인간의 간섭을 최소화하고 적층되는 막(Film Stack)의 수를 감소시킬 수 있으며, 또한 전체 셀의 캐패시턴스(Capacitance)를 감소시켜 리프레시(Refresh) 특성을 향상시킬 수 있는 장점이 있다.
매립워드라인을 형성할때 티타늄질화막(TiN)을 단독으로 적용할 경우 매립워 드라인의 시트저항(Rs)이 증가하는 경향을 보이고 있으며, 이러한 시트저항을 감소시키기 위해서 티타늄질화막(TiN)과 텅스텐막(W)의 이중층(Bi-Layer)을 적용하고자 하였다.
그러나, 티타늄질화막과 텅스텐막의 이중층을 적용하면 매립워드라인의 시트저항은 감소하지만 매립워드라인의 폭이 축소(Shrink)됨에 따라 매립워드라인으로 사용된 금속막의 갭필(Gap-Fill)이 불량해지는 문제가 있다.
또한, 매립워드라인을 형성하기 위한 에치백(Etchback) 공정의 깊이를 증가시킬 경우 리프레시(Refresh)는 개선되지만, 매립워드라인의 시트저항이 증가되는 문제가 있다.
도 1은 매립워드라인의 에치백 깊이 증가 및 이중층을 적용할 경우 시트저항이 증가되는 현상을 보여주는 도면이다.
도 1을 참조하면, 티타늄질화막을 단독으로 사용하고 에치백깊이를 500Å으로 한 경우(20A)에는 시트저항이 매우 크다. 티타늄질화막과 텅스텐막의 이중층을 사용하면서 에치백 깊이를 500Å으로 한 경우(20B)에는 시트저항이 감소한다. 이에 반해, 티타늄질화막과 텅스텐막의 이중층을 사용하면서 에치백 깊이를 650Å으로 한 경우(20C)에는 오히려 시트저항이 증가한다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 매립워드라인의 시트저항을 감소시킬 수 있는 반도체장치의 매립워드라인 형성 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 에치백 깊이를 증가시켜도 매립워드라인의 시트저항이 증가하는 것을 억제할 수 있는 반도체장치의 매립워드라인 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치의 매립워드라인 형성 방법은 패드막을 식각장벽으로 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 전면에 도전막을 형성하는 증착 단계; 상기 패드막이 노출될때까지 상기 도전막을 평탄화하는 평탄화 단계; 상기 평탄화된 도전막을 에치백하는 에치백 단계; 및 상기 증착단계, 평탄화단계 또는 에치백 단계 중 적어도 어느 하나의 단계 이후에 질소함유가스 분위기에서 어닐링하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치의 매립워드라인 형성 방법은 패드막을 식각장벽으로 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 전면에 도전막을 형성하는 증착 단계; 상기 패드막이 노출될때까지 상기 도전막을 평탄화 하는 평탄화 단계; 상기 평탄화된 도전막을 에치백하는 에치백 단계; 및 상기 증착단계 이후, 평탄화단계 이후 및 에치백 단계 이후에 각각 질소함유가스 분위기에서 어닐링하는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 상기 어닐링하는 단계에서 질소함유 가스는 NH3 가스를 포함한다. 어닐링하는 단계는 급속열처리(RTP) 형태로 진행하거나, 퍼니스형태(Furnace type)로 진행한다. 어닐온도는 300∼1100℃의 범위로 하고, 공정 압력은 0.001∼1000torr의 범위에서 진행하며, 어닐 시간은 1∼10000초의 범위로 한다.
바람직하게, 상기 도전막은 티타늄질화막을 단독으로 형성하거나 또는 티타늄질화막과 텅스텐막을 적층하여 형성한다.
상술한 본 발명은 NH3 분위기의 어닐링을 통해 매립워드라인에 사용되는 티타늄질화막과 텅스텐막내의 불순물성분을 제거하므로써 매립워드라인의 시트저항을 감소시킬 수 있는 효과가 있다.
그리고, NH3 어닐링을 통해 비저항이 감소하는 효과로 미루어 볼 때, 매립워드라인을 티타늄질화막을 단독으로 사용할 수도 있다.
또한, 리프레시를 증가시키기 위한 에치백공정 진행시 에치백의 깊이를 증가시켜도 시트저항 증가를 억제할 수 있으므로 리프레시의 개선에도 기여 할수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
매립워드라인 형성시 티타늄질화막(TiN)을 형성하는 소스가스(Source Gas)로는 TiCl4 또는 TDMAT [Ti(N(CH3)2)4]을 사용하는데, 이러한 소스가스를 사용할 경우 티타늄질화막 내부에는 탄소(Carbon) 또는 염소(Chlorine) 등의 불순물 성분이 다량 함유 되게 된다.
텅스텐막(W)의 경우에도 소스가스로 WF6를 사용하면 막내에 불소(F) 성분이 다량 함유 되게 된다.
매립워드라인의 시트저항을 낮추기 위해서는 매립워드라인으로 사용되는 물질의 비저항을 낮추어 주어야 한다. 티타늄질화막에 함유되어 있는 탄소 또는 염소 성분이 감소하면, 티타늄질화막의 비저항이 감소된다. 텅스텐막의 경우도 막 내의 불소 성분을 감소시킬수록 비저항이 감소된다.
본 발명에서는 매립워드라인으로 사용되는 금속막 내의 탄소, 염소 및 불소 등의 불순물 성분을 줄여주기 위해서 질소함유가스(예, NH3) 분위기에서 어닐링을 진행한다.
예컨대, 매립워드라인 형성 공정이, 트렌치를 매립하도록 전면에 도전막을 형성하는 증착 단계, 도전막을 평탄화하는 평탄화 단계, 평탄화된 도전막을 에치백 하는 에치백 단계로 이루어지는 경우, 증착단계, 평탄화단계 또는 에치백 단계 중 적어도 어느 하나의 단계 이후에 질소함유가스 분위기에서 어닐링을 진행한다. 적어도 어느 하나의 단계란 증착단계, 평탄화단계 또는 에치백 단계 중 하나의 단계일 수 있고, 또한 증착단계와 평탄화단계까지 진행한 이후일 수 있으며, 증착단계, 평탄화단계 및 에치백 단계까지 진행한 이후일 수도 있다.
또한, 증착단계, 평탄화단계 및 에치백 단계의 각 단계 이후 마다 어닐링을 진행할 수도 있다.
도 2a 내지 도 2f는 본 발명의 제1실시예에 따른 매립워드라인 형성 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 실리콘기판 등의 기판(21) 상에 패드산화막(23)과 패드질화막(24)을 적층한다. 여기서, 패드산화막(23) 형성전에 불순물을 이온주입하여 트랜지스터의 소스영역 및 드레인 영역이 될 불순물영역(22)을 형성할 수 있다.
이어서, STI(Shallow Trench Isolation) 공정을 진행한다. 즉, 감광막을 이용한 소자분리마스크(도시 생략)로 패드질화막(24)을 식각하고, 이후 패드질화막(24)을 하드마스크로 사용하여 제1트렌치(25)를 형성한 후에 절연막을 갭필하여 소자분리막(28)을 형성한다. 소자분리막(28)은 유동성산화막(Flowable oxide)을 이용한 싱글 갭필(Single gapfill) 공정에 의해 형성할 수 있고, 또한 유동성산화막과 증착산화막의 조합도 가능하다. 유동성산화막은 SOD(Spin On Dielectric)를 포함하고, 증착산화막은 고밀도플라즈마산화막(HDP Oxide)을 포함할 수 있다.
소자분리막(28)을 형성하기 전에 측벽산화(Wall oxidation) 공정을 통해 측벽산화막(26)을 형성하고, 측벽산화막(26) 상에 라이너질화막(Liner Nitride, 27)을 형성할 수 있다.
도 2b에 도시된 바와 같이, 매립워드라인마스크(도시 생략) 및 식각을 통해 셀영역에 제2트렌치(29)를 형성한다. 즉, 패드질화막(24)과 패드산화막(23)을 식각한 후에 연속하여 기판(21)과 소자분리막(28)을 일정 깊이 식각하여 제2트렌치(29)를 형성한다. 제2트렌치(29)에 의해 불순물영역이 분리되어 소스영역 및 드레인영역이 되는 접합영역(22A)이 형성된다.
도 2c에 도시된 바와 같이, 제2트렌치(29)의 표면 상에 게이트절연막(30)을 형성한다. 게이트절연막(30)은 셀영역의 트랜지스터를 위한 게이트절연막이다.
이어서, 게이트절연막(30) 상에 제2트렌치(29)를 갭필하도록 전면에 금속막을 증착한다. 금속막은 티타늄질화막(31)을 컨포멀(conformal)하게 얇게 증착한 후 텅스텐막(32)을 갭필하여 형성할 수 있다. 이때, 티타늄질화막(31)은 20∼80Å의 두께로 형성하는 것이 바람직하다.
티타늄질화막(31)은 TiCl4 또는 TDMAT [Ti(N(CH3)2)4]을 소스가스로 사용하여 증착한다. 이러한 소스가스를 사용할 경우 티타늄질화막(31) 내부에는 탄소(Carbon) 또는 염소(Chlorine) 성분이 다량 함유 되게 된다.
텅스텐막(W, 32)은 소스가스로서 WF6를 사용한다. 이에 따라 막내에 불소(F) 성분이 다량 함유 되게 된다.
이와 같이 티타늄질화막(31) 내에 존재하는 탄소 또는 염소 성분과 텅스텐막내에 존재하는 불소 성분을 제거하기 위해 NH3 분위기에서 어닐링(101)을 진행한다.
도 2d에 도시된 바와 같이, 패드질화막(24)의 표면이 드러나도록 CMP(Chemical Mechanical Polishing) 등의 방법을 이용하여 텅스텐막(32)과 티타늄질화막(31)을 평탄화한다. 이에 따라, 제2트렌치(29)를 매립하는 텅스텐막(32A)과 티타늄질화막(31A)이 잔류한다.
도 2e에 도시된 바와 같이, 에치백 공정을 진행하여 제2트렌치(29)를 일부 매립하는 매립워드라인을 형성한다. 매립워드라인의 표면은 기판(21)의 표면보다 낮은 높이를 가질 수 있다. 매립워드라인은 티타늄질화막(31B)과 텅스텐막(32B)의 이중층 구조이다.
도 2f에 도시된 바와 같이, 매립워드라인의 상부를 실링하는 실링막(33)을 형성한다. 여기서, 실링막(33)은 산화막, 질화막 또는 질화막과 산화막의 적층구조 중에서 선택될 수 있다. 예컨대, 실링질화막을 얇게 실링한 후에 SOD 등의 실링산화막을 갭필하여 형성할 수 있다.
이어서, 패드질화막(24)의 표면이 드러나도록 실링막(33)을 분리시킨다. 이와 같은 실링막(33)의 분리 공정은 CMP 또는 에치백을 사용할 수 있는데, 바람직하게는 CMP를 적용하는 경우가 웨이퍼 균일도나 하부층의 손실 방지 측면에서 유리하다.
도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 매립워드라인 형성 방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 기판(41) 상에 패드산화막(43)과 패드질화막(44)을 적층한다. 여기서, 패드산화막(43) 형성전에 불순물을 이온주입하여 트랜지스터의 소스영역 및 드레인 영역이 될 불순물영역(42)을 형성할 수 있다.
이어서, STI(Shallow Trench Isolation) 공정을 진행한다. 즉, 감광막을 이용한 소자분리마스크(도시 생략)로 패드질화막(44)을 식각하고, 이후 패드질화막(44)을 하드마스크로 사용하여 제1트렌치(45)를 형성한 후에 절연막을 갭필하여 소자분리막(48)을 형성한다. 소자분리막(48)은 유동성산화막(Flowable oxide)을 이용한 싱글 갭필(Single gapfill) 공정에 의해 형성할 수 있고, 또한 유동성산화막과 증착산화막의 조합도 가능하다. 유동성산화막은 SOD(Spin On Dielectric)를 포함하고, 증착산화막은 고밀도플라즈마산화막(HDP Oxide)을 포함할 수 있다.
소자분리막(48)을 형성하기 전에 측벽산화(Wall oxidation) 공정을 통해 측벽산화막(46)을 형성하고, 측벽산화막(46) 상에 라이너질화막(Liner Nitride, 47)을 형성할 수 있다.
도 3b에 도시된 바와 같이, 매립워드라인마스크(도시 생략) 및 식각을 통해 셀영역에 제2트렌치(49)를 형성한다. 즉, 패드질화막(44)과 패드산화막(43)을 식각한 후에 연속하여 기판(41)과 소자분리막(48)을 일정 깊이 식각하여 제2트렌치(49)를 형성한다. 제2트렌치(49)에 의해 불순물영역이 분리되어 소스영역 및 드레인영역이 되는 접합영역(42A)이 형성된다.
도 3c에 도시된 바와 같이, 제2트렌치(49)의 표면 상에 게이트절연막(50)을 형성한다. 게이트절연막(50)은 셀영역의 트랜지스터를 위한 게이트절연막이다.
이어서, 게이트절연막(50) 상에 제2트렌치(49)를 갭필하도록 전면에 금속막을 증착한다. 금속막은 티타늄질화막(51)을 컨포멀(conformal)하게 얇게 증착한 후 텅스텐막(52)을 갭필하여 형성할 수 있다. 이때, 티타늄질화막(51)은 20∼80Å의 두께로 형성하는 것이 바람직하다.
티타늄질화막(51)은 TiCl4 또는 TDMAT [Ti(N(CH3)2)4]을 소스가스로 사용하여 증착한다. 이러한 소스가스를 사용할 경우 티타늄질화막(51) 내부에는 탄소(Carbon) 또는 염소(Chlorine) 성분이 다량 함유 되게 된다.
텅스텐막(W, 52)은 소스가스로서 WF6를 사용한다. 이에 따라 막내에 불소(F) 성분이 다량 함유 되게 된다.
도 3d에 도시된 바와 같이, 패드질화막(44)의 표면이 드러나도록 CMP(Chemical Mechanical Polishing) 등의 방법을 이용하여 텅스텐막(52)과 티타늄질화막(51)을 평탄화한다. 이에 따라, 제2트렌치(49)를 매립하는 텅스텐막(52A)과 티타늄질화막(51A)이 잔류한다.
제2실시예는 위와 같은 평탄화공정 이후에 티타늄질화막(51A) 내에 존재하는 탄소 또는 염소 성분과 텅스텐막(52A)내에 존재하는 불소 성분을 제거하기 위해 NH3 분위기에서 어닐링(201)을 진행한다.
도 3e에 도시된 바와 같이, 에치백 공정을 진행하여 제2트렌치(49)를 일부 매립하는 매립워드라인을 형성한다. 매립워드라인의 표면은 기판(41)의 표면보다 낮은 높이를 가질 수 있다. 매립워드라인은 티타늄질화막(51B)과 텅스텐막(52B)의 이중층 구조이다.
도 3f에 도시된 바와 같이, 매립워드라인의 상부를 실링하는 실링막(53)을 형성한다. 여기서, 실링막(33)은 산화막, 질화막 또는 질화막과 산화막의 적층구조 중에서 선택될 수 있다. 예컨대, 실링질화막을 얇게 실링한 후에 SOD 등의 실링산화막을 갭필하여 형성할 수 있다.
이어서, 패드질화막(54)의 표면이 드러나도록 실링막(53)을 분리시킨다. 이와 같은 실링막(53)의 분리 공정은 CMP 또는 에치백을 사용할 수 있는데, 바람직하게는 CMP를 적용하는 경우가 웨이퍼 균일도나 하부층의 손실 방지 측면에서 유리하다.
도 4a 내지 도 4f는 본 발명의 제3실시예에 따른 매립워드라인 형성 방법을 도시한 도면이다.
도 4a에 도시된 바와 같이, 기판(61) 상에 패드산화막(63)과 패드질화막(64)을 적층한다. 여기서, 패드산화막(63) 형성전에 불순물을 이온주입하여 트랜지스터의 소스영역 및 드레인 영역이 될 불순물영역(62)을 형성할 수 있다.
이어서, STI(Shallow Trench Isolation) 공정을 진행한다. 즉, 감광막을 이용한 소자분리마스크(도시 생략)로 패드질화막(64)을 식각하고, 이후 패드질화막(64)을 하드마스크로 사용하여 제1트렌치(65)를 형성한 후에 절연막을 갭필하여 소자분리막(68)을 형성한다. 소자분리막(68)은 유동성산화막(Flowable oxide)을 이용한 싱글 갭필(Single gapfill) 공정에 의해 형성할 수 있고, 또한 유동성산화막 과 증착산화막의 조합도 가능하다. 유동성산화막은 SOD(Spin On Dielectric)를 포함하고, 증착산화막은 고밀도플라즈마산화막(HDP Oxide)을 포함할 수 있다.
소자분리막(68)을 형성하기 전에 측벽산화(Wall oxidation) 공정을 통해 측벽산화막(66)을 형성하고, 측벽산화막(66) 상에 라이너질화막(Liner Nitride, 67)을 형성할 수 있다.
도 4b에 도시된 바와 같이, 매립워드라인마스크(도시 생략) 및 식각을 통해 셀영역에 제2트렌치(69)를 형성한다. 즉, 패드질화막(64)과 패드산화막(63)을 식각한 후에 연속하여 기판(61)과 소자분리막(68)을 일정 깊이 식각하여 제2트렌치(69)를 형성한다. 제2트렌치(69)에 의해 불순물영역이 분리되어 소스영역 및 드레인영역이 되는 접합영역(62A)이 형성된다.
도 4c에 도시된 바와 같이, 제2트렌치(69)의 표면 상에 게이트절연막(70)을 형성한다. 게이트절연막(70)은 셀영역의 트랜지스터를 위한 게이트절연막이다.
이어서, 게이트절연막(70) 상에 제2트렌치(69)를 갭필하도록 전면에 금속막을 증착한다. 금속막은 티타늄질화막(71)을 컨포멀(conformal)하게 얇게 증착한 후 텅스텐막(72)을 갭필하여 형성할 수 있다. 이때, 티타늄질화막(71)은 20∼80Å의 두께로 형성하는 것이 바람직하다.
티타늄질화막(71)은 TiCl4 또는 TDMAT [Ti(N(CH3)2)4]을 소스가스로 사용하여 증착한다. 이러한 소스가스를 사용할 경우 티타늄질화막(71) 내부에는 탄소(Carbon) 또는 염소(Chlorine) 성분이 다량 함유 되게 된다.
텅스텐막(W, 72)은 소스가스로서 WF6를 사용한다. 이에 따라 막내에 불소(F) 성분이 다량 함유 되게 된다.
도 4d에 도시된 바와 같이, 패드질화막(64)의 표면이 드러나도록 CMP(Chemical Mechanical Polishing) 등의 방법을 이용하여 텅스텐막(72)과 티타늄질화막(71)을 평탄화한다. 이에 따라, 제2트렌치(69)를 매립하는 텅스텐막(72A)과 티타늄질화막(71A)이 잔류한다.
도 4e에 도시된 바와 같이, 에치백 공정을 진행하여 제2트렌치(69)를 일부 매립하는 매립워드라인을 형성한다. 매립워드라인의 표면은 기판(61)의 표면보다 낮은 높이를 가질 수 있다. 매립워드라인은 티타늄질화막(71B)과 텅스텐막(72B)의 이중층 구조이다.
제3실시예는 위와 같은 에치백 이후에 티타늄질화막(71A) 내에 존재하는 탄소 또는 염소 성분과 텅스텐막(72A) 내에 존재하는 불소 성분을 제거하기 위해 NH3 분위기에서 어닐링(301)을 진행한다.
도 4f에 도시된 바와 같이, 매립워드라인의 상부를 실링하는 실링막(73)을 형성한다. 여기서, 실링막(73)은 산화막, 질화막 또는 질화막과 산화막의 적층구조 중에서 선택될 수 있다. 예컨대, 실링질화막을 얇게 실링한 후에 SOD 등의 실링산화막을 갭필하여 형성할 수 있다.
이어서, 패드질화막(64)의 표면이 드러나도록 실링막(73)을 분리시킨다. 이와 같은 실링막(73)의 분리 공정은 CMP 또는 에치백을 사용할 수 있는데, 바람직하 게는 CMP를 적용하는 경우가 웨이퍼 균일도나 하부층의 손실 방지 측면에서 유리하다.
도 5a 내지 도 5f는 본 발명의 제4실시예에 따른 매립워드라인 형성 방법을 도시한 도면이다.
도 5a에 도시된 바와 같이, 기판(81) 상에 패드산화막(83)과 패드질화막(84)을 적층한다. 여기서, 패드산화막(83) 형성전에 불순물을 이온주입하여 트랜지스터의 소스영역 및 드레인 영역이 될 불순물영역(82)을 형성할 수 있다.
이어서, STI(Shallow Trench Isolation) 공정을 진행한다. 즉, 감광막을 이용한 소자분리마스크(도시 생략)로 패드질화막(84)을 식각하고, 이후 패드질화막(84)을 하드마스크로 사용하여 제1트렌치(85)를 형성한 후에 절연막을 갭필하여 소자분리막(88)을 형성한다. 소자분리막(88)은 유동성산화막(Flowable oxide)을 이용한 싱글 갭필(Single gapfill) 공정에 의해 형성할 수 있고, 또한 유동성산화막과 증착산화막의 조합도 가능하다. 유동성산화막은 SOD(Spin On Dielectric)를 포함하고, 증착산화막은 고밀도플라즈마산화막(HDP Oxide)을 포함할 수 있다.
소자분리막(88)을 형성하기 전에 측벽산화(Wall oxidation) 공정을 통해 측벽산화막(86)을 형성하고, 측벽산화막(86) 상에 라이너질화막(Liner Nitride, 87)을 형성할 수 있다.
도 5b에 도시된 바와 같이, 매립워드라인마스크(도시 생략) 및 식각을 통해 셀영역에 제2트렌치(89)를 형성한다. 즉, 패드질화막(84)과 패드산화막(83)을 식각한 후에 연속하여 기판(81)과 소자분리막(88)을 일정 깊이 식각하여 제2트렌치(89) 를 형성한다. 제2트렌치(89)에 의해 불순물영역이 분리되어 소스영역 및 드레인영역이 되는 접합영역(82A)이 형성된다.
도 5c에 도시된 바와 같이, 제2트렌치(89)의 표면 상에 게이트절연막(90)을 형성한다. 게이트절연막(90)은 셀영역의 트랜지스터를 위한 게이트절연막이다.
이어서, 게이트절연막(90) 상에 제2트렌치(89)를 갭필하도록 전면에 금속막을 증착한다. 금속막은 티타늄질화막(91)을 컨포멀(conformal)하게 얇게 증착한 후 텅스텐막(92)을 갭필하여 형성할 수 있다. 이때, 티타늄질화막(91)은 20∼80Å의 두께로 형성하는 것이 바람직하다.
티타늄질화막(91)은 TiCl4 또는 TDMAT [Ti(N(CH3)2)4]을 소스가스로 사용하여 증착한다. 이러한 소스가스를 사용할 경우 티타늄질화막(91) 내부에는 탄소(Carbon) 또는 염소(Chlorine) 성분이 다량 함유 되게 된다.
텅스텐막(W, 92)은 소스가스로서 WF6를 사용한다. 이에 따라 막내에 불소(F) 성분이 다량 함유 되게 된다.
위와 같이 티타늄질화막(91)과 텅스텐막(92)을 증착한 이후에 티타늄질화막(91) 내에 존재하는 탄소 또는 염소 성분과 텅스텐막(92) 내에 존재하는 불소 성분을 제거하기 위해 1차 NH3 어닐링(401)을 진행한다.
도 5d에 도시된 바와 같이, 패드질화막(84)의 표면이 드러나도록 CMP(Chemical Mechanical Polishing) 등의 방법을 이용하여 텅스텐막(92)과 티타늄질화막(91)을 평탄화한다. 이에 따라, 제2트렌치(89)를 매립하는 텅스텐막(92A)과 티타늄질화막(91A)이 잔류한다.
위와 같이, 티타늄질화막(91A)과 텅스텐막(92A)을 평탄화한 이후에 티타늄질화막(91A) 내에 잔류하는 탄소 또는 염소 성분과 텅스텐막(92A) 내에 잔류하는 불소 성분을 제거하기 위해 2차 NH3 어닐링(402)을 진행한다.
도 5e에 도시된 바와 같이, 에치백 공정을 진행하여 제2트렌치(89)를 일부 매립하는 매립워드라인을 형성한다. 매립워드라인의 표면은 기판(81)의 표면보다 낮은 높이를 가질 수 있다. 매립워드라인은 티타늄질화막(91B)과 텅스텐막(92B)의 이중층 구조이다.
위와 같이, 티타늄질화막(91B)과 텅스텐막(92B)을 에치백한 이후에 티타늄질화막(91B) 내에 잔류하는 탄소 또는 염소 성분과 텅스텐막(92B) 내에 잔류하는 불소 성분을 제거하기 위해 3차 NH3 어닐링(403)을 진행한다.
도 5f에 도시된 바와 같이, 매립워드라인의 상부를 실링하는 실링막(93)을 형성한다. 여기서, 실링막(93)은 산화막, 질화막 또는 질화막과 산화막의 적층구조 중에서 선택될 수 있다. 예컨대, 실링질화막을 얇게 실링한 후에 SOD 등의 실링산화막을 갭필하여 형성할 수 있다.
이어서, 패드질화막(84)의 표면이 드러나도록 실링막(93)을 분리시킨다. 이와 같은 실링막(93)의 분리 공정은 CMP 또는 에치백을 사용할 수 있는데, 바람직하게는 CMP를 적용하는 경우가 웨이퍼 균일도나 하부층의 손실 방지 측면에서 유리하다.
제4실시예는 티타늄질화막과 텅스텐막내에 존재하는 불순물성분을 제거하기 위해 티타늄질화막과 텅스텐막 증착이후, 평탄화이후 및 에치백이후에 각각 NH3 어닐링을 진행한다. 이에 따라, 제1 내지 제3실시예보다 불순물 성분의 잔류를 최소화하여 매립워드라인의 시트저항을 더욱 감소시킬 수 있다.
상술한 실시예들에서 적용된 NH3 어닐링은 급속열처리(Rapid Thermal Process; RTP) 형태로 진행하거나, 퍼니스형태(Furnace type)로 진행한다. 어닐온도는 300∼1100℃의 범위로 하고, 공정 압력은 0.001∼1000torr의 범위에서 진행한다. 어닐 시간은 1∼10000초의 범위로 한다. 여기서, 매립워드라인으로 사용된 물질의 비저항은 어닐온도가 증가할수록 감소하고 아울러 공정압력(Process Pressure)이 낮을수록 감소하는 경향성을 보인다. 그 결과, 최고 ~30%정도 감소하는 결과를 얻는다. 그리고, NH3 어닐링시 분위기는 NH3 가스를 단독으로 사용하거나, 또는 Ar, He, N2 등의 모든 비활성 가스를 혼합하여 어닐을 진행할 수도 있다.
이러한 결과로부터 티타늄질화막과 텅스텐막에 대해 NH3 어닐링을 진행할 경우 매립워드라인의 시트저항(Rs)이 감소한다.
그리고, NH3 어닐링을 통해 비저항이 감소하는 효과로 미루어 볼 때, 매립워드라인을 티타늄질화막을 단독으로 사용할 수도 있다. 또한, 리프레시를 증가시키기 위한 에치백공정 진행시 에치백의 깊이를 증가시켜도 시트저항 증가를 억제할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 매립워드라인의 에치백 깊이 증가 및 이중층을 적용할 경우 시트저항이 증가되는 현상을 보여주는 도면.
도 2a 내지 도 2f는 본 발명의 제1실시예에 따른 매립워드라인 형성 방법을 도시한 도면.
도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 매립워드라인 형성 방법을 도시한 도면.
도 4a 내지 도 4f는 본 발명의 제3실시예에 따른 매립워드라인 형성 방법을 도시한 도면.
도 5a 내지 도 5f는 본 발명의 제4실시예에 따른 매립워드라인 형성 방법을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21, 41, 61, 81 : 기판 22A, 42A, 62A, 82A : 접합영역
30, 50, 70, 90 : 게이트절연막 31B, 51B, 71B, 91B : 티타늄질화막
32B, 52B, 72B, 92B : 텅스텐막

Claims (14)

  1. 패드막을 식각장벽으로 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 매립하도록 전면에 도전막을 형성하는 증착 단계;
    상기 패드막이 노출될때까지 상기 도전막을 평탄화하는 평탄화 단계;
    상기 평탄화된 도전막을 에치백하는 에치백 단계; 및
    상기 증착단계, 평탄화단계 또는 에치백 단계 중 적어도 어느 하나의 단계 이후에 질소함유가스 분위기에서 어닐링하는 단계
    를 포함하는 반도체장치의 매립워드라인 형성 방법.
  2. 제1항에 있어서,
    상기 어닐링하는 단계에서,
    상기 질소함유 가스는 NH3 가스를 포함하는 반도체장치의 매립워드라인 형성 방법.
  3. 제2항에 있어서,
    상기 어닐링하는 단계는,
    상기 NH3 가스에 비활성 가스를 혼합하여 진행하는 반도체장치의 매립워드라인 형성 방법.
  4. 제3항에 있어서,
    상기 비활성가스는 Ar, He 또는 N2를 포함하는 반도체장치의 매립워드라인 형성 방법.
  5. 제1항에 있어서,
    상기 어닐링하는 단계는,
    급속열처리(Rapid Thermal Process; RTP] 형태로 진행하거나, 퍼니스형태(Furnace type)로 진행하는 반도체장치의 매립워드라인 형성 방법.
  6. 제1항에 있어서,
    상기 어닐링하는 단계는,
    어닐온도는 300∼1100℃의 범위로 하고, 공정 압력은 0.001∼1000torr의 범위에서 진행하며, 어닐 시간은 1∼10000초의 범위로 하는 반도체장치의 매립워드라 인 형성 방법.
  7. 제1항에 있어서,
    상기 도전막은 티타늄질화막을 단독으로 형성하거나 또는 티타늄질화막과 텅스텐막을 적층하여 형성하는 반도체장치의 매립워드라인 형성 방법.
  8. 패드막을 식각장벽으로 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 매립하도록 전면에 도전막을 형성하는 증착 단계;
    상기 패드막이 노출될때까지 상기 도전막을 평탄화하는 평탄화 단계;
    상기 평탄화된 도전막을 에치백하는 에치백 단계; 및
    상기 증착단계 이후, 평탄화단계 이후 및 에치백 단계 이후에 각각 질소함유가스 분위기에서 어닐링하는 단계
    를 포함하는 반도체장치의 매립워드라인 형성 방법.
  9. 제8항에 있어서,
    상기 어닐링하는 단계에서,
    상기 질소함유 가스는 NH3 가스를 포함하는 반도체장치의 매립워드라인 형성 방법.
  10. 제9항에 있어서,
    상기 어닐링하는 단계는,
    상기 NH3 가스에 비활성 가스를 혼합하여 진행하는 반도체장치의 매립워드라인 형성 방법.
  11. 제10항에 있어서,
    상기 비활성가스는 Ar, He 또는 N2를 포함하는 반도체장치의 매립워드라인 형성 방법.
  12. 제8항에 있어서,
    상기 어닐링하는 단계는,
    급속열처리(RTP) 형태로 진행하거나, 퍼니스형태(Furnace type)로 진행하는 반도체장치의 매립워드라인 형성 방법.
  13. 제8항에 있어서,
    상기 어닐링하는 단계는,
    어닐온도는 300∼1100℃의 범위로 하고, 공정 압력은 0.001∼1000torr의 범위에서 진행하며, 어닐 시간은 1∼10000초의 범위로 하는 반도체장치의 매립워드라인 형성 방법.
  14. 제8항에 있어서,
    상기 도전막은 티타늄질화막을 단독으로 형성하거나 또는 티타늄질화막과 텅스텐막을 적층하여 형성하는 반도체장치의 매립워드라인 형성 방법.
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