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KR101092097B1 - 발광 다이오드 패키지 및 그 제조방법 - Google Patents

발광 다이오드 패키지 및 그 제조방법 Download PDF

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KR101092097B1 KR1020090081111A KR20090081111A KR101092097B1 KR 101092097 B1 KR101092097 B1 KR 101092097B1 KR 1020090081111 A KR1020090081111 A KR 1020090081111A KR 20090081111 A KR20090081111 A KR 20090081111A KR 101092097 B1 KR101092097 B1 KR 101092097B1
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Abstract

실시 예는 발광 다이오드 패키지 및 그 제조방법에 관한 것이다.
실시 예에 따른 발광 다이오드 패키지는 제1도전형의 패키지 몸체; 상기 패키지 몸체에 형성된 제1 및 제2전극; 상기 제1 및 제2전극에 전기적으로 연결된 적어도 하나의 발광 다이오드; 및 상기 패키지 몸체에 집적되고 상기 제1 및 제2전극에 전기적으로 연결된 정전류 회로를 포함한다.
LED, 패키지, 정전류

Description

발광 다이오드 패키지 및 그 제조방법{LIGHT EMITTING DIODE PACKAGE AND FACBRICATION METHOD THEREOF}
실시 예는 발광 다이오드 패키지 및 그 제조방법에 관한 것이다.
발광다이오드(LED: Light Emitting Diode)는 GaAs 계열, AlGaAs 계열, GaN 계열, InGaN 계열 및 InGaAlP 계열 등의 화합물 반도체 재료를 이용하여 발광 원을 구성할 수 있다.
이러한 발광다이오드는 패키지화되어 다양한 색을 방출하는 발광 장치로 이용되고 있으며, 상기 발광 장치는 칼라를 표시하는 점등 표시기, 문자 표시기 및 영상 표시기 등의 다양한 분야에 광원으로 사용되고 있다.
실시 예는 패키지 몸체에 정전류 회로가 집적된 발광 다이오드 패키지 및 그 제조방법을 제공한다.
실시 예는 실리콘과 같은 도전형의 패키지 몸체에 정전류 회로가 집적된 발광 다이오드 패키지 및 그 제조방법을 제공한다.
실시 예에 따른 발광 다이오드 패키지는 제1도전형의 패키지 몸체; 상기 패키지 몸체에 형성된 제1 및 제2전극; 상기 제1 및 제2전극에 전기적으로 연결된 적어도 하나의 발광 다이오드; 및 상기 패키지 몸체에 집적되고 상기 제1 및 제2전극에 전기적으로 연결된 정전류 회로를 포함한다.
실시 예에 따른 발광 다이오드 패키지 제조방법은, 제1도전형의 패키지 몸체에 절연층을 형성하는 단계; 상기 패키지 몸체에 적어도 하나의 제2도전형의 웰 영역을 형성하는 단계; 상기 제2도전형의 웰 영역에 복수의 제1도전형의 웰 영역을 형성하여 적어도 하나의 트랜지스터를 형성하는 단계; 상기 패키지 몸체 아래에 저항체를 형성하는 단계; 상기 절연층 위에 복수의 전극을 형성하는 단계; 상기 복수의 전극과 상기 제1도전형 웰 영역, 상기 제2도전형의 웰 영역 및 상기 저항체를 선택적으로 연결하는 단계; 및 상기 복수의 전극에 발광 다이오드를 전기적으로 연결하는 단계를 포함한다.
실시 예는 발광 다이오드 패키지에 정전류 회로를 집적함으로써, 정전류 회로를 갖는 패키지를 제공할 수 있고 LED 모듈을 소형화할 수 있다.
실시 예는 패키지 몸체에 정전류 회로가 집적됨으로써, 일정한 전류를 LED 칩에 공급해 줄 수 있는 패키지를 제공할 수 있다.
실시 예는 정전압 소자를 집적할 수 있어, 광원 모듈의 단가를 낮출 수 있다.
실시 예는 광원 모듈의 실장 부품의 수를 줄일 수 있다.
실시 예를 설명함에 있어서, 각 층의 위 또는 아래에 대한 정의는 각 도면을 기준으로 설명하기로 한다. 또한 각 층의 두께는 일 예이며, 도면의 두께로 한정하지는 않는다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다.
이하, 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 제1실시 예에 따른 발광 다이오드 구동 회로를 나타낸 구성도이다.
도 1을 참조하면, 발광 다이오드 구동 회로(101)는 전원부(102), AC/DC 변환부(103), 평활회로(104), DC/DC 변환부(105), 발광 다이오드 패키지(106)를 포함한다.
상기 전원부(102)는 AC(alternating current) 전원을 AC/DC 변환부(103)로 출력하게 되며, 상기 AC/DC 변환부(103)는 상기 AC 전원을 DC(direct current) 전원으로 변환하여 출력하게 된다. 상기 AC/DC 변환부(103)는 브리지 정류 회로로 구현될 수 있으며, 이에 대해 한정하지는 않는다.
상기 AC/DC 변환부(103)의 전단에는 과전압을 차단해 주는 과전압 보호회로(미도시) 및 AC 전원에 포함된 전자파(예: EMI)를 차단하는 EMI 필터(미도시)가 배치될 수 있으며, 이에 대해 한정하지는 않는다.
상기 AC/DC 변환부(103)를 거친 DC 전원은 상기 평활 회로(104)에 의해 리플이 제거되어 출력되며, 상기 평활 회로(104)를 거친 DC 전원은 DC/DC 변환부(105)에 의해 부하에 필요한 레벨의 DC 전원으로 출력된다.
상기 발광 다이오드 패키지(106)는 상기 DC/DC 변환부(105)에 의해 승압 또는 감압된 DC 전원에 의해 발광 다이오드(107)를 온/오프 구동시켜 준다.
상기 발광 다이오드 패키지(106)는 발광 다이오드(107)와 정전류 회로(108)를 포함한다. 상기 발광 다이오드(107)는 화합물 반도체를 이용한 적어도 하나의 유색 LED 칩(예: 청색 LED 칩, 녹색 LED 칩, 적색 LED 칩 등), UV LED 칩을 포함하며, 복수개의 LED 칩은 서로 직렬 또는 병렬로 연결될 수 있다.
상기 정전류 회로(108)는 상기 발광 다이오드 패키지(106)에 집적되며, 상기 발광 다이오드(107)에 공급되는 전류를 일정하게 제어한다. 상기 정전류 회로(108)는 상기 발광 다이오드(106)에 인가되는 전류를 일정하게 제어하여 발광 다이오드(108)를 구동시켜 주게 된다.
상기 발광 다이오드 패키지(106)에는 정전류 회로(108)가 집적됨으로써, 입력 전류 량에 따른 발광 다이오드(107)의 밝기 변화를 방지할 수 있고, 전원전압의 변동에 따라 발광 다이오드(107)의 광도 변화를 제거할 수 있으며, 부하 변동에 따른 발광 다이오드(107)의 광도 편차를 줄일 수 있고, 과전류로부터 발광 다이오드(107)를 보호할 수 있다.
상기 정전류 회로(108)는 정전류 다이오드, FET(Field Effect Transistor) 정 전류원, 캐스코드(Cascode) 전류원 등의 회로 소자를 패키지 몸체에 구현할 수 있다.
도 2는 제2실시 예에 따른 발광 다이오드의 패키지를 나타낸 측 단면도이다.
도 2를 참조하면, 발광 다이오드 패키지(110)는 패키지 몸체(111), 정전류 회로(112), 절연층(113), 복수의 전극(114,115), 발광 다이오드(117), 및 수지물(118)을 포함한다.
상기 패키지 몸체(111)는 N형 또는 P형 기판일 수 있으며, 상기 기판은 실리콘 재료로 형성될 수 있다. 예를 들면, 상기 실리콘 기판은 5가 원소를 확산이나 이온 주입하여 N형 기판으로 제조하고, 3가 원소를 확산이나 이온 주입하여 P형 기판으로 제조할 수 있다.
상기 패키지 몸체(111)의 표면에는 절연층(113)이 형성되며, 상기 절연층(113) 위에는 복수의 전극(114,115)이 형성된다. 상기 복수의 전극(114,115)은 패키지 몸체(111)의 상면, 측면 및 배면 일부까지 연장될 수 있다.
상기 정전류 회로(112)는 상기 패키지 몸체(111)에 집적되며, 상기 복수의 전극(114,115)과 전기적으로 연결된다. 상기 정전류 회로(114,115)는 상기 패키지 몸체(111) 내에 3가 원소 또는 5가 원소를 이용하여 N형 웰 영역 또는 P형 웰 영역을 형성하고 트랜지스터 및/또는 다이오드 등으로 집적한 후 구현될 수 있으며, 상기 집적된 소자는 상기 복수의 전극(114,115)이나 접지단에 전기적으로 연결될 수 있다.
상기 발광 다이오드(117)는 상기 패키지 몸체(111) 위에 배치되며, 복수의 전극(114,115)에 와이어(116)로 연결될 수 있다. 상기 발광 다이오드(117)는 와이어 방식, 플립 방식, 및 다이 본딩 방식을 이용하여 복수의 전극(114,115)과 전기적으로 연결될 수 있다.
상기 발광 다이오드(117) 위에는 수지물(118)이 형성된다. 상기 수지물(118)은 투명한 절연 재질 예컨대, 에폭시 또는 실리콘 등을 포함하며, 소정의 렌즈 형상으로 형성될 수 있다.
상기 수지물(118)에는 상기 발광 다이오드(117)로부터 발생된 일부 광을 흡수하여 다른 파장의 광을 발생하는 형광체가 적어도 한 종류 예컨대, 청색 형광체, 녹색 형광체, 황색 형광체 등이 첨가될 수 있으며, 이에 대해 한정하지는 않는다.
상기 수지물(118)은 광 분포를 개선시켜 주기 위해 소정의 렌즈 형상(예: 볼록 렌즈) 형상으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 다이오드 패키지(110)에서의 정전류 회로(112)는 복수의 전극(114,115)으로 입력되는 전원을 제어하여 상기 발광 다이오드(117)로 일정한 전류를 공급하게 된다. 이에 따라 발광 다이오드(117)는 일정하게 공급되는 전류에 의해 광도 편차 및 밝기 변화가 발생되지 않고, 동일한 특성으로 동작하게 된다.
상기 발광 다이오드 패키지(110) 내에 정전류 회로(112)를 집적함으로써, 광원 모듈을 소형화할 수 있다. 또한 상기 발광 다이오드 패키지(110)에 정전압 소자를 집적함으로써, 광원 모듈의 단가를 낮출 수 있고, PCB 실장 부품의 수를 줄일 수 있다.
도 3내지 도 5는 제3실시 예이다. 도 3은 발광 다이오드의 정전류 회로를 나타낸 도면이며, 도 4는 도 3의 회로가 집적된 발광 다이오드 패키지를 나타낸 측 단면도이며, 도 5는 도 4의 배면을 개략적으로 나타낸 도면이다.
도 3을 참조하면, 정전류 회로(120A)는 발광 다이오드(127)의 양단(P1,P2)에 연결될 수 있으며, 전류 미러 회로로 기능하게 된다. 이러한 정전류 회로(120A)는 입력 전원(Vcc)을 제어하여 발광 다이오드(127)에 일정한 전류(I2)가 흐르게 한다.
제1저항(R1)을 통해 제1트랜지스터(T1)의 드레인(Drain) 단에 흐르는 전류(I1)는 전류 미러 특성에 의하여 같은 크기의 전류(I2)가 발광 다이오드(127)를 통해 제2트랜지스터(T2)의 드레인 단으로 공급된다. 즉, 발광 다이오드(127)의 부하 크기에 관계없이 일정한 크기의 전류(I1)가 발광 다이오드(127)에도 흐르게 된다.
상기 제1저항(R1)의 값은 상기 발광 다이오드(127)에 흐르는 전류 값에 따라 설정될 수 있다. 상기 제1저항(R1)은 폴리 실리콘 저항체 또는 금속 질화막 등으로 형성될 수 있으며, 상기 폴리 실리콘 저항체인 경우 그 확산되는 불순물량 등의 조건에 의해 저항값을 조절할 수 있다. 또한 상기 제1저항(R1)은 스트립 라인 형태로 구현될 수 있다.
상기 제1및 제2트랜지스터(T1,T2)는 NPN 또는 PNP 타입의 FET로 구현될 수 있으며, 상기 FET는 JFET(Junction FET) 뿐만 아니라 MOSFET(Metal Oxide Semiconductor FET)로 구현될 수 있다. 여기서, 상기 JFET는 대전류 구동이 필요한 경우 고 전력의 LED 칩을 구동할 수 있으며, 상기 MOSFET는 소전류의 LED 칩을 구동시켜 줄 수 있다.
상기 제1 및 제2트랜지스터(T1,T2)를 이용한 전류 미러 회로는 부하(즉, LED 칩)에 흐르는 전류와 상기 제1저항(R1)을 통하여 흐르는 전류가 같은 값으로 유지되도록 한다. 이에 따라 상기 정전류 회로(120A)는 상기 발광 다이오드(127)에 일정한 양의 전류가 흐르도록 제어하게 되며, 상기 발광 다이오드(127)의 밝기 변화 및 광도 편차를 줄일 수 있다.
도 4 및 도 5를 참조하면, 발광 다이오드 패키지(120)는 캐비티(121A)를 갖는 제1도전형의 패키지 몸체(121), 절연층(123), 제1트랜지스터 영역(130), 제2트랜지스터 영역(140), 복수의 전극(124,125), 발광 다이오드(127), 및 수지물(128)을 포함한다.
상기 제1도전형의 패키지 몸체(121)는 실리콘 재료로 이루어질 수 있으며, 상기 제1도전형이 N형인 경우, N형 실리콘 기판일 수 있으며, 이하 설명의 편의를 위해 제1도전형은 N형이고, 제2도전형은 P형으로 설명하기로 한다.
상기 캐비티(121A)는 상기 패키지 몸체(121)의 상부에 소정 깊이로 형성되며, 그 외형상은 원 형상 또는 다각형 형상으로 형성될 수 있다. 상기 캐비 티(121A)의 둘레는 그 바닥면에 대해 수직하거나 경사지게 형성될 수 있으며, 이러한 구조는 광의 방출 효율에 따라 달라질 수 있다.
상기 패키지 몸체(121)의 표면에는 절연층(123)이 형성되며, 상기 절연층(123)은 SiO2 등에 의해 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 절연층(123) 위에는 복수의 전극(124,125)이 형성된다. 상기 복수의 전극(124,125) 중 제1전극(124)에는 발광 다이오드(127)가 부착되며, 상기 발광 다이오드(127)는 와이어(126)에 의해 복수의 전극(124,125)에 전기적으로 연결된다. 상기 발광 다이오드(127)는 와이어 본딩, 플립 본딩, 다이 본딩 등을 이용하여 복수의 전극(124,125)과 전기적으로 연결될 수 있으며, 하나 또는 복수개가 배치될 수 있다.
상기 패키지 몸체(121)의 일부에는 제1트랜지스터 영역(130) 및 제2트랜지스터 영역(140)이 배치될 수 있으며, 이러한 영역(130,140)은 설명의 편의를 위한 것으로, 이에 대해 한정하는 것은 아니다.
도 3 및 도 4를 참조하면, 상기 제1트랜지스터 영역(130)은 상기 패키지 몸체(121)의 배면 일측에 형성된 제1P형 웰 영역(131), 상기 제1P형 웰 영역(131)에 형성된 제1 및 제2N형 웰 영역(132,133)을 포함한다.
여기서, 상기 제1P형 웰 영역(131)은 상기 패키지 몸체(121)에 3가 원소를 확산이나 이온 주입하여 형성할 수 있으며, 상기 제1 및 제2N형 웰 영역(132,133)은 5가 원소를 확산이나 이온 주입하여 형성할 수 있으며, 이러한 형성 방법에 대해 한정하지는 않는다.
상기 제1트랜지스터 영역(130)에는 제1전극(124)의 타단(124A)에 제1N형 웰 영역(132) 및 제1P형 웰 영역(131)이 서로 연결되고, 상기 제1P형 웰 영역(131) 내에서 상기 제2N형 웰 영역(133)과 회로적으로 연결되므로, 제1트랜지스터(T1)인 NPN JFET가 구현될 수 있다.
상기 제2트랜지스터 영역(140)은 상기 패키지 몸체(121)의 배면 타측에 형성된 제2P형 웰 영역(141), 상기 제2P형 웰 영역(141)에 형성된 제3 및 제4N형 웰 영역(142,143)을 포함한다. 여기서, 상기 제2P형 웰 영역(141)은 상기 패키지 몸체(121)에 3가 원소를 확산이나 이온 주입하여 형성할 수 있으며, 상기 제3 및 제4N형 웰 영역(142,143)은 5가 원소를 확산이나 이온 주입하여 형성할 수 있다.
상기 제2트랜지스터 영역(140)에는 상기 제2전극(125)의 타단(125A)에 제3N형 웰 영역(142)이 연결되고, 상기 제1전극(124)의 타단(124A)에 분기된 라인(136)에는 제2P형 웰 영역(141)이 연결되며, 상기 제4N형 웰 영역(143)은 상기 제2P형 웰 영역(141)에 배치됨으로써, 제2트랜지스터(T2)인 NPN JFET가 구현될 수 있다.
상기 제1 및 제2P형 웰 영역(131,141)의 표면에는 산화막(미도시)이 형성될 수 있으며, 상기 산화막은 P형 웰 영역을 통해 채널이 형성되도록 할 수 있다.
여기서, 상기 제2N형 웰 영역(133) 및 상기 제4N형 웰 영역(143)은 소스 라인(135)에 의해 서로 연결되고 접지단(미도시)으로 접지된다.
상기 복수의 전극(124,125) 중 제1전극(124)은 입력 전원을 공급받으며, 상기 제1P형 웰 영역(131), 제1N형 웰 영역(133), 상기 제2P형 웰 영역(141)에 전기적으로 연결된다.
여기서, 상기 제1전극(124)과 상기 제1N형 웰 영역(131)의 연결 경로에는 도 3의 제1저항(R1) 예컨대, 열 저항체, 불순물이 도핑된 폴리 실리콘 저항체, 스트립 라인의 길이 등을 이용하여 제1저항 값으로 형성할 수 있다. 이러한 제1저항의 구현은 실시 예의 기술적 범위 내에서 용이하게 변경할 수 있다.
도 3내지 도 5를 참조하면, 상기 제1트랜지스터 영역(130)에는 제1저항(R1)이 상기 제1트랜지스터(T1)에 연결되며, 상기 제1트랜지스터(T1)의 드레인 단은 제1N형 웰 영역(132)이고, 게이트 단은 제1P형 웰 영역(131)이며, 소스 단은 제2N형 웰 영역(133)이 된다. 상기 제2트랜지스터(T2)의 드레인 단은 제3N형 웰 영역(142)이며, 게이트 단은 제2P형 웰 영역(141)이며, 소스 단은 제4N형 웰 영역(143)이 된다.
상기 제1트랜지스터(도 3의 T1)는 드레인 단과 게이트 단이 공통으로 접속된 NPN JFET(junction gate field-effect transistor)가 구현될 수 있다. 상기 제1트랜지스터 영역(130)에 연결된 제1전극(124)은 상기 발광 다이오드(127)의 제1전극(예: 애노드 단)에 연결되며, 상기 발광 다이오드(127)의 제2전극(캐소드 단)은 제2전극(125)을 통해 제2트랜지스터 영역(140)의 제3N형 웰 영역(142)에 연결된다.
상기 제1트랜지스터 영역(130)의 제2N형 웰 영역(133)과 상기 제2트랜지스터 영역(140)의 제4N형 웰 영역(143)은 서로 연결되어 접지단(GND)과 전기적으로 연결될 수 있으며, 여기서, 상기 접지단(GND)은 상기 패키지 몸체(121)의 배면에 별도의 단자로 구성되거나 별도의 PCB에 배치하여 전기적으로 연결시켜 줄 수 있다.
상기 제1트랜지스터 영역(130)과 상기 제2트랜지스터 영역(140)의 웰 영역을 연결하는 라인 패턴(135,136)은 상기 절연층(123)에 의해 절연된다.
도 5를 참조하면, 도 4의 측 단면도는 도 5의 A-A 단면도이며, 상기 제1전극(124)의 타단(124A)와 상기 제2전극(125)의 타단(125A) 사이에는 절연층(123)이 형성되며, 상기 절연층(123)은 상기 제1 및 상기 제2트랜지스터 영역(130,140) 및 라인(135,136)을 선택적으로 절연시켜 줄 수 있다.
상기의 실시 예에서는 NPN FET를 예로 설명하였으나, PNP FET로 구현될 수 있다. 또한 상기 제1 내지 제4N형 웰 영역(132,133,142,143)은 상기 제1 및 제2P형 웰 영역에 P형 채널로 구현하거나, 상기 패키지 몸체(121)상에 N형 채널로 구현할 수 있으며, 이러한 반도체 제조 공정은 변경될 수 있다.
상기 발광 다이오드 패키지(120)는 상기 패키지 몸체(121)를 통해 확산 공정, 절연 공정, 전극 형성 공정, 저항체 형성 공정 등을 이용하여 구현될 수 있다. 이러한 제조 공정은 MEMS(Micro Electrical Mechanical System) 공정 또는 실리콘 가공 공정을 이용하여 제작될 수 있다.
도 6 및 도 7은 제4실시 예이다. 상기 제4실시 예를 설명함에 있어서, 상기 제3의 실시 예와 동일한 부분에 대해서는 상기 제3실시 예를 참조하며, 중복설명은 생략하기로 한다. 제4실시 예는 도 3의 제1트랜지스터를 다이오드로 변경한 구성이다.
도 6은 제4실시 예에 따른 발광 다이오드의 정전류 회로를 나타낸 구성도이며, 도 7은 도 6의 회로가 집적된 발광 다이오드 패키지를 나타낸 측 단면도이다.
도 6을 참조하면, 정전류 회로(150A)는 발광 다이오드(127)의 양단에 연결될 수 있으며, 전류 미러 회로로 기능하게 된다. 이러한 정전류 회로(150A)는 입력 전원(Vcc)을 제어하여 발광 다이오드(127)에 일정한 전류(I2)가 흐르게 된다.
상기 정전류 회로(150A)는 제2저항(R2), 다이오드(D1) 및 제3트랜지스터(T3)를 포함한다. 상기 정전류 회로(150A)의 동작을 보면, 기 설정된 제2저항(R2)을 통해 다이오드(D1) 단에 흐르는 전류는 전류 미러 특성에 의하여, 같은 크기의 전류가 발광 다이오드(127)를 통해 제3트랜지스터(T3)의 드레인 단으로 공급된다. 즉, 발광 다이오드(127)의 부하 크기에 관계없이 일정한 크기의 전류(I1)가 발광다이오드(127)에도 흐르게 된다.
상기 제2저항(R2)의 값은 상기 발광 다이오드(127)에 흐르는 전류 값에 따라 설정될 수 있다. 상기 제2저항(R2)은 폴리 실리콘 저항체 또는 금속 질화막 등으로 형성될 수 있으며, 폴리 실리콘 저항체인 경우 확산되는 불순물량 등의 조건에 의해 저항값을 조절할 수 있다. 또한 상기 제2저항(R2)은 스트립 라인 형태로 구현될 수 있다.
상기 제3트랜지스터(T3)는 NPN 또는 PNP 타입의 FET로 구현될 수 있으며, 상기 FET는 JFET(Junction FET) 뿐만 아니라 MOSFET(Metal Oxide Semiconductor FET)로 구현될 수 있다. 여기서, 상기 JFET는 대전류 구동이 필요한 경우 고 전력의 LED 칩을 구동할 수 있으며, 상기 MOSFET는 소전류의 LED 칩을 구동시켜 줄 수 있다.
제3트랜지스터(T3)를 이용한 전류 미러 회로는 부하(즉, LED 칩)에 흐르는 전류와 상기 제2저항(R2)을 통하여 흐르는 전류를 같은 값으로 유지하게 된다. 이에 따라 상기 정전류 회로(150A)는 상기 발광 다이오드(127)에 일정한 양의 전류가 흐르도록 제어하게 되며, 상기 발광 다이오드(127)의 밝기 변화 및 광도 편차를 줄일 수 있다.
다시 설명하면, 입력 전원(Vcc)의 전류(I)는 제1전류(I1)와 제2전류(I2)의 경로로 분기되며, 상기 제1전류(I1)는 상기 제2저항(R2)을 통해 다이오드(D1)를 통해 접지 단으로 흐르게 된다. 상기 다이오드(D1)는 PN 접합 다이오드로 구현될 수 있다.
상기 제2 전류(I2)는 상기 발광 다이오드(157), 상기 제3트랜지스터(T3)를 통해 접지단(GND)으로 흐르게 된다. 상기 제3트랜지스터(T3)는 NPN FET로 구현될 수 있다. 여기서, 상기 다이오드(D1)의 애노드 단은 상기 제3트랜지스터(T3)의 게이트 단에 연결됨으로써, 상기 제3트랜지스터(T3)는 상기 제1전류의 경로로 인가되는 전원에 의해 구동되며, 이때 상기 발광 다이오드(157)는 온 된다.
상기 다이오드(D1)는 일정 전압 이상일 때 동작하고, 상기 제3트랜지스터(T3)는 일정 전압 이상이 인가되더라도 드레인 단으로 인가되는 전류는 일정하게 흐르게 된다. 이에 따라 상기 제3트랜지스터(T3)에 의해 상기 발광 다이오드(157)은 일정한 전류가 흐르게 된다.
도 7은 도 4의 패키지 구조의 다른 형태를 나타낸 측 단면도이다.
도 7을 참조하면, 발광 다이오드 패키지(150)에는 도 6의 정전류 회 로(150A)가 집적되며, 발광 다이오드(157)에 공급해주는 전류의 통로가 제1도전형의 패키지 몸체(151) 내의 비아 홀(Via hole) 구조로 제공될 수 있다.
제1도전형의 패키지 몸체(151)는 상부에 캐비티(151A)가 형성되고, 그 상부 및 하부 표면에는 제1 및 제2절연층(153,153A)이 형성되고, 상기 제1절연층(153) 위에는 제1 및 제2전극(154,155)이 형성된다.
상기 제1전극(154)에는 발광 다이오드(157)가 부착되고, 상기 발광 다이오드(157)는 와이어(156)로 제 1 및 제2전극(154,155)에 전기적으로 연결될 수 있다.
상기 캐비티(151A)에는 투명한 수지물(158)이 채워지며, 상기 수지물(158)은 실리콘 또는 에폭시 수지로 형성될 수 있고, 형광체가 첨가될 수 있다. 상기 수지물(158)의 위에는 렌즈(미도시)가 형성되거나 부착될 수 있다.
상기 패키지 몸체(151)의 하부에는 제2절연층(153A)이 형성되고, 상기 제2절연층(153A) 아래에는 제1 및 제2리드 전극(154A,155A)이 형성된다.
상기 패키지 몸체(151)에는 비하 홀 구조를 갖고 제3절연층(160)에 의해 절연된 제1 및 제2비아 전극(161,163)이 형성되며, 상기 제1 및 제2비아 전극(161,163)은 적어도 하나를 포함할 수 있다.
상기 제1비아 전극(161)의 양단은 상기 제1전극(154)과 상기 제1리드 전극(154A)에 연결되며, 상기 제2비아 전극(163)의 양단은 상기 제2전극(155)과 상기 제2리드 전극(155A)에 연결된다.
상기 패키지 몸체(151)에는 제1P형 웰 영역(171) 및 제2P형 웰 영역(173)이 형성되며, 상기 제2P형 웰 영역(173)에는 제1 및 제2N형 웰 영역(174,175)이 형성 된다. 상기 제1P형 웰 영역(171)은 상기 패키지 몸체(151)의 N형과 PN 접합되어 다이오드로 구현되고, 상기 제2P형 웰 영역(173)은 NPN 접합 구조를 갖는 제3트랜지스터로 구현될 수 있다.
상기 제2P형 웰 영역(173)과 상기 입력전원 단 사이에는 제2저항체나 박막이 구현될 수 있으며, 이러한 기술적 특징은 도 4를 참조하기로 한다.
이러한 제4실시 예는 패키지 몸체(151)에 PN 접합 다이오드와 NPN 접합 트랜지스터가 집적된 정전류 회로를 구현함으로써, 발광 다이오드(157)로 공급되는 전류를 일정하게 제어할 수 있다.
또한 상기 도 7의 패키지에는 도 3의 회로 구성도를 형성할 수 있으며 이에 대해 한정하지는 않는다.
도 8 및 도 9는 제5실시 예이다. 도 8은 발광 다이오드의 정전류 회로를 나타낸 도면이며, 도 9는 도 8의 회로가 집적된 발광 다이오드 패키지를 나타낸 도면이다. 제5실시 예를 설명함에 있어서, 상기 제3실시 예와 동일 또는 유사한 부분에 대해서는 제3실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 8을 참조하면, 정전류 회로는 하나의 제4트랜지스터(T4)의 소스 단을 발광 다이오드(177)의 애노드 단에 접속시킨 구성이다. 상기 제4트랜지스터(T4)의 드레인 단은 전원 단(VDS)에 연결되고, 그 드레인 단과 게이트 단은 서로 연결된 구조이다. 상기 제4트랜지스터(T4)의 소스 단에는 발광 다이오드(177)의 애노드 단이 연결되며, 상기 발광 다이오드(177)의 캐소드 단에는 접지단(GND)이 연결된다. 상 기 제4트랜지스터(T4)는 NPN 또는 PNP 타입의 JFET 또는 MOSFET로 구현될 수 있다.
상기 제4트랜지스터(T4)는 드레인 단 및 게이트 단으로 입력되는 전원(VDS)에 의해 온 되며, 전류(I)를 상기 발광 다이오드(177)에 일정하게 흘려주게 된다.
도 9를 참조하면, 발광 다이오드 패키지(170)는 캐비티가 없는 패키지 몸체(171)를 제공하며, 상기 패키지 몸체(171) 위에 발광 다이오드(177)가 탑재되며 렌즈 형상의 수지물(178)이 몰딩된다.
상기 패키지 몸체(171)에는 P형 웰 영역(184)이 형성되며, 상기 P형 웰 영역(184)에는 서로 이격된 제1 및 제2N형 웰 영역(185,186)이 형성된다. 상기 P형 웰 영역(184), 상기 제1 및 제2N형 웰 영역(185,186)은 NPN FET로 구현될 수 있다. 상기 제2형 웰 영역(186)은 제2전극(175)의 타단(175A)을 통해 발광 다이오드(177)의 캐소드 단에 전기적으로 연결된다. 상기 패키지 몸체(171)에는 별도의 접지단이 구현될 수 있으며, 이에 대해 한정하지는 않는다.
이에 따라 상기 패키지 몸체(171)에는 상기 발광 다이오드(177)에 전류를 공급하는 경로에 NPN FET를 집적하여, 상기 발광 다이오드(177)에 일정한 전류를 공급해 줄 수 있다.
상기 실시 예의 각 특징은 실시 예의 기술적 범위 내에서 다른 실시 예에 적용될 수 있으며, 각 실시 예의 특징으로 한정하지는 않는다. 예를 들면, 상기 제1 내지 제4 트랜지스터는 NPN 또는 PNP 타입의 JFET 또는 MOSFET으로 구현될 수 있다. 또한 각 실시 예의 패키지 몸체에는 다른 실시 예의 정전류 회로를 구현할 수 있으며, 각 실시 예의 구조로 한정하지는 않는다.
도 10 내지 도 19는 제6실시 예에 따른 발광 소자의 제조과정을 나타낸 도면이다.
도 10 및 도 11을 참조하면, 패키지 몸체(221)는 실리콘 기판을 사용할 수 있으며, 상기 실리콘 기판의 위 및 아래에 마스크층(201,203)을 형성하고, 제1에칭 과정을 통해 마스크 패턴(201A,203A)을 형성하게 된다. 상기 마스크층(201,203)의 재료는 예컨대, 실리콘 질화막을 사용할 수 있다. 상기 제1에칭 과정은 건식 에칭 과정을 이용할 수 있다.
도 11 및 도 12를 참조하면, 상기 패키지 몸체(221)에 대해 상기 마스크 패턴(201A,203A) 이외의 영역에 대해 제2에칭 과정을 통해 에칭을 수행하게 된다. 상기 패키지 몸체(221)의 위에는 상기 제2에칭 과정에 의해 소정 깊이의 캐비티(221A)가 형성되고, 그 양 측면은 다단으로 경사지게 형성될 수 있다.
상기 제2에칭 과정은 습식 에칭 또는/및 건식 에칭 방식 사용할 수 있으며, 이에 대해 한정하지는 않는다. 상기 습식 에칭 액은 KOH 용액을 이용할 수 있다.
도 12 및 도 13을 참조하면, 상기 패키지 몸체(221)의 표면에 절연층(223)이 형성된다. 상기 패키지 몸체(223)의 배면에는 상기 절연층(223)의 일부를 에칭하여 웰 형성 영역을 오픈시켜 주거나, 상기 절연층(223)을 형성하지 않을 수 있다.
도 13 및 도 14를 참조하면, 상기 패키지 몸체(221)에는 상기 웰 형성 영역을 통해 확산 공정 또는 이온 주입 공정을 통해 복수의 웰 영역(230,240)을 형성시켜 줄 수 있다. 상기 복수의 웰 영역(230,240)은 서로 이격되며 상기 패키지 몸 체(221)의 반도체 극성 타입과 반대의 극성을 갖는 도펀트를 사용하여 형성시켜 줄 수 있다. 예컨대, 상기 패키지 몸체(221)의 하부에는 제1P형 웰 영역(230) 및 제2P형 웰 영역(240)이 형성되며, 이 경우 상기 실리콘 기판은 N형 반도체이다. 상기 P형 웰 영역(230,240)은 P형 도펀트(3가 원소)를 확산시켜 주거나 이온 주입시켜 줄 수 있다. 만약, 상기 실리콘 기판이 P형 반도체인 경우, 상기 웰 영역(230,240)에는 N형 도펀트(5가 원소)를 첨가시켜 줄 수 있다. 이러한 확산 공정은 전극 형성 후 형성할 수 있으며, 이에 대해 한정하지는 않는다.
도 14 및 도 15를 참조하면, 상기 제1P형 웰 영역(230) 내에는 복수의 N형 웰 영역(232,233)을 형성하며, 상기 제1P형 웰 영역(230) 내의 제1 및 제2N형 웰 영역(232,233)은 서로 이격되며 5가 원소를 이온 주입하거나 확산시켜 줄 수 있다. 상기 제2P형 웰 영역(240) 내의 제3 및 제4N형 웰 영역(242,243)은 서로 이격되며 5가 원소를 이온 주입하거나 확산시켜 줄 수 있다.
상기 웰 영역은 2회의 확산 공정을 통해 수행되며, 제1확산 과정은 상기 패키지 몸체(221)의 극성과 반대의 극성을 갖는 복수의 트랜지스터용 웰 영역(230,240)에 확산되며, 제2확산 과정은 상기 복수의 트랜지스터용 웰 영역(230,240) 내에 상기 패키지 몸체(221)과 동일한 극성을 갖는 웰 영역(232,233)(242,243)이 형성된다. 여기서, 상기 제1확산 과정에 의한 P형 웰 영역(230,240)은 트랜지스터의 개수만큼 형성될 수 있으며, 도 3의 회로에서는 2개의 트랜지스터를 사용하므로 2개의 P형 웰 영역(230,240)이 형성될 수 있으며, 이에 대해 한정하지는 않는다. 이러한 과정을 통해 복수의 트랜지스터를 형성할 수 있 다.
도 15 및 도 16을 참조하면, 상기 패키지 몸체(221)의 배면에는 저항체(250)이 형성될 수 있다. 상기 저항체(250)는 상기 패키지 몸체(221)의 배면을 에칭한 다음 그 에칭 영역에 형성되거나, 배면에 형성될 수 있다.
상기 저항체(250)는 반도체 박막 저항체로 구현될 수 있으며, 상기 저항체(250)의 재료는 TaN 금속 질화막, 폴리 실리콘 또는 다른 종류의 반도체 저항을 사용할 수 있다.
상기 저항체(250)의 형성 공정은 금속층 형성 후 형성할 수 있으며, 이에 대해 한정하지는 않는다.
도 16 및 도 17을 참조하면, 상기 패키지 몸체(221)의 절연층(223) 위에는 제1전극(224) 및 제2전극(225)에 해당하는 금속층을 형성시켜 준다. 상기 제1 및 제2전극(224,225)의 일단은 상기 캐비티(221A) 내에서 전기적으로 오픈되게 배치될 수 있으며, 타단은 상기 패키지 몸체(221)의 배면 일부에 연장되어 배치된다.
상기 패키지 몸체(221)의 상측에 증착하는 금속층은 반사도가 높은 금속 박막을 형성함으로써, 광 효율을 개선시켜 줄 수 있다. 또한 패키징 공정에서 형성되는 실리콘 젤과의 접착력을 고려하여 증착하도록 한다. 상기 패키지 몸체(221)의 하측에 증착되는 금속은 SMT 공정에서 PCB 기판에 형성되는 금속 배선과의 전기적/기계적 결합이 이루어지는 부분이므로, 크림 솔더, 또는 기타의 접착제와 접착력이 우수한 금속을 선정하도록 한다.
여기서, 상기 패키지 몸체(221)의 상측에 증착되는 금속층의 최상층은 Al, Ag 또는 APC(Al+Pd+Cu) 금속 등을 사용하는 것이 적당하며, 하측에 증착하는 금속층의 최하층으로는 Au, Cu 등의 금속을 이용하여 형성하는 것이 바람직하다.
상기 금속층을 형성함에 있어서, 도 3의 회로 연결 패턴에 따라 상기 P형 웰 영역(230,240) 및 N형 웰 영역(232,233)(242,243), 그리고 저항체(250)를 전기적으로 연결시켜 줄 수 있다. 또한 상기 금속층의 형성 전 또는 형성 후에 다른 절연층을 형성하여 상기 금속층에 의한 불필요한 쇼트를 차단시켜 줄 수 있다. 이러한 구체적인 설명은 도 3 및 도 4를 참조하기로 한다.
도 17 및 도 18을 참조하면, 상기 패키지 몸체(221)의 캐비티(221A)영역에서 상기 제1전극(224) 위에는 발광 다이오드(240)이 부착된다. 이때 상기 발광 다이오드(240)는 와이어(236)을 통해 복수의 전극(224,225)에 전기적으로 연결되거나, 적어도 하나의 와이어, 플립 방식 또는 다이 본딩 방식을 선택적으로 사용하여 복수의 전극(224,225)에 전기적으로 연결될 수 있다.
도 18 및 도 19를 참조하면, 상기 패키지 몸체(221)의 캐비티(221A)에는 수지물이 형성된다. 상기 수지물(228)은 투명한 에폭시 또는 실리콘 재료를 사용할 수 있다. 상기 수지물(228)에는 적어도 한 종류의 형광체가 첨가될 수 있다.
이에 따라 상기 발광 소자 패키지(200)는 상기 복수의 웰 영역을 이용하여 복수의 트랜지스터를 구현하고, 저항체를 박막으로 형성해 줌으로써, 정 전류 회로를 구현할 수 있다.
실시 예의 패지는 표시 장치, 지시 장치, 방송 장치, 단말기, 및 조명 분야 등의 광원으로 사용될 수 있다.
상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
도 1은 제1실시 예에 따른 발광 다이오드 구동 회로를 나타낸 도면이다.
도 2는 제2실시 예에 따른 발광 다이오드 패키지를 나타낸 측 단면도이다.
도 3은 제3실시 예에 따른 발광 다이오드의 정전류 회로를 나타낸 도면이다.
도 4는 도 3의 정전류 회로가 집적된 발광 다이오드 패키지를 나타낸 측 단면도이다.
도 5는 도 4의 패키지 몸체의 배면을 개략적으로 나타낸 도면이다.
도 6은 제4실시 예에 따른 발광 다이오드의 정전류 회로를 나타낸 도면이다.
도 7은 도 6의 정전류 회로가 집적된 발광 다이오드 패키지를 나타낸 측 단면도이다.
도 8은 제5실시 예에 따른 발광 다이오드의 정전류 회로를 나타낸 도면이다.
도 9는 도 8의 회로가 집적된 발광 다이오드 패키지를 나타낸 측 단면도이다.
도 10 내지 도 19는 제6실시 예에 따른 발광소자 제조과정을 나타낸 도면이다.

Claims (20)

  1. 제1도전형의 패키지 몸체;
    상기 패키지 몸체의 표면에 절연층;
    상기 절연층 위에 형성된 제1 및 제2전극;
    상기 패키지 몸체의 배면에 형성된 접지단;
    상기 제1 및 제2전극에 전기적으로 연결된 적어도 하나의 발광 다이오드;
    상기 패키지 몸체의 아래에 형성되며 상기 제1전극에 연결된 저항체; 및
    상기 패키지 몸체 내의 제1영역에 형성되며 제1웰 영역, 상기 제1웰 영역 내에 형성된 제2 및 제3웰 영역을 포함하는 제1트랜지스터 영역을 포함하며,
    상기 제1웰 영역은 제2도전형 영역이며,
    상기 제2 웰 영역 및 상기 제3 웰 영역은 제1도전형 영역이며,
    상기 제1전극의 단부에는 상기 저항체를 통해 상기 제1웰 영역이 연결되며,
    상기 제2전극의 단부에는 상기 제2웰 영역이 연결되며,
    상기 접지 단에는 상기 제3웰 영역이 연결되는 발광 다이오드 패키지.
  2. 제1항에 있어서, 상기 패키지 몸체의 제2영역에 형성된 제4웰 영역, 상기 제4웰 영역 내에 형성된 제5 및 제6웰 영역을 포함하는 제2트랜지스터 영역을 포함하며,
    상기 제4웰 영역은 제2도전형 영역이며,
    상기 제5 웰 영역 및 제6 웰 영역은 제1도전형 영역이며,
    상기 제1전극의 단부에는 상기 저항체를 통해 상기 제4웰 영역 및 상기 제5웰 영역이 서로 연결되며,
    상기 접지 단에는 상기 제6웰 영역이 연결되는 발광 소자 패키지.
  3. 제1항에 있어서, 상기 패키지 몸체의 제3영역에 형성된 제7웰 영역을 포함하며,
    상기 제7웰 영역은 제2도전형 영역이며,
    상기 제7웰 영역은 상기 제1전극의 단부와 상기 접지단 사이에 연결되는 발광 다이오드 패키지.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 패키지 몸체 위에 형성된 캐비티를 포함하며,
    상기 캐비티에는 상기 제1 및 제2전극, 및 상기 발광 다이오드가 배치되는 발광 다이오드 패키지.
  5. 제 4항에 있어서, 상기 발광 다이오드 위에 수지물을 포함하는 발광 다이오드 패키지.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1도전형은 N형 영역이며, 상기 제2도전형은 P형 영역인 발광 다이오드 패키지.
  7. 제6항에 있어서, 상기 패키지 몸체는 실리콘 기판을 포함하는 발광 다이오드 패키지.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1도전형은 P형 영역이며, 상기 제2도전형은 N형 영역인 발광 다이오드 패키지.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 발광 다이오드 위에 형성된 수지물을 포함하는 발광 다이오드 패키지.
  10. 제3항에 있어서, 상기 제7웰 영역은 PN 접합 다이오드인 발광 다이오드 패키지.
  11. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1전극 및 제2전극 중 적어도 하나는 상기 패키지 몸체 내에 형성된 비아 구조를 포함하는 발광 다이오드 패키지.
  12. 삭제
  13. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 저항체는 금속 질화막, 폴리 실리콘 저항체, 열 저항체 중 적어도 하나로 구현되며, 상기 발광 다이오드에 흐르는 전류에 상응하는 값을 갖는 발광 다이오드 패키지.
  14. 제2항에 있어서, 상기 제1 및 제2전극은 상기 패키지 몸체의 상면부터 측면 및 배면 일부에 연장되며,
    상기 제1 및 제2트랜지스터 영역은 상기 패키지 몸체의 배면에 서로 이격되게 배치되는 발광 다이오드 패키지.
  15. 삭제
  16. 제1도전형의 패키지 몸체에 절연층을 형성하는 단계;
    상기 패키지 몸체에 적어도 하나의 제2도전형의 웰 영역을 형성하는 단계;
    상기 제2도전형의 웰 영역에 복수의 제1도전형의 웰 영역을 형성하여 적어도 하나의 트랜지스터를 형성하는 단계;
    상기 패키지 몸체 아래에 저항체를 형성하는 단계;
    상기 절연층 위에 복수의 전극 및 상기 패키지 몸체의 배면에 접지단을 형성하는 단계;
    상기 복수의 전극 중 어느 하나와 상기 제1도전형의 웰 영역 사이에 상기 저항체를 연결하는 단계; 및
    상기 복수의 전극에 발광 다이오드를 전기적으로 연결하는 단계를 포함하며,
    상기 접지단은 상기 복수의 제1도전형의 웰 영역 중 다른 하나의 영역과 연결되는 발광 다이오드 패키지 제조방법.
  17. 제16항에 있어서, 상기 패키지 몸체는 N형 또는 P형 실리콘 기판을 포함하는 발광 다이오드 패키지 제조방법.
  18. 제16항에 있어서, 상기 트랜지스터는 복수개 구성되며,
    상기 복수의 트랜지스터 및 상기 저항체는 상기 복수의 전극에 의해 상기 발광 다이오드의 정전류 회로를 구성하는 발광 다이오드 패키지 제조방법.
  19. 제16항에 있어서, 상기 패키지 몸체에 캐비티를 형성하고, 상기 캐비티에 수 지물 또는 형광체가 첨가된 수지물을 형성하는 발광 다이오드 패키지 제조방법.
  20. 제16항에 있어서, 상기 제2도전형의 웰 영역 및 상기 제1도전형의 웰 영역은 확산 또는 이온 주입 공정에 의해 형성되는 발광 다이오드 패키지 제조방법.
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